半導体装置
【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、パワーゲーティングに基づく半導体装置に関する。
【背景技術】
【０００２】
特許文献１において、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術（以下、「パワーゲーティング」という。）を使用した半導体装置の回路セルと電源線の配置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０６５０号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明者によってなされたものである。
【０００５】
特許文献１の図３に記載されているように、特許文献１に記載された半導体装置では、１つのセルラインに分岐線２０Ｄ、２０Ｓと仮想ＶＳＳ線３０Ｓとの少なくとも計３本の電源線を配置する必要がある。また、特許文献１の図３には明示的に記載されていないものの、分岐線２０Ｄと仮想ＶＳＳ線ＶＳＳＶとの間の領域には、通常、信号配線が配置されるため、セルラインの高さ方向（セルラインが延伸する方向と直交する方向）に対して電源線が占有できる領域には制限がある。このような構成によると、回路素子の小型化等の促進により、セルラインの高さ方向の長さが短くなると、電源線が占有できる領域も小さくなるため、電源線が高抵抗化するという問題がある。
【０００６】
そこで、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することが課題となる。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体装置は、
第１の方向に延伸された第１の回路セル列と、
前記第１の回路セル列と実質的に平行に、前記第１の方向に延伸された第２の回路セル列と、
夫々が前記第１の方向に延伸され、前記第１の回路セル列上に配置された第１及び第２の電源線であって、前記第１の電源線には第１の電源電位が供給される、前記第１及び第２の電源線と、
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第３の電源線であって、前記第３の電源線には第２の電源電位が供給される、前記第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備える。
【０００８】
本発明の第２の視点に係る半導体装置は、
第１の方向に延伸される複数の電源線であって、第１の電源電位が供給される第１の電源線と、第２の電源線と、第２の電源電位が供給される第３の電源線とを含む、前記複数の電源線と、
前記第１の方向に延伸する第１の回路セル列であって、前記第１及び第２の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第１の回路セル列と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備える。
【発明の効果】
【０００９】
本発明によると、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る半導体装置の構成を概略的に示すブロック図である。
【図２】実施形態に係る半導体装置のパワーゲーティング使用回路部を設けるのに好適な箇所を例示する図である。
【図３】実施形態の半導体装置におけるパワーゲーティング使用回路部のレイアウトを示す図である。
【図４】図３の領域Ａ１、Ａ２に配置される回路の構成を示す回路図である。
【図５】図３の機能回路領域とドライバ領域の詳細レイアウトを示す図である。
【図６】図５の回路セル列境界部分の構成の詳細を示すレイアウト図である。
【図７】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図８】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図９】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図１０】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１１】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１２】図１１のドライバ領域に配置されるドライバ回路のレイアウトを示す図である。
【図１３】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１４】図３の領域Ａ１に配置される回路の構成を示す回路図である。
【図１５】図１４の回路を機能回路領域に配置したときのレイアウトを示す図である。
【発明を実施するための形態】
【００１１】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１２】
図５を参照すると、本発明に係る半導体装置は、第１の方向（ｘ方向）に延伸された第１の回路セル列（Ｔ１）と、第１の回路セル列（Ｔ１）と実質的に平行に、第１の方向（ｘ方向）に延伸された第２の回路セル列（Ｔ２）と、夫々が第１の方向（ｘ方向）に延伸され、第１の回路セル列（Ｔ１）上に配置された第１及び第２の電源線（３０１、３１２）であって、第１の電源線（３０１）には第１の電源電位（ＶＰＥＲＩ）が供給される、第１及び第２の電源線（３０１、３１２）と、第１の方向（ｘ方向）に延伸され、第２の回路セル列（Ｔ２）上に配置された第３の電源線（３０２）であって、第３の電源線（３０２）には第２の電源電位（ＶＳＳ）が供給される、第３の電源線（３０２）と、第２の電源線（３１２）と第３の電源線（３０２）との間に接続された第１のトランジスタ（ＤＮ１）であって、第１のトランジスタ（ＤＮ１）は導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを接続することで第３の電源線（３０２）から第２の電源線（３１２）に第２の電源電位（ＶＳＳ）を供給し、第１のトランジスタ（ＤＮ１）は非導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを電気的に切り離す、第１のトランジスタ（ＤＮ１）と、第１の回路セル列（Ｔ１）に配置された第１の回路素子（ＩＶ１、ＩＶ３）であって、回路素子（ＩＶ１、ＩＶ３）は第１の電源線（３０１）から供給される第１の電源電位（ＶＰＥＲＩ）と第２の電源線（３１２）から供給される第２の電源電位（ＶＳＳ）との間の電源電圧で動作する、第１の回路素子（ＩＶ１、ＩＶ３）と、を備えることが好ましい。
【００１３】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。
【００１４】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）が活性状態のときに導通状態となり、第１の回路素子（ＩＶ１、ＩＶ３）が非活性状態のときに、非導通状態となることが好ましい。
【００１５】
図５を参照すると、半導体装置は、第１の方向（ｘ方向）に延伸され、第２の回路セル列（Ｔ２）上に配置された第４の電源線（３１１）と、第１の電源電位（ＶＰＥＲＩ）が供給される第５の電源線（３０１’）と、第４の電源線（３１１）と第５の電源線（３０１’）との間に配置された第２のトランジスタ（ＤＰ１）であって、第２のトランジスタ（ＤＰ１）は導通状態になったときに第４の電源線（３１１）と第５の電源線（３０１’）とを接続することで第５の電源線（３０１’）から第４の電源線（３１１）に第１の電源電位（ＶＰＥＲＩ）を供給し、第２のトランジスタ（ＤＰ１）は非導通状態になったときに第４の電源線（３１１）と第５の電源線（３０１’）とを電気的に切り離す、第２のトランジスタ（ＤＰ１）と、第２の回路セル列（Ｔ２）に配置された第２の回路素子（ＩＶ２、ＩＶ４）であって、当該回路素子（ＩＶ２、ＩＶ４）は第３の電源線（３０２）から供給される第２の電源電位（ＶＳＳ）と第４の電源線（３１１）から供給される第１の電源電位（ＶＰＥＲＩ）との間の電源電圧で動作する、第２の回路素子（ＩＶ２、ＩＶ４）と、をさらに備えていてもよい。
【００１６】
半導体装置は、第１の回路素子（ＩＶ１、ＩＶ３）と第２の回路素子（ＩＶ２、ＩＶ４）との間で信号を伝送する信号線をさらに備えることが好ましい。
【００１７】
また、半導体装置は、第１乃至第４の電源線（３０１、３１２、３０２、３１１）を含む第１の配線層と、第１の配線層の上方に形成され、前記信号線を含む第２の配線層とを含む多層配線構造を備えることが好ましい。
【００１８】
第１の回路セル列（Ｔ１）は、第１の方向（ｘ方向）に延伸し第１の導電性を示す第１の領域（Ｐｃｈ領域）と、第１の方向（ｘ方向）に延伸し、第１の領域（Ｐｃｈ領域）と第１の方向（ｘ方向）と実質的に直行する第２の方向（ｙ方向）に並んで配置された第２の領域（Ｎｃｈ領域）であって、第１の導電性と異なる第２の導電性を示す第２の領域（Ｎｃｈ領域）とを含み、第２の回路セル列（Ｔ２）は、第１の方向（ｘ方向）に延伸し第２の導電性を示す第３の領域（Ｎｃｈ領域）と、第１の方向（ｘ方向）に延伸し、第３の領域（Ｎｃｈ領域）と第２の方向（ｙ方向）に並んで配置された第４の領域（Ｐｃｈ領域）であって、第１の導電性を示す第４の領域（Ｐｃｈ領域）とを含み、第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）と第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）とが電気的に接続されることが好ましい。
【００１９】
第１のトランジスタ（ＤＮ１）が第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）と第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）とにまたがって配置されることが好ましい。
【００２０】
第１の電源線（３０１）が第１の回路セル列（Ｔ１）の第１の領域（Ｐｃｈ領域）の上に配置され、第２の電源線（３１２）が第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）の上に配置され、第３の電源線（３０２）が第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）の上に配置されることが好ましい。
【００２１】
第１の回路セル列（Ｔ１）は、第１の方向（ｘ方向）に並んで形成された機能回路領域とドライバ領域とを含み、第１の回路素子（ＩＶ１、ＩＶ２）は、機能回路領域に配置され、第１のトランジスタ（ＤＮ１）は、ドライバ領域に配置されるようにしてもよい。
【００２２】
図１１を参照すると、第１の回路素子は複数の機能回路セルを含み、第１のトランジスタ（ＤＮ３）は、複数の機能回路セルのうちの２つの間に挿入されるようにしてもよい。
【００２３】
図１０を参照すると、半導体装置は、第１の方向（ｘ方向）と実質的に直交する第２の方向（ｙ方向）に延伸し、第１のスルーホール（黒丸）を介して第２の電源線（３１２）に接続される第４の電源線（１０１２）と、第４の電源線（１０１２）と実質的に平行に、第２の方向（ｙ方向）に延伸された第５の電源線（１００２）であって、第２のスルーホール（黒丸）を介して第３の電源線（３０２）に接続される、第５の電源線（１００２）と、をさらに備え、第１のトランジスタ（ＤＮ２）が第４の電源線（１０１２）を介して第２の電源線（３１２）に接続され、第５の電源線（１００２）を介して第３の電源線（３０２）に接続されるようにしてもよい。
【００２４】
図１０を参照すると、半導体装置は、第１及び第２の回路セル列（Ｔ１、Ｔ２）と第２の方向（ｙ方向）に並んで形成されたドライバ領域をさらに備え、第１のトランジスタ（ＤＮ２）がドライバ領域に形成されるようにしてもよい。
【００２５】
図５を参照すると、半導体装置は、第１の方向（ｘ方向）に延伸される複数の電源線（３０１、３１２、３０２）であって、第１の電源電位（ＶＰＥＲＩ）が供給される第１の電源線（３０１）と、第２の電源線（３１２）と、第２の電源電位（ＶＳＳ）が供給される第３の電源線（３０２）とを含む、複数の電源線（３０１、３１２、３０２）と、第１の方向（ｘ方向）に延伸する第１の回路セル列（Ｔ１）であって、第１及び第２の電源線（３０１、３１２）を含み、複数の電源線（３０１、３１２、３０２）のうちの残りのいかなる電源線も含まない第１の回路セル列（Ｔ１）と、第２の電源線（３１２）と第３の電源線（３０２）との間に接続された第１のトランジスタ（ＤＮ１）であって、第１のトランジスタ（ＤＮ１）は導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを接続することで第３の電源線（３０２）から第２の電源線（３１２）に第２の電源電位（ＶＳＳ）を供給し、第１のトランジスタ（ＤＮ１）は非導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを電気的に切り離す、第１のトランジスタ（ＤＮ１）と、第１の回路セル列（Ｔ１）に配置された第１の回路素子（ＩＶ１、ＩＶ３）であって、当該回路素子（ＩＶ１、ＩＶ３）は第１の電源線（３０１）から供給される第１の電源電位（ＶＰＥＲＩ）と第２の電源線（３１２）から供給される第２の電源電位（ＶＳＳ）との間の電源電圧で動作する、第１の回路素子（ＩＶ１、ＩＶ３）と、を備えることが好ましい。
【００２６】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。
【００２７】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）が活性状態のときに導通状態となり、第１の回路素子（ＩＶ１、ＩＶ３）が非活性状態のときに、非導通状態となることが好ましい。
【００２８】
本発明によると、パワーゲーティングを行う半導体装置において、各々の回路セル列（セルライン）に配置される電源線が合計２本となるため、従来例のように電源線の幅が制限されることがなく、電源線の高抵抗化を抑制することができる。
【００２９】
（実施形態）
実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の構成を概略的に示すブロック図である。図１は、半導体装置の一例としてＤＲＡＭの構成を示している。
【００３０】
図１を参照すると、本実施形態の半導体装置は、クロック端子１０１、アドレス端子１０２、コマンド（ＣＭＤ）端子１０３、電源（ＶＤＤ）端子１０４、接地（ＶＳＳ）端子１０５、データ入出力端子１０６、メモリセルアレイ１０７、書き込み読み出し制御回路部１０８、および、パワーゲーティング使用回路部１０９を有している。
【００３１】
書き込み読み出し制御回路部１０８は、電源端子１０４および接地端子１０５から駆動電圧が供給されている。また、書き込み読み出し制御回路部１０８は、外部からクロック端子１０１を介して供給されるクロック信号ＣＫに応じて動作し、外部からアドレス端子１０２およびコマンド端子１０３を介して供給されるアドレス信号ＡＤＤおよびコマンド信号ＣＭＤにより、メモリセルアレイ１０７を構成するメモリ素子に対して、データ入出力端子１０６から供給されるデータＤＱ０〜ＤＱｎの書き込み、およびメモリ素子から読み出したデータＤＱ０〜ＤＱｎをデータ入出力端子から出力する操作を行う。
【００３２】
パワーゲーティング使用回路部１０９は、書き込み読み出し制御回路１０８を構成する回路の一部であり、半導体装置がスタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、および、この回路の出力ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。
【００３３】
また、パワーゲーティング使用回路部１０９は、一部または全てにこの回路を構成する機能素子であるトランジスタのサブスレッショルドリーク電流を低減するための電源遮断構成（すなわち、パワーゲーティング）が用いられている。
【００３４】
図２は、本実施形態に係る半導体装置の適用例を示す図である。本実施形態の半導体装置は、例えば、アレイインタフェース等のようにバッファが並んだ箇所（繰り返し領域）において適用することができる。ただし、本実施形体の半導体装置は、図２に示すような繰り返し領域に限定して適用されるものではない。本実施形態の半導体装置は、パワーゲーティングを使用するその他の回路にも適用することができる。
【００３５】
ここで、アレイインタフェースとは、図１の書き込み読み出し制御回路部１０８のうちの、メモリセルアレイと他の制御回路との間に介在する回路部分（図２の破線で囲まれた部分）をいう。アレイインタフェースの具体例として、カラムデコーダ（ＹＤＥＣ）、データアンプ（ＡＭＰ）、リードライトバッファ（ＲＷＢＵＦＦ）等が挙げられる。
【００３６】
図３は、本実施形態の半導体装置におけるパワーゲーティング使用回路部１０９のレイアウトを一例として示す図である。なお、多層配線構造に関しては、後に、図５を参照して詳述する。
【００３７】
図３を参照すると、４つの回路セル列（セルライン）Ｔ１〜Ｔ４が記載されている。それぞれの回路セル列には、１組の電源線と接地線が配置されている。複数の電源線３０１、３１１および接地線３０２、３１２ならびに複数の回路セル列Ｔ１〜Ｔ４は、それぞれ、図３のｘ方向に沿って延伸する。複数の電源線３０１、３１１および接地線３０２、３１２は、図３のｙ方向に、互いに平行になるように並んで配置される。複数の回路セル列Ｔ１〜Ｔ４は、図３のｙ方向に、互いに平行になるように並んで配置される。
【００３８】
それぞれの回路セル列は、Ｐｃｈ領域とＮｃｈ領域の２つの領域を含んでおり、隣接する２つの回路セル列では、互いのＰｃｈ領域またはＮｃｈ領域の一方が隣接するように配置される。また、回路セル列Ｔ１、Ｔ２をそのままｙ方向に２回路セル列分移動させると、回路セル列Ｔ３、Ｔ４と重なるように配置されている。すなわち、図３においては、回路セル列２つ毎にシフト配置されている。
【００３９】
回路セル列Ｔ１、Ｔ３には、主電源線（第１の電源線）３０１と擬似接地線（第２の電源線）３１２との２本の電源線が配置されている。一方、回路セル列Ｔ２、Ｔ４には、主接地線（第３の電源線）３０２と擬似電源線（第４の電源線）３１１との２本の電源線が配置されている。主電源線３０１には、例えば、電源発生回路（非図示）から内部電源電位ＶＰＥＲＩが供給されており、主接地線３０２には、例えば、接地端子から接地電位ＶＳＳが供給されている。セル境界で隣接する電源線と接地線（例えば、主接地線３０２と擬似接地線３１２）は、互いに電気的に絶縁されている。
【００４０】
機能回路領域には、例えば、バッファ回路等の所望の機能を有する回路が配置される。一方、ドライバ領域には、パワーゲーティング用のドライバトランジスタ（スイッチ回路）ＤＮ１、ＤＰ１が配置される。
【００４１】
ドライバトランジスタＤＮ１は、Ｎｃｈ領域（例えば、回路セル列Ｔ１、Ｔ２の境界部分）に配置され、ソース端子およびドレイン端子の一方に主接地線３０２が接続され、他方に擬似接地線３１２が接続されている。ドライバトランジスタＤＮ１のゲート端子には、制御信号線３２２から制御信号ＣＴＲ＿Ｎが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタＤＮ１は活性レベル（ハイレベル）の制御信号ＣＴＲ＿Ｎを受け取ることで導通状態となり、主接地線３０２と擬似接地線３１２とを接続し、擬似接地線３１２の擬似接地電位ＶＳＳＺを接地電位ＶＳＳに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタＤＮ１は非活性レベル（ロウレベル）の制御信号ＣＴＲ＿Ｎを受け取ることで非導通状態となり、主接地線３０２と擬似接地線３１２を電気的に切り離し、擬似接地線３１２をフローティング状態とする。
【００４２】
ドライバトランジスタＤＰ１は、Ｐｃｈ領域（例えば回路セル列Ｔ２、Ｔ３の境界部分）に配置され、ソース端子およびドレイン端子の一方に主電源線３０１が接続され、他方に擬似電源線３１１が接続される。ドライバトランジスタＤＰ１のゲート端子には、制御信号線３２１から制御信号ＣＴＲ＿Ｐが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタＤＰ１は活性レベル（ロウレベル）の制御信号ＣＴＲ＿Ｐを受け取ることで導通状態となり、主電源線３０１と擬似電源線３１１とを接続し、擬似電源線３１１の擬似電源電位ＶＰＥＲＩＺを電源電位ＶＰＥＲＩに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタＤＰ１は非活性レベル（ハイレベル）の制御信号ＣＴＲ＿Ｐを受け取ることで非導通状態となり、主電源線３０１と擬似電源線３１１を電気的に切り離し、擬似電源線３１１をフローティング状態とする。
【００４３】
図３では、回路セル列Ｔ４に配置された擬似電源線３１１に電位を供給するために、回路セル列Ｔ４の外側に主電源線３０１’を配置する構成としている。このように、両端（ｙ方向）に設けられた回路セル列の外側の電源線が擬似電源線または擬似接地線である場合には、その外側に主電源線または主接地線を配置することもできる。
【００４４】
図４は、図３の領域Ａ１および領域Ａ２に配置されるべき回路を一例として示す。図４を参照すると、回路は、インバータＩＶ１〜ＩＶ４、および、パワーゲーティング用のドライバトランジスタＤＰ１、ＤＮ１を備えている。インバータＩＶ１は、主電源線３０１および擬似接地線３１２に接続され、入力信号ＩＮを入力とし、出力信号を中間接点ＮＤ１に出力する。インバータＩＶ２は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ１から出力された信号を入力とし、出力信号を中間接点ＮＤ２に出力する。インバータＩＶ３は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ２から出力された信号を入力とし、出力信号を中間接点ＮＤ３に出力する。インバータＩＶ４は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ３から出力された信号を入力とし、出力信号ＯＵＴを出力する。ドライバトランジスタＤＰ１は、ソース端子およびドレイン端子の一方に主電源線３０１が接続され、他方に擬似電源線３１１が接続され、ゲート端子には制御信号線３２１から制御信号ＣＴＲ＿Ｐが供給される。ドライバトランジスタＤＮ１は、ソース端子およびドレイン端子の一方に主接地線３０２が接続され、他方に擬似接地線３１２が接続され、ゲート端子には制御信号線３２２から制御信号ＣＴＲ＿Ｎが供給される。
【００４５】
図３および図４を参照すると、機能回路領域中の領域Ａ１には、インバータＩＶ１〜ＩＶ４が配置される。具体的には、インバータＩＶ１、ＩＶ３は領域Ａ１の回路セル列Ｔ１に設けられ、インバータＩＶ２、ＩＶ４は領域Ａ１の回路セル列Ｔ２に設けられる。一方、ドライバ領域中の領域Ａ２には、パワーゲーティング用のドライバトランジスタＤＰ１およびＤＮ１が配置される。
【００４６】
図５は、図３の機能回路領域Ａ１とドライバ領域Ａ２との詳細レイアウトの一例として、図４に示した回路のレイアウトを示す図である。図５を参照すると、本実施形態の半導体装置は、多重配線構造を備える。具体的には、半導体基板中に拡散層が形成され、半導体基板との間にゲート絶縁膜を介在して半導体基板上にゲート電極が形成され、さらに多重配線構造の第１層配線としてのタングステン配線、第１層配線の上に絶縁膜を介在して形成された第２層配線としての第１アルミニウム配線（１Ａｌ）、第２層配線の上に絶縁膜を介在して形成された第３層配線としての第２アルミニウム配線（２Ａｌ）を備えている。第１層配線と拡散層とは、コンタクトを介して接続され、第２層配線と第１層配線とは第１スルーホールを介して接続され、第３層配線と第２層配線とは第２スルーホールを介して接続される。なお、図５には記載されていないものの、さらに上層の配線層を備える構成としてもよい。
【００４７】
本実施形態に係る半導体装置は、パワーゲーティング方式のように、３つ以上の電源を必要とする回路において適用することができる。図５は、ＶＰＥＲＩ、ＶＰＥＲＩＺ、ＶＳＳ、ＶＳＳＺの４つの電源を必要とする回路に対するレイアウト図を示す。具体的には、使用する電源ごとに回路セル列を複数（２列以上）に分割して回路セルを構成する。また、各回路セル列は電源線と接地線の対（主電源線３０１と擬似接地線３１２の対、または、擬似電源線３１１と主接地線３０２の対）によって構成する。さらに、異なる回路セル列間を接続する配線領域を設ける。その際、回路セル列を跨ぐ配線材は、電源線と別工程であればレイアウトの都合に合わせて自由に選択することができる。
【００４８】
駆動能力を必要とし、バッファリングする回路等を機能回路領域に設けた場合には、図５において、（インバータＩＶ１のｘ方向の幅）＜（インバータＩＶ２のｘ方向の幅）＜（インバータＩＶ３のｘ方向の幅）＜（インバータＩＶ４のｘ方向の幅）となる場合がある。このとき生じた空き領域は、別の回路セルを配置するための領域として利用することができる。
【００４９】
図６は、回路セル列境界での隣接電源線の絶縁、すなわち、図３、図５に示した回路セル列を跨いで形成されたＮｃｈ領域又はＰｃｈ領域における主電源線３０１又は主接地線３０２と擬似電源線３１１又は擬似接地線３１２との絶縁について説明するための図である。図６（ａ）は、回路セル列境界における主電源線３０１または主接地線３０２を示す。図６（ａ）を参照すると、主電源線３０１または主接地線３０２のタングステンは回路セル列境界から設計基準を満たすスペースを設けて配線する。また、主電源線３０１または主接地線３０２の第１アルミニウム配線（１ＡＬ）は回路セル列境界まで配線する。さらに、図６（ａ）において、主電源線３０１または主接地線３０２は第１スルーホール、タングステン、及び、第２スルーホールを介して、拡散層（基板電位）にも接続されている。ここで、拡散層（基板電位）は、半導体基板又は半導体基板中に形成されたウェル領域に基板電位を供給するための拡散層である。この基板電位は、半導体基板に形成されたトランジスタのバックゲート電位として用いられる。
【００５０】
図６（ｂ）は、回路セル列境界における擬似電源線３１１または擬似接地線３１２を示す。図６（ｂ）を参照すると、擬似電源線３１１または擬似接地線３１２のタングステンは回路セル列境界エッジまで配線する。また、擬似電源線３１１または擬似接地線３１２の第１アルミニウム配線（１ＡＬ）は回路セル列境界から設計基準を満たすスペースを設けて配線する。
【００５１】
図６（ｃ）を参照すると、Ａの箇所とＢの箇所とは、電位が異なるのみで、同様の構成を有する。
【００５２】
図６（ｄ）は、図６（ａ）の上下を反転したものを下部に配置し、図６（ｂ）を上部に配置したときの回路セル列境界の様子を示す。図６（ｄ）に示すとおり、図３、５に示した回路セル列を跨いで形成されたＮｃｈ領域又はＰｃｈ領域には、図６（ａ）の拡散層（基板電位）から基板電位が供給される。
【００５３】
図７は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図７（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図７（ｂ）は、比較のための従来例のレイアウト図を示す。
【００５４】
図７（ａ）および図７（ｂ）において、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１はインバータＩＶ１に含まれるトランジスタを示し、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２はインバータＩＶ２に含まれるトランジスタを示し、ＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ３はインバータＩＶ３に含まれるトランジスタを示し、ＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ４はインバータＩＶ４に含まれるトランジスタを示す。
【００５５】
図７（ｂ）を参照すると、従来例においては、回路セル列Ｔ１に電源線および接地線（１３０１、１３１１、１３１２、１３０２）が合計４本配線されている。一方、図７（ａ）を参照すると、本実施形態の半導体装置では、回路セル列Ｔ１に主電源線３０１と擬似接地線３１２が配線され、回路セル列Ｔ２に擬似電源線３１１と主接地線３０２が配線される。すなわち、本実施形態の半導体装置によると、従来例と比較して、電源線の本数を半分に減らすことができ、電源線の幅を拡げることができる。
【００５６】
本実施形態によると、第１の効果として、各回路セル列が電源線と接地線の対にて構成されるため、配線領域を増やすことなく電源線幅を太くすることができる。また、第２の効果として、電源線幅を太くできるので、多くのスルーホール（ＴＨ）を配置することができる。さらに、第３の効果として、回路セル列をタングステン配線で跨いで接続することで、アルミニウム（ＡＬ）配線領域を削減することができる。
【００５７】
図８は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図８（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図８（ｂ）は、比較のための従来例のレイアウト図を示す。図８（ｂ）の一点鎖線で示した箇所を参照すると、ソース電源が異なるため、トランジスタ間でソースを共有することができない。一方、図８（ａ）の一点鎖線で示した箇所を参照すると、使用電源ごとに回路セル列を分けていることから、同一の回路セル列には同一の電源を使用するトランジスタしか存在せず、トランジスタ間でソースを共有することができる。したがって、第４の効果として、本実施形態によると、従来例と比較して、実装面積を削減することが可能となる。
【００５８】
図９は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図９（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図９（ｂ）は、比較のための従来例のレイアウト図を示す。図９（ｂ）を参照すると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの間に、擬似電源を使用しないトランジスタが挿入されるため、配線抵抗が増大する。一方、図９（ａ）を参照すると、本実施形態の半導体装置によると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの距離を短くすることができ、配線抵抗の増大を抑制することができる（第５の効果）。すなわち、図９（ａ）における距離Ｌ１を、図９（ｂ）における距離Ｌ２よりも短くすることができる。また、第５の効果により、擬似電源線の引き回しが短くなることで容量削減につながり、高速動作が可能となる（第６の効果）。
【００５９】
以上の第１、第２、第５の効果によると、電源を低抵抗で供給することが可能となり、パワーゲーティング用ドライバのサイズを縮小することもできる（第７の効果）。
【００６０】
次に、本実施形態の半導体装置のレイアウトの変形例について、図面を参照して説明する。図１０は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【００６１】
図１０を参照すると、ドライバ領域を機能回路領域のｙ方向に隣接して配置し、第２アルミニウム配線（２ＡＬ）１００１、１００２、１０１１、１０１２を用いて機能回路領域の各回路セル列の各電源線にそれぞれに対応する電位を供給する構成が示されている。図１０における黒丸は、第２アルミニウム配線（２ＡＬ）と第１アルミニウム配線（１ＡＬ）とを接続するスルーホールを示す。
【００６２】
図１１は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図１１を参照すると、ドライバ専用領域を設けずに、機能回路領域の空き領域等にパワーゲーティング用ドライバを分散配置する構成が示されている。図１１のドライバ領域には、例えば、図１２のレイアウト図に示すようなドライバ回路が設けられる。
【００６３】
図１２は、図１１のドライバ領域に配置されるドライバ回路のレイアウトを示す図である。本実施形態の半導体装置は回路セル列ごとに１つの電源線と１つの接地線で構成されることから、パワーゲーティング用ドライバを図１２に示すように作成することができる。
【００６４】
図１２を参照すると、擬似電源線３１１または擬似接地線３１２の領域におけるパワーゲーティング用ドライバは、第１アルミニウム配線（１ＡＬ）から第１スルーホール（１ＴＨ）を介して擬似電源線３１１または擬似接地線３１２に接続するとともに、回路セル列境界エッジから第１アルミニウム配線（１ＡＬ）を配置し、第１スルーホール（１ＴＨ）を介して主電源線３０１または主接地線３０２に接続する。一方、主電源線３０１または主接地線３０２の領域におけるパワーゲーティング用ドライバは、第１スルーホール（１ＴＨ）を介して第１アルミニウム配線（１ＡＬ）から主電源線３０１または主接地線３０２に接続するとともに、タングステンを回路セル列境界エッジまで配線して、擬似電源線３１１または擬似接地線３１２に接続する。図１２に示すようにパワーゲーティング用ドライバを作成することで、パワーゲーティング用ドライバを通常の回路セルと同様に扱うことができる。
【００６５】
図１３は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図１３を参照すると、回路セル列２つごとにミラー配置したときのレイアウト図が示されている。図１３において、回路セル列Ｔ１と回路セル列Ｔ４は、対称軸に関して対称である。同様に、回路セル列Ｔ２と回路セル列Ｔ３は、対称軸に関して対称である。このとき、隣接する回路セル列Ｔ２と回路セル列Ｔ３との間で擬似電源線３１１、３１１’をショート（短絡）させることができ、図３のように回路セル列２つごとにシフト配置した場合と比較して、電源線を太くすることができる。また、ミラー配置とすることで、両端（ｙ方向）にある回路セル列の外側の電源線を主電源線または主接地線とすることができる。
【００６６】
図１４は、図３の機能回路領域中の領域Ａ１に配置される回路が、インバータ以外の素子を含む場合を一例として示す図である。図１４を参照すると、回路は、インバータＩＶ５、ＩＶ６およびＮＡＮＤゲートＮＡ１〜ＮＡ４を備えている。インバータＩＶ５は、主電源線３０１および擬似接地線３１２に接続され、入力信号ＩＮを入力とし、出力信号をインバータＩＶ６の入力端子へ出力する。インバータＩＶ６は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ５から出力された信号を入力とし、出力信号を中間接点ＮＤ４に出力する。ＮＡＮＤゲートＮＡ１は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ１を入力とし、出力信号ＯＵＴ１を出力する。ＮＡＮＤゲートＮＡ２は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ２を入力とし、出力信号ＯＵＴ２を出力する。ＮＡＮＤゲートＮＡ３は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ３を入力とし、出力信号ＯＵＴ３を出力する。ＮＡＮＤゲートＮＡ４は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ４を入力とし、出力信号ＯＵＴ４を出力する。
【００６７】
図１５は、図１４に示す回路に対するレイアウト図である。図１５を参照すると、主電源線３０１および擬似接地線３１２を使用するインバータＩＶ５およびＮＡＮＤゲートＮＡ１〜ＮＡ４は、回路セル列Ｔ１に設けられる。一方、擬似電源線３１１および主接地線３０２を使用するインバータＩＶ６は、回路セル列Ｔ２に設けられる。
【００６８】
図１４のように、インバータ以外の回路を含む場合においても、本実施形態の半導体装置を適用することができる。すなわち、各回路セル列に設けられる電源線および接地線をそれぞれ１本ずつとすることで、回路セル列に電源線および接地線をそれぞれ複数設けた場合と比較して、電源線および接地線の幅を広げることができ、電源線および接地線の配線抵抗を削減することができる。
【００６９】
また、図１５を参照すると、回路セル列Ｔ１、Ｔ２間を跨ぐ配線をタングステンで作成することで、中間接点ＮＤ４をタングステンで配線でき、第１アルミニウム配線（１ＡＬ）の配線領域を削減することができる。
【００７０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７１】
１０１ クロック端子
１０２ アドレス端子
１０３ コマンド（ＣＭＤ）端子
１０４ 電源（ＶＤＤ）端子
１０５ 接地（ＶＳＳ）端子
１０６ データ入出力端子
１０７ メモリセルアレイ
１０８ 書き込み読み出し制御回路部
１０９ パワーゲーティング使用回路部
３０１、３０１’、３０１”、１３０１ 主電源線
３０２、３０２’、１３０２ 主接地線
３１１、３１１’、１３１１ 擬似電源線
３１２、３１２’、１３１２ 擬似接地線
３２１、３２２、１０２１、１０２２ 制御信号線
１００１、１００２、１０１１、１０１２ 第２アルミニウム配線（２ＡＬ）
１ＡＬ 第１アルミニウム配線
１ＴＨ 第１スルーホール
２ＡＬ 第２アルミニウム配線
ＡＭＰ データアンプ
Ａ１、Ａ２ 領域
ＡＤＤ アドレス信号
Ｂａｎｋ０〜Ｂａｎｋ７ バンク
ＢＲＷＢＵＦＰ、ＢＲＷＢＵＦＰＴ リードライトバッファ
ＣＫ クロック信号
ＣＭＤ コマンド信号
ＣＴＲ＿Ｐ、ＣＴＲ＿Ｎ 制御信号
ＤＮ１、ＤＮ２、ＤＮ３、ＤＰ１、ＤＰ２、ＤＰ３ ドライバトランジスタ
ＤＱ０〜ＤＱｎ データ
ＩＮ、ＩＮ１〜ＩＮ４ 入力信号
ＩＶ１〜ＩＶ６ インバータ
Ｌ１、Ｌ２ 距離
Ｎ１〜Ｎ４ Ｎチャネルトランジスタ
ＮＡ１〜ＮＡ４ ＮＡＮＤゲート
ＮＤ１〜ＮＤ４ 中間接点
ＯＵＴ、ＯＵＴ１〜ＯＵＴ４ 出力信号
Ｐ１〜Ｐ４ Ｐチャネルトランジスタ
ＲＷＢＵＦＦ リードライトバッファ
Ｔ１〜Ｔ４ 回路セル列
ＶＤＤ 電源電位
ＶＰＥＲＩ 電源電位
ＶＰＥＲＩＺ 擬似電源電位
ＶＳＳ 接地電位
ＶＳＳＺ 擬似接地電位
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ
【技術分野】
【０００１】
本発明は半導体装置に関し、特に、パワーゲーティングに基づく半導体装置に関する。
【背景技術】
【０００２】
特許文献１において、ＭＴＣＭＯＳ（Ｍｕｌｔｉ−Ｔｈｒｅｓｈｏｌｄ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）技術（以下、「パワーゲーティング」という。）を使用した半導体装置の回路セルと電源線の配置が記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１７０６５０号公報（図３）
【発明の概要】
【発明が解決しようとする課題】
【０００４】
以下の分析は、本発明者によってなされたものである。
【０００５】
特許文献１の図３に記載されているように、特許文献１に記載された半導体装置では、１つのセルラインに分岐線２０Ｄ、２０Ｓと仮想ＶＳＳ線３０Ｓとの少なくとも計３本の電源線を配置する必要がある。また、特許文献１の図３には明示的に記載されていないものの、分岐線２０Ｄと仮想ＶＳＳ線ＶＳＳＶとの間の領域には、通常、信号配線が配置されるため、セルラインの高さ方向（セルラインが延伸する方向と直交する方向）に対して電源線が占有できる領域には制限がある。このような構成によると、回路素子の小型化等の促進により、セルラインの高さ方向の長さが短くなると、電源線が占有できる領域も小さくなるため、電源線が高抵抗化するという問題がある。
【０００６】
そこで、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することが課題となる。
【課題を解決するための手段】
【０００７】
本発明の第１の視点に係る半導体装置は、
第１の方向に延伸された第１の回路セル列と、
前記第１の回路セル列と実質的に平行に、前記第１の方向に延伸された第２の回路セル列と、
夫々が前記第１の方向に延伸され、前記第１の回路セル列上に配置された第１及び第２の電源線であって、前記第１の電源線には第１の電源電位が供給される、前記第１及び第２の電源線と、
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第３の電源線であって、前記第３の電源線には第２の電源電位が供給される、前記第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備える。
【０００８】
本発明の第２の視点に係る半導体装置は、
第１の方向に延伸される複数の電源線であって、第１の電源電位が供給される第１の電源線と、第２の電源線と、第２の電源電位が供給される第３の電源線とを含む、前記複数の電源線と、
前記第１の方向に延伸する第１の回路セル列であって、前記第１及び第２の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第１の回路セル列と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備える。
【発明の効果】
【０００９】
本発明によると、パワーゲーティングに基づく半導体装置において、電源線の高抵抗化を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る半導体装置の構成を概略的に示すブロック図である。
【図２】実施形態に係る半導体装置のパワーゲーティング使用回路部を設けるのに好適な箇所を例示する図である。
【図３】実施形態の半導体装置におけるパワーゲーティング使用回路部のレイアウトを示す図である。
【図４】図３の領域Ａ１、Ａ２に配置される回路の構成を示す回路図である。
【図５】図３の機能回路領域とドライバ領域の詳細レイアウトを示す図である。
【図６】図５の回路セル列境界部分の構成の詳細を示すレイアウト図である。
【図７】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図８】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図９】実施形態に係る半導体装置によってもたらされる効果について説明するための図である。
【図１０】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１１】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１２】図１１のドライバ領域に配置されるドライバ回路のレイアウトを示す図である。
【図１３】実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【図１４】図３の領域Ａ１に配置される回路の構成を示す回路図である。
【図１５】図１４の回路を機能回路領域に配置したときのレイアウトを示す図である。
【発明を実施するための形態】
【００１１】
はじめに、本発明の概要について説明する。なお、この概要に付記する図面参照符号は、専ら理解を助けるための例示であり、本発明を図示の態様に限定することを意図するものではない。
【００１２】
図５を参照すると、本発明に係る半導体装置は、第１の方向（ｘ方向）に延伸された第１の回路セル列（Ｔ１）と、第１の回路セル列（Ｔ１）と実質的に平行に、第１の方向（ｘ方向）に延伸された第２の回路セル列（Ｔ２）と、夫々が第１の方向（ｘ方向）に延伸され、第１の回路セル列（Ｔ１）上に配置された第１及び第２の電源線（３０１、３１２）であって、第１の電源線（３０１）には第１の電源電位（ＶＰＥＲＩ）が供給される、第１及び第２の電源線（３０１、３１２）と、第１の方向（ｘ方向）に延伸され、第２の回路セル列（Ｔ２）上に配置された第３の電源線（３０２）であって、第３の電源線（３０２）には第２の電源電位（ＶＳＳ）が供給される、第３の電源線（３０２）と、第２の電源線（３１２）と第３の電源線（３０２）との間に接続された第１のトランジスタ（ＤＮ１）であって、第１のトランジスタ（ＤＮ１）は導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを接続することで第３の電源線（３０２）から第２の電源線（３１２）に第２の電源電位（ＶＳＳ）を供給し、第１のトランジスタ（ＤＮ１）は非導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを電気的に切り離す、第１のトランジスタ（ＤＮ１）と、第１の回路セル列（Ｔ１）に配置された第１の回路素子（ＩＶ１、ＩＶ３）であって、回路素子（ＩＶ１、ＩＶ３）は第１の電源線（３０１）から供給される第１の電源電位（ＶＰＥＲＩ）と第２の電源線（３１２）から供給される第２の電源電位（ＶＳＳ）との間の電源電圧で動作する、第１の回路素子（ＩＶ１、ＩＶ３）と、を備えることが好ましい。
【００１３】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。
【００１４】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）が活性状態のときに導通状態となり、第１の回路素子（ＩＶ１、ＩＶ３）が非活性状態のときに、非導通状態となることが好ましい。
【００１５】
図５を参照すると、半導体装置は、第１の方向（ｘ方向）に延伸され、第２の回路セル列（Ｔ２）上に配置された第４の電源線（３１１）と、第１の電源電位（ＶＰＥＲＩ）が供給される第５の電源線（３０１’）と、第４の電源線（３１１）と第５の電源線（３０１’）との間に配置された第２のトランジスタ（ＤＰ１）であって、第２のトランジスタ（ＤＰ１）は導通状態になったときに第４の電源線（３１１）と第５の電源線（３０１’）とを接続することで第５の電源線（３０１’）から第４の電源線（３１１）に第１の電源電位（ＶＰＥＲＩ）を供給し、第２のトランジスタ（ＤＰ１）は非導通状態になったときに第４の電源線（３１１）と第５の電源線（３０１’）とを電気的に切り離す、第２のトランジスタ（ＤＰ１）と、第２の回路セル列（Ｔ２）に配置された第２の回路素子（ＩＶ２、ＩＶ４）であって、当該回路素子（ＩＶ２、ＩＶ４）は第３の電源線（３０２）から供給される第２の電源電位（ＶＳＳ）と第４の電源線（３１１）から供給される第１の電源電位（ＶＰＥＲＩ）との間の電源電圧で動作する、第２の回路素子（ＩＶ２、ＩＶ４）と、をさらに備えていてもよい。
【００１６】
半導体装置は、第１の回路素子（ＩＶ１、ＩＶ３）と第２の回路素子（ＩＶ２、ＩＶ４）との間で信号を伝送する信号線をさらに備えることが好ましい。
【００１７】
また、半導体装置は、第１乃至第４の電源線（３０１、３１２、３０２、３１１）を含む第１の配線層と、第１の配線層の上方に形成され、前記信号線を含む第２の配線層とを含む多層配線構造を備えることが好ましい。
【００１８】
第１の回路セル列（Ｔ１）は、第１の方向（ｘ方向）に延伸し第１の導電性を示す第１の領域（Ｐｃｈ領域）と、第１の方向（ｘ方向）に延伸し、第１の領域（Ｐｃｈ領域）と第１の方向（ｘ方向）と実質的に直行する第２の方向（ｙ方向）に並んで配置された第２の領域（Ｎｃｈ領域）であって、第１の導電性と異なる第２の導電性を示す第２の領域（Ｎｃｈ領域）とを含み、第２の回路セル列（Ｔ２）は、第１の方向（ｘ方向）に延伸し第２の導電性を示す第３の領域（Ｎｃｈ領域）と、第１の方向（ｘ方向）に延伸し、第３の領域（Ｎｃｈ領域）と第２の方向（ｙ方向）に並んで配置された第４の領域（Ｐｃｈ領域）であって、第１の導電性を示す第４の領域（Ｐｃｈ領域）とを含み、第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）と第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）とが電気的に接続されることが好ましい。
【００１９】
第１のトランジスタ（ＤＮ１）が第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）と第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）とにまたがって配置されることが好ましい。
【００２０】
第１の電源線（３０１）が第１の回路セル列（Ｔ１）の第１の領域（Ｐｃｈ領域）の上に配置され、第２の電源線（３１２）が第１の回路セル列（Ｔ１）の第２の領域（Ｎｃｈ領域）の上に配置され、第３の電源線（３０２）が第２の回路セル列（Ｔ２）の第３の領域（Ｎｃｈ領域）の上に配置されることが好ましい。
【００２１】
第１の回路セル列（Ｔ１）は、第１の方向（ｘ方向）に並んで形成された機能回路領域とドライバ領域とを含み、第１の回路素子（ＩＶ１、ＩＶ２）は、機能回路領域に配置され、第１のトランジスタ（ＤＮ１）は、ドライバ領域に配置されるようにしてもよい。
【００２２】
図１１を参照すると、第１の回路素子は複数の機能回路セルを含み、第１のトランジスタ（ＤＮ３）は、複数の機能回路セルのうちの２つの間に挿入されるようにしてもよい。
【００２３】
図１０を参照すると、半導体装置は、第１の方向（ｘ方向）と実質的に直交する第２の方向（ｙ方向）に延伸し、第１のスルーホール（黒丸）を介して第２の電源線（３１２）に接続される第４の電源線（１０１２）と、第４の電源線（１０１２）と実質的に平行に、第２の方向（ｙ方向）に延伸された第５の電源線（１００２）であって、第２のスルーホール（黒丸）を介して第３の電源線（３０２）に接続される、第５の電源線（１００２）と、をさらに備え、第１のトランジスタ（ＤＮ２）が第４の電源線（１０１２）を介して第２の電源線（３１２）に接続され、第５の電源線（１００２）を介して第３の電源線（３０２）に接続されるようにしてもよい。
【００２４】
図１０を参照すると、半導体装置は、第１及び第２の回路セル列（Ｔ１、Ｔ２）と第２の方向（ｙ方向）に並んで形成されたドライバ領域をさらに備え、第１のトランジスタ（ＤＮ２）がドライバ領域に形成されるようにしてもよい。
【００２５】
図５を参照すると、半導体装置は、第１の方向（ｘ方向）に延伸される複数の電源線（３０１、３１２、３０２）であって、第１の電源電位（ＶＰＥＲＩ）が供給される第１の電源線（３０１）と、第２の電源線（３１２）と、第２の電源電位（ＶＳＳ）が供給される第３の電源線（３０２）とを含む、複数の電源線（３０１、３１２、３０２）と、第１の方向（ｘ方向）に延伸する第１の回路セル列（Ｔ１）であって、第１及び第２の電源線（３０１、３１２）を含み、複数の電源線（３０１、３１２、３０２）のうちの残りのいかなる電源線も含まない第１の回路セル列（Ｔ１）と、第２の電源線（３１２）と第３の電源線（３０２）との間に接続された第１のトランジスタ（ＤＮ１）であって、第１のトランジスタ（ＤＮ１）は導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを接続することで第３の電源線（３０２）から第２の電源線（３１２）に第２の電源電位（ＶＳＳ）を供給し、第１のトランジスタ（ＤＮ１）は非導通状態になったときに第２の電源線（３１２）と第３の電源線（３０２）とを電気的に切り離す、第１のトランジスタ（ＤＮ１）と、第１の回路セル列（Ｔ１）に配置された第１の回路素子（ＩＶ１、ＩＶ３）であって、当該回路素子（ＩＶ１、ＩＶ３）は第１の電源線（３０１）から供給される第１の電源電位（ＶＰＥＲＩ）と第２の電源線（３１２）から供給される第２の電源電位（ＶＳＳ）との間の電源電圧で動作する、第１の回路素子（ＩＶ１、ＩＶ３）と、を備えることが好ましい。
【００２６】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）の活性状態及び非活性状態に応じて導通状態及び非導通状態の一方になることが好ましい。
【００２７】
第１のトランジスタ（ＤＮ１）は、第１の回路素子（ＩＶ１、ＩＶ３）が活性状態のときに導通状態となり、第１の回路素子（ＩＶ１、ＩＶ３）が非活性状態のときに、非導通状態となることが好ましい。
【００２８】
本発明によると、パワーゲーティングを行う半導体装置において、各々の回路セル列（セルライン）に配置される電源線が合計２本となるため、従来例のように電源線の幅が制限されることがなく、電源線の高抵抗化を抑制することができる。
【００２９】
（実施形態）
実施形態に係る半導体装置について、図面を参照して説明する。図１は、本実施形態に係る半導体装置の構成を概略的に示すブロック図である。図１は、半導体装置の一例としてＤＲＡＭの構成を示している。
【００３０】
図１を参照すると、本実施形態の半導体装置は、クロック端子１０１、アドレス端子１０２、コマンド（ＣＭＤ）端子１０３、電源（ＶＤＤ）端子１０４、接地（ＶＳＳ）端子１０５、データ入出力端子１０６、メモリセルアレイ１０７、書き込み読み出し制御回路部１０８、および、パワーゲーティング使用回路部１０９を有している。
【００３１】
書き込み読み出し制御回路部１０８は、電源端子１０４および接地端子１０５から駆動電圧が供給されている。また、書き込み読み出し制御回路部１０８は、外部からクロック端子１０１を介して供給されるクロック信号ＣＫに応じて動作し、外部からアドレス端子１０２およびコマンド端子１０３を介して供給されるアドレス信号ＡＤＤおよびコマンド信号ＣＭＤにより、メモリセルアレイ１０７を構成するメモリ素子に対して、データ入出力端子１０６から供給されるデータＤＱ０〜ＤＱｎの書き込み、およびメモリ素子から読み出したデータＤＱ０〜ＤＱｎをデータ入出力端子から出力する操作を行う。
【００３２】
パワーゲーティング使用回路部１０９は、書き込み読み出し制御回路１０８を構成する回路の一部であり、半導体装置がスタンバイ状態の際に、この回路の入力ノードにおける入力信号の電圧レベルである入力レベル、および、この回路の出力ノードにおける出力信号の電圧レベルである出力レベルが固定される回路である。
【００３３】
また、パワーゲーティング使用回路部１０９は、一部または全てにこの回路を構成する機能素子であるトランジスタのサブスレッショルドリーク電流を低減するための電源遮断構成（すなわち、パワーゲーティング）が用いられている。
【００３４】
図２は、本実施形態に係る半導体装置の適用例を示す図である。本実施形態の半導体装置は、例えば、アレイインタフェース等のようにバッファが並んだ箇所（繰り返し領域）において適用することができる。ただし、本実施形体の半導体装置は、図２に示すような繰り返し領域に限定して適用されるものではない。本実施形態の半導体装置は、パワーゲーティングを使用するその他の回路にも適用することができる。
【００３５】
ここで、アレイインタフェースとは、図１の書き込み読み出し制御回路部１０８のうちの、メモリセルアレイと他の制御回路との間に介在する回路部分（図２の破線で囲まれた部分）をいう。アレイインタフェースの具体例として、カラムデコーダ（ＹＤＥＣ）、データアンプ（ＡＭＰ）、リードライトバッファ（ＲＷＢＵＦＦ）等が挙げられる。
【００３６】
図３は、本実施形態の半導体装置におけるパワーゲーティング使用回路部１０９のレイアウトを一例として示す図である。なお、多層配線構造に関しては、後に、図５を参照して詳述する。
【００３７】
図３を参照すると、４つの回路セル列（セルライン）Ｔ１〜Ｔ４が記載されている。それぞれの回路セル列には、１組の電源線と接地線が配置されている。複数の電源線３０１、３１１および接地線３０２、３１２ならびに複数の回路セル列Ｔ１〜Ｔ４は、それぞれ、図３のｘ方向に沿って延伸する。複数の電源線３０１、３１１および接地線３０２、３１２は、図３のｙ方向に、互いに平行になるように並んで配置される。複数の回路セル列Ｔ１〜Ｔ４は、図３のｙ方向に、互いに平行になるように並んで配置される。
【００３８】
それぞれの回路セル列は、Ｐｃｈ領域とＮｃｈ領域の２つの領域を含んでおり、隣接する２つの回路セル列では、互いのＰｃｈ領域またはＮｃｈ領域の一方が隣接するように配置される。また、回路セル列Ｔ１、Ｔ２をそのままｙ方向に２回路セル列分移動させると、回路セル列Ｔ３、Ｔ４と重なるように配置されている。すなわち、図３においては、回路セル列２つ毎にシフト配置されている。
【００３９】
回路セル列Ｔ１、Ｔ３には、主電源線（第１の電源線）３０１と擬似接地線（第２の電源線）３１２との２本の電源線が配置されている。一方、回路セル列Ｔ２、Ｔ４には、主接地線（第３の電源線）３０２と擬似電源線（第４の電源線）３１１との２本の電源線が配置されている。主電源線３０１には、例えば、電源発生回路（非図示）から内部電源電位ＶＰＥＲＩが供給されており、主接地線３０２には、例えば、接地端子から接地電位ＶＳＳが供給されている。セル境界で隣接する電源線と接地線（例えば、主接地線３０２と擬似接地線３１２）は、互いに電気的に絶縁されている。
【００４０】
機能回路領域には、例えば、バッファ回路等の所望の機能を有する回路が配置される。一方、ドライバ領域には、パワーゲーティング用のドライバトランジスタ（スイッチ回路）ＤＮ１、ＤＰ１が配置される。
【００４１】
ドライバトランジスタＤＮ１は、Ｎｃｈ領域（例えば、回路セル列Ｔ１、Ｔ２の境界部分）に配置され、ソース端子およびドレイン端子の一方に主接地線３０２が接続され、他方に擬似接地線３１２が接続されている。ドライバトランジスタＤＮ１のゲート端子には、制御信号線３２２から制御信号ＣＴＲ＿Ｎが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタＤＮ１は活性レベル（ハイレベル）の制御信号ＣＴＲ＿Ｎを受け取ることで導通状態となり、主接地線３０２と擬似接地線３１２とを接続し、擬似接地線３１２の擬似接地電位ＶＳＳＺを接地電位ＶＳＳに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタＤＮ１は非活性レベル（ロウレベル）の制御信号ＣＴＲ＿Ｎを受け取ることで非導通状態となり、主接地線３０２と擬似接地線３１２を電気的に切り離し、擬似接地線３１２をフローティング状態とする。
【００４２】
ドライバトランジスタＤＰ１は、Ｐｃｈ領域（例えば回路セル列Ｔ２、Ｔ３の境界部分）に配置され、ソース端子およびドレイン端子の一方に主電源線３０１が接続され、他方に擬似電源線３１１が接続される。ドライバトランジスタＤＰ１のゲート端子には、制御信号線３２１から制御信号ＣＴＲ＿Ｐが供給され、機能回路領域に配置された機能回路が活性状態のときには、ドライバトランジスタＤＰ１は活性レベル（ロウレベル）の制御信号ＣＴＲ＿Ｐを受け取ることで導通状態となり、主電源線３０１と擬似電源線３１１とを接続し、擬似電源線３１１の擬似電源電位ＶＰＥＲＩＺを電源電位ＶＰＥＲＩに実質的に等しくする。一方、機能回路領域に配置された機能回路が非活性状態のときには、ドライバトランジスタＤＰ１は非活性レベル（ハイレベル）の制御信号ＣＴＲ＿Ｐを受け取ることで非導通状態となり、主電源線３０１と擬似電源線３１１を電気的に切り離し、擬似電源線３１１をフローティング状態とする。
【００４３】
図３では、回路セル列Ｔ４に配置された擬似電源線３１１に電位を供給するために、回路セル列Ｔ４の外側に主電源線３０１’を配置する構成としている。このように、両端（ｙ方向）に設けられた回路セル列の外側の電源線が擬似電源線または擬似接地線である場合には、その外側に主電源線または主接地線を配置することもできる。
【００４４】
図４は、図３の領域Ａ１および領域Ａ２に配置されるべき回路を一例として示す。図４を参照すると、回路は、インバータＩＶ１〜ＩＶ４、および、パワーゲーティング用のドライバトランジスタＤＰ１、ＤＮ１を備えている。インバータＩＶ１は、主電源線３０１および擬似接地線３１２に接続され、入力信号ＩＮを入力とし、出力信号を中間接点ＮＤ１に出力する。インバータＩＶ２は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ１から出力された信号を入力とし、出力信号を中間接点ＮＤ２に出力する。インバータＩＶ３は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ２から出力された信号を入力とし、出力信号を中間接点ＮＤ３に出力する。インバータＩＶ４は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ３から出力された信号を入力とし、出力信号ＯＵＴを出力する。ドライバトランジスタＤＰ１は、ソース端子およびドレイン端子の一方に主電源線３０１が接続され、他方に擬似電源線３１１が接続され、ゲート端子には制御信号線３２１から制御信号ＣＴＲ＿Ｐが供給される。ドライバトランジスタＤＮ１は、ソース端子およびドレイン端子の一方に主接地線３０２が接続され、他方に擬似接地線３１２が接続され、ゲート端子には制御信号線３２２から制御信号ＣＴＲ＿Ｎが供給される。
【００４５】
図３および図４を参照すると、機能回路領域中の領域Ａ１には、インバータＩＶ１〜ＩＶ４が配置される。具体的には、インバータＩＶ１、ＩＶ３は領域Ａ１の回路セル列Ｔ１に設けられ、インバータＩＶ２、ＩＶ４は領域Ａ１の回路セル列Ｔ２に設けられる。一方、ドライバ領域中の領域Ａ２には、パワーゲーティング用のドライバトランジスタＤＰ１およびＤＮ１が配置される。
【００４６】
図５は、図３の機能回路領域Ａ１とドライバ領域Ａ２との詳細レイアウトの一例として、図４に示した回路のレイアウトを示す図である。図５を参照すると、本実施形態の半導体装置は、多重配線構造を備える。具体的には、半導体基板中に拡散層が形成され、半導体基板との間にゲート絶縁膜を介在して半導体基板上にゲート電極が形成され、さらに多重配線構造の第１層配線としてのタングステン配線、第１層配線の上に絶縁膜を介在して形成された第２層配線としての第１アルミニウム配線（１Ａｌ）、第２層配線の上に絶縁膜を介在して形成された第３層配線としての第２アルミニウム配線（２Ａｌ）を備えている。第１層配線と拡散層とは、コンタクトを介して接続され、第２層配線と第１層配線とは第１スルーホールを介して接続され、第３層配線と第２層配線とは第２スルーホールを介して接続される。なお、図５には記載されていないものの、さらに上層の配線層を備える構成としてもよい。
【００４７】
本実施形態に係る半導体装置は、パワーゲーティング方式のように、３つ以上の電源を必要とする回路において適用することができる。図５は、ＶＰＥＲＩ、ＶＰＥＲＩＺ、ＶＳＳ、ＶＳＳＺの４つの電源を必要とする回路に対するレイアウト図を示す。具体的には、使用する電源ごとに回路セル列を複数（２列以上）に分割して回路セルを構成する。また、各回路セル列は電源線と接地線の対（主電源線３０１と擬似接地線３１２の対、または、擬似電源線３１１と主接地線３０２の対）によって構成する。さらに、異なる回路セル列間を接続する配線領域を設ける。その際、回路セル列を跨ぐ配線材は、電源線と別工程であればレイアウトの都合に合わせて自由に選択することができる。
【００４８】
駆動能力を必要とし、バッファリングする回路等を機能回路領域に設けた場合には、図５において、（インバータＩＶ１のｘ方向の幅）＜（インバータＩＶ２のｘ方向の幅）＜（インバータＩＶ３のｘ方向の幅）＜（インバータＩＶ４のｘ方向の幅）となる場合がある。このとき生じた空き領域は、別の回路セルを配置するための領域として利用することができる。
【００４９】
図６は、回路セル列境界での隣接電源線の絶縁、すなわち、図３、図５に示した回路セル列を跨いで形成されたＮｃｈ領域又はＰｃｈ領域における主電源線３０１又は主接地線３０２と擬似電源線３１１又は擬似接地線３１２との絶縁について説明するための図である。図６（ａ）は、回路セル列境界における主電源線３０１または主接地線３０２を示す。図６（ａ）を参照すると、主電源線３０１または主接地線３０２のタングステンは回路セル列境界から設計基準を満たすスペースを設けて配線する。また、主電源線３０１または主接地線３０２の第１アルミニウム配線（１ＡＬ）は回路セル列境界まで配線する。さらに、図６（ａ）において、主電源線３０１または主接地線３０２は第１スルーホール、タングステン、及び、第２スルーホールを介して、拡散層（基板電位）にも接続されている。ここで、拡散層（基板電位）は、半導体基板又は半導体基板中に形成されたウェル領域に基板電位を供給するための拡散層である。この基板電位は、半導体基板に形成されたトランジスタのバックゲート電位として用いられる。
【００５０】
図６（ｂ）は、回路セル列境界における擬似電源線３１１または擬似接地線３１２を示す。図６（ｂ）を参照すると、擬似電源線３１１または擬似接地線３１２のタングステンは回路セル列境界エッジまで配線する。また、擬似電源線３１１または擬似接地線３１２の第１アルミニウム配線（１ＡＬ）は回路セル列境界から設計基準を満たすスペースを設けて配線する。
【００５１】
図６（ｃ）を参照すると、Ａの箇所とＢの箇所とは、電位が異なるのみで、同様の構成を有する。
【００５２】
図６（ｄ）は、図６（ａ）の上下を反転したものを下部に配置し、図６（ｂ）を上部に配置したときの回路セル列境界の様子を示す。図６（ｄ）に示すとおり、図３、５に示した回路セル列を跨いで形成されたＮｃｈ領域又はＰｃｈ領域には、図６（ａ）の拡散層（基板電位）から基板電位が供給される。
【００５３】
図７は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図７（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図７（ｂ）は、比較のための従来例のレイアウト図を示す。
【００５４】
図７（ａ）および図７（ｂ）において、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１はインバータＩＶ１に含まれるトランジスタを示し、ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２はインバータＩＶ２に含まれるトランジスタを示し、ＰチャネルトランジスタＰ３およびＮチャネルトランジスタＮ３はインバータＩＶ３に含まれるトランジスタを示し、ＰチャネルトランジスタＰ４およびＮチャネルトランジスタＮ４はインバータＩＶ４に含まれるトランジスタを示す。
【００５５】
図７（ｂ）を参照すると、従来例においては、回路セル列Ｔ１に電源線および接地線（１３０１、１３１１、１３１２、１３０２）が合計４本配線されている。一方、図７（ａ）を参照すると、本実施形態の半導体装置では、回路セル列Ｔ１に主電源線３０１と擬似接地線３１２が配線され、回路セル列Ｔ２に擬似電源線３１１と主接地線３０２が配線される。すなわち、本実施形態の半導体装置によると、従来例と比較して、電源線の本数を半分に減らすことができ、電源線の幅を拡げることができる。
【００５６】
本実施形態によると、第１の効果として、各回路セル列が電源線と接地線の対にて構成されるため、配線領域を増やすことなく電源線幅を太くすることができる。また、第２の効果として、電源線幅を太くできるので、多くのスルーホール（ＴＨ）を配置することができる。さらに、第３の効果として、回路セル列をタングステン配線で跨いで接続することで、アルミニウム（ＡＬ）配線領域を削減することができる。
【００５７】
図８は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図８（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図８（ｂ）は、比較のための従来例のレイアウト図を示す。図８（ｂ）の一点鎖線で示した箇所を参照すると、ソース電源が異なるため、トランジスタ間でソースを共有することができない。一方、図８（ａ）の一点鎖線で示した箇所を参照すると、使用電源ごとに回路セル列を分けていることから、同一の回路セル列には同一の電源を使用するトランジスタしか存在せず、トランジスタ間でソースを共有することができる。したがって、第４の効果として、本実施形態によると、従来例と比較して、実装面積を削減することが可能となる。
【００５８】
図９は、本実施形態に係る半導体装置によってもたらされる効果について説明するための図である。図９（ａ）は、本実施形態に係る半導体装置のレイアウト図を示す。一方、図９（ｂ）は、比較のための従来例のレイアウト図を示す。図９（ｂ）を参照すると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの間に、擬似電源を使用しないトランジスタが挿入されるため、配線抵抗が増大する。一方、図９（ａ）を参照すると、本実施形態の半導体装置によると、パワーゲーティング用ドライバから擬似電源を使用するトランジスタまでの距離を短くすることができ、配線抵抗の増大を抑制することができる（第５の効果）。すなわち、図９（ａ）における距離Ｌ１を、図９（ｂ）における距離Ｌ２よりも短くすることができる。また、第５の効果により、擬似電源線の引き回しが短くなることで容量削減につながり、高速動作が可能となる（第６の効果）。
【００５９】
以上の第１、第２、第５の効果によると、電源を低抵抗で供給することが可能となり、パワーゲーティング用ドライバのサイズを縮小することもできる（第７の効果）。
【００６０】
次に、本実施形態の半導体装置のレイアウトの変形例について、図面を参照して説明する。図１０は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。
【００６１】
図１０を参照すると、ドライバ領域を機能回路領域のｙ方向に隣接して配置し、第２アルミニウム配線（２ＡＬ）１００１、１００２、１０１１、１０１２を用いて機能回路領域の各回路セル列の各電源線にそれぞれに対応する電位を供給する構成が示されている。図１０における黒丸は、第２アルミニウム配線（２ＡＬ）と第１アルミニウム配線（１ＡＬ）とを接続するスルーホールを示す。
【００６２】
図１１は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図１１を参照すると、ドライバ専用領域を設けずに、機能回路領域の空き領域等にパワーゲーティング用ドライバを分散配置する構成が示されている。図１１のドライバ領域には、例えば、図１２のレイアウト図に示すようなドライバ回路が設けられる。
【００６３】
図１２は、図１１のドライバ領域に配置されるドライバ回路のレイアウトを示す図である。本実施形態の半導体装置は回路セル列ごとに１つの電源線と１つの接地線で構成されることから、パワーゲーティング用ドライバを図１２に示すように作成することができる。
【００６４】
図１２を参照すると、擬似電源線３１１または擬似接地線３１２の領域におけるパワーゲーティング用ドライバは、第１アルミニウム配線（１ＡＬ）から第１スルーホール（１ＴＨ）を介して擬似電源線３１１または擬似接地線３１２に接続するとともに、回路セル列境界エッジから第１アルミニウム配線（１ＡＬ）を配置し、第１スルーホール（１ＴＨ）を介して主電源線３０１または主接地線３０２に接続する。一方、主電源線３０１または主接地線３０２の領域におけるパワーゲーティング用ドライバは、第１スルーホール（１ＴＨ）を介して第１アルミニウム配線（１ＡＬ）から主電源線３０１または主接地線３０２に接続するとともに、タングステンを回路セル列境界エッジまで配線して、擬似電源線３１１または擬似接地線３１２に接続する。図１２に示すようにパワーゲーティング用ドライバを作成することで、パワーゲーティング用ドライバを通常の回路セルと同様に扱うことができる。
【００６５】
図１３は、本実施形態の半導体装置のレイアウトの変形例を示すレイアウト図である。図１３を参照すると、回路セル列２つごとにミラー配置したときのレイアウト図が示されている。図１３において、回路セル列Ｔ１と回路セル列Ｔ４は、対称軸に関して対称である。同様に、回路セル列Ｔ２と回路セル列Ｔ３は、対称軸に関して対称である。このとき、隣接する回路セル列Ｔ２と回路セル列Ｔ３との間で擬似電源線３１１、３１１’をショート（短絡）させることができ、図３のように回路セル列２つごとにシフト配置した場合と比較して、電源線を太くすることができる。また、ミラー配置とすることで、両端（ｙ方向）にある回路セル列の外側の電源線を主電源線または主接地線とすることができる。
【００６６】
図１４は、図３の機能回路領域中の領域Ａ１に配置される回路が、インバータ以外の素子を含む場合を一例として示す図である。図１４を参照すると、回路は、インバータＩＶ５、ＩＶ６およびＮＡＮＤゲートＮＡ１〜ＮＡ４を備えている。インバータＩＶ５は、主電源線３０１および擬似接地線３１２に接続され、入力信号ＩＮを入力とし、出力信号をインバータＩＶ６の入力端子へ出力する。インバータＩＶ６は、擬似電源線３１１および主接地線３０２に接続され、インバータＩＶ５から出力された信号を入力とし、出力信号を中間接点ＮＤ４に出力する。ＮＡＮＤゲートＮＡ１は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ１を入力とし、出力信号ＯＵＴ１を出力する。ＮＡＮＤゲートＮＡ２は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ２を入力とし、出力信号ＯＵＴ２を出力する。ＮＡＮＤゲートＮＡ３は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ３を入力とし、出力信号ＯＵＴ３を出力する。ＮＡＮＤゲートＮＡ４は、主電源線３０１および擬似接地線３１２に接続され、インバータＩＶ６から出力された信号および入力信号ＩＮ４を入力とし、出力信号ＯＵＴ４を出力する。
【００６７】
図１５は、図１４に示す回路に対するレイアウト図である。図１５を参照すると、主電源線３０１および擬似接地線３１２を使用するインバータＩＶ５およびＮＡＮＤゲートＮＡ１〜ＮＡ４は、回路セル列Ｔ１に設けられる。一方、擬似電源線３１１および主接地線３０２を使用するインバータＩＶ６は、回路セル列Ｔ２に設けられる。
【００６８】
図１４のように、インバータ以外の回路を含む場合においても、本実施形態の半導体装置を適用することができる。すなわち、各回路セル列に設けられる電源線および接地線をそれぞれ１本ずつとすることで、回路セル列に電源線および接地線をそれぞれ複数設けた場合と比較して、電源線および接地線の幅を広げることができ、電源線および接地線の配線抵抗を削減することができる。
【００６９】
また、図１５を参照すると、回路セル列Ｔ１、Ｔ２間を跨ぐ配線をタングステンで作成することで、中間接点ＮＤ４をタングステンで配線でき、第１アルミニウム配線（１ＡＬ）の配線領域を削減することができる。
【００７０】
なお、上記の特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７１】
１０１ クロック端子
１０２ アドレス端子
１０３ コマンド（ＣＭＤ）端子
１０４ 電源（ＶＤＤ）端子
１０５ 接地（ＶＳＳ）端子
１０６ データ入出力端子
１０７ メモリセルアレイ
１０８ 書き込み読み出し制御回路部
１０９ パワーゲーティング使用回路部
３０１、３０１’、３０１”、１３０１ 主電源線
３０２、３０２’、１３０２ 主接地線
３１１、３１１’、１３１１ 擬似電源線
３１２、３１２’、１３１２ 擬似接地線
３２１、３２２、１０２１、１０２２ 制御信号線
１００１、１００２、１０１１、１０１２ 第２アルミニウム配線（２ＡＬ）
１ＡＬ 第１アルミニウム配線
１ＴＨ 第１スルーホール
２ＡＬ 第２アルミニウム配線
ＡＭＰ データアンプ
Ａ１、Ａ２ 領域
ＡＤＤ アドレス信号
Ｂａｎｋ０〜Ｂａｎｋ７ バンク
ＢＲＷＢＵＦＰ、ＢＲＷＢＵＦＰＴ リードライトバッファ
ＣＫ クロック信号
ＣＭＤ コマンド信号
ＣＴＲ＿Ｐ、ＣＴＲ＿Ｎ 制御信号
ＤＮ１、ＤＮ２、ＤＮ３、ＤＰ１、ＤＰ２、ＤＰ３ ドライバトランジスタ
ＤＱ０〜ＤＱｎ データ
ＩＮ、ＩＮ１〜ＩＮ４ 入力信号
ＩＶ１〜ＩＶ６ インバータ
Ｌ１、Ｌ２ 距離
Ｎ１〜Ｎ４ Ｎチャネルトランジスタ
ＮＡ１〜ＮＡ４ ＮＡＮＤゲート
ＮＤ１〜ＮＤ４ 中間接点
ＯＵＴ、ＯＵＴ１〜ＯＵＴ４ 出力信号
Ｐ１〜Ｐ４ Ｐチャネルトランジスタ
ＲＷＢＵＦＦ リードライトバッファ
Ｔ１〜Ｔ４ 回路セル列
ＶＤＤ 電源電位
ＶＰＥＲＩ 電源電位
ＶＰＥＲＩＺ 擬似電源電位
ＶＳＳ 接地電位
ＶＳＳＺ 擬似接地電位
ＸＤＥＣ ロウデコーダ
ＹＤＥＣ カラムデコーダ
【特許請求の範囲】
【請求項１】
第１の方向に延伸された第１の回路セル列と、
前記第１の回路セル列と実質的に平行に、前記第１の方向に延伸された第２の回路セル列と、
夫々が前記第１の方向に延伸され、前記第１の回路セル列上に配置された第１及び第２の電源線であって、前記第１の電源線には第１の電源電位が供給される、前記第１及び第２の電源線と、
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第３の電源線であって、前記第３の電源線には第２の電源電位が供給される、前記第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、前記第１の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、前記第１の回路素子が前記活性状態のときに前記導通状態となり、前記第１の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第４の電源線と、
前記第１の電源電位が供給される第５の電源線と、
前記第４の電源線と前記第５の電源線との間に配置された第２のトランジスタであって、前記第２のトランジスタは導通状態になったときに前記第４の電源線と前記第５の電源線とを接続することで前記第５の電源線から前記第４の電源線に前記第１の電源電位を供給し、前記第２のトランジスタは非導通状態になったときに前記第４の電源線と前記第５の電源線とを電気的に切り離す、前記第２のトランジスタと、
前記第２の回路セル列に配置された第２の回路素子であって、当該回路素子は前記第３の電源線から供給される前記第２の電源電位と前記第４の電源線から供給される前記第１の電源電位との間の電源電圧で動作する、前記第２の回路素子と、を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第１の回路素子と前記第２の回路素子との間で信号を伝送する信号線を備えることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記第１乃至第４の電源線を含む第１の配線層と、前記第１の配線層の上方に形成され、前記信号線を含む第２の配線層とを含む多層配線構造を備えることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記第１の回路セル列は、前記第１の方向に延伸し第１の導電性を示す第１の領域と、前記第１の方向に延伸し、前記第１の領域と前記第１の方向と実質的に直行する第２の方向に並んで配置された第２の領域であって、前記第１の導電性と異なる第２の導電性を示す前記第２の領域とを含み、
前記第２の回路セル列は、前記第１の方向に延伸し前記第２の導電性を示す第３の領域と、前記第１の方向に延伸し、前記第３の領域と前記第２の方向に並んで配置された第４の領域であって、前記第１の導電性を示す前記第４の領域とを含み、
前記第１の回路セル列の前記第２の領域と前記第２の回路セル列の前記第３の領域とが電気的に接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記第１のトランジスタが前記第１の回路セル列の前記第２の領域と前記第２の回路セル列の前記第３の領域とにまたがって配置されることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第１の電源線が前記第１の回路セル列の前記第１の領域の上に配置され、
前記第２の電源線が前記第１の回路セル列の前記第２の領域の上に配置され、
前記第３の電源線が前記第２の回路セル列の前記第３の領域の上に配置されることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記第１の回路セル列は、前記第１の方向に並んで形成された機能回路領域とドライバ領域とを含み、前記第１の回路素子は、前記機能回路領域に配置され、前記第１のトランジスタは、前記ドライバ領域に配置されることを特徴とする、請求項１に記載の半導体装置。
【請求項１１】
前記第１の回路素子は複数の機能回路セルを含み、前記第１のトランジスタは、前記複数の機能回路セルのうちの２つの間に挿入されることを特徴とする、請求項１に記載の半導体装置。
【請求項１２】
前記第１の方向と実質的に直交する第２の方向に延伸し、第１のスルーホールを介して前記第２の電源線に接続される第４の電源線と、
前記第４の電源線と実質的に平行に、前記第２の方向に延伸された第５の電源線であって、第２のスルーホールを介して前記第３の電源線に接続される、前記第５の電源線と、をさらに備え、
前記第１のトランジスタが前記第４の電源線を介して前記第２の電源線に接続され、前記第５の電源線を介して前記第３の電源線に接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項１３】
前記第１及び第２の回路セル列と前記第２の方向に並んで形成されたドライバ領域をさらに備え、
前記第１のトランジスタが前記ドライバ領域に形成されることを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
第１の方向に延伸される複数の電源線であって、第１の電源電位が供給される第１の電源線と、第２の電源線と、第２の電源電位が供給される第３の電源線とを含む、前記複数の電源線と、
前記第１の方向に延伸する第１の回路セル列であって、前記第１及び第２の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第１の回路セル列と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備えることを特徴とする半導体装置。
【請求項１５】
前記第１のトランジスタは、前記第１の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項１４に記載の半導体装置。
【請求項１６】
前記第１のトランジスタは、前記第１の回路素子が前記活性状態のときに前記導通状態となり、前記第１の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項１５に記載の半導体装置。
【請求項１】
第１の方向に延伸された第１の回路セル列と、
前記第１の回路セル列と実質的に平行に、前記第１の方向に延伸された第２の回路セル列と、
夫々が前記第１の方向に延伸され、前記第１の回路セル列上に配置された第１及び第２の電源線であって、前記第１の電源線には第１の電源電位が供給される、前記第１及び第２の電源線と、
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第３の電源線であって、前記第３の電源線には第２の電源電位が供給される、前記第３の電源線と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備えることを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタは、前記第１の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項１に記載の半導体装置。
【請求項３】
前記第１のトランジスタは、前記第１の回路素子が前記活性状態のときに前記導通状態となり、前記第１の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項２に記載の半導体装置。
【請求項４】
前記第１の方向に延伸され、前記第２の回路セル列上に配置された第４の電源線と、
前記第１の電源電位が供給される第５の電源線と、
前記第４の電源線と前記第５の電源線との間に配置された第２のトランジスタであって、前記第２のトランジスタは導通状態になったときに前記第４の電源線と前記第５の電源線とを接続することで前記第５の電源線から前記第４の電源線に前記第１の電源電位を供給し、前記第２のトランジスタは非導通状態になったときに前記第４の電源線と前記第５の電源線とを電気的に切り離す、前記第２のトランジスタと、
前記第２の回路セル列に配置された第２の回路素子であって、当該回路素子は前記第３の電源線から供給される前記第２の電源電位と前記第４の電源線から供給される前記第１の電源電位との間の電源電圧で動作する、前記第２の回路素子と、を備えることを特徴とする、請求項１に記載の半導体装置。
【請求項５】
前記第１の回路素子と前記第２の回路素子との間で信号を伝送する信号線を備えることを特徴とする、請求項４に記載の半導体装置。
【請求項６】
前記第１乃至第４の電源線を含む第１の配線層と、前記第１の配線層の上方に形成され、前記信号線を含む第２の配線層とを含む多層配線構造を備えることを特徴とする、請求項５に記載の半導体装置。
【請求項７】
前記第１の回路セル列は、前記第１の方向に延伸し第１の導電性を示す第１の領域と、前記第１の方向に延伸し、前記第１の領域と前記第１の方向と実質的に直行する第２の方向に並んで配置された第２の領域であって、前記第１の導電性と異なる第２の導電性を示す前記第２の領域とを含み、
前記第２の回路セル列は、前記第１の方向に延伸し前記第２の導電性を示す第３の領域と、前記第１の方向に延伸し、前記第３の領域と前記第２の方向に並んで配置された第４の領域であって、前記第１の導電性を示す前記第４の領域とを含み、
前記第１の回路セル列の前記第２の領域と前記第２の回路セル列の前記第３の領域とが電気的に接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項８】
前記第１のトランジスタが前記第１の回路セル列の前記第２の領域と前記第２の回路セル列の前記第３の領域とにまたがって配置されることを特徴とする、請求項７に記載の半導体装置。
【請求項９】
前記第１の電源線が前記第１の回路セル列の前記第１の領域の上に配置され、
前記第２の電源線が前記第１の回路セル列の前記第２の領域の上に配置され、
前記第３の電源線が前記第２の回路セル列の前記第３の領域の上に配置されることを特徴とする、請求項８に記載の半導体装置。
【請求項１０】
前記第１の回路セル列は、前記第１の方向に並んで形成された機能回路領域とドライバ領域とを含み、前記第１の回路素子は、前記機能回路領域に配置され、前記第１のトランジスタは、前記ドライバ領域に配置されることを特徴とする、請求項１に記載の半導体装置。
【請求項１１】
前記第１の回路素子は複数の機能回路セルを含み、前記第１のトランジスタは、前記複数の機能回路セルのうちの２つの間に挿入されることを特徴とする、請求項１に記載の半導体装置。
【請求項１２】
前記第１の方向と実質的に直交する第２の方向に延伸し、第１のスルーホールを介して前記第２の電源線に接続される第４の電源線と、
前記第４の電源線と実質的に平行に、前記第２の方向に延伸された第５の電源線であって、第２のスルーホールを介して前記第３の電源線に接続される、前記第５の電源線と、をさらに備え、
前記第１のトランジスタが前記第４の電源線を介して前記第２の電源線に接続され、前記第５の電源線を介して前記第３の電源線に接続されることを特徴とする、請求項１に記載の半導体装置。
【請求項１３】
前記第１及び第２の回路セル列と前記第２の方向に並んで形成されたドライバ領域をさらに備え、
前記第１のトランジスタが前記ドライバ領域に形成されることを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
第１の方向に延伸される複数の電源線であって、第１の電源電位が供給される第１の電源線と、第２の電源線と、第２の電源電位が供給される第３の電源線とを含む、前記複数の電源線と、
前記第１の方向に延伸する第１の回路セル列であって、前記第１及び第２の電源線を含み、前記複数の電源線のうちの残りのいかなる電源線も含まない前記第１の回路セル列と、
前記第２の電源線と前記第３の電源線との間に接続された第１のトランジスタであって、前記第１のトランジスタは導通状態になったときに前記第２の電源線と前記第３の電源線とを接続することで前記第３の電源線から前記第２の電源線に前記第２の電源電位を供給し、前記第１のトランジスタは非導通状態になったときに前記第２の電源線と前記第３の電源線とを電気的に切り離す、前記第１のトランジスタと、
前記第１の回路セル列に配置された第１の回路素子であって、当該回路素子は前記第１の電源線から供給される前記第１の電源電位と前記第２の電源線から供給される前記第２の電源電位との間の電源電圧で動作する、前記第１の回路素子と、を備えることを特徴とする半導体装置。
【請求項１５】
前記第１のトランジスタは、前記第１の回路素子の活性状態及び非活性状態に応じて前記導通状態及び前記非導通状態の一方になることを特徴とする、請求項１４に記載の半導体装置。
【請求項１６】
前記第１のトランジスタは、前記第１の回路素子が前記活性状態のときに前記導通状態となり、前記第１の回路素子が前記非活性状態のときに、前記非導通状態となることを特徴とする、請求項１５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１２−２１６５９０（Ｐ２０１２−２１６５９０Ａ）
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願番号】特願２０１１−７９３９９（Ｐ２０１１−７９３９９）
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月８日（２０１２．１１．８）
【国際特許分類】
【出願日】平成２３年３月３１日（２０１１．３．３１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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