【課題】 より簡易な設計手法で作製可能なテスト回路を提供する。
【解決手段】 テスト回路１００は、基板と、基板上に形成された配線部及び被試験デバイス部１０とを備える構成とする。テスト回路１００では、被試験デバイス本体のパターン形成面内における回転中心位置Ｏと複数の接続電極１３ａ〜１３ｄのそれぞれとを結ぶ直線Ｌ１の延在方向が、配線２１の延在方向に対して所定の角度で傾いている。さらに、被試験デバイス本体及び複数の接続電極１３ａ〜１３ｄをパターン形成面内で９０度回転させた際にも、複数の接続電極１３ａ〜１３ｄ及び複数の配線２１〜２４間の接続が維持されるような位置に複数の接続電極１３ａ〜１３ｄが配置される。 （もっと読む）

【課題】電源ノイズを抑制する。
【解決手段】電源電圧Ｖｄｄまたは基準電圧Ｖｓｓが印加される主配線（第１基準電圧幹線ＶＳＳ１）と、複数の副配線（基準電圧枝線ＶＳＳＢ）と、複数の基準電圧枝線ＶＳＳＢに接続されている複数の回路セル（不図示）と、入力される制御信号に応じて、複数の基準電圧枝線ＶＳＳＢのうち、所定の回路セルが接続されている基準電圧枝線ＶＳＳＢと第１基準電圧幹線ＶＳＳ１との接続および遮断を制御する電源スイッチセルＳＷ１,ＳＷ２,…と、複数の基準電圧枝線ＶＳＳＢを相互に接続する補助配線５０と、を有する。 （もっと読む）

【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】ダブルパターニングによるトランジスタの特性ばらつきを抑える。
【解決手段】並列に配置される複数のゲート電極パターン１０〜１５を交互に、ダブルパターニングの第１の露光工程で形成する第１のパターン及び第２の露光工程で形成する第２のパターンとして設定し（ステップＳ１）、第１のパターンと第２のパターンとを並列に接続したトランジスタ対を含む回路をレイアウトすることで（ステップＳ２）、ダブルパターニングによるトランジスタの特性ばらつきが抑えられる。 （もっと読む）

【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】半導体装置の電源線および接地線の高抵抗化を抑制する。
【解決手段】第１の方向に延伸された第１の回路セル列及び第２の回路セル列と、第１の方向に延伸され、第１の回路セル列上に配置され、第１の電源線には第１の電源電位が供給される、第１及び第２の電源線と、第１の方向に延伸され、第２の回路セル列上に配置され、第２の電源電位が供給される第３の電源線と、第２の電源線と第３の電源線との間に接続され、導通状態において第２の電源線と第３の電源線とを接続して第３の電源線から第２の電源線に第２の電源電位を供給し、非導通状態において第２の電源線と第３の電源線とを電気的に切り離す第１のトランジスタと、第１の回路セル列に配置され、第１の電源線から供給される第１の電源電位と第２の電源線から供給される第２の電源電位との間の電源電圧で動作する第１の回路素子とを備える。 （もっと読む）

【課題】高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法を提供すること。
【解決手段】実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。 （もっと読む）

【課題】高い比精度が要求される複数のトランジスタの特性ばらつきを低減する。
【解決手段】本発明の半導体装置は、半導体基板上に配置されたトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１のキャリアのドリフト方向と同じ方向となる向きに配置されたトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂ同士を接続する拡散層５１ｃと、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂまたはその拡散層同士を接続する拡散層５１ｃの表面に接続され、拡散層５１ａ，５１ｂに給電するためのコンタクトプラグ６１と、を備える。 （もっと読む）

【課題】 本発明の課題は、半導体集積回路のレイアウト処理におけるセル配置の際に、隣り合う２つのセルの特性を考慮した配置によって最適化することことを目的とする。
【解決手段】 上記課題は、隣接して配置されるセルの組み合せ毎にショート可否とセル枠のオーバーラップ可能な距離との対応付けを含む最適化ライブラリを格納する第一記憶領域と、デザインルールを満たすセル配置において、前記第一記憶領域に格納されている前記最適化ライブラリを参照することによって、前記ショート可能なセルの組み合せに対して前記セル枠をオーバーラップさせて配置する第一最適化手段とを有することを特徴とする半導体集積回路のレイアウト装置により達成される。 （もっと読む）

【課題】複数の相補トランジスタ対（ＣＭＯＳ対）を同相駆動するような回路を実現するためのスタンダードセルのスペース削減、コスト低減を図る。
【解決手段】所望の回路を形成するためのセルに相補対を同相駆動するタイプのスタンダードセルを含む。例えばダブルハイトの場合、ＣＭＯＳ対を複数（ここでは７対）含み、その少なくとも一部（ここでは７対とも）同相駆動される。このスタンダードセルは、ＣＭＯＳ対の１対分に対応した基本セル長のＭ（ここではＭ＝２）倍のＭ倍セル長で、規格化されたセル長（縦）のサイズが規定されている。同相駆動される少なくとも２対分の共通ゲート電極２１,２２,２３が規格セル長（縦）の方向に直線配置されている。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】省面積化を図るデコーダ及び、それを用いた省面積（低コスト）のデータドライバを提供。
【解決手段】トランジスタ（２１〜２４）の配列と、第１の配線層（７１）に配置され前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線と、第２の配線層（７２）に配置され、前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線を備え、行、列方向に隣接するトランジスタの拡散層（５６）には、互いに異なる配線層の参照電圧信号線が接続される。 （もっと読む）

【課題】電源分離処理を行うと、チップサイズが増大する課題があった。
【解決手段】セルデータ格納部と、分離処理部とを具備する半導体装置のレイアウト設計装置によって解決できる。セルデータ格納部は、複数のセルが隣接して連続する構造を有する半導体装置における各セルのセルデータを格納する。分離処理部は、セルデータを処理し、複数のセルに亘って設けられるメタル配線を、半導体装置の設計基準に従って、セル間で分離する。分離処理部は、延伸・短縮部と、反転部とを備える。延伸・短縮部は、セルデータのそれぞれについて、メタル配線の一部であって、各セルのセル枠内に配置されるべきメタル部分の一端を延伸すると共に、他端を、一端を延伸した方向と同じ方向に短縮する。反転部は、延伸・短縮部によって、延伸され及び短縮されたメタル部分を有する任意のセルを、延伸された一端と、短縮された他端とが入れ替わるように、ミラー反転する。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】短いリードタイムで製造でき、高い集積度を有するアナログ回路の実現。
【解決手段】複数のトランジスタセルPMOSC2,NMOSC2が、アレイ状に配置されたアナログ回路用セルアレイARYP1,ARYN1であって、各トランジスタセルは、隣接して順に配置された第１ソース領域SOURCE1、第１チャネル領域、共通のドレイン領域DRAIN、第２チャネル領域および第２ソース領域SOURCE2と、第１チャネル領域および前記第２チャネル領域上にそれぞれ配置された第１ゲート電極POLYG1および第２ゲート電極POLYG2と、を備え、第１ゲート電極POLYG1と第２ゲート電極POLYG2は接続して使用され、第１ソース領域SOURCE1と第２ソース領域SOURCE2は接続して使用される。 （もっと読む）

【課題】閾値電圧が互いに同一であることを要求される２つのトランジスタにおいて、閾値電圧が異なる値になることを抑制する半導体装置の製造方法及び半導体装置を提供する。
【解決手段】第１素子形成領域１２には第１トランジスタ２０２及び第２トランジスタ２０４が形成され、第２素子形成領域１３には第３トランジスタ３０２が形成される。これら３つのトランジスタは同一導電型である。第１トランジスタ２０２及び第２トランジスタ２０４は同一の閾値電圧を有する。第１マスクパターンを用いて第１素子形成領域１２に第１ウェル２１０を形成し、第２マスクパターンを用いて第２素子形成領域１３に第２ウェル４１０を形成する。第１トランジスタ２０２のチャネル領域及び第２トランジスタ２０４のチャネル領域は基準線Ｌを介して線対称な形状を有している。また第１マスクパターンも、基準線Ｌを介して線対称な形状を有している。 （もっと読む）

【課題】テスト端子がＩ／Ｏセルの１部を占有することをなくし、テスト端子に起因するチップサイズの増大を抑止し、コスト増大を抑止する半導体集積回路装置の提供。
【解決手段】チップの第１の辺に沿って配置される第１の論理回路セル（ＩＯセル）（２）の列と、前記第１の辺と直交する第２の辺に沿って配置される第２の論理回路セル（ＩＯセル）（２’）の列と、を有し、第１の辺と第２の辺とが交わるチップコーナー部において、第１のテスト論理回路セル（４Ａ）は、前記第１の論理回路セル（２）の列の端部のセルの辺に長辺を対向させて配置され、第２のテスト論理回路セル（４Ｂ）は、第２の論理回路セル（２’）の列の端部のセルの辺に長辺を対向させて配置され、第１のテスト論理回路セル（４Ａ）と第２のテスト論理回路セル（４Ｂ）は、それぞれの平面形状が、対向配置される前記斜辺の中間の仮想線（８）に関して互いに対称（鏡映対称）となるように配置される。 （もっと読む）

【課題】半導体装置設計時の自動配置配線における配線ショートによるセル再配置を抑制する。
【解決手段】本発明のスタンダードセルおよびそれを用いた自動配置配線方法は、回路素子が配置される矩形の素子領域１１と、素子領域１１の対向する２辺と同じ幅で対向する２辺に近接して設けられ、上層配線が配置される矩形の追加配線領域１２ａ、１２ｂを有する。 （もっと読む）