半導体集積回路装置
【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源ノイズによる誤動作を防止するためのデカップリング容量を備える半導体集積回路装置のレイアウトに関する。
【背景技術】
【０００２】
従来から半導体装置では、様々な幅や長さを持つトランジスタを自由に配置配線することによって、所望する機能をもつ多種多様な回路単位を実現している。その回路単位をセルと呼ぶが、これらのセルを組み合わせて配置配線し、大規模集積回路装置（ＬＳＩ：Large Scale Integration）を実現している。
【０００３】
近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。例えば、半導体集積回路を製造するプロセスルールが０．１ｕｍ以下で、動作電圧が１．２Ｖ以下、さらには動作周波数が数百ＭＨｚ以上といった性能が求められている。
【０００４】
しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。
【０００５】
ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
【０００６】
図１３は従来の容量セルのレイアウト平面構造を示す。図１３において、ＰＭＯＳトランジスタ９９のドレインおよびソースは電源配線９６にそれぞれ接続され、ゲートは接地配線９５に接続されている。これにより、ＰＭＯＳトランジスタ９９は導通状態となる。この結果、ゲート酸化膜を挟んで、ゲート電極を一方の電極とし、ゲート電極下の半導体基板表面に発生するチャネルを他方の電極とするデカップリング容量が形成され、ＰＭＯＳトランジスタ９９は容量素子として機能する。
【０００７】
一方、ＮＭＯＳトランジスタ９８のドレインおよびソースは接地配線９５にそれぞれ接続され、ゲートは電源配線９６に接続されている。これにより、ＮＭＯＳトランジスタ９８は導通状態となる。この結果、ゲート酸化膜を挟んで、ゲート電極を一方の電極とし、ゲート電極下の半導体基板表面に発生するチャネルを他方の電極とするデカップリング容量が形成され、ＮＭＯＳトランジスタ９８は容量素子として機能する（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２３４８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電源配線および接地配線における電圧変動をより効果的に抑制するためには、単位面積当たりの容量値を増加させる必要がある。また容量セルは、電源配線および接地配線のいずれにも効果が得られるように、ＰＭＯＳトランジスタからなる容量素子とＮＭＯＳトランジスタからなる容量素子との両方を備えていることが好ましい。
【００１０】
その一方で、チップ面積を削減するために、標準論理セルのセル高さを低減する必要性にも迫られている。セル高さの低減が招く影響としては、セル高さ方向に延伸が可能なトランジスタ幅の縮小と、セル高さ方向とは垂直な方向に敷設され、かつセル内に配置可能なメタル配線本数の減少とが挙げられる。
【００１１】
この影響は、図１３に示すような容量セルの構成において、容量値の減少を招く。すなわち、図１３に示すようなＮＭＯＳトランジスタ９８およびＰＭＯＳトランジスタ９９が対向して配置される構造では、セル高さが低減した場合には、トランジスタ９８，９９間のゲート間隔が十分にとれない、あるいは、トランジスタ９８，９９のゲート幅が十分にとれない、といった問題が生じる。
【００１２】
このため、場合によっては、図１４に示すように、ＮＭＯＳトランジスタ９８のみ（あるいはＰＭＯＳトランジスタのみ）によって容量セルを構成する。ところがこの場合には、単位面積当たりの容量値が減少してしまい、よって、電源電圧および接地電圧の変動に対する耐性が低下することになり、好ましくない。
【００１３】
前記の問題に鑑み、本発明は、半導体集積回路装置において、セル高さが低減した場合であっても、容量セルの容量値を十分に確保することが可能なレイアウト構成を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様では、半導体集積回路装置は、第１の方向に延び、第１の電源電圧を供給する第１の電源配線と、前記第１の電源配線と平行に延び、第２の電源電圧を供給する第２の電源配線と、前記第１の電源配線からみて前記第２の電源配線と反対側において、前記第１の電源配線と平行に延び、第３の電源電圧を供給する第３の電源配線と、ソースおよびドレインに前記第１の電源電圧が与えられるとともに、ゲートに前記第２または第３の電源電圧が与えられるトランジスタからなる、第１の容量素子とを備え、前記第１の容量素子は、前記第１の電源配線の下に、前記第２の電源配線側の領域から前記第３の電源配線側の領域にわたって、形成されている。
【００１５】
この態様によると、デカップリング容量が形成されるトランジスタからなる第１の容量素子が、第１の電源配線の下に、第２の電源配線側の領域から第３の電源配線側の領域にわたって、形成されている。すなわち、第１の容量素子が、第１の電源配線をまたぐように形成されている。このため、従来のように電源配線間にトランジスタを配置していた容量セルと比べて、容量素子を構成するトランジスタのゲート幅を大きく確保することができる。したがって、セル高さの低減によって電源配線間の間隔が狭まった場合でも、容量値を十分大きく確保することが可能になる。
【発明の効果】
【００１６】
本発明によると、セル高さが低減した場合であっても、充分な容量値を確保することができ、よって、電源ノイズをより効果的に削減することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係る容量セルのレイアウト平面図である。
【図２】図１の線Ａ−Ａにおける断面図である。
【図３】図１の線Ｂ−Ｂにおける断面図である。
【図４】実施形態２に係る容量セルのレイアウト平面図である。
【図５】図４の構成の回路図である。
【図６】実施形態３に係る容量セルのレイアウト平面図である。
【図７】図６の容量セルの上下に他のセルを隣接配置したレイアウト図である。
【図８】容量素子とオフトランジスタを併せて配置した構成を示すレイアウト平面図である。
【図９】容量素子とオフトランジスタを併せて配置した構成を示すレイアウト平面図である。
【図１０】ダブルハイト構造の容量セルとシングルハイト構造の容量セルとを混在させた場合のレイアウト平面図である。
【図１１】トリプルハイト構造の容量セルのレイアウト平面図である。
【図１２】ＴＩＥ部を容量セルと別個に形成したレイアウト平面図である。
【図１３】従来の容量セルの構成を示すレイアウト平面図である。
【図１４】従来の容量セルの構成を示すレイアウト平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照して具体的に説明する。
【００１９】
（実施形態１）
図１は実施形態１に係る容量セルのレイアウト平面図である。図１に示すような容量セルを他のセルと共に配置することによって、本実施形態に係る半導体集積回路装置が構成される。なお、本実施形態では、各メタル配線は、第１層に形成されているものとする。
【００２０】
図１において、容量セル１０は、ダブルハイト構造のセル枠ＣＦ内に形成されている。セル枠ＣＦは、シングルハイト構造である２つの回路領域Ａ１，Ａ２を図面縦方向に隣接して積み重ねたものである。そして図１のダブルハイト構造は、シングルハイト構造の回路領域Ａ１，Ａ２を、Ｎウェルを共有させて図面縦方向に隣接配置したものである。もちろん、シングルハイト構造の回路領域をＰウェルを共有させて隣接配置することによって、ダブルハイト構造を実現することも可能である。
【００２１】
図１において、セル枠ＣＦの中央に、第１の電源配線としてのメタル配線１１が、図面横方向（第１の方向）に延びるように配置されている。メタル配線１１は第１の電源電圧としての電源電圧ＶＤＤを供給する。そして、セル枠ＣＦの上端に、第２の電源配線としてのメタル配線１２が、メタル配線１１と平行に、図面横方向に延びるように配置されている。また、セル枠ＣＦの下端に、第３の電源配線としてのメタル配線１３が、メタル配線１１と平行に、図面横方向に延びるように配置されている。メタル配線１２は第２の電源電圧としての接地電圧ＶＳＳを供給し、メタル配線１３は第３の電源電圧としての接地電圧ＶＳＳを供給する。なお、ここでは、メタル配線１２，１３は同一の電圧を供給するものとしているが、異なる電圧を供給する場合もあり得る。
【００２２】
そして、セル枠ＣＦ内において、メタル配線１１の下に、Ｎウェル基板上に形成されたＰＭＯＳトランジスタからなる第１の容量素子１６が配置されている。第１の容量素子１６は、メタル配線１２側の領域である回路領域Ａ１からメタル配線１３側の領域である回路領域Ａ２にわたって、形成されている。すなわち、第１の容量素子１６は、ダブルハイト構造のセル枠ＣＦにおける回路領域Ａ１，Ａ２を跨いで配置されているため、そのトランジスタ幅を、シングルハイト構造よりも大きくすることができる。
【００２３】
図２は図１の線Ａ−Ａにおける断面構造すなわち第１の容量素子１６の断面構造を示す図である。図２に示すように、第１の容量素子１６は、Ｎウェル基板２０上にドレイン端子およびソース端子を形成するＰ型拡散領域２１，２２と、絶縁層２７を挟んでＮウェル基板２０と反対側にゲート端子を形成するポリシリコン層２８とから構成されている。Ｐ型拡散領域２１は絶縁層中に形成されたコンタクト２３を介してメタル配線１１と接続され、Ｐ型拡散領域２２は絶縁層中に形成されたコンタクト２４を介してメタル配線１１と接続されている。これにより、第１の容量素子１６を構成するＰＭＯＳトランジスタのドレインおよびソースにはともに、メタル配線１１から電源電圧ＶＤＤが供給される。
【００２４】
また、ポリシリコン層２８は、図１に示すように、絶縁層中に形成されたコンタクト２５を介して、メタル配線１３から引き出された配線２６と接続されている。これにより、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、メタル配線１３から接地電圧ＶＳＳが供給される。
【００２５】
この結果、第１の容量素子１６では、絶縁層２７下のＮウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層２８とチャネルによるデカップリング容量が形成される。
【００２６】
また、セル枠ＣＦ内において、第１の容量素子１６とメタル配線１２との間の領域に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる第２の容量素子１７が配置されている。同様に、第１の容量素子１６とメタル配線１３との間の領域に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる第３の容量素子１８が配置されている。
【００２７】
図３は図１の線Ｂ−Ｂにおける断面構造すなわち第２の容量素子１７の断面構造を示す図である。なお、第３の容量素子１８の断面構造も図３と同様である。図３に示すように、第２の容量素子１７は、Ｐウェル基板３０上にドレインおよびソース端子を形成するＮ型拡散領域３１，３２と、絶縁層３７を挟んでＰウェル基板３０と反対側にゲート端子を形成するポリシリコン層３８とから構成されている。Ｎ型拡散領域３１は絶縁層中に形成されたコンタクト３３を介して、メタル配線１２から引き出された配線３５と接続され、Ｎ型拡散領域３２は絶縁層中に形成されたコンタクト３４を介して、メタル配線１２から引き出された配線３６と接続されている。これにより、第２の容量素子１７を構成するＮＭＯＳトランジスタのドレインおよびソースにはともに、メタル配線１２から接地電圧ＶＳＳが供給される。
【００２８】
また、ポリシリコン層３８は、図１に示すように、絶縁層中に形成されたコンタクト２９を介して、メタル配線１１から引き出された配線３９と接続されている。これにより、第２の容量素子１７を構成するＮＭＯＳトランジスタのゲートには、メタル配線１１から電源電圧ＶＤＤが供給される。
【００２９】
この結果、第２の容量素子１７では、絶縁層３７下のＰウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層３８とチャネルによるデカップリング容量が形成される。
【００３０】
ここで、図１３に示すような従来の容量セルでは、セル高さが低くなった場合、トランジスタ幅の減少に伴い、容量値が減少することが避けられなかった。これに対して、本実施形態に係るダブルハイト構造の容量セル１０では、セル中央の電源配線であるメタル配線１１の下に、ゲート幅の大きなトランジスタからなる第１の容量素子１６を配置することができる。このため、セル高さが低くなった場合でも、容量値を十分大きく確保することが可能である。
【００３１】
なお、図１では、メタル配線１２，１３は、幅方向の中央線がセル枠ＣＦに一致するように配置されている。これにより、図面縦方向において容量セル１０に他のセルを隣接配置する場合に、メタル配線１２，１３を、その配線幅を変えることなく、当該他のセルと共有することができる。
【００３２】
また図１では、メタル配線１１はセル枠ＣＦの中央に配置されており、メタル配線１１，１２間の距離とメタル配線１１，１３間の距離とは、互いに等しくなっている。これにより、図面横方向において、他のシングルハイト構造のセルを容量セル１０に隣接配置する場合に、そのレイアウト配置が容易になる。ただし、メタル配線１１は必ずしも、セル枠ＣＦの中央に配置されていなくてもよい。
【００３３】
なお、図１の構成において、第２および第３の容量素子１２，１３を省いてもかまわない。例えば、第３の容量素子１３を省いて、空き領域としてもよいし、容量素子以外の回路部品を代わりに配置してもかまわない。
【００３４】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタは、ゲート幅が、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタよりも大きくなっている。ただし、これに限られるものではない。
【００３５】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタは、ゲート長が、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタと等しくなっている。ただし、これに限られるものではない。
【００３６】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、メタル配線１３から接地電圧ＶＳＳが供給されているが、これに代えて、メタル配線１２から接地電圧ＶＳＳを供給してもかまわない。
【００３７】
（実施の形態２）
例えば６５ｎｍ以降の微細プロセスでは、ゲート酸化膜がより薄膜化されたことに伴ってそのノイズ耐性が低下しており、このため、ゲート酸化膜破壊の可能性が高まっている。一方、インピーダンスが低くなるように設計されている電源配線または接地配線においては、ノイズが伝播しやすい。このため、図１の構成のようにゲート端子に直接電源配線または接地配線が接続されている場合には、上述したゲート酸化膜破壊の問題は非常に懸念される。
【００３８】
そこで、ゲート端子にその規格耐圧を越えるようなノイズが入らないようにし、電源電圧ＶＤＤや接地電圧ＶＳＳが安定的にゲート端子に供給されるようにするためには、ゲート端子と電源配線または接地配線との間に、電圧を安定供給するための回路であるＴＩＥ部を設けることが好ましい。ＴＩＥ部とは、電圧の供給元と供給先とを電気的に分離した状態で、供給元の電圧を供給先に供給するための回路であり、ＴＩＥ部をゲート端子と電源配線または接地配線との間に設けることによって、ゲート端子の規格耐圧を超えるようなノイズが除去される。
【００３９】
図４は実施形態２に係る容量セルのレイアウト平面図であり、図５は図４の容量セルの回路図である。図４に示す容量セル４０は、図１の容量セル１０と、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２からなるＴＩＥ部４８とが組み合わされた構成となっている。そして図５に示すように、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、ＴＩＥ部４８から接地電圧ＶＳＳが供給されており、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタのゲートには、ＴＩＥ部４８から電源電圧ＶＤＤが供給されている。
【００４０】
図４に示すように、ＰＭＯＳトランジスタ４１のソース端子を形成するＰ型拡散領域は、絶縁層中に形成されたコンタクト４３を介して、電源電圧ＶＤＤを供給するメタル配線１１に接続されている。ＰＭＯＳトランジスタ４１のドレイン端子を形成するＰ型拡散領域は、絶縁層中に形成されたコンタクト４４を介してＮＭＯＳトランジスタ４２のゲート端子に接続されている。ＮＭＯＳトランジスタ４２のソース端子を形成するＮ型拡散領域は、絶縁層中に形成されたコンタクト４５を介して、接地電圧ＶＳＳを供給するメタル配線１３に接続されている。ＮＭＯＳトランジスタ４２のドレイン端子を形成するＮ型拡散領域は、絶縁層中に形成されたコンタクト４６を介してＰＭＯＳトランジスタ４１のゲート端子に接続される。すなわち、ＰＭＯＳトランジスタ４１はソースに電源電圧ＶＤＤを受け、ＮＭＯＳトランジスタ４２はソースに接地電圧ＶＳＳを受ける。そして、ＰＭＯＳトランジスタ４１のドレインおよびゲートと、ＮＭＯＳトランジスタ４２のゲートおよびドレインとが、それぞれ接続されている。
【００４１】
この結果、定常状態では、ＰＭＯＳトランジスタ４１のドレイン端子は電源電圧ＶＤＤを、ＮＭＯＳトランジスタ４２のドレイン端子は接地電圧ＶＳＳを出力する。そして、電源電圧ＶＤＤを出力するＰＭＯＳトランジスタ４１のドレイン端子には、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタのゲート端子が接続され、接地電圧ＶＳＳを出力するＮＭＯＳトランジスタ４２のドレイン端子には、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲート端子が接続されている。
【００４２】
本実施形態によると、容量素子１６，１７，１８を構成するトランジスタのゲートに、電圧を安定供給するための回路であるＴＩＥ部４８から、電源電圧ＶＤＤまたは接地電圧ＶＳＳが与えられる。これにより、容量素子を構成するトランジスタについて、ゲート絶縁膜破壊の問題を回避することが可能になる。
【００４３】
なお、本実施形態では、ＴＩＥ部の構成を、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとが組み合わされた構成としたが、これに限られるものではなく、ノイズを除去し、電圧を安定供給可能である回路構成であれば、どのようなものでもかまわない。例えば、ＰＭＯＳトランジスタ４１と並列に別のＰＭＯＳトランジスタを接続してもよい。
【００４４】
（実施形態３）
図６は実施形態３に係る容量セルのレイアウト平面図である。図６の構成は、図４とほぼ同様であるが、第２の容量素子１７Ａおよび第３の容量素子１８Ａのゲートパターンの形状が図４と異なっている。図４と共通の構成要素には図４と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４５】
図６に示す容量セル６０では、第２の容量素子１７Ａを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線１２に向けて突出した複数の突出部６１を備えている。各突出部６１は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。同様に、第３の容量素子１８Ａを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線１３に向けて突出した複数の突出部６２を備えている。各突出部６２は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。
【００４６】
容量セルではゲート長が大きなトランジスタが配置されるため、例えば３２ｎｍ以降の微細プロセスでは、光近接効果により、そのゲートパターンの形状が、容量セルの周辺に配置する他のセル内のトランジスタの寸法精度に大きく影響を与える。例えば、図１の容量セル１０や図４の容量セル４０の上下に他のセルが隣接配置された場合には、第２の容量素子１７を構成するトランジスタのゲートパターンの形状や、第３の容量素子１８を構成するトランジスタのゲートパターンの形状が、隣接するセル内のゲート形状に影響を与える。
【００４７】
したがって、例えば３２ｎｍ以降の微細プロセスでは、ゲート長の寸法精度を確保するために、セル境界近傍において、ゲートパターンの形状規則性を維持することが好ましい。このため、図６の容量セル６０では、第２および第３の容量素子１７Ａ，１８Ａを構成するトランジスタのゲートパターンが、セル外側に向けて規則正しく突出する突出部６１，６２を有している。
【００４８】
図７は図６の容量セル６０の上下に他のセル７０を隣接配置した例を示す図である。図７に示すように、図６のような容量セル６０を配置することによって、セル境界近傍において、他のセル７０の対向するゲートパターンに関して形状規則性を保つことができる。これにより、光近接効果によるゲート長のばらつきを確実に抑制することができる。
【００４９】
なお、本実施形態では、ＴＩＥ部を含む容量セルを例として用いて説明したが、図１のようなＴＩＥ部を含まない容量セルについても同様に、容量素子を構成するトランジスタのゲートパターンに、セル外側に向けて規則正しく突出する突出部を設ければ、本実施形態と同様の効果が得られる。
【００５０】
また、図６の構成では、第２および第３の容量素子１７Ａ，１８Ａの両方に突出部６１，６２を設けているが、いずれか一方のみに突出部を設けた構成としてもかまわない。
【００５１】
また、容量素子を構成するトランジスタのゲートパターンとは別に、冠状のダミーゲートパターンを配置してもかまわない。例えば図１の構成において、第２の容量素子１７とメタル配線１２との間に、図面横方向に延びるパターン本体と、このパターン本体から図面上側に向けて突出した複数の突出部とを備えたダミーパターンを、配置してもよい。この場合も、図６の構成と同様の効果が得られる。
【００５２】
なお、上述の各実施形態では、セル中央に電源電位ＶＤＤを供給するメタル配線１１を配置し、セル枠ＣＦの上下端に接地電位ＶＳＳを供給するメタル配線１２，１３を配置する構成としたが、電源配線と接地配線の配置位置は逆であってもよく、同様の効果が得られる。この場合は、セル中央の接地配線下にＮＭＯＳトランジスタを配置し、セル上下端の電源配線近傍にＰＭＯＳトランジスタを配置すればよい。あるいは、配線の接続関係は若干複雑になるが、電源配線と接地配線の配置位置だけを逆にして、セル中央の接地配線下にＰＭＯＳトランジスタを配置し、セル上下端の電源配線近傍にＮＭＯＳトランジスタを配置してもよい。
【００５３】
（その他の構成）
なお、上述した容量セルにおいて、容量素子に加えて、オフトランジスタを併せて配置してもかまわない。
【００５４】
例えば図８の構成では、図１における第２および第３の容量素子１７，１８に代えて、オフトランジスタ５１，５２を配置している。オフトランジスタ５１のゲートにはメタル配線１２から接地電位ＶＳＳが供給されており、オフトランジスタ５２のゲートにはメタル配線１３から接地電位ＶＳＳが供給されている。なお、図８の構成では、第１の容量素子１６とオフトランジスタ５１，５２とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。
【００５５】
また、図９の構成では、図１における第１の容量素子１６に代えて、オフトランジスタ５３を配置している。オフトランジスタ５３のゲートにはメタル配線１１から電源電位ＶＤＤが供給されている。なお、図９の構成では、第２および第３の容量素子１７，１８とオフトランジスタ５３とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。
【００５６】
また、上述したダブルハイト構造の容量セルは、シングルハイト構造の容量セルと混在させてロジック領域に配置してもよい。図１０はダブルハイト構造の容量セルとシングルハイト構造の容量セルとを混在させて配置したレイアウト例である。実線はセル境界を示している。図１０では、ダブルハイト構造の容量セルＣＣＡ１，ＣＣＡ２と、シングルハイト構造の容量セルＣＣＢ１，ＣＣＢ２とが配置されている。第１のセルとしての容量セルＣＣＡ１が図１の構成からなるものとすると、第２のセルとしての容量セルＣＣＢ１は、メタル配線１１とメタル配線１２との間に形成されたトランジスタからなる容量素子を有している。ダブルハイト構造の容量セルを配置できないシングルハイト分の空領域にシングルハイト構造の容量セルを配置することにより、電源ノイズに対する耐性をより強化することができる。
【００５７】
また、上述の各実施形態では、ダブルハイト構造の容量セルについて言及したが、同様の構成を、通常のセル高さのＮ（Ｎは３以上の整数）倍の高さを有するセルに適用することも可能であり、同様の効果が得られる。
【００５８】
図１１はトリプルハイト構造、すなわち通常のセル高さの３倍の高さを有する容量セルのレイアウト構成例である。図１１の構成では、電源電圧ＶＤＤを供給するメタル配線７１の下に、Ｎウェル基板上に形成されたＰＭＯＳトランジスタからなる容量素子７６が配置されており、接地電圧ＶＳＳを供給するメタル配線７２の下に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる容量素子７７が配置されている。そして、容量素子７６とメタル配線７３との間に、ＮＭＯＳトランジスタからなる容量素子７８が配置されており、容量素子７７とメタル配線７４との間に、ＰＭＯＳトランジスタからなる容量素子７９が配置されている。図１の構成では、第１の容量素子１６についてトランジスタ幅を拡張することができたが、図１１の構成では、容量素子７６，７７のトランジスタ幅を拡張することができるため、さらに容量値を増加することが可能となる。
【００５９】
また、実施形態２では、ＴＩＥ部４８は容量セル４０の内部に形成されているものとしたが、これに限られるものではなく、ＴＩＥ部を有するセルを容量セルとは別個に形成してもかまわない。例えば図１２の例では、ＴＩＥ部を有する１個のＴＩＥセルＣＴＩＥが、２個の容量セルＣＣＡとセル間配線で接続されている。このように、複数の容量セルＣＣＡが１個のＴＩＥセルＣＴＩＥを共有することによって、レイアウト面積の削減が可能となる。
【産業上の利用可能性】
【００６０】
本発明では、セル高さが低減した場合であっても、容量セルとして充分な容量値を確保することができ、電源ノイズをより効果的に削減することができるので、例えば、ＬＳＩの性能向上等に有効である。
【符号の説明】
【００６１】
１１ メタル配線（第１の電源配線）
１２ メタル配線（第２の電源配線）
１３ メタル配線（第３の電源配線）
１６ 第１の容量素子
１７ 第２の容量素子
１８ 第３の容量素子
４１ 第１トランジスタ
４２ 第２トランジスタ
４８ ＴＩＥ部
５１，５２ オフトランジスタ
６１，６２ 突出部
ＣＣＡ１ ダブルハイト構造の容量セル（第１のセル）
ＣＣＢ１ シングルハイト構造の容量セル（第２のセル）
【技術分野】
【０００１】
本発明は、電源ノイズによる誤動作を防止するためのデカップリング容量を備える半導体集積回路装置のレイアウトに関する。
【背景技術】
【０００２】
従来から半導体装置では、様々な幅や長さを持つトランジスタを自由に配置配線することによって、所望する機能をもつ多種多様な回路単位を実現している。その回路単位をセルと呼ぶが、これらのセルを組み合わせて配置配線し、大規模集積回路装置（ＬＳＩ：Large Scale Integration）を実現している。
【０００３】
近年の半導体集積回路における微細化および高集積化の進度は著しく、これに伴い、動作電圧の低電圧化および動作周波数の高速化が加速している。例えば、半導体集積回路を製造するプロセスルールが０．１ｕｍ以下で、動作電圧が１．２Ｖ以下、さらには動作周波数が数百ＭＨｚ以上といった性能が求められている。
【０００４】
しかし、高速化に伴ってノイズが増加し、かつ、低電圧化に伴いノイズ耐性が低下するため、近年の半導体集積回路では、ノイズによる回路の誤動作が発生しやすいという問題がある。
【０００５】
ノイズによる回路の誤動作を防止する方法としては、回路の電源間にデカップリング容量を設ける方法がある。このようなデカップリング容量が形成されたセルのことを、容量セルという。
【０００６】
図１３は従来の容量セルのレイアウト平面構造を示す。図１３において、ＰＭＯＳトランジスタ９９のドレインおよびソースは電源配線９６にそれぞれ接続され、ゲートは接地配線９５に接続されている。これにより、ＰＭＯＳトランジスタ９９は導通状態となる。この結果、ゲート酸化膜を挟んで、ゲート電極を一方の電極とし、ゲート電極下の半導体基板表面に発生するチャネルを他方の電極とするデカップリング容量が形成され、ＰＭＯＳトランジスタ９９は容量素子として機能する。
【０００７】
一方、ＮＭＯＳトランジスタ９８のドレインおよびソースは接地配線９５にそれぞれ接続され、ゲートは電源配線９６に接続されている。これにより、ＮＭＯＳトランジスタ９８は導通状態となる。この結果、ゲート酸化膜を挟んで、ゲート電極を一方の電極とし、ゲート電極下の半導体基板表面に発生するチャネルを他方の電極とするデカップリング容量が形成され、ＮＭＯＳトランジスタ９８は容量素子として機能する（特許文献１を参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００７−２３４８５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
電源配線および接地配線における電圧変動をより効果的に抑制するためには、単位面積当たりの容量値を増加させる必要がある。また容量セルは、電源配線および接地配線のいずれにも効果が得られるように、ＰＭＯＳトランジスタからなる容量素子とＮＭＯＳトランジスタからなる容量素子との両方を備えていることが好ましい。
【００１０】
その一方で、チップ面積を削減するために、標準論理セルのセル高さを低減する必要性にも迫られている。セル高さの低減が招く影響としては、セル高さ方向に延伸が可能なトランジスタ幅の縮小と、セル高さ方向とは垂直な方向に敷設され、かつセル内に配置可能なメタル配線本数の減少とが挙げられる。
【００１１】
この影響は、図１３に示すような容量セルの構成において、容量値の減少を招く。すなわち、図１３に示すようなＮＭＯＳトランジスタ９８およびＰＭＯＳトランジスタ９９が対向して配置される構造では、セル高さが低減した場合には、トランジスタ９８，９９間のゲート間隔が十分にとれない、あるいは、トランジスタ９８，９９のゲート幅が十分にとれない、といった問題が生じる。
【００１２】
このため、場合によっては、図１４に示すように、ＮＭＯＳトランジスタ９８のみ（あるいはＰＭＯＳトランジスタのみ）によって容量セルを構成する。ところがこの場合には、単位面積当たりの容量値が減少してしまい、よって、電源電圧および接地電圧の変動に対する耐性が低下することになり、好ましくない。
【００１３】
前記の問題に鑑み、本発明は、半導体集積回路装置において、セル高さが低減した場合であっても、容量セルの容量値を十分に確保することが可能なレイアウト構成を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一態様では、半導体集積回路装置は、第１の方向に延び、第１の電源電圧を供給する第１の電源配線と、前記第１の電源配線と平行に延び、第２の電源電圧を供給する第２の電源配線と、前記第１の電源配線からみて前記第２の電源配線と反対側において、前記第１の電源配線と平行に延び、第３の電源電圧を供給する第３の電源配線と、ソースおよびドレインに前記第１の電源電圧が与えられるとともに、ゲートに前記第２または第３の電源電圧が与えられるトランジスタからなる、第１の容量素子とを備え、前記第１の容量素子は、前記第１の電源配線の下に、前記第２の電源配線側の領域から前記第３の電源配線側の領域にわたって、形成されている。
【００１５】
この態様によると、デカップリング容量が形成されるトランジスタからなる第１の容量素子が、第１の電源配線の下に、第２の電源配線側の領域から第３の電源配線側の領域にわたって、形成されている。すなわち、第１の容量素子が、第１の電源配線をまたぐように形成されている。このため、従来のように電源配線間にトランジスタを配置していた容量セルと比べて、容量素子を構成するトランジスタのゲート幅を大きく確保することができる。したがって、セル高さの低減によって電源配線間の間隔が狭まった場合でも、容量値を十分大きく確保することが可能になる。
【発明の効果】
【００１６】
本発明によると、セル高さが低減した場合であっても、充分な容量値を確保することができ、よって、電源ノイズをより効果的に削減することができる。
【図面の簡単な説明】
【００１７】
【図１】実施形態１に係る容量セルのレイアウト平面図である。
【図２】図１の線Ａ−Ａにおける断面図である。
【図３】図１の線Ｂ−Ｂにおける断面図である。
【図４】実施形態２に係る容量セルのレイアウト平面図である。
【図５】図４の構成の回路図である。
【図６】実施形態３に係る容量セルのレイアウト平面図である。
【図７】図６の容量セルの上下に他のセルを隣接配置したレイアウト図である。
【図８】容量素子とオフトランジスタを併せて配置した構成を示すレイアウト平面図である。
【図９】容量素子とオフトランジスタを併せて配置した構成を示すレイアウト平面図である。
【図１０】ダブルハイト構造の容量セルとシングルハイト構造の容量セルとを混在させた場合のレイアウト平面図である。
【図１１】トリプルハイト構造の容量セルのレイアウト平面図である。
【図１２】ＴＩＥ部を容量セルと別個に形成したレイアウト平面図である。
【図１３】従来の容量セルの構成を示すレイアウト平面図である。
【図１４】従来の容量セルの構成を示すレイアウト平面図である。
【発明を実施するための形態】
【００１８】
以下、本発明の実施形態について、図面を参照して具体的に説明する。
【００１９】
（実施形態１）
図１は実施形態１に係る容量セルのレイアウト平面図である。図１に示すような容量セルを他のセルと共に配置することによって、本実施形態に係る半導体集積回路装置が構成される。なお、本実施形態では、各メタル配線は、第１層に形成されているものとする。
【００２０】
図１において、容量セル１０は、ダブルハイト構造のセル枠ＣＦ内に形成されている。セル枠ＣＦは、シングルハイト構造である２つの回路領域Ａ１，Ａ２を図面縦方向に隣接して積み重ねたものである。そして図１のダブルハイト構造は、シングルハイト構造の回路領域Ａ１，Ａ２を、Ｎウェルを共有させて図面縦方向に隣接配置したものである。もちろん、シングルハイト構造の回路領域をＰウェルを共有させて隣接配置することによって、ダブルハイト構造を実現することも可能である。
【００２１】
図１において、セル枠ＣＦの中央に、第１の電源配線としてのメタル配線１１が、図面横方向（第１の方向）に延びるように配置されている。メタル配線１１は第１の電源電圧としての電源電圧ＶＤＤを供給する。そして、セル枠ＣＦの上端に、第２の電源配線としてのメタル配線１２が、メタル配線１１と平行に、図面横方向に延びるように配置されている。また、セル枠ＣＦの下端に、第３の電源配線としてのメタル配線１３が、メタル配線１１と平行に、図面横方向に延びるように配置されている。メタル配線１２は第２の電源電圧としての接地電圧ＶＳＳを供給し、メタル配線１３は第３の電源電圧としての接地電圧ＶＳＳを供給する。なお、ここでは、メタル配線１２，１３は同一の電圧を供給するものとしているが、異なる電圧を供給する場合もあり得る。
【００２２】
そして、セル枠ＣＦ内において、メタル配線１１の下に、Ｎウェル基板上に形成されたＰＭＯＳトランジスタからなる第１の容量素子１６が配置されている。第１の容量素子１６は、メタル配線１２側の領域である回路領域Ａ１からメタル配線１３側の領域である回路領域Ａ２にわたって、形成されている。すなわち、第１の容量素子１６は、ダブルハイト構造のセル枠ＣＦにおける回路領域Ａ１，Ａ２を跨いで配置されているため、そのトランジスタ幅を、シングルハイト構造よりも大きくすることができる。
【００２３】
図２は図１の線Ａ−Ａにおける断面構造すなわち第１の容量素子１６の断面構造を示す図である。図２に示すように、第１の容量素子１６は、Ｎウェル基板２０上にドレイン端子およびソース端子を形成するＰ型拡散領域２１，２２と、絶縁層２７を挟んでＮウェル基板２０と反対側にゲート端子を形成するポリシリコン層２８とから構成されている。Ｐ型拡散領域２１は絶縁層中に形成されたコンタクト２３を介してメタル配線１１と接続され、Ｐ型拡散領域２２は絶縁層中に形成されたコンタクト２４を介してメタル配線１１と接続されている。これにより、第１の容量素子１６を構成するＰＭＯＳトランジスタのドレインおよびソースにはともに、メタル配線１１から電源電圧ＶＤＤが供給される。
【００２４】
また、ポリシリコン層２８は、図１に示すように、絶縁層中に形成されたコンタクト２５を介して、メタル配線１３から引き出された配線２６と接続されている。これにより、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、メタル配線１３から接地電圧ＶＳＳが供給される。
【００２５】
この結果、第１の容量素子１６では、絶縁層２７下のＮウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層２８とチャネルによるデカップリング容量が形成される。
【００２６】
また、セル枠ＣＦ内において、第１の容量素子１６とメタル配線１２との間の領域に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる第２の容量素子１７が配置されている。同様に、第１の容量素子１６とメタル配線１３との間の領域に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる第３の容量素子１８が配置されている。
【００２７】
図３は図１の線Ｂ−Ｂにおける断面構造すなわち第２の容量素子１７の断面構造を示す図である。なお、第３の容量素子１８の断面構造も図３と同様である。図３に示すように、第２の容量素子１７は、Ｐウェル基板３０上にドレインおよびソース端子を形成するＮ型拡散領域３１，３２と、絶縁層３７を挟んでＰウェル基板３０と反対側にゲート端子を形成するポリシリコン層３８とから構成されている。Ｎ型拡散領域３１は絶縁層中に形成されたコンタクト３３を介して、メタル配線１２から引き出された配線３５と接続され、Ｎ型拡散領域３２は絶縁層中に形成されたコンタクト３４を介して、メタル配線１２から引き出された配線３６と接続されている。これにより、第２の容量素子１７を構成するＮＭＯＳトランジスタのドレインおよびソースにはともに、メタル配線１２から接地電圧ＶＳＳが供給される。
【００２８】
また、ポリシリコン層３８は、図１に示すように、絶縁層中に形成されたコンタクト２９を介して、メタル配線１１から引き出された配線３９と接続されている。これにより、第２の容量素子１７を構成するＮＭＯＳトランジスタのゲートには、メタル配線１１から電源電圧ＶＤＤが供給される。
【００２９】
この結果、第２の容量素子１７では、絶縁層３７下のＰウェル基板表面にチャネルが形成され、ゲート電極となるポリシリコン層３８とチャネルによるデカップリング容量が形成される。
【００３０】
ここで、図１３に示すような従来の容量セルでは、セル高さが低くなった場合、トランジスタ幅の減少に伴い、容量値が減少することが避けられなかった。これに対して、本実施形態に係るダブルハイト構造の容量セル１０では、セル中央の電源配線であるメタル配線１１の下に、ゲート幅の大きなトランジスタからなる第１の容量素子１６を配置することができる。このため、セル高さが低くなった場合でも、容量値を十分大きく確保することが可能である。
【００３１】
なお、図１では、メタル配線１２，１３は、幅方向の中央線がセル枠ＣＦに一致するように配置されている。これにより、図面縦方向において容量セル１０に他のセルを隣接配置する場合に、メタル配線１２，１３を、その配線幅を変えることなく、当該他のセルと共有することができる。
【００３２】
また図１では、メタル配線１１はセル枠ＣＦの中央に配置されており、メタル配線１１，１２間の距離とメタル配線１１，１３間の距離とは、互いに等しくなっている。これにより、図面横方向において、他のシングルハイト構造のセルを容量セル１０に隣接配置する場合に、そのレイアウト配置が容易になる。ただし、メタル配線１１は必ずしも、セル枠ＣＦの中央に配置されていなくてもよい。
【００３３】
なお、図１の構成において、第２および第３の容量素子１２，１３を省いてもかまわない。例えば、第３の容量素子１３を省いて、空き領域としてもよいし、容量素子以外の回路部品を代わりに配置してもかまわない。
【００３４】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタは、ゲート幅が、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタよりも大きくなっている。ただし、これに限られるものではない。
【００３５】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタは、ゲート長が、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタと等しくなっている。ただし、これに限られるものではない。
【００３６】
なお、図１の構成では、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、メタル配線１３から接地電圧ＶＳＳが供給されているが、これに代えて、メタル配線１２から接地電圧ＶＳＳを供給してもかまわない。
【００３７】
（実施の形態２）
例えば６５ｎｍ以降の微細プロセスでは、ゲート酸化膜がより薄膜化されたことに伴ってそのノイズ耐性が低下しており、このため、ゲート酸化膜破壊の可能性が高まっている。一方、インピーダンスが低くなるように設計されている電源配線または接地配線においては、ノイズが伝播しやすい。このため、図１の構成のようにゲート端子に直接電源配線または接地配線が接続されている場合には、上述したゲート酸化膜破壊の問題は非常に懸念される。
【００３８】
そこで、ゲート端子にその規格耐圧を越えるようなノイズが入らないようにし、電源電圧ＶＤＤや接地電圧ＶＳＳが安定的にゲート端子に供給されるようにするためには、ゲート端子と電源配線または接地配線との間に、電圧を安定供給するための回路であるＴＩＥ部を設けることが好ましい。ＴＩＥ部とは、電圧の供給元と供給先とを電気的に分離した状態で、供給元の電圧を供給先に供給するための回路であり、ＴＩＥ部をゲート端子と電源配線または接地配線との間に設けることによって、ゲート端子の規格耐圧を超えるようなノイズが除去される。
【００３９】
図４は実施形態２に係る容量セルのレイアウト平面図であり、図５は図４の容量セルの回路図である。図４に示す容量セル４０は、図１の容量セル１０と、ＰＭＯＳトランジスタ４１およびＮＭＯＳトランジスタ４２からなるＴＩＥ部４８とが組み合わされた構成となっている。そして図５に示すように、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲートには、ＴＩＥ部４８から接地電圧ＶＳＳが供給されており、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタのゲートには、ＴＩＥ部４８から電源電圧ＶＤＤが供給されている。
【００４０】
図４に示すように、ＰＭＯＳトランジスタ４１のソース端子を形成するＰ型拡散領域は、絶縁層中に形成されたコンタクト４３を介して、電源電圧ＶＤＤを供給するメタル配線１１に接続されている。ＰＭＯＳトランジスタ４１のドレイン端子を形成するＰ型拡散領域は、絶縁層中に形成されたコンタクト４４を介してＮＭＯＳトランジスタ４２のゲート端子に接続されている。ＮＭＯＳトランジスタ４２のソース端子を形成するＮ型拡散領域は、絶縁層中に形成されたコンタクト４５を介して、接地電圧ＶＳＳを供給するメタル配線１３に接続されている。ＮＭＯＳトランジスタ４２のドレイン端子を形成するＮ型拡散領域は、絶縁層中に形成されたコンタクト４６を介してＰＭＯＳトランジスタ４１のゲート端子に接続される。すなわち、ＰＭＯＳトランジスタ４１はソースに電源電圧ＶＤＤを受け、ＮＭＯＳトランジスタ４２はソースに接地電圧ＶＳＳを受ける。そして、ＰＭＯＳトランジスタ４１のドレインおよびゲートと、ＮＭＯＳトランジスタ４２のゲートおよびドレインとが、それぞれ接続されている。
【００４１】
この結果、定常状態では、ＰＭＯＳトランジスタ４１のドレイン端子は電源電圧ＶＤＤを、ＮＭＯＳトランジスタ４２のドレイン端子は接地電圧ＶＳＳを出力する。そして、電源電圧ＶＤＤを出力するＰＭＯＳトランジスタ４１のドレイン端子には、第２および第３の容量素子１７，１８を構成するＮＭＯＳトランジスタのゲート端子が接続され、接地電圧ＶＳＳを出力するＮＭＯＳトランジスタ４２のドレイン端子には、第１の容量素子１６を構成するＰＭＯＳトランジスタのゲート端子が接続されている。
【００４２】
本実施形態によると、容量素子１６，１７，１８を構成するトランジスタのゲートに、電圧を安定供給するための回路であるＴＩＥ部４８から、電源電圧ＶＤＤまたは接地電圧ＶＳＳが与えられる。これにより、容量素子を構成するトランジスタについて、ゲート絶縁膜破壊の問題を回避することが可能になる。
【００４３】
なお、本実施形態では、ＴＩＥ部の構成を、１個のＰＭＯＳトランジスタと１個のＮＭＯＳトランジスタとが組み合わされた構成としたが、これに限られるものではなく、ノイズを除去し、電圧を安定供給可能である回路構成であれば、どのようなものでもかまわない。例えば、ＰＭＯＳトランジスタ４１と並列に別のＰＭＯＳトランジスタを接続してもよい。
【００４４】
（実施形態３）
図６は実施形態３に係る容量セルのレイアウト平面図である。図６の構成は、図４とほぼ同様であるが、第２の容量素子１７Ａおよび第３の容量素子１８Ａのゲートパターンの形状が図４と異なっている。図４と共通の構成要素には図４と同一の符号を付しており、ここではその詳細な説明を省略する。
【００４５】
図６に示す容量セル６０では、第２の容量素子１７Ａを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線１２に向けて突出した複数の突出部６１を備えている。各突出部６１は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。同様に、第３の容量素子１８Ａを構成するトランジスタのゲートパターンは、図面縦方向においてメタル配線１３に向けて突出した複数の突出部６２を備えている。各突出部６２は、図面横方向において同一ピッチで配置され、図面横方向における幅が同一であり、かつ、その先端が図面縦方向において互いに同じ位置にあり、そろっている。
【００４６】
容量セルではゲート長が大きなトランジスタが配置されるため、例えば３２ｎｍ以降の微細プロセスでは、光近接効果により、そのゲートパターンの形状が、容量セルの周辺に配置する他のセル内のトランジスタの寸法精度に大きく影響を与える。例えば、図１の容量セル１０や図４の容量セル４０の上下に他のセルが隣接配置された場合には、第２の容量素子１７を構成するトランジスタのゲートパターンの形状や、第３の容量素子１８を構成するトランジスタのゲートパターンの形状が、隣接するセル内のゲート形状に影響を与える。
【００４７】
したがって、例えば３２ｎｍ以降の微細プロセスでは、ゲート長の寸法精度を確保するために、セル境界近傍において、ゲートパターンの形状規則性を維持することが好ましい。このため、図６の容量セル６０では、第２および第３の容量素子１７Ａ，１８Ａを構成するトランジスタのゲートパターンが、セル外側に向けて規則正しく突出する突出部６１，６２を有している。
【００４８】
図７は図６の容量セル６０の上下に他のセル７０を隣接配置した例を示す図である。図７に示すように、図６のような容量セル６０を配置することによって、セル境界近傍において、他のセル７０の対向するゲートパターンに関して形状規則性を保つことができる。これにより、光近接効果によるゲート長のばらつきを確実に抑制することができる。
【００４９】
なお、本実施形態では、ＴＩＥ部を含む容量セルを例として用いて説明したが、図１のようなＴＩＥ部を含まない容量セルについても同様に、容量素子を構成するトランジスタのゲートパターンに、セル外側に向けて規則正しく突出する突出部を設ければ、本実施形態と同様の効果が得られる。
【００５０】
また、図６の構成では、第２および第３の容量素子１７Ａ，１８Ａの両方に突出部６１，６２を設けているが、いずれか一方のみに突出部を設けた構成としてもかまわない。
【００５１】
また、容量素子を構成するトランジスタのゲートパターンとは別に、冠状のダミーゲートパターンを配置してもかまわない。例えば図１の構成において、第２の容量素子１７とメタル配線１２との間に、図面横方向に延びるパターン本体と、このパターン本体から図面上側に向けて突出した複数の突出部とを備えたダミーパターンを、配置してもよい。この場合も、図６の構成と同様の効果が得られる。
【００５２】
なお、上述の各実施形態では、セル中央に電源電位ＶＤＤを供給するメタル配線１１を配置し、セル枠ＣＦの上下端に接地電位ＶＳＳを供給するメタル配線１２，１３を配置する構成としたが、電源配線と接地配線の配置位置は逆であってもよく、同様の効果が得られる。この場合は、セル中央の接地配線下にＮＭＯＳトランジスタを配置し、セル上下端の電源配線近傍にＰＭＯＳトランジスタを配置すればよい。あるいは、配線の接続関係は若干複雑になるが、電源配線と接地配線の配置位置だけを逆にして、セル中央の接地配線下にＰＭＯＳトランジスタを配置し、セル上下端の電源配線近傍にＮＭＯＳトランジスタを配置してもよい。
【００５３】
（その他の構成）
なお、上述した容量セルにおいて、容量素子に加えて、オフトランジスタを併せて配置してもかまわない。
【００５４】
例えば図８の構成では、図１における第２および第３の容量素子１７，１８に代えて、オフトランジスタ５１，５２を配置している。オフトランジスタ５１のゲートにはメタル配線１２から接地電位ＶＳＳが供給されており、オフトランジスタ５２のゲートにはメタル配線１３から接地電位ＶＳＳが供給されている。なお、図８の構成では、第１の容量素子１６とオフトランジスタ５１，５２とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。
【００５５】
また、図９の構成では、図１における第１の容量素子１６に代えて、オフトランジスタ５３を配置している。オフトランジスタ５３のゲートにはメタル配線１１から電源電位ＶＤＤが供給されている。なお、図９の構成では、第２および第３の容量素子１７，１８とオフトランジスタ５３とは、ゲートパターンが一体に構成されているが、これらが互いに分離されていてもよい。
【００５６】
また、上述したダブルハイト構造の容量セルは、シングルハイト構造の容量セルと混在させてロジック領域に配置してもよい。図１０はダブルハイト構造の容量セルとシングルハイト構造の容量セルとを混在させて配置したレイアウト例である。実線はセル境界を示している。図１０では、ダブルハイト構造の容量セルＣＣＡ１，ＣＣＡ２と、シングルハイト構造の容量セルＣＣＢ１，ＣＣＢ２とが配置されている。第１のセルとしての容量セルＣＣＡ１が図１の構成からなるものとすると、第２のセルとしての容量セルＣＣＢ１は、メタル配線１１とメタル配線１２との間に形成されたトランジスタからなる容量素子を有している。ダブルハイト構造の容量セルを配置できないシングルハイト分の空領域にシングルハイト構造の容量セルを配置することにより、電源ノイズに対する耐性をより強化することができる。
【００５７】
また、上述の各実施形態では、ダブルハイト構造の容量セルについて言及したが、同様の構成を、通常のセル高さのＮ（Ｎは３以上の整数）倍の高さを有するセルに適用することも可能であり、同様の効果が得られる。
【００５８】
図１１はトリプルハイト構造、すなわち通常のセル高さの３倍の高さを有する容量セルのレイアウト構成例である。図１１の構成では、電源電圧ＶＤＤを供給するメタル配線７１の下に、Ｎウェル基板上に形成されたＰＭＯＳトランジスタからなる容量素子７６が配置されており、接地電圧ＶＳＳを供給するメタル配線７２の下に、Ｐウェル基板上に形成されたＮＭＯＳトランジスタからなる容量素子７７が配置されている。そして、容量素子７６とメタル配線７３との間に、ＮＭＯＳトランジスタからなる容量素子７８が配置されており、容量素子７７とメタル配線７４との間に、ＰＭＯＳトランジスタからなる容量素子７９が配置されている。図１の構成では、第１の容量素子１６についてトランジスタ幅を拡張することができたが、図１１の構成では、容量素子７６，７７のトランジスタ幅を拡張することができるため、さらに容量値を増加することが可能となる。
【００５９】
また、実施形態２では、ＴＩＥ部４８は容量セル４０の内部に形成されているものとしたが、これに限られるものではなく、ＴＩＥ部を有するセルを容量セルとは別個に形成してもかまわない。例えば図１２の例では、ＴＩＥ部を有する１個のＴＩＥセルＣＴＩＥが、２個の容量セルＣＣＡとセル間配線で接続されている。このように、複数の容量セルＣＣＡが１個のＴＩＥセルＣＴＩＥを共有することによって、レイアウト面積の削減が可能となる。
【産業上の利用可能性】
【００６０】
本発明では、セル高さが低減した場合であっても、容量セルとして充分な容量値を確保することができ、電源ノイズをより効果的に削減することができるので、例えば、ＬＳＩの性能向上等に有効である。
【符号の説明】
【００６１】
１１ メタル配線（第１の電源配線）
１２ メタル配線（第２の電源配線）
１３ メタル配線（第３の電源配線）
１６ 第１の容量素子
１７ 第２の容量素子
１８ 第３の容量素子
４１ 第１トランジスタ
４２ 第２トランジスタ
４８ ＴＩＥ部
５１，５２ オフトランジスタ
６１，６２ 突出部
ＣＣＡ１ ダブルハイト構造の容量セル（第１のセル）
ＣＣＢ１ シングルハイト構造の容量セル（第２のセル）
【特許請求の範囲】
【請求項１】
第１の方向に延び、第１の電源電圧を供給する第１の電源配線と、
前記第１の電源配線と平行に延び、第２の電源電圧を供給する第２の電源配線と、
前記第１の電源配線からみて前記第２の電源配線と反対側において、前記第１の電源配線と平行に延び、第３の電源電圧を供給する第３の電源配線と、
ソースおよびドレインに前記第１の電源電圧が与えられるとともに、ゲートに前記第２または第３の電源電圧が与えられるトランジスタからなる、第１の容量素子とを備え、
前記第１の容量素子は、前記第１の電源配線の下に、前記第２の電源配線側の領域から前記第３の電源配線側の領域にわたって、形成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子と前記第２の電源配線との間の領域に配置されており、ソースおよびドレインに前記第２の電源電圧が与えられるとともに、ゲートに前記第１の電源電圧が与えられるトランジスタからなる、第２の容量素子を備えている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲート幅が、前記第２の容量素子を構成するトランジスタよりも大きい
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲート長が、前記第２の容量素子を構成するトランジスタよりも小さい
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子と前記第３の電源配線との間の領域に配置されており、ソースおよびドレインに前記第３の電源電圧が与えられるとともに、ゲートに前記第１の電源電圧が与えられるトランジスタからなる、第３の容量素子を備えている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタ、前記第２の容量素子を構成するトランジスタ、および、前記第３の容量素子を構成するトランジスタは、ゲート長が互いに等しい
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲートが、前記第２または第３の電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲートが、電圧を安定供給するための回路であるＴＩＥ部から、前記第２または第３の電源電圧が与えられている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、前記第１の容量素子を有する第１のセルの内部に、形成されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、前記第１の容量素子を有する第１のセルとは別個に、形成されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、
ソースに前記第１の電源電圧を受ける第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタのドレンと接続され、ドレインが前記第１のトランジスタのゲートと接続され、ソースに前記第２または第３の電源電圧を受ける第２導電型の第２トランジスタとを備え、
前記第１の容量素子を構成するトランジスタのゲートは、前記第１トランジスタのゲートおよび前記第２トランジスタのドレインと接続されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１記載の半導体集積回路装置において、
前記第２および第３の電源電圧は、同一の電圧である
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１記載の半導体集積回路装置において、
前記第１および第２の電源配線間の距離と、前記第１および第３の電源配線間の距離とは、等しい
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ＰＭＯＳトランジスタであり、ソースおよびドレインに前記第１の電源電圧としてＶＤＤが与えられ、ゲートに前記第２または第３の電源電圧としてＶＳＳが与えられる
特徴とする半導体集積回路装置。
【請求項１５】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ＮＭＯＳトランジスタであり、ソースおよびドレインに前記第１の電源電圧としてＶＳＳが与えられ、ゲートに前記第２または第３の電源電圧としてＶＤＤが与えられる
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項２記載の半導体集積回路装置において、
前記第２の容量素子を構成するトランジスタのゲートパターンは、前記第１の方向に直交する第２の方向において前記第２の電源配線に向けて突出した複数の突出部を備え、
前記複数の突出部は、前記第１方向において同一ピッチで配置され、前記第１方向における幅が互いに同一であり、かつ、先端が前記第２方向において互いに同じ位置にある
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子と前記第２の電源配線との間の領域に配置されており、ソース、ドレイン、およびゲートに前記第２の電源電圧が与えられるオフトランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を有する第１のセルと、
前記第１の電源配線と前記第２の電源配線との間に形成されたトランジスタからなる容量素子を有する、前記第１のセルとは異なる第２のセルとを備えた
ことを特徴とする半導体集積回路装置。
【請求項１】
第１の方向に延び、第１の電源電圧を供給する第１の電源配線と、
前記第１の電源配線と平行に延び、第２の電源電圧を供給する第２の電源配線と、
前記第１の電源配線からみて前記第２の電源配線と反対側において、前記第１の電源配線と平行に延び、第３の電源電圧を供給する第３の電源配線と、
ソースおよびドレインに前記第１の電源電圧が与えられるとともに、ゲートに前記第２または第３の電源電圧が与えられるトランジスタからなる、第１の容量素子とを備え、
前記第１の容量素子は、前記第１の電源配線の下に、前記第２の電源配線側の領域から前記第３の電源配線側の領域にわたって、形成されている
ことを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子と前記第２の電源配線との間の領域に配置されており、ソースおよびドレインに前記第２の電源電圧が与えられるとともに、ゲートに前記第１の電源電圧が与えられるトランジスタからなる、第２の容量素子を備えている
ことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲート幅が、前記第２の容量素子を構成するトランジスタよりも大きい
ことを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲート長が、前記第２の容量素子を構成するトランジスタよりも小さい
ことを特徴とする半導体集積回路装置。
【請求項５】
請求項２記載の半導体集積回路装置において、
前記第１の容量素子と前記第３の電源配線との間の領域に配置されており、ソースおよびドレインに前記第３の電源電圧が与えられるとともに、ゲートに前記第１の電源電圧が与えられるトランジスタからなる、第３の容量素子を備えている
ことを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタ、前記第２の容量素子を構成するトランジスタ、および、前記第３の容量素子を構成するトランジスタは、ゲート長が互いに等しい
ことを特徴とする半導体集積回路装置。
【請求項７】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲートが、前記第２または第３の電源配線と接続されている
ことを特徴とする半導体集積回路装置。
【請求項８】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ゲートが、電圧を安定供給するための回路であるＴＩＥ部から、前記第２または第３の電源電圧が与えられている
ことを特徴とする半導体集積回路装置。
【請求項９】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、前記第１の容量素子を有する第１のセルの内部に、形成されている
ことを特徴とする半導体集積回路装置。
【請求項１０】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、前記第１の容量素子を有する第１のセルとは別個に、形成されている
ことを特徴とする半導体集積回路装置。
【請求項１１】
請求項８記載の半導体集積回路装置において、
前記ＴＩＥ部は、
ソースに前記第１の電源電圧を受ける第１導電型の第１トランジスタと、
ゲートが前記第１トランジスタのドレンと接続され、ドレインが前記第１のトランジスタのゲートと接続され、ソースに前記第２または第３の電源電圧を受ける第２導電型の第２トランジスタとを備え、
前記第１の容量素子を構成するトランジスタのゲートは、前記第１トランジスタのゲートおよび前記第２トランジスタのドレインと接続されている
ことを特徴とする半導体集積回路装置。
【請求項１２】
請求項１記載の半導体集積回路装置において、
前記第２および第３の電源電圧は、同一の電圧である
ことを特徴とする半導体集積回路装置。
【請求項１３】
請求項１記載の半導体集積回路装置において、
前記第１および第２の電源配線間の距離と、前記第１および第３の電源配線間の距離とは、等しい
ことを特徴とする半導体集積回路装置。
【請求項１４】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ＰＭＯＳトランジスタであり、ソースおよびドレインに前記第１の電源電圧としてＶＤＤが与えられ、ゲートに前記第２または第３の電源電圧としてＶＳＳが与えられる
特徴とする半導体集積回路装置。
【請求項１５】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を構成するトランジスタは、ＮＭＯＳトランジスタであり、ソースおよびドレインに前記第１の電源電圧としてＶＳＳが与えられ、ゲートに前記第２または第３の電源電圧としてＶＤＤが与えられる
ことを特徴とする半導体集積回路装置。
【請求項１６】
請求項２記載の半導体集積回路装置において、
前記第２の容量素子を構成するトランジスタのゲートパターンは、前記第１の方向に直交する第２の方向において前記第２の電源配線に向けて突出した複数の突出部を備え、
前記複数の突出部は、前記第１方向において同一ピッチで配置され、前記第１方向における幅が互いに同一であり、かつ、先端が前記第２方向において互いに同じ位置にある
ことを特徴とする半導体集積回路装置。
【請求項１７】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子と前記第２の電源配線との間の領域に配置されており、ソース、ドレイン、およびゲートに前記第２の電源電圧が与えられるオフトランジスタを備えている
ことを特徴とする半導体集積回路装置。
【請求項１８】
請求項１記載の半導体集積回路装置において、
前記第１の容量素子を有する第１のセルと、
前記第１の電源配線と前記第２の電源配線との間に形成されたトランジスタからなる容量素子を有する、前記第１のセルとは異なる第２のセルとを備えた
ことを特徴とする半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【公開番号】特開２０１２−２２２０６５（Ｐ２０１２−２２２０６５Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８４３３１（Ｐ２０１１−８４３３１）
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月６日（２０１１．４．６）
【出願人】（０００００５８２１）パナソニック株式会社 (73,050)
【Ｆターム（参考）】
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