【課題】配線間の影響を抑制することができる多層配線を有する半導体装置を実現する。
【解決手段】本発明の実施形態における半導体装置は、下層の配線層に第１の方向に沿って形成された信号配線１１と、下層の配線層と絶縁膜を介して配置される上層の配線層に第１の方向と交差する第２の方向に沿って形成された基準電位配線１３と、 上層の配線層に基準電位配線１３に沿って近接して形成されたシールド線１４ａ、１４ｂと、を有し、信号配線１１と基準電位配線１３の交差部１５ｃにおいて基準電位配線１３とシールド線１４ａ、１４ｂとの距離が他の部分に比べてより狭くなっていることを特徴とする。 （もっと読む）

【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。 （もっと読む）

【課題】より多くのＩ／Ｏセルを配置することができるようにする。
【解決手段】多層配線層には、電位供給用接続配線２３０が設けられている。電位供給用接続配線２３０は、平面視で外周セル列２０を構成するＩ／Ｏセル２００のいずれか、および内周セル列３０を構成するＩ／Ｏセル２００のいずれかと重なっている。そして電位供給用接続配線２３０は、外周セル列２０の下方に位置する電源電位供給配線２２２を、内周セル列３０の下方に位置する電源電位供給配線２２２に接続するとともに、外周セル列２０の下方に位置する接地電位供給配線２２４を、内周セル列３０の下方に位置する接地電位供給配線２２４に接続している。 （もっと読む）

【課題】セル高さが低減した場合であっても、容量セルの容量値を十分に確保可能なレイアウト構成を提供する。
【解決手段】第１の電源電圧を供給する電源配線１１が第１の方向に延びており、電源配線１１と平行に、第２の電源電圧を供給する電源配線１２および第３の電源電圧を供給する電源配線１３が延びている。容量素子１６は、ソースおよびドレインに第１の電源電圧が与えられ、ゲートに第２または第３の電源電圧が与えられるトランジスタによって構成されている。容量素子１６は電源配線１１の下に、電源配線１２側の領域から電源配線１３側の領域にわたって形成されている。 （もっと読む）

【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。 （もっと読む）

【課題】高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法を提供すること。
【解決手段】実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。 （もっと読む）

【課題】入出力（Ｉ／Ｏ）積層体を含むシステムを提供する。
【解決手段】入出力（Ｉ／Ｏ）積層体を含むシステム及びこのシステムを製造する方法が記述されている。一実装において、本方法は、Ｉ／Ｏ素子を含むと共に論理素子を含まないＩ／Ｏダイを積層するステップを有する。又、一実装において、本方法は、Ｉ／Ｏダイに対して集積回路ダイを積層するステップを更に含む。集積回路は、論理素子を含み、且つ、Ｉ／Ｏ素子を含まない。集積回路ダイからＩ／Ｏダイを分離することにより、それぞれのダイの独立的な開発や従来のダイのものとの比較におけるＩ／ＯダイのＩ／Ｏ基板上のＩ／Ｏ素子用の相対的に大きな空間などの様々な利益が得られる。空間の増大により、多数の論理素子を集積回路ダイの基板の同一の表面積内に収容する集積回路ダイの新しいプロセス世代が可能となる。 （もっと読む）

【課題】配線及びビア間接続の信頼性を向上させた半導体装置を提供する。
【解決手段】実施形態に係る半導体装置は、半導体基板と、前記半導体基板上の異なる高さに配置され、配線が形成された複数の配線層と、前記配線層の積層方向に延びる柱状に形成され、異なる複数の前記配線層の配線間を電気的に接続するビアとを備え、前記配線の一部は、前記ビアの中間部において前記ビアに接触する中間配線であり、所定の前記配線層の中間配線及びその他の所定の前記配線層の中間配線は、それぞれ前記ビアを前記積層方向に直交する方向で貫通し、且つ、前記ビア内において相互に交差していることを特徴とする。 （もっと読む）

【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】メガマクロブロックとの重なりが少ないクロック構造を広い解空間において効率良く探索できるようにすること。
【解決手段】チップ情報に含まれるチップ領域を覆う格子を設定する格子設定部と、チップ領域の中心から格子の各セルの中心へクロック信号を分配するクロック構造であってチップ領域を格子に含まれるセルの境界に沿って縦方向又は横方向に２分割することを再帰的に繰り返すことにより生成されたクロック構造を構成する線分の候補を候補線分として生成する候補線分生成部と、チップ領域の分割方向及び分割順序を節点及び枝として有する２分木を生成する２分木生成部と、候補線分に設定された重みの総和である目的関数が最小となるように２分木の各節点の分割方向を選択する分割方向選択部と、各節点の分割方向が選択された２分木によって表されるクロック構造を生成するクロック構造生成部と、を有する。 （もっと読む）

互いに平行に配置され、それらの間に空間を画定する第１の細長い構造体及び第２の細長い構造体を備える集積回路装置。集積回路装置はまた、第１及び第２の細長い構造体間の空間に分布された導電性構造体を備える。導電性構造体の少なくとも第１の１つの導電性構造体は、第２の細長い構造体よりも第１の細長い構造体に近く配置される。導電性構造体の少なくとも第２の１つの導電性構造体は、第１の細長い構造体よりも第２の細長い構造体に近く配置される。
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【課題】アナログ回路に利用される抵抗素子の配置領域面積を低減し、抵抗素子の相対精度を向上させる半導体装置及び半導体装置のレイアウト設計方法を提供する。
【解決手段】一の方向に並列配置されたトランジスタ素子（トランジスタ素子Ｑ１及びトランジスタ素子Ｑ２）と、トランジスタ素子上に層間絶縁膜（層間絶縁膜１４）を介して形成された抵抗素子（抵抗素子Ｒ１及び抵抗素子Ｒ２）を有し、平面視において抵抗素子の長さ方向はトランジスタ素子のチャネル幅方向に直交する。 （もっと読む）

【課題】それぞれ少なくとも２つの巻数からなる２つのコイルを備え、２つの導電層に実現可能であって、これによりコイルの端子がこの構造の反対側に配置される、対称型トランスのための構造を提供する。
【解決手段】積層コイル構造を持つ対称型トランスは、それぞれ少なくとも２つの巻線を有する２つのコイルを備える。該構造は、４つの同じ基本エレメントを備え、各基本エレメントは、前記コイルの一部のための導電経路を提供するものである。トランスの端子は、該構造の反対側に配置されており、構造はチェーン式に容易に接続できる。本発明はまた、こうした構造を備えた半導体デバイスに関する。 （もっと読む）

【課題】局所的な電圧降下を効果的に抑制できる電源配線構造を有した半導体装置を提供する。
【解決手段】第１配線層は複数の第１配線ブロック１０を含み、当該各第１配線ブロック１０には、第１電位を持ち且つ少なくとも二方向以上に延びる第１配線１１と、第１電位と異なる第２電位を持ち且つ少なくとも二方向以上に延びる第２配線１２とが配置されている。第２配線層は、隣り合う一対の第１配線ブロック１０における第１配線１１同士を電気的に接続する第３配線２１と、当該一対の第１配線ブロック１０における第２配線１２同士を電気的に接続する第４配線２２とを含む。 （もっと読む）

【課題】省面積化を図るデコーダ及び、それを用いた省面積（低コスト）のデータドライバを提供。
【解決手段】トランジスタ（２１〜２４）の配列と、第１の配線層（７１）に配置され前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線と、第２の配線層（７２）に配置され、前記配列上方を互いに離間して行方向に延在される複数の参照電圧信号線を備え、行、列方向に隣接するトランジスタの拡散層（５６）には、互いに異なる配線層の参照電圧信号線が接続される。 （もっと読む）

【課題】従来のプログラマブルな半導体装置であるＦＰＧＡやＭＰＬＤはコストパフォーマンスが悪く、かつ長い信号線に対する配慮が不充分であった。
【解決手段】メモリと、アドレス−データ対を有する複数のＭＬＵＴから構成されるＭＬＵＴブロックにフリップフロップを内蔵した。また隣接するＭＬＵＴ間の近距離配線には交互配置配線を導入し、隣接していないＭＬＵＴ間の配線には専用の離間配線、更にはトーラス配線網を設けた。 （もっと読む）

【課題】チップ面積を縮小することができ、かつコンタクト間の短絡を防止することができる半導体装置を提供する。
【解決手段】電源配線Ｐａは第１方向に延びている。第１および第２ゲートＧ１、Ｇ２のそれぞれは、第１方向と交差する第２方向に延びる第１および第２端部領域ＲＡ１、ＲＡ２を含む。第１および第２端部領域ＲＡ１、ＲＡ２は、第１方向において互いに第１間隔Ｓ１を空けて配列されている。絶縁膜は、第１および第２端部領域ＲＡ１、ＲＡ２の間の少なくとも一部を埋め、平面視において第２の方向に沿って第１および第２端部領域ＲＡ１、ＲＡ２の間を通る空隙部ＶＤを有する。電源コンタクトＣＰａは第１および第２端部領域ＲＡ１、ＲＡ２の間の領域の第２方向に沿った延長領域から離れて配置されている。 （もっと読む）

【課題】チップへの回路セルの実装率を保ちつつ、微細化の進んだ半導体素子および配線の均等性を保つことのできる技術を提供する。
【解決手段】ＮＡＮＤ回路セルを形成するｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｎチャネル型ＭＩＳＦＥＴＱｎ２およびｎチャネル型ＭＩＳＦＥＴＱｎ３は隣接して配置し、電気的には直列に接続された構造とする。また、ＮＡＮＤ回路セルを形成ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４のそれぞれのゲート電極４を同一ノードとし、同じ入力信号に従って同時にオン・オフ動作を行う構成とする。ｐチャネル型ＭＩＳＦＥＴＱｐ３およびｐチャネル型ＭＩＳＦＥＴＱｐ４は隣接して配置し、電気的には直列に接続された構造とする。 （もっと読む）

【課題】クロック・スキューを最小にし、末端の配線構造の効率的な設計を支援し得るデータ処理装置を提供する。
【解決手段】データ処理装置２０は、レイアウト領域に設定された複数のサブ領域を、配線が設けられるべき局所領域と配線が設けられないダミー領域とに分類する領域設定部２２Ｂと、これらサブ領域内にクロック・スキューを最適化する仮想配線の規則構造を形成する規則構造生成部２２Ｃと、当該形成された規則構造のうちダミー領域内に形成された仮想配線を、ダミー領域と局所領域との間の境界線を対称軸として折り返すことにより配線パターンを構成する配線構築部２２Ｄと、を備える。 （もっと読む）

【課題】高電位電源配線と低電位電源配線との間の電位差の平面分布を小さくすることが可能な半導体集積回路装置を提供する。
【解決手段】高電位電源に接続されるパッド１１と、上位の配線層に配置され、パッド１１と接続され、幅の広いＬ字形を組み合わせた十字形を有する幹配線１３と、幹配線１３と同じ配線層に配置され、幹配線１３より狭い幅を有し、幹配線１３と接続され、幹配線１３を２辺として形成する矩形に含まれる領域にそれぞれ分布する枝配線１５と、低電位電源に接続されるパッド２１と、下位の配線層に配置され、パッド２１と接続され、幅の広いＬ字形を有し、投影面上で幹配線１３に対向する位置に配置された幹配線２３と、幹配線２３と同じ配線層に配置され、幹配線２３より狭い幅を有し、幹配線２３と接続され、幹配線２３を２辺として形成する矩形に含まれる内側の領域にそれぞれ分布する枝配線２５とを備える。 （もっと読む）