半導体装置、半導体集合部材及び半導体装置の製造方法
【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、半導体集合部材及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタやダイオードのオン抵抗は、オン状態でどれだけの電流を流せるかの指標である。オン抵抗には多くのバリエーションが存在し、半導体装置の設計及び製造では、顧客の要求する仕様に合わせるため、個々の仕様に応じたマスクパターンの組み（マスクセット）を用意している。このように、顧客の要求に応じてマスクセットを用意することは、半導体装置の設計及び製造において大きな負担となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。
素子部は、基板に設けられる。
第１の電極部は、素子部の上に設けられ、素子部と導通する。
第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。
延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。
【０００６】
また、他の実施形態に係る半導体装置は、複数の素子部と、第１の電極部と、第２の電極部と、第１の連結部と、第２の連結部と、を備える。
複数の素子部は、基板に設けられる。
第１の電極部は、複数の素子部の上に設けられ、複数の素子部のそれぞれと導通する。
第２の電極部は、複数の素子部の上において第１の電極部と離間して設けられ、複数の素子部のそれぞれと導通する。
第１の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ。
第２の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第２の電極部を繋ぐ。
【０００７】
また、他の実施形態に係る半導体集合部材は、ウェーハに形成された複数の素子区分を備える。
複数の素子区分のそれぞれは、複数の素子部と、第１の電極部と、第２の電極部と、第１の連結部と、第２の連結部と、を備える。
第１の電極部は、複数の素子部の上に設けられ、複数の素子部のそれぞれと導通する。
第２の電極部は、複数の素子部の上において第１の電極部と離間して設けられ、複数の素子部のそれぞれと導通する。
第１の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ。
第２の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第２の電極部を繋ぐ。
【０００８】
また、他の実施形態に係る半導体装置の製造方法は、ウェーハに複数の素子部を形成する工程と、複数の素子部の上において、複数の素子部のそれぞれと導通する第１の電極部、複数の素子部のそれぞれと導通し第１の電極部と離間する第２の電極部、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ第１の連結部及び隙間を跨ぎ、隣接する第２の電極部を繋ぐ第２の連結部を形成する工程と、隙間に沿ってウェーハを分割するとともに隙間を跨ぐ第１の連結部の途中及び第２の連結部の途中を切断する工程と、切断によって形成された第１の連結部の端部及び第２の連結部の端部をエッチングしてウェーハの切断面から後退させる工程と、を備える。
【０００９】
また、他の実施形態に係る半導体装置の製造方法は、ウェーハに複数の素子部を形成する工程と、複数の素子部の上において、複数の素子部のそれぞれと導通する第１の電極部、複数の素子部のそれぞれと導通し第１の電極部と離間する第２の電極部、隣接する素子部のあいだに設けられた隙間を繋ぎ、隣接する第１の電極部を繋ぐ第１の連結部及び隙間を跨ぎ、隣接する第２の電極部を繋ぐ第２の連結部を形成する工程と、複数の素子部を素子区分として素子区分の単位で特性の評価を行い、予め定められた条件を満たしている場合には素子区分の単位でウェーハを分割し、予め定められた条件を満たしていない場合には素子区分内の隙間に沿ってウェーハを分割する工程と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図２】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図３】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図４】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図５】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図６】第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
【図７】第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
【図８】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図９】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１０】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１１】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１２】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１３】第３の実施形態に係る製造方法を例示する模式的断面図である。
【図１４】第３の実施形態に係る製造方法を例示する模式的断面図である。
【図１５】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１６】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１７】電極部の形状を例示する模式的平面図である。
【図１８】第４の実施形態に係る製造方法を例示する模式的平面図である。
【図１９】第４の実施形態に係る製造方法を例示する模式的平面図である。
【図２０】第５の実施形態に係る半導体装置の一例である半導体モジュールを例示する模式的平面図である。
【図２１】他の接続部材の例を説明する模式的平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施形態）
図１〜図５は、第１の実施形態に係る半導体装置を例示する模式的平面図である。
図１〜図５では、第１の実施形態に係る半導体装置１１０及び半導体装置１１０Ａ〜１１０Ｅを例示している。
【００１３】
先ず、図１（ａ）に表した半導体装置１１０について説明する。図１（ａ）に表したように、半導体装置１１０は、基板１０と、複数の素子部１ａ〜１ｈと、第１の電極部１０ａ〜１０ｈと、第２の電極部２０ａ〜２０ｈと、第１の連結部１１と、第２の連結部２１と、を備える。
【００１４】
基板１０は、例えばシリコンからなるウェーハを矩形に切り出したものである。基板１０の上には、複数の素子部１ａ〜１ｈが形成されている。ここで、複数の素子部１ａ〜１ｈについての総称を、単に素子部１ということもある。素子部１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなど、各種の機能素子である。素子部１は、ウェーハプロセスによって形成される。
【００１５】
図１（ａ）に例示した半導体装置１１０では、一例として８つの素子部１ａ〜１ｈが設けられている。素子部１ａ〜１ｈのうち、Ｘ方向に沿った４つの素子部１ａ〜１ｄの列と、Ｘ方向に沿った４つの素子部１ｅ〜１ｈの列とが、Ｙ方向（Ｘ方向と直交する方向）に沿って並べられている。
以下の説明では、Ｘ方向に沿ってａ個の素子部１が配置され、Ｙ方向に沿ってｂ個の素子部１が配置された構成を、ａ×ｂということにする。例えば、図１（ａ）に表した半導体装置１１０は、４×２の半導体装置１１０である。
【００１６】
４×２の半導体装置１１０において、８つの素子部１ａ〜１ｈの間には、隙間５０ａ〜５０ｄが設けられている。隙間５０ａは、素子部１ａ及び１ｅと、素子部１ｂ及び１ｆと、のあいだに設けられる。隙間５０ｂは、素子部１ｂ及び１ｆと、素子部１ｃ及び１ｇと、のあいだに設けられる。隙間５０ｃは、素子部１ｃ及び１ｇと、素子部１ｄ及び１ｈと、のあいだに設けられる。隙間５０ｄは、素子部１ａ〜１ｄと、素子部１ｅ〜１ｈと、のあいだに設けられる。
隙間５０ａ〜５０ｄは、必要に応じて基板１０の分割線（ダイシングライン）として選択される。
【００１７】
第１の電極部１０ａは、素子部１ａの上に形成される。第１の電極部１０ｂは、素子部１ｂの上に形成される。同様に、第１の電極部１０ｃ〜１０ｈのそれぞれは、素子部１ｃ〜１ｈのそれぞれの上に形成されている。
第１の電極部１０ａ〜１０ｈは、それぞれ素子部１ａ〜１ｈと導通する。
【００１８】
第２の電極部２０ａは、素子部１ａの上に形成される。第１の電極部２０ｂは、素子部１ｂの上に形成される。同様に、第２の電極部２０ｃ〜２０ｈのそれぞれは、素子部１ｃ〜１ｈのそれぞれの上に形成されている。
第２の電極部２０ａ〜２０ｈは、それぞれ素子部１ａ〜１ｈと導通する。
また、第２の電極部２０ａ〜２０ｈは、第１の電極部１０ａ〜１０ｈと離間して設けられる。
【００１９】
ここで、素子部１がＭＯＳＦＥＴの場合、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈは、ボンディングワイヤ等の外部接続部材が接続される電極パッドとしても利用される。第１の電極部１０ａ〜１０ｈは、例えばゲート電極と導通した電極パッドであり、第２の電極部２０ａ〜２０ｈは、例えばソース電極と導通した電極パッドである。なお、図示しないドレイン電極は、基板１０の裏面に形成された電極と導通している。
【００２０】
第１の連結部１１は、第１の電極部１０ａ〜１０ｈのうち隣接する第１の電極部のあいだを繋ぐ。第１の連結部１１は、隣接する第１の電極部のあいだに配置される隙間（隙間５０ａ〜５０ｄのいずれか）を跨いで形成される。
【００２１】
図１（ａ）に例示した半導体装置１１０では、第１の電極部１０ａ及び１０ｂのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｅ及び１０ｆのあいだを繋ぐ第１の連結部１１は、隙間５０ａを跨いで形成される。
【００２２】
また、第１の電極部１０ｃ及び１０ｄのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｇ及び１０ｈのあいだを繋ぐ第１の連結部１１は、隙間５０ｃを跨いで形成される。
【００２３】
また、第１の電極部１０ａ及び１０ｅのあいだを繋ぐ第１の連結部１１、第１の電極部１０ｂ及び１０ｆのあいだを繋ぐ第１の連結部１１、第１の電極部１０ｃ及び１０ｇのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｄ及び１０ｈのあいだを繋ぐ第１の連結部１１は、隙間５０ｄを跨いで形成される。
【００２４】
第１の連結部１１は、第１の電極部１０ａ〜１０ｈと同じ材料によって一体的に設けられていても、第１の電極部１０ａ〜１０ｈとは別体で設けられていてもよい。図１（ａ）に例示した半導体装置１１０では、第１の連結部１１と第１の電極部１０ａ〜１０ｈとが一体的に設けられている。
【００２５】
第２の連結部２１は、第２の電極部２０ａ〜２０ｈのうち隣接する第２の電極部のあいだを繋ぐ。第２の連結部２１は、隣接する第２の電極部のあいだに配置される隙間（隙間５０ａ〜５０ｄのいずれか）を跨いで形成される。
【００２６】
図１（ａ）に例示した半導体装置１１０では、第２の電極部２０ａ及び２０ｂのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｅ及び２０ｆのあいだを繋ぐ第２の連結部２１は、隙間５０ａを跨いで形成される。
【００２７】
また、第２の電極部２０ｂ及び２０ｃのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｆ及び２０ｇのあいだを繋ぐ第２の連結部２１は、隙間５０ｂを跨いで形成される。
【００２８】
また、第２の電極部２０ｃ及び２０ｄのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｇ及び２０ｈのあいだを繋ぐ第２の連結部２１は、隙間５０ｃを跨いで形成される。
【００２９】
また、第２の電極部２０ａ及び２０ｅのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｄ及び２０ｈのあいだを繋ぐ第２の連結部２１は、隙間５０ｄを跨いで形成される。
【００３０】
第２の連結部２１は、第２の電極部２０ａ〜２０ｈと同じ材料によって一体的に設けられていても、第２の電極部２０ａ〜２０ｈとは別体で設けられていてもよい。図１（ａ）に例示した半導体装置１１０では、第２の連結部２１と第２の電極部２０ａ〜２０ｈとが一体的に設けられている。
【００３１】
また、半導体装置１１０では、２×２の素子部１に設けられた第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆが、互いに隙間５０ａ及び５０ｄに寄せて配置されている。
また、２×２の素子部１に設けられた第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈも、互いに隙間５０ｃ及び５０ｄに寄せて配置されている。
【００３２】
半導体装置１１０では、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈを繋ぐ第１の連結部１１と、のあいだに、導通部３１が設けられている。
【００３３】
ここで、導通部３１は、第１の連結部１１の一つでもある。すなわち、導通部３１は、素子部１ｂ及び素子部１ｃのあいだに設けられた隙間５０ｂを跨ぎ、隣接する第１の電極部１０ｂ及び１０ｃを繋ぐものでもある。同様に、導通部３１は、素子部１ｆ及び素子部１ｇのあいだに設けられた隙間５０ｂを跨ぎ、隣接する第１の電極部１０ｆ及び１０ｇを繋ぐものでもある。
【００３４】
導通部３１は隙間５０ｄに沿って形成されている。この導通部３１によって、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆの組みと、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈの組みと、が電気的に導通する状態になる。
【００３５】
図１（ａ）に例示した４×２の合計８つの素子部１ａ〜１ｈでは、それぞれの第１の電極部１０ａ〜１０ｈが、第１の連結部１１及び導通部３１によって電気的に導通状態になっている。
また、それぞれの第２の電極部２０ａ〜２０ｈが、第２の連結部２１によって電気的に導通状態になっている。
【００３６】
したがって、半導体装置１１０は、８つの素子部１ａ〜１ｈを一つに合わせた構造になる。例えば、素子部１がＭＯＳＦＥＴの場合、８つの素子部１ａ〜１ｈの例えばゲート電極と導通する第１の電極部１０ａ〜１０ｈが一つのゲート電極部（例えば、ゲート電極パッド）として機能し、例えばソース電極と導通する第２の電極部２０ａ〜２０ｈが一つのソース電極部（例えば、ソース電極パッド）として機能することになる。
これにより、８つの素子部１ａ〜１ｈについて、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈがそれぞれ電気的に共通化される。
【００３７】
図１（ｂ）に表した半導体装置１１０Ａは、図１（ａ）に表した４×２の半導体装置１１０を分割して２×２にしたものである。
すなわち、半導体装置１１０Ａは、図１（ａ）に表した４×２の半導体装置１１０の隙間５０ｂをダイシングラインＤＬ１として基板１０を分割して形成されている。図１に表した例では、４×２の半導体装置１１０の隙間５０ｂをダイシングラインＤＬ１として分割することにより、素子部１ａ、１ｂ、１ｅ及び１ｆによる２×２の半導体装置１１０Ａと、素子部１ｃ、１ｄ、１ｇ及び１ｈによる２×２の半導体装置１１０Ａと、が形成される。
【００３８】
ダイシングラインＤＬ１によって基板１０を分割すると、隙間５０ｂを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ｂ、２０ｃ、２０ｆ及び２０ｇのそれぞれ周縁から外方に延びる延出部２１１が形成される。
また、ダイシングラインＤＬ１によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００３９】
本実施形態に係る半導体装置１１０Ａでは、４×２の半導体装置１１０と素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２の製品展開を行うことができるようになる。
すなわち、素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈを形成する際に用いるマスクパターンを変更することなく、４×２の半導体装置１１０のほか、２×２の半導体装置１１０Ａをダイシングラインの変更のみで形成できることになる。
【００４０】
図２は、半導体装置１１０Ｂを説明する模式的平面図である。
半導体装置１１０Ｂは、例えば半導体装置１１０Ａを分割して形成される。すなわち、図２（ａ）に表した２×２の半導体装置１１０Ａの隙間５０ａをダイシングラインＤＬ２として基板１０を分割すると、図２（ｂ）に表した１×２の半導体装置１１０Ｂが形成される。
【００４１】
図２に表した例では、図２（ａ）に表した２×２の半導体装置１１０Ａの隙間５０ａをダイシングラインＤＬ２として分割することにより、素子部１ａ及び１ｅによる１×２の半導体装置１１０Ｂと、素子部１ｂ及び１ｆによる１×２の半導体装置１１０Ｂと、が形成される（図２（ｂ）参照）。
【００４２】
ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ａを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００４３】
また、ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ａを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆのそれぞれ周縁から外方に延びる延出部１１１が形成される。
また、ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００４４】
本実施形態に係る半導体装置１１０Ｂによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、１×２の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ａを形成し、さらに半導体装置１１０Ａから半導体装置１１０Ｂを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２、さらには１×２の製品展開を行うことができるようになる。
【００４５】
なお、上記では、半導体装置１１０Ａを分割して半導体装置１１０Ｂを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ、５０ｂ及び５０ｃをそれぞれ分割して、１×２の半導体装置１１０Ｂを直接形成するようにしてもよい。
【００４６】
図３は、半導体装置１１０Ｃを説明する模式的平面図である。
半導体装置１１０Ｃは、例えば半導体装置１１０Ｂを分割して形成される。すなわち、図３（ａ）に表した１×２の半導体装置１１０Ｂの隙間５０ｄをダイシングラインＤＬ３として基板１０を分割すると、図３（ｂ）に表した１×１の半導体装置１１０Ｃが形成される。
【００４７】
図３に表した例では、図３（ａ）に表した１×２の半導体装置１１０Ｂの隙間５０ｄをダイシングラインＤＬ３として分割することにより、素子部１ａによる１×１の半導体装置１１０Ｃと、素子部１ｅによる１×１の半導体装置１１０Ｃと、が形成される（図３（ｂ）参照）。
【００４８】
ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ及び２０ｅのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００４９】
また、ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ及び１０ｅのそれぞれ周縁から外方に延びる延出部１１１が形成される。
【００５０】
また、ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄに沿って設けられた導通部３１は除去される。導通部３１の幅を、ダイシングソーによる分割幅よりも細くしておくことで、導通部３１の延びる方向に沿った基板１０のダイシングによって導通部３１が除去されることになる。
【００５１】
本実施形態に係る半導体装置１１０Ｃによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、１×１の半導体装置１１０Ｃの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ａを形成し、さらに半導体装置１１０Ａから半導体装置１１０Ｂを形成し、さらに半導体装置１１０Ｂから半導体装置１１０Ｃを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２さらには１×２、さらには１×１の製品展開を行うことができるようになる。
【００５２】
なお、上記では、半導体装置１１０Ｂを分割して半導体装置１１０Ｃを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ、５０ｂ、５０ｃ及び５０ｄをそれぞれ分割して、１×１の半導体装置１１０Ｃを直接形成するようにしてもよい。
【００５３】
図４は、半導体装置１１０Ｄを説明する模式的平面図である。
半導体装置１１０Ｄは、例えば半導体装置１１０を分割して形成される。すなわち、図４（ａ）に表した４×２の半導体装置１１０の隙間５０ａをダイシングラインＤＬ４として基板１０を分割すると、図４（ｂ）に表した３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂが形成される。
【００５４】
図４に表した例では、図４（ａ）に表した４×２の半導体装置１１０の隙間５０ａをダイシングラインＤＬ４として分割することにより、素子部１ｂ、１ｃ、１ｄ、１ｆ、１ｇ及び１ｈによる半導体装置１１０Ｄと、素子部１ａ及び１ｅによる２×１の半導体装置１１０Ｂと、が形成される（図４（ｂ）参照）。
【００５５】
ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ａを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００５６】
また、ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ａを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆのそれぞれ周縁から外方に延びる延出部１１１が形成される。
また、ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００５７】
本実施形態に係る半導体装置１１０Ｄによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈを形成する際に用いるマスクパターンを変更することなく、３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂを形成できることになる。
【００５８】
図５は、半導体装置１１０Ｅを説明する模式的平面図である。
半導体装置１１０Ｅは、例えば半導体装置１１０Ｄを分割して形成される。すなわち、図５（ａ）に表した３×２の半導体装置１１０Ｄの隙間５０ｄをダイシングラインＤＬ５として基板１０を分割すると、図５（ｂ）に表した３×１の半導体装置１１０Ｅが形成される。
【００５９】
図５に表した例では、図５（ａ）に表した３×２の半導体装置１１０Ｄの隙間５０ｄをダイシングラインＤＬ５として分割することにより、素子部１ｂ、１ｃ及び１ｄによる３×１の半導体装置１１０Ｅと、素子部１ｆ、１ｇ及び１ｈによる３×１の半導体装置１１０Ｅと、が形成される（図５（ｂ）参照）。
【００６０】
ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ｄ及び２０ｈのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００６１】
また、ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ｂ、１０ｃ、１０ｄ、１０ｆ、１０ｇ及び１０ｈのそれぞれ周縁から外方に延びる延出部１１１が形成される。
【００６２】
また、ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄに沿って設けられた導通部３１は除去される。導通部３１の幅を、ダイシングソーによる分割幅よりも細くしておくことで、導通部３１の延びる方向に沿った基板１０のダイシングによって導通部３１を除去されることになる。
【００６３】
なお、導通部３１が除去されると、第１の電極部１０ｂと、第１の電極部１０ｃ及び１０ｄと、のあいだの導通がなくなるため、ボンディングワイヤや金属端子等の接続用導体を用いて、外部または内部で導通をとるようにすればよい。
第１の電極部１０ｆと、第１の電極部１０ｇ及び１０ｈと、のあいだの導通についても同様である。
【００６４】
本実施形態に係る半導体装置１１０Ｅによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、３×１の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ｄを形成し、さらに半導体装置１１０Ｄから半導体装置１１０Ｅを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、３×２さらには３×１の製品展開を行うことができるようになる。また、１×２の半導体装置１１０Ｂも同時に形成できるようになる。
【００６５】
なお、上記では、半導体装置１１０Ｄを分割して半導体装置１１０Ｅを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ及び５０ｄをそれぞれ分割して、３×１の半導体装置１１０Ｅを直接形成するようにしてもよい。
【００６６】
このように、本実施形態では、例えば４×２の半導体装置１１０のほか、ダイシングラインＤＬ１〜ＤＬ５のいずれかで基板１０を分割することによって、素子部１の数が異なる半導体装置１１０Ａ〜１１０Ｅを製造することができる。
【００６７】
半導体装置１１０、１１０Ａ〜１１０Ｅでは、素子部１の数に応じたオン抵抗を有する。つまり、同じマスクパターンを用いて素子部１や電極部を形成した状態で、必要に応じて基板１０を分割し、オン抵抗の異なる素子を容易に製造することが可能になる。
【００６８】
しかも、複数の素子部１にそれぞれ設けられた第１の電極部や第２の電極部を共通化できる。これにより、ボンディングワイヤ等の接続部材を取り付ける際、第１の電極部及び第２の電極部のそれぞれ導通する配線（電極部を含む）上の少なくとも１箇所に接続すれば、全ての素子部１との導通を得られることになる。
【００６９】
また、上記説明した半導体装置１１０Ａ〜１１０Ｅでは、ダイシングラインＤＬ１〜ＤＬ５に沿って基板１０を分割する際、第１の連結部１１、第２の連結部２１及び導通部３１のうち少なくとも１つを切断している。このため、基板１０を分割する際、ダイシングソーの側面が導体である第１の連結部１１、第２の連結部２１及び導通部３１に接触し、切断時の摩擦によって生じる静電気を第１の連結部１１、第２の連結部２１及び導通部３１から電極部を介して基板１０へ放出できることになる。これにより、半導体装置１１０Ａ〜１１０Ｅの静電気による影響及び静電気に起因する集塵の影響を抑制することが可能になる。
【００７０】
（第２の実施形態）
図６〜図７は、第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
図６〜図７では、ウェーハ１００に複数の素子区分Ｂが形成された状態の半導体集合部材２５０及び２６０を例示している。
【００７１】
図６に表したように、半導体集合部材２５０は、ウェーハ１００に形成された複数の素子区分Ｂを備える。
ウェーハ１００には、Ｘ方向及びＹ方向に沿って複数の素子区分Ｂが配置されている。複数の素子区分Ｂは、Ｘ方向及びＹ方向に沿って揃った状態で配置されている。したがって、隙間Ｓ１はウェーハ１００のＸ方向に沿って直線的に設けられ、隙間Ｓ２はウェーハ１００のＹ方向に沿った直線的に設けられる。
【００７２】
複数の素子区分Ｂのそれぞれは、全て同じ構成になっている。図６に例示した素子区分Ｂは、例えば、図１（ａ）に表した半導体素子１１０と同じ４×２の素子部１を備えた構成になっている。
すなわち、複数の素子区分Ｂのそれぞれは、ウェーハ１００上に設けられた複数の素子部１ａ〜１ｈと、複数の素子部１ａ〜１ｈの上に設けられた第１の電極部１０ａ〜１０ｈと、複数の素子部１ａ〜１ｈの上に設けられた第２の電極部２０ａ〜２０ｈと、第１の連結部１１と、第２の連結部２１と、を有している。
【００７３】
また、複数の素子区分Ｂのそれぞれは、導通部３１を備えている。
また、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆは、互いに隙間５０ａ及び５０ｄに寄せて配置されている。
また、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈも、互いに隙間５０ｃ及び５０ｄに寄せて配置されている。
【００７４】
このような半導体集合部材２５０では、Ｘ方向に沿って配置される複数の素子区分Ｂにおいて、隙間５０ｄは、Ｘ方向に沿って直線状に並ぶ。また、Ｙ方向に沿って配置される複数の素子区分Ｂにおいて、隙間５０ａ、５０ｂ及び５０ｃは、Ｙ方向に沿って直線状に並ぶ。
【００７５】
隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２は、ウェーハ１００のダイシングラインとして必要に応じて選択される。隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２のうちいずれをダイシングラインとして選択するかによって、所望のａ×ｂの半導体装置を形成することができる。
【００７６】
例えば、隙間Ｓ１及びＳ２に沿ってウェーハ１００をダイシングすると、図１（ａ）に表した４×２の半導体装置１１０が形成される。
また、隙間Ｓ１及びＳ２並びに隙間５０ｂに沿ってウェーハ１００をダイシングすると、図１（ｂ）に表した２×２の半導体装置１１０Ａが形成される。
同様に、隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２にいずれを選択するかによって、１×２の半導体装置１１０Ｂ、１×１の半導体装置１１０Ｃ、３×２の半導体装置１１０Ｄ、３×１の半導体装置１１０Ｅなど、各種の製品展開を実現できることになる。
【００７７】
図７に表したように、半導体集合部材２６０は、ウェーハ１００に形成された複数の素子区分Ｂを備える点で半導体集合部材２６０と同様であるが、複数の素子区分Ｂの構成が同一でない点で相違する。
【００７８】
半導体集合部材２６０では、４×２の素子部１を備えた素子区分Ｂと、３×２の素子部１を備えた素子区分Ｂ１と、２×２の素子部１を備えた素子区分Ｂ２と、がウェーハ１００に配列されている。
具体的には、ウェーハ１００の中央部には４×２の素子部１を備えた素子区分Ｂを配置し、その周辺に生じる空き領域に３×２の素子部１を備えた素子区分Ｂ１及び２×２の素子部１を備えた素子区分Ｂ２を配置する。
なお、ａ×ｂの素子部１の構成や、レイアウトは、図７に例示したものに限定されない。
【００７９】
このように、構成の異なる複数の素子区分Ｂ、Ｂ１及びＢ２を備えた半導体集合部材２６０であっても、隙間Ｓ１はウェーハ１００のＸ方向に沿って直線的に並び、隙間Ｓ２はウェーハ１００のＹ方向に沿った直線的に並ぶ。
【００８０】
また、Ｘ方向に沿って配置される複数の素子区分Ｂ、Ｂ１及びＢ２において、隙間５０ｄは、Ｘ方向に沿って直線状に並ぶ。また、Ｙ方向に沿って配置される複数の素子区分Ｂ、Ｂ１及びＢ２において、隙間５０ａ、５０ｂ及び５０ｃは、Ｙ方向に沿って直線状に並ぶ。
【００８１】
したがって、隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２のうちいずれをダイシングラインとして選択するかによって、所望のａ×ｂの半導体装置を形成することができる。
半導体集合部材２６０では、構成の異なる複数の素子区分Ｂ、Ｂ１及びＢ２を備えることで、ウェーハ１００をダイシングした際の無駄を抑制でき、一つのウェーハ１００から各種構成の半導体装置（例えば、半導体装置１１０、１１０Ａ〜１１０Ｅ）を効率良く製造することができるようになる。
【００８２】
なお、第２の実施形態に係る半導体集合部材２５０及び２６０において、素子区分のａ×ｂの素子部１の構成や、レイアウトは、図６及び図７に例示したものに限定されない。
【００８３】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、半導体装置の製造方法の例である。
図８〜図１６は、第３の実施形態に係る製造方法を例示する模式図である。
【００８４】
先ず、図８に例示したように、ウェーハ１００に複数の素子部１を形成する。各素子部１のあいだには隙間が設けられている。図８では、一例として、４×２の素子部１を一組み（素子区分Ｂ）とし、複数の素子区分Ｂがウェーハ１００に形成されている。
素子区分Ｂを形成した後は、ウェーハ１００の表面に一様に導体膜４００を形成する。
【００８５】
図９は、複数の素子部による一組の素子ユニットを拡大した模式的平面図である。
図１０は、１つの素子部を拡大した模式的平面図である。
図９に表したように、一組の素子区分Ｂには、例えば４×２の素子部１が形成されている。素子部１ａ〜１ｈのあいだには、隙間５０ａ〜５０ｄが設けられている。素子部１は、所定のフォトリソグラフィや不純物注入等によって所定の機能が設けられる。素子部１の上には、導体層４００が一様に形成される。
【００８６】
図１０は、ＭＯＳＦＥＴが素子部に形成された際の模式的平面図である。
図１０に表したように、複数のゲート電極１６がＸ方向に延在して形成されている。そのＸ方向に対して交差するＹ方向に、ゲート配線１７が延在している。ゲート配線１７は、複数のゲート電極１６と導通していて、例えば環状に設けられている。
【００８７】
ゲート電極１６は、例えばＣＶＤ（Chemical Vapor Deposition）法でトレンチ内に多結晶シリコンを埋め込むことで形成され、このときにトレンチ開口端よりも上方の半導体層表面上におけるゲート配線を形成する部分にも多結晶シリコンを形成することでゲート配線１７を形成する。
【００８８】
ゲート電極１６上には図示しない絶縁層が設けられる。ソース領域上の絶縁層には開口が設けられ、後に形成する第１の主電極４０と導通するようになっている。また、ゲート配線１７上の絶縁層にも開口が設けられ、後に形成する第１の電極部１０ａ〜１０ｈと導通するようになっている。
【００８９】
ＭＯＳＦＥＴにおいては、第１の主電極４０はソース電極として機能する。第１の主電極４０は、第２の電極部２０ａ〜２０ｈと接続される。なお、第１の主電極４０が第２の電極部２０ａ〜２０ｈを兼用してもよい。
ウェーハ１００の裏面には、図示しない第２の主電極が形成される。第２の主電極はドレイン電極として機能する。
【００９０】
第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈは、絶縁層上に一様に形成した導体層４００（図９参照）をパターニングすることで形成される。
図１１は、導体層をパターニングした状態を例示する模式的平面図である。
図１１では、一組の素子区分Ｂのパターンについて示している。導体層をパターニングすると、第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１が形成される。第１の連結部１１及び第２の連結部２１は、隙間５０ａ〜５０ｄを跨ぐように形成される。導通部３１は、隙間５０ｄに沿って形成される。
導体層をパターニングした後は、第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１の上に保護膜を形成しておく。保護膜には、例えばポリイミドが用いられる。
【００９１】
次に、ウェーハ１００を所望のサイズに分割する。先に説明したように、ａ×ｂの構成に応じたダイシングラインでウェーハ１００をダイシングする。本実施形態では、ａ×ｂの構成にかかわらず、ウェーハ１００のダイシングを行うまでの工程を共通化することができる。すなわち、この工程までに用いられるマスクパターンの共通化を図ることができる。
【００９２】
図１２は、１×２に分割された状態を例示する模式的平面図である。
ａ×ｂの構成によっては、第１の連結部１１、第２の連結部２１及び導通部３１の途中が切断される場合がある。図１２に例示した１×２の構成では、隙間５０ａをダイシングラインとしてウェーハ１００を分割しているため、第１の連結部１１、第２の連結部２１及び導通部３１の途中が切断され、延出部１１１、２１１及び３１１になっている。
【００９３】
図１２（ａ）に表したように、ウェーハ１００を矩形に切り出して得られた基板１０の外縁１０１には、延出部１１１、２１１及び３１１の端部が露出している。そこで、図１２（ｂ）に表したように、ウェーハ１００をダイシングした後、基板１０の外縁１０１に露出する延出部１１１、２１１及び３１１の端部を後退させる。例えば、延出部１１１、２１１及び３１１の材料である金属をエッチングすることで、端部を基板１０の外縁１０１よりも内側に後退させる。
【００９４】
図１３は、図１２（ｂ）のＡ−Ａ線矢視の模式的断面図である。
図１４は、図１２（ｂ）のＢ−Ｂ線矢視の模式的断面図である。
図１３に表したように、基板１０には、ｎ＋形のドレイン層１４、ｎ−形のドリフト層１２、ｐ形のベース領域１３が設けられ、基板１０の裏面には、ドレイン電極である第２の主電極２２が設けられている。
ゲート電極１６上には絶縁層２３、２４が設けられ、これら絶縁層２３、２４によってゲート電極１６と、第１の主電極４０とが絶縁分離されている。
第１の主電極４０及び第１の電極部１０ａ〜１０ｈは、絶縁層２４の上に形成される。これらは、絶縁層２４上において絶縁層３５によって絶縁分離されている。
第１の電極部１０ａ〜１０ｈは、絶縁層２４に設けられた開口を介してゲート電極１６と接続されている。
第１の主電極４０及び第１の電極部１０ａ〜１０ｈの上には、保護膜６０が形成されている。保護膜６０の一部には開口Ｈが設けられ、この開口Ｈから露出する第１の電極部１０ａ〜１０ｈにボンディングワイヤ等を接続できるようになっている。
【００９５】
絶縁層２４と保護膜６０との間において第１の電極部１０ａ〜１０ｈから外方に延出する部分が延出部１１１である。この延出部１１１の端部１１１ａは、基板１０の外縁１０１よりも内側に後退している。延出部１１１の端部１１１ａをエッチングする際、絶縁層２４及び保護膜６０はエッチングされない。したがって、延出部１１１の端部１１１ａのみが基板１０の外縁１０１よりも後退する状態になる。
【００９６】
図１４に表したように、第１の主電極４０である第２の電極部２０ａ〜２０ｈの部分は、絶縁層２４上に設けられる。第２の電極部２０ａ〜２０ｈは、保護膜６０と絶縁層２４とのあいだに設けられる。絶縁層２４と保護膜６０との間において、第２の電極部２０ａ〜２０ｈからは外方に延出する部分が延出部２１１である。この延出部２１１の端部２１１ａは、基板１０の外縁１０１よりも内側に後退している。上記と同様、延出部２１１の端部２１１ａをエッチングする際に絶縁層２４及び保護膜６０はエッチングされず、端部２１１ａのみが基板１０の外縁１０１よりも後退する状態になる。
【００９７】
このように、延出部１１１及び２１１の端部１１１ａ及び２１１ａが基板１０の外縁１０１よりも後退していることで、導体である延出部１１１及び２１１の端部１１１ａ及び２１１ａの露出を防止することができるようになる。
【００９８】
図１５〜図１６は、他の製造方法を説明する模式的平面図である。
他の製造方法では、ウェーハ１００に複数の素子部１による素子区分Ｂを形成し、その上に導体層４００を一様に形成するまでは先に説明した製造方法と同じである。
他の製造方法においては、導体層４００を形成した後、ウェーハ１００から切り出して得る素子部１のａ×ｂの構成に応じて導体層４００をパターニングし、ａ×ｂの構成に応じた第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１を形成する。
これにより、ウェーハ１００に複数の素子部１を形成するまでは同じマスクパターンを用いることができる。
【００９９】
図１５（ａ）に表したように、４×２の素子部１による半導体装置を構成する場合には、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈを繋ぐ第１の連結部１１と、これらのあいだを繋ぐ導通部３１と、第２の電極部２０ａ〜２０ｈを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
そして、ウェーハ１００から４×２の素子部１ごとに切り出して半導体装置とする。
【０１００】
また、図１５（ｂ）に表したように、２×２の素子部１による半導体装置を構成する場合、素子部１ａ、１ｂ、１ｅ及び１ｆについては、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
また、素子部１ｃ、１ｄ、１ｇ及び１ｈについては、第１の電極部１０ｃ、１０ｄ、１０ｆ及び１０ｈを繋ぐ第１の連結部１１と、第２の電極部２０ｃ、２０ｄ、２０ｇ及び２０ｈを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
そして、ウェーハ１００から２×２の素子部１ごとに切り出して半導体装置とする。この際、ダイシングラインＤＬには金属等の導体がないことから、ウェーハ１００の切断面には導体が露出しないことになる。
【０１０１】
図１６に表したように、１×２の素子部１による半導体装置を構成する場合、素子部１ａ及び１ｅについては、第１の電極部１０ａ及び１０ｅを繋ぐ第１の連結部１１と、第２の電極部２０ａ及び２０ｅを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
また、素子部１ｂ及び１ｆ、素子部１ｃ及び１ｇ、素子部１ｄ及び１ｈについても同様である。
そして、ウェーハ１００から１×２の素子部１ごとに切り出して半導体装置とする。この際、ダイシングラインＤＬには金属等の導体がないことから、ウェーハ１００の切断面には導体が露出しないことになる。
【０１０２】
このような他の製造方法においては、複数の素子部１を形成するまでの工程は、先に説明した製造方法と共通であり、その後の導体層４００のパターニングによって種々の電極部の形状を作成することができる。
【０１０３】
図１７は、電極部の形状を例示する模式的平面図である。
図１７（ａ）に表したように、４×２の素子部１を一つの半導体装置にする場合、素子部１ａ〜１ｈに共通する第１の電極部１０−１及び第２の電極部２０−１を形成するマスクパターンを用いる。第１の電極部１０−１は、４×２の素子部１の中央部において素子部１ａ〜１ｈに跨って形成される。第２の電極部２０−１は、第１の電極部１０−１の周辺を囲む状態で素子部１ａ〜１ｈに跨って形成される。
【０１０４】
図１７（ｂ）に表したように、２×２の素子部１を一つの半導体装置にする場合、素子部１ａ、１ｂ、１ｅ及び１ｆに共通する第１の電極部１０−２及び第２の電極部２０−２と、素子部１ｃ、１ｄ、１ｇ及び１ｈに共通する第１の電極部１０−３及び第２の電極部２０−３と、を形成するマスクパターンを用いる。
第１の電極部１０−２は、素子部１ａ、１ｂ、１ｅ及び１ｆによる２×２の素子部１の中央部において素子部１ａ、１ｂ、１ｅ及び１ｆに跨って形成される。第２の電極部２０−２は、第１の電極部１０−１の周辺を囲む状態で素子部１ａ、１ｂ、１ｅ及び１ｆに跨って形成される。
また、第１の電極部１０−３は、素子部１ｃ、１ｄ、１ｇ及び１ｈにおいて２×２の素子部１の中央部において素子部１ｃ、１ｄ、１ｇ及び１ｈに跨って形成される。第２の電極部２０−３は、第１の電極部１０−２の周辺を囲む状態で素子部１ｃ、１ｄ、１ｇ及び１ｈに跨って形成される。
【０１０５】
このような第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３によれば、複数の素子部１のあいだを共通の第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３で繋ぐことができる。つまり、第１の連結部１１、第２の連結部２１及び導通部３１を、第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３に兼用させることができる。これにより、第１の連結部１１、第２の連結部２１及び導通部３１を別途設ける場合に比べて、導体の幅を広くすることができ、素子部１に跨る第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３の低抵抗化を図ることができることになる。
【０１０６】
なお、第１の電極部１０−１、１０−２及び１０−３、並びに第２の電極部２０−１、２０−２及び２０−３の形状は、図１７に例示したものには限定されず、素子部のａ×ｂの構成に合わせて適宜の形状を用いることができる。
【０１０７】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、半導体装置の製造方法の例である。
図１８〜図１９は、第４の実施形態に係る製造方法を例示する模式的平面図である。
【０１０８】
第４の実施形態に係る製造方法では、ウェーハ１００に複数の素子区分Ｂを形成するまでは第３の実施形態に係る製造方法と同様である。本実施形態では、例えば４×２の素子部１による素子区分Ｂが複数形成される。素子区分Ｂには、図１に例示した第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１が形成されているものとする。
【０１０９】
図１８では、説明の便宜上、ウェーハ１００に形成された素子区分Ｂを矩形枠で示している。素子区分Ｂを形成した後、ウェーハ１００の素子区分Ｂの単位で所定の電気的な検査を行う。電気的な検査は、ウェーハ１００に図示しないプローブを接触させて、電気的な導通や特性の検査を行う。検査において予め定められた条件を満たしていない素子区分Ｂがある場合には、検査データ上でその素子区分ＢにマークＭが付される。例えば、予め定められた特性を満たしている素子部１の割合及び分布が予め定められた条件を満たしていない素子ブロックＢについてマークＭが付される。図１８では、素子区分Ｂ１０にこのマークＭが付されている。
【０１１０】
ここで、検査において予め定められた条件を満たしている素子区分Ｂについては、４×２の素子区分Ｂの単位でウェーハ１００を分割し、半導体装置として利用することができる。なお、必要に応じて、４×２から、さらに分割して２×２、３×１、１×１など、別のサイズの半導体装置にしてもよい。
【０１１１】
一方、検査において予め定められた条件を満たしていない素子区分Ｂ１０については、図１９（ａ）に表したように、隙間５０ｂを跨ぐ第２の連結部２１及び導通部３１を切断する。第２の連結部２１及び導通部３１を切断するには、例えば隙間５０ｂでウェーハ１００をハーフダイシングする。
【０１１２】
なお、他の切断方法としては、例えば、切断したい第２の連結部２１及び導通部３１の両端に大電流を流し、ジュール熱によって切断することも可能である。大電流によって第２の連結部２１及び導通部３１を切断する方法を採用する場合、第２の連結部２１及び導通部３１の一部の幅を細くしておくと、より効果的に切断可能である。
【０１１３】
このように、第２の連結部２１及び導通部３１を切断することにより、素子区分Ｂ１０内での電気的な導通が得られる範囲を分離でき、その範囲で別個に電気的特性の再検査を行うことができるようになる。
【０１１４】
第２の連結部２１及び導通部３１を切断した後は、２×２の素子区分Ｂ１１及びＢ１２のそれぞれについて、電気的な特性の検査を行う。この検査において予め定められた条件を満たしている場合には、隙間５０ｂでウェーハ１００をダイシングして、２×２の素子区分Ｂ１１及びＢ１２による半導体装置を形成する。
【０１１５】
一方、検査において予め定められた条件を満たしていない素子区分Ｂ１１及びＢ１２がある場合には、条件を満たしていない素子区分の中央に設けられた隙間を跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。図１９（ｂ）では、素子区分Ｂ１１及びＢ１２の両方とも条件を満たしていない場合を例示している。ここでは、隙間５０ａ及び５０ｃを跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。
【０１１６】
第１の連結部１１、第２の連結部２１及び導通部３１を切断した後は、１×２の素子区分のそれぞれについて、電気的な特性の検査を行う。図１９（ｂ）に表した例では、１×２の素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２のそれぞれについて検査を行う。この検査において予め定められた条件を満たしている場合には、条件を満たしている素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２を切り離すため、隙間５０ａ、５０ｂ及び５０ｃに沿ったダイシングを行う。そして、１×２の素子区分による半導体装置を形成する。
【０１１７】
一方、検査において予め定められた条件を満たしていない素子区分がある場合には、その素子区分の中央に設けられた隙間５０ｄを跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。図１９（ｃ）では、素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２が条件を満たしていない場合を例示している。隙間５０ｄに沿ってウェーハ１００をダイシングすることで、１×１の素子部１ａ〜１ｈによる半導体装置が形成される。
そして、１×１の素子部１ａ〜１ｂのそれぞれについて、電気的な特性の検査を行い、予め定められた条件を満たしているもののみを選択する。
【０１１８】
このように、条件を満たしていない素子区分があった場合には、順次分割して再検査を行うようにすると、条件を満たした素子区分を無駄なく利用することが可能となる。すなわち、４×２の素子区分Ｂで条件性を満たしている場合には４×２の素子区分Ｂを利用でき、満たしていない場合には条件を満たすようになるまで分割していくことで、条件を満たしている素子部を有効に利用した半導体装置を形成することができる。
【０１１９】
なお、上記説明した分割の例では、条件を満たしていない素子区分を順次半分に分割していく例を説明したが、これは一例である。例えば、条件を満たしていない４×２の素子区分Ｂ１を分割する際、隙間５０ａまたは５０ｃで分割して、１×２の素子区分と、３×２の素子区分と、に分割してもよい。また、隙間５０ｄで分割して、４×１の素子区分にしてもよい。
【０１２０】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、パッケージを含む半導体装置の例である。
図２０は、第５の実施形態に係る半導体装置の一例である半導体モジュールを例示する模式的平面図である。
図２０に表したように、半導体モジュール２００は、先に説明した半導体装置１１０、１１０Ａ〜１１０Ｅと、少なくとも２つの外部端子と、パッケージとなる封止部材ＰＫＧと、を備えている。
【０１２１】
一例として、図２０に表した半導体モジュール２００では、図１に表した半導体装置１１０が適用されている。半導体装置１１０の素子部１がＭＯＳＦＥＴである場合、３つの外部端子Ｔ１〜Ｔ３が設けられる。
【０１２２】
半導体装置１１０の第１の電極部１０ａ〜１０ｈのうち少なくとも一つと、外部端子Ｔ１と、は第１の接続部材ＣＴ１によって接続されている。また、半導体装置１１０の第２の電極部２０ａ〜２０ｈのうち少なくとも一つと、外部端子Ｔ２と、は第２の接続部材ＣＴ２によって接続されている。外部端子Ｔ３は、半導体装置１１０を搭載する台座部Ｄと一体になっている。半導体装置１１０を台座部Ｄに搭載することで、半導体装置１１０の裏面の電極（図１３、図１４に示す第２の主電極２２）と外部端子Ｔ３とが台座部Ｄを介して導通状態になる。
【０１２３】
第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２には、例えば金属板が用いられている。第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２として金属板を用いる場合、例えば、はんだによって電極部及び外部端子と接合される。
【０１２４】
封止部材ＰＫＧは、例えばモールド樹脂である。封止部材ＰＫＧは、外部端子Ｔ１〜Ｔ３の一部、第１の接続部材ＣＴ１、第２の接続部材ＣＴ２、半導体装置１１０を封止する。封止部材ＰＫＧからは３つの外部端子Ｔ１〜Ｔ３が外部に延出する。素子部１がＭＯＳＦＥＴの場合、外部端子Ｔ１は例えばゲート電極と導通するゲート端子、外部端子Ｔ２は例えばソース電極と導通するソース端子、外部端子Ｔ３は例えばドレイン電極と導通するドレイン端子となる。
【０１２５】
図２１は、他の接続部材の例を説明する模式的平面図である。
図２１に例示した半導体モジュール２００では、第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２がボンディングワイヤになっている。
ボンディングワイヤを用いる場合、接続位置の自由度が高い。例えば、外部端子Ｔ１と第１の電極部１０ａ〜１０ｈとを導通させる第１の接続部材ＣＴ１では、第１の電極部１０ａ〜１０ｈを繋ぐ導通部３１の略中央に接続することが好ましい。この位置に第１の接続部材ＣＴ１を接続すると、第１の外部端子Ｔ１から入力した信号が、第１の電極部１０ａ〜１０ｈへ均等に送られる。したがって、第１の電極部１０ａ〜１０ｈのあいだでの信号の遅延を抑制することができる。
【０１２６】
また、ボンディングワイヤを用いる場合、一つの外部端子Ｔ１及びＴ２から複数の電極部に対して複数本のボンディングワイヤを接続するようにしてもよい。例えば、第２の外部端子Ｔ２と、第２の電極部２０ａ〜２０ｈと、の接続において、第２の外部端子Ｔ２から各第２の電極部２０ａ〜２０ｈにそれぞれボンディングワイヤを接続するようにしてもよい。第２の電極部２０ａ〜２０ｈが例えばソース電極と導通する場合、複数本のボンディングワイヤを接続することで、大電流に対応できるようになる。
【０１２７】
なお、図２０及び図２１に例示した半導体モジュール２００では、半導体装置１１０を適用する例を説明したが、他の半導体装置１１０Ａ〜１１０Ｅを適用してもよい。
【０１２８】
上記のように、本実施形態によれば、素子部１を形成する際に用いるマスクパターンを共通化することができるとともに、ウェーハ１００の切断位置の変更によって異なるオン抵抗の素子を容易に形成することが可能となる。
【０１２９】
なお、前述の各実施の形態および各変形例においては、素子部１が主としてＭＯＳＦＥＴである例を示したが、素子部１はこれに限定されず、例えば、ＩＧＢＴ、ダイオード、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、などの素子でもよい。また、半導体装置１１０では、４×２の素子部１を備えたものを例示したが、ａ×ｂが４×２よりも大きいものであっても適用可能である。
【０１３０】
上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。すなわち、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１３１】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、様々なオン抵抗の素子を容易に製造することができるようになる。
【０１３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３３】
１…素子部、１ａ〜１ｈ…素子部、１０…基板、１０ａ〜１０ｈ…第１の電極部、１１…第１の連結電極、２０ａ〜２０ｈ…第２の電極部、２１…第２の連結部、３１…導通部、５０ａ〜５０ｄ…隙間、１００…ウェーハ、１１０，１１０Ａ〜１１０Ｅ…半導体装置、１１１…延出部、２１１…延出部、３１１…延出部、２００…半導体モジュール、２５０，２６０…半導体集合部材、Ｂ…素子区分
【技術分野】
【０００１】
本発明の実施形態は、半導体装置、半導体集合部材及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
トランジスタやダイオードのオン抵抗は、オン状態でどれだけの電流を流せるかの指標である。オン抵抗には多くのバリエーションが存在し、半導体装置の設計及び製造では、顧客の要求する仕様に合わせるため、個々の仕様に応じたマスクパターンの組み（マスクセット）を用意している。このように、顧客の要求に応じてマスクセットを用意することは、半導体装置の設計及び製造において大きな負担となる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−２７９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の実施形態は、様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【課題を解決するための手段】
【０００５】
実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。
素子部は、基板に設けられる。
第１の電極部は、素子部の上に設けられ、素子部と導通する。
第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。
延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。
【０００６】
また、他の実施形態に係る半導体装置は、複数の素子部と、第１の電極部と、第２の電極部と、第１の連結部と、第２の連結部と、を備える。
複数の素子部は、基板に設けられる。
第１の電極部は、複数の素子部の上に設けられ、複数の素子部のそれぞれと導通する。
第２の電極部は、複数の素子部の上において第１の電極部と離間して設けられ、複数の素子部のそれぞれと導通する。
第１の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ。
第２の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第２の電極部を繋ぐ。
【０００７】
また、他の実施形態に係る半導体集合部材は、ウェーハに形成された複数の素子区分を備える。
複数の素子区分のそれぞれは、複数の素子部と、第１の電極部と、第２の電極部と、第１の連結部と、第２の連結部と、を備える。
第１の電極部は、複数の素子部の上に設けられ、複数の素子部のそれぞれと導通する。
第２の電極部は、複数の素子部の上において第１の電極部と離間して設けられ、複数の素子部のそれぞれと導通する。
第１の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ。
第２の連結部は、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第２の電極部を繋ぐ。
【０００８】
また、他の実施形態に係る半導体装置の製造方法は、ウェーハに複数の素子部を形成する工程と、複数の素子部の上において、複数の素子部のそれぞれと導通する第１の電極部、複数の素子部のそれぞれと導通し第１の電極部と離間する第２の電極部、隣接する素子部のあいだに設けられた隙間を跨ぎ、隣接する第１の電極部を繋ぐ第１の連結部及び隙間を跨ぎ、隣接する第２の電極部を繋ぐ第２の連結部を形成する工程と、隙間に沿ってウェーハを分割するとともに隙間を跨ぐ第１の連結部の途中及び第２の連結部の途中を切断する工程と、切断によって形成された第１の連結部の端部及び第２の連結部の端部をエッチングしてウェーハの切断面から後退させる工程と、を備える。
【０００９】
また、他の実施形態に係る半導体装置の製造方法は、ウェーハに複数の素子部を形成する工程と、複数の素子部の上において、複数の素子部のそれぞれと導通する第１の電極部、複数の素子部のそれぞれと導通し第１の電極部と離間する第２の電極部、隣接する素子部のあいだに設けられた隙間を繋ぎ、隣接する第１の電極部を繋ぐ第１の連結部及び隙間を跨ぎ、隣接する第２の電極部を繋ぐ第２の連結部を形成する工程と、複数の素子部を素子区分として素子区分の単位で特性の評価を行い、予め定められた条件を満たしている場合には素子区分の単位でウェーハを分割し、予め定められた条件を満たしていない場合には素子区分内の隙間に沿ってウェーハを分割する工程と、を備える。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図２】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図３】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図４】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図５】第１の実施形態に係る半導体装置を例示する模式的平面図である。
【図６】第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
【図７】第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
【図８】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図９】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１０】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１１】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１２】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１３】第３の実施形態に係る製造方法を例示する模式的断面図である。
【図１４】第３の実施形態に係る製造方法を例示する模式的断面図である。
【図１５】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１６】第３の実施形態に係る製造方法を例示する模式的平面図である。
【図１７】電極部の形状を例示する模式的平面図である。
【図１８】第４の実施形態に係る製造方法を例示する模式的平面図である。
【図１９】第４の実施形態に係る製造方法を例示する模式的平面図である。
【図２０】第５の実施形態に係る半導体装置の一例である半導体モジュールを例示する模式的平面図である。
【図２１】他の接続部材の例を説明する模式的平面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施形態を図に基づき説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比係数などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比係数が異なって表される場合もある。
また、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１２】
（第１の実施形態）
図１〜図５は、第１の実施形態に係る半導体装置を例示する模式的平面図である。
図１〜図５では、第１の実施形態に係る半導体装置１１０及び半導体装置１１０Ａ〜１１０Ｅを例示している。
【００１３】
先ず、図１（ａ）に表した半導体装置１１０について説明する。図１（ａ）に表したように、半導体装置１１０は、基板１０と、複数の素子部１ａ〜１ｈと、第１の電極部１０ａ〜１０ｈと、第２の電極部２０ａ〜２０ｈと、第１の連結部１１と、第２の連結部２１と、を備える。
【００１４】
基板１０は、例えばシリコンからなるウェーハを矩形に切り出したものである。基板１０の上には、複数の素子部１ａ〜１ｈが形成されている。ここで、複数の素子部１ａ〜１ｈについての総称を、単に素子部１ということもある。素子部１は、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、ダイオードなど、各種の機能素子である。素子部１は、ウェーハプロセスによって形成される。
【００１５】
図１（ａ）に例示した半導体装置１１０では、一例として８つの素子部１ａ〜１ｈが設けられている。素子部１ａ〜１ｈのうち、Ｘ方向に沿った４つの素子部１ａ〜１ｄの列と、Ｘ方向に沿った４つの素子部１ｅ〜１ｈの列とが、Ｙ方向（Ｘ方向と直交する方向）に沿って並べられている。
以下の説明では、Ｘ方向に沿ってａ個の素子部１が配置され、Ｙ方向に沿ってｂ個の素子部１が配置された構成を、ａ×ｂということにする。例えば、図１（ａ）に表した半導体装置１１０は、４×２の半導体装置１１０である。
【００１６】
４×２の半導体装置１１０において、８つの素子部１ａ〜１ｈの間には、隙間５０ａ〜５０ｄが設けられている。隙間５０ａは、素子部１ａ及び１ｅと、素子部１ｂ及び１ｆと、のあいだに設けられる。隙間５０ｂは、素子部１ｂ及び１ｆと、素子部１ｃ及び１ｇと、のあいだに設けられる。隙間５０ｃは、素子部１ｃ及び１ｇと、素子部１ｄ及び１ｈと、のあいだに設けられる。隙間５０ｄは、素子部１ａ〜１ｄと、素子部１ｅ〜１ｈと、のあいだに設けられる。
隙間５０ａ〜５０ｄは、必要に応じて基板１０の分割線（ダイシングライン）として選択される。
【００１７】
第１の電極部１０ａは、素子部１ａの上に形成される。第１の電極部１０ｂは、素子部１ｂの上に形成される。同様に、第１の電極部１０ｃ〜１０ｈのそれぞれは、素子部１ｃ〜１ｈのそれぞれの上に形成されている。
第１の電極部１０ａ〜１０ｈは、それぞれ素子部１ａ〜１ｈと導通する。
【００１８】
第２の電極部２０ａは、素子部１ａの上に形成される。第１の電極部２０ｂは、素子部１ｂの上に形成される。同様に、第２の電極部２０ｃ〜２０ｈのそれぞれは、素子部１ｃ〜１ｈのそれぞれの上に形成されている。
第２の電極部２０ａ〜２０ｈは、それぞれ素子部１ａ〜１ｈと導通する。
また、第２の電極部２０ａ〜２０ｈは、第１の電極部１０ａ〜１０ｈと離間して設けられる。
【００１９】
ここで、素子部１がＭＯＳＦＥＴの場合、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈは、ボンディングワイヤ等の外部接続部材が接続される電極パッドとしても利用される。第１の電極部１０ａ〜１０ｈは、例えばゲート電極と導通した電極パッドであり、第２の電極部２０ａ〜２０ｈは、例えばソース電極と導通した電極パッドである。なお、図示しないドレイン電極は、基板１０の裏面に形成された電極と導通している。
【００２０】
第１の連結部１１は、第１の電極部１０ａ〜１０ｈのうち隣接する第１の電極部のあいだを繋ぐ。第１の連結部１１は、隣接する第１の電極部のあいだに配置される隙間（隙間５０ａ〜５０ｄのいずれか）を跨いで形成される。
【００２１】
図１（ａ）に例示した半導体装置１１０では、第１の電極部１０ａ及び１０ｂのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｅ及び１０ｆのあいだを繋ぐ第１の連結部１１は、隙間５０ａを跨いで形成される。
【００２２】
また、第１の電極部１０ｃ及び１０ｄのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｇ及び１０ｈのあいだを繋ぐ第１の連結部１１は、隙間５０ｃを跨いで形成される。
【００２３】
また、第１の電極部１０ａ及び１０ｅのあいだを繋ぐ第１の連結部１１、第１の電極部１０ｂ及び１０ｆのあいだを繋ぐ第１の連結部１１、第１の電極部１０ｃ及び１０ｇのあいだを繋ぐ第１の連結部１１、並びに、第１の電極部１０ｄ及び１０ｈのあいだを繋ぐ第１の連結部１１は、隙間５０ｄを跨いで形成される。
【００２４】
第１の連結部１１は、第１の電極部１０ａ〜１０ｈと同じ材料によって一体的に設けられていても、第１の電極部１０ａ〜１０ｈとは別体で設けられていてもよい。図１（ａ）に例示した半導体装置１１０では、第１の連結部１１と第１の電極部１０ａ〜１０ｈとが一体的に設けられている。
【００２５】
第２の連結部２１は、第２の電極部２０ａ〜２０ｈのうち隣接する第２の電極部のあいだを繋ぐ。第２の連結部２１は、隣接する第２の電極部のあいだに配置される隙間（隙間５０ａ〜５０ｄのいずれか）を跨いで形成される。
【００２６】
図１（ａ）に例示した半導体装置１１０では、第２の電極部２０ａ及び２０ｂのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｅ及び２０ｆのあいだを繋ぐ第２の連結部２１は、隙間５０ａを跨いで形成される。
【００２７】
また、第２の電極部２０ｂ及び２０ｃのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｆ及び２０ｇのあいだを繋ぐ第２の連結部２１は、隙間５０ｂを跨いで形成される。
【００２８】
また、第２の電極部２０ｃ及び２０ｄのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｇ及び２０ｈのあいだを繋ぐ第２の連結部２１は、隙間５０ｃを跨いで形成される。
【００２９】
また、第２の電極部２０ａ及び２０ｅのあいだを繋ぐ第２の連結部２１、並びに、第２の電極部２０ｄ及び２０ｈのあいだを繋ぐ第２の連結部２１は、隙間５０ｄを跨いで形成される。
【００３０】
第２の連結部２１は、第２の電極部２０ａ〜２０ｈと同じ材料によって一体的に設けられていても、第２の電極部２０ａ〜２０ｈとは別体で設けられていてもよい。図１（ａ）に例示した半導体装置１１０では、第２の連結部２１と第２の電極部２０ａ〜２０ｈとが一体的に設けられている。
【００３１】
また、半導体装置１１０では、２×２の素子部１に設けられた第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆが、互いに隙間５０ａ及び５０ｄに寄せて配置されている。
また、２×２の素子部１に設けられた第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈも、互いに隙間５０ｃ及び５０ｄに寄せて配置されている。
【００３２】
半導体装置１１０では、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈを繋ぐ第１の連結部１１と、のあいだに、導通部３１が設けられている。
【００３３】
ここで、導通部３１は、第１の連結部１１の一つでもある。すなわち、導通部３１は、素子部１ｂ及び素子部１ｃのあいだに設けられた隙間５０ｂを跨ぎ、隣接する第１の電極部１０ｂ及び１０ｃを繋ぐものでもある。同様に、導通部３１は、素子部１ｆ及び素子部１ｇのあいだに設けられた隙間５０ｂを跨ぎ、隣接する第１の電極部１０ｆ及び１０ｇを繋ぐものでもある。
【００３４】
導通部３１は隙間５０ｄに沿って形成されている。この導通部３１によって、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆの組みと、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈの組みと、が電気的に導通する状態になる。
【００３５】
図１（ａ）に例示した４×２の合計８つの素子部１ａ〜１ｈでは、それぞれの第１の電極部１０ａ〜１０ｈが、第１の連結部１１及び導通部３１によって電気的に導通状態になっている。
また、それぞれの第２の電極部２０ａ〜２０ｈが、第２の連結部２１によって電気的に導通状態になっている。
【００３６】
したがって、半導体装置１１０は、８つの素子部１ａ〜１ｈを一つに合わせた構造になる。例えば、素子部１がＭＯＳＦＥＴの場合、８つの素子部１ａ〜１ｈの例えばゲート電極と導通する第１の電極部１０ａ〜１０ｈが一つのゲート電極部（例えば、ゲート電極パッド）として機能し、例えばソース電極と導通する第２の電極部２０ａ〜２０ｈが一つのソース電極部（例えば、ソース電極パッド）として機能することになる。
これにより、８つの素子部１ａ〜１ｈについて、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈがそれぞれ電気的に共通化される。
【００３７】
図１（ｂ）に表した半導体装置１１０Ａは、図１（ａ）に表した４×２の半導体装置１１０を分割して２×２にしたものである。
すなわち、半導体装置１１０Ａは、図１（ａ）に表した４×２の半導体装置１１０の隙間５０ｂをダイシングラインＤＬ１として基板１０を分割して形成されている。図１に表した例では、４×２の半導体装置１１０の隙間５０ｂをダイシングラインＤＬ１として分割することにより、素子部１ａ、１ｂ、１ｅ及び１ｆによる２×２の半導体装置１１０Ａと、素子部１ｃ、１ｄ、１ｇ及び１ｈによる２×２の半導体装置１１０Ａと、が形成される。
【００３８】
ダイシングラインＤＬ１によって基板１０を分割すると、隙間５０ｂを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ｂ、２０ｃ、２０ｆ及び２０ｇのそれぞれ周縁から外方に延びる延出部２１１が形成される。
また、ダイシングラインＤＬ１によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００３９】
本実施形態に係る半導体装置１１０Ａでは、４×２の半導体装置１１０と素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２の製品展開を行うことができるようになる。
すなわち、素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈを形成する際に用いるマスクパターンを変更することなく、４×２の半導体装置１１０のほか、２×２の半導体装置１１０Ａをダイシングラインの変更のみで形成できることになる。
【００４０】
図２は、半導体装置１１０Ｂを説明する模式的平面図である。
半導体装置１１０Ｂは、例えば半導体装置１１０Ａを分割して形成される。すなわち、図２（ａ）に表した２×２の半導体装置１１０Ａの隙間５０ａをダイシングラインＤＬ２として基板１０を分割すると、図２（ｂ）に表した１×２の半導体装置１１０Ｂが形成される。
【００４１】
図２に表した例では、図２（ａ）に表した２×２の半導体装置１１０Ａの隙間５０ａをダイシングラインＤＬ２として分割することにより、素子部１ａ及び１ｅによる１×２の半導体装置１１０Ｂと、素子部１ｂ及び１ｆによる１×２の半導体装置１１０Ｂと、が形成される（図２（ｂ）参照）。
【００４２】
ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ａを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００４３】
また、ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ａを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆのそれぞれ周縁から外方に延びる延出部１１１が形成される。
また、ダイシングラインＤＬ２によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００４４】
本実施形態に係る半導体装置１１０Ｂによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、１×２の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ａを形成し、さらに半導体装置１１０Ａから半導体装置１１０Ｂを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２、さらには１×２の製品展開を行うことができるようになる。
【００４５】
なお、上記では、半導体装置１１０Ａを分割して半導体装置１１０Ｂを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ、５０ｂ及び５０ｃをそれぞれ分割して、１×２の半導体装置１１０Ｂを直接形成するようにしてもよい。
【００４６】
図３は、半導体装置１１０Ｃを説明する模式的平面図である。
半導体装置１１０Ｃは、例えば半導体装置１１０Ｂを分割して形成される。すなわち、図３（ａ）に表した１×２の半導体装置１１０Ｂの隙間５０ｄをダイシングラインＤＬ３として基板１０を分割すると、図３（ｂ）に表した１×１の半導体装置１１０Ｃが形成される。
【００４７】
図３に表した例では、図３（ａ）に表した１×２の半導体装置１１０Ｂの隙間５０ｄをダイシングラインＤＬ３として分割することにより、素子部１ａによる１×１の半導体装置１１０Ｃと、素子部１ｅによる１×１の半導体装置１１０Ｃと、が形成される（図３（ｂ）参照）。
【００４８】
ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ及び２０ｅのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００４９】
また、ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ及び１０ｅのそれぞれ周縁から外方に延びる延出部１１１が形成される。
【００５０】
また、ダイシングラインＤＬ３によって基板１０を分割すると、隙間５０ｄに沿って設けられた導通部３１は除去される。導通部３１の幅を、ダイシングソーによる分割幅よりも細くしておくことで、導通部３１の延びる方向に沿った基板１０のダイシングによって導通部３１が除去されることになる。
【００５１】
本実施形態に係る半導体装置１１０Ｃによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、１×１の半導体装置１１０Ｃの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ａを形成し、さらに半導体装置１１０Ａから半導体装置１１０Ｂを形成し、さらに半導体装置１１０Ｂから半導体装置１１０Ｃを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、２×２さらには１×２、さらには１×１の製品展開を行うことができるようになる。
【００５２】
なお、上記では、半導体装置１１０Ｂを分割して半導体装置１１０Ｃを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ、５０ｂ、５０ｃ及び５０ｄをそれぞれ分割して、１×１の半導体装置１１０Ｃを直接形成するようにしてもよい。
【００５３】
図４は、半導体装置１１０Ｄを説明する模式的平面図である。
半導体装置１１０Ｄは、例えば半導体装置１１０を分割して形成される。すなわち、図４（ａ）に表した４×２の半導体装置１１０の隙間５０ａをダイシングラインＤＬ４として基板１０を分割すると、図４（ｂ）に表した３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂが形成される。
【００５４】
図４に表した例では、図４（ａ）に表した４×２の半導体装置１１０の隙間５０ａをダイシングラインＤＬ４として分割することにより、素子部１ｂ、１ｃ、１ｄ、１ｆ、１ｇ及び１ｈによる半導体装置１１０Ｄと、素子部１ａ及び１ｅによる２×１の半導体装置１１０Ｂと、が形成される（図４（ｂ）参照）。
【００５５】
ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ａを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００５６】
また、ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ａを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆのそれぞれ周縁から外方に延びる延出部１１１が形成される。
また、ダイシングラインＤＬ４によって基板１０を分割すると、隙間５０ｂを跨ぐ導通部３１も切断される。導通部３１が切断されると、延出部３１１が形成される。
【００５７】
本実施形態に係る半導体装置１１０Ｄによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈを形成する際に用いるマスクパターンを変更することなく、３×２の半導体装置１１０Ｄ及び１×２の半導体装置１１０Ｂを形成できることになる。
【００５８】
図５は、半導体装置１１０Ｅを説明する模式的平面図である。
半導体装置１１０Ｅは、例えば半導体装置１１０Ｄを分割して形成される。すなわち、図５（ａ）に表した３×２の半導体装置１１０Ｄの隙間５０ｄをダイシングラインＤＬ５として基板１０を分割すると、図５（ｂ）に表した３×１の半導体装置１１０Ｅが形成される。
【００５９】
図５に表した例では、図５（ａ）に表した３×２の半導体装置１１０Ｄの隙間５０ｄをダイシングラインＤＬ５として分割することにより、素子部１ｂ、１ｃ及び１ｄによる３×１の半導体装置１１０Ｅと、素子部１ｆ、１ｇ及び１ｈによる３×１の半導体装置１１０Ｅと、が形成される（図５（ｂ）参照）。
【００６０】
ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄを跨ぐ第２の連結部２１が切断される。第２の連結部２１が切断されると、第２の電極部２０ｄ及び２０ｈのそれぞれ周縁から外方に延びる延出部２１１が形成される。
【００６１】
また、ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄを跨ぐ第１の連結部１１が切断される。第１の連結部１１が切断されると、第１の電極部１０ｂ、１０ｃ、１０ｄ、１０ｆ、１０ｇ及び１０ｈのそれぞれ周縁から外方に延びる延出部１１１が形成される。
【００６２】
また、ダイシングラインＤＬ５によって基板１０を分割すると、隙間５０ｄに沿って設けられた導通部３１は除去される。導通部３１の幅を、ダイシングソーによる分割幅よりも細くしておくことで、導通部３１の延びる方向に沿った基板１０のダイシングによって導通部３１を除去されることになる。
【００６３】
なお、導通部３１が除去されると、第１の電極部１０ｂと、第１の電極部１０ｃ及び１０ｄと、のあいだの導通がなくなるため、ボンディングワイヤや金属端子等の接続用導体を用いて、外部または内部で導通をとるようにすればよい。
第１の電極部１０ｆと、第１の電極部１０ｇ及び１０ｈと、のあいだの導通についても同様である。
【００６４】
本実施形態に係る半導体装置１１０Ｅによれば、４×２の半導体装置１１０と同じ素子部１、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈでありながら、３×１の半導体装置１１０Ｂの製品展開を行うことができるようになる。
すなわち、半導体装置１１０から半導体装置１１０Ｄを形成し、さらに半導体装置１１０Ｄから半導体装置１１０Ｅを形成することにより、４×２の半導体装置１１０と素子部１の構成、第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈと同じ構成から、３×２さらには３×１の製品展開を行うことができるようになる。また、１×２の半導体装置１１０Ｂも同時に形成できるようになる。
【００６５】
なお、上記では、半導体装置１１０Ｄを分割して半導体装置１１０Ｅを形成する例を説明したが、４×２の半導体装置１１０の隙間５０ａ及び５０ｄをそれぞれ分割して、３×１の半導体装置１１０Ｅを直接形成するようにしてもよい。
【００６６】
このように、本実施形態では、例えば４×２の半導体装置１１０のほか、ダイシングラインＤＬ１〜ＤＬ５のいずれかで基板１０を分割することによって、素子部１の数が異なる半導体装置１１０Ａ〜１１０Ｅを製造することができる。
【００６７】
半導体装置１１０、１１０Ａ〜１１０Ｅでは、素子部１の数に応じたオン抵抗を有する。つまり、同じマスクパターンを用いて素子部１や電極部を形成した状態で、必要に応じて基板１０を分割し、オン抵抗の異なる素子を容易に製造することが可能になる。
【００６８】
しかも、複数の素子部１にそれぞれ設けられた第１の電極部や第２の電極部を共通化できる。これにより、ボンディングワイヤ等の接続部材を取り付ける際、第１の電極部及び第２の電極部のそれぞれ導通する配線（電極部を含む）上の少なくとも１箇所に接続すれば、全ての素子部１との導通を得られることになる。
【００６９】
また、上記説明した半導体装置１１０Ａ〜１１０Ｅでは、ダイシングラインＤＬ１〜ＤＬ５に沿って基板１０を分割する際、第１の連結部１１、第２の連結部２１及び導通部３１のうち少なくとも１つを切断している。このため、基板１０を分割する際、ダイシングソーの側面が導体である第１の連結部１１、第２の連結部２１及び導通部３１に接触し、切断時の摩擦によって生じる静電気を第１の連結部１１、第２の連結部２１及び導通部３１から電極部を介して基板１０へ放出できることになる。これにより、半導体装置１１０Ａ〜１１０Ｅの静電気による影響及び静電気に起因する集塵の影響を抑制することが可能になる。
【００７０】
（第２の実施形態）
図６〜図７は、第２の実施形態に係る半導体集合部材を例示する模式的平面図である。
図６〜図７では、ウェーハ１００に複数の素子区分Ｂが形成された状態の半導体集合部材２５０及び２６０を例示している。
【００７１】
図６に表したように、半導体集合部材２５０は、ウェーハ１００に形成された複数の素子区分Ｂを備える。
ウェーハ１００には、Ｘ方向及びＹ方向に沿って複数の素子区分Ｂが配置されている。複数の素子区分Ｂは、Ｘ方向及びＹ方向に沿って揃った状態で配置されている。したがって、隙間Ｓ１はウェーハ１００のＸ方向に沿って直線的に設けられ、隙間Ｓ２はウェーハ１００のＹ方向に沿った直線的に設けられる。
【００７２】
複数の素子区分Ｂのそれぞれは、全て同じ構成になっている。図６に例示した素子区分Ｂは、例えば、図１（ａ）に表した半導体素子１１０と同じ４×２の素子部１を備えた構成になっている。
すなわち、複数の素子区分Ｂのそれぞれは、ウェーハ１００上に設けられた複数の素子部１ａ〜１ｈと、複数の素子部１ａ〜１ｈの上に設けられた第１の電極部１０ａ〜１０ｈと、複数の素子部１ａ〜１ｈの上に設けられた第２の電極部２０ａ〜２０ｈと、第１の連結部１１と、第２の連結部２１と、を有している。
【００７３】
また、複数の素子区分Ｂのそれぞれは、導通部３１を備えている。
また、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆは、互いに隙間５０ａ及び５０ｄに寄せて配置されている。
また、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈも、互いに隙間５０ｃ及び５０ｄに寄せて配置されている。
【００７４】
このような半導体集合部材２５０では、Ｘ方向に沿って配置される複数の素子区分Ｂにおいて、隙間５０ｄは、Ｘ方向に沿って直線状に並ぶ。また、Ｙ方向に沿って配置される複数の素子区分Ｂにおいて、隙間５０ａ、５０ｂ及び５０ｃは、Ｙ方向に沿って直線状に並ぶ。
【００７５】
隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２は、ウェーハ１００のダイシングラインとして必要に応じて選択される。隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２のうちいずれをダイシングラインとして選択するかによって、所望のａ×ｂの半導体装置を形成することができる。
【００７６】
例えば、隙間Ｓ１及びＳ２に沿ってウェーハ１００をダイシングすると、図１（ａ）に表した４×２の半導体装置１１０が形成される。
また、隙間Ｓ１及びＳ２並びに隙間５０ｂに沿ってウェーハ１００をダイシングすると、図１（ｂ）に表した２×２の半導体装置１１０Ａが形成される。
同様に、隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２にいずれを選択するかによって、１×２の半導体装置１１０Ｂ、１×１の半導体装置１１０Ｃ、３×２の半導体装置１１０Ｄ、３×１の半導体装置１１０Ｅなど、各種の製品展開を実現できることになる。
【００７７】
図７に表したように、半導体集合部材２６０は、ウェーハ１００に形成された複数の素子区分Ｂを備える点で半導体集合部材２６０と同様であるが、複数の素子区分Ｂの構成が同一でない点で相違する。
【００７８】
半導体集合部材２６０では、４×２の素子部１を備えた素子区分Ｂと、３×２の素子部１を備えた素子区分Ｂ１と、２×２の素子部１を備えた素子区分Ｂ２と、がウェーハ１００に配列されている。
具体的には、ウェーハ１００の中央部には４×２の素子部１を備えた素子区分Ｂを配置し、その周辺に生じる空き領域に３×２の素子部１を備えた素子区分Ｂ１及び２×２の素子部１を備えた素子区分Ｂ２を配置する。
なお、ａ×ｂの素子部１の構成や、レイアウトは、図７に例示したものに限定されない。
【００７９】
このように、構成の異なる複数の素子区分Ｂ、Ｂ１及びＢ２を備えた半導体集合部材２６０であっても、隙間Ｓ１はウェーハ１００のＸ方向に沿って直線的に並び、隙間Ｓ２はウェーハ１００のＹ方向に沿った直線的に並ぶ。
【００８０】
また、Ｘ方向に沿って配置される複数の素子区分Ｂ、Ｂ１及びＢ２において、隙間５０ｄは、Ｘ方向に沿って直線状に並ぶ。また、Ｙ方向に沿って配置される複数の素子区分Ｂ、Ｂ１及びＢ２において、隙間５０ａ、５０ｂ及び５０ｃは、Ｙ方向に沿って直線状に並ぶ。
【００８１】
したがって、隙間５０ａ、５０ｂ、５０ｃ及び５０ｄ、並びに隙間Ｓ１及びＳ２のうちいずれをダイシングラインとして選択するかによって、所望のａ×ｂの半導体装置を形成することができる。
半導体集合部材２６０では、構成の異なる複数の素子区分Ｂ、Ｂ１及びＢ２を備えることで、ウェーハ１００をダイシングした際の無駄を抑制でき、一つのウェーハ１００から各種構成の半導体装置（例えば、半導体装置１１０、１１０Ａ〜１１０Ｅ）を効率良く製造することができるようになる。
【００８２】
なお、第２の実施形態に係る半導体集合部材２５０及び２６０において、素子区分のａ×ｂの素子部１の構成や、レイアウトは、図６及び図７に例示したものに限定されない。
【００８３】
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、半導体装置の製造方法の例である。
図８〜図１６は、第３の実施形態に係る製造方法を例示する模式図である。
【００８４】
先ず、図８に例示したように、ウェーハ１００に複数の素子部１を形成する。各素子部１のあいだには隙間が設けられている。図８では、一例として、４×２の素子部１を一組み（素子区分Ｂ）とし、複数の素子区分Ｂがウェーハ１００に形成されている。
素子区分Ｂを形成した後は、ウェーハ１００の表面に一様に導体膜４００を形成する。
【００８５】
図９は、複数の素子部による一組の素子ユニットを拡大した模式的平面図である。
図１０は、１つの素子部を拡大した模式的平面図である。
図９に表したように、一組の素子区分Ｂには、例えば４×２の素子部１が形成されている。素子部１ａ〜１ｈのあいだには、隙間５０ａ〜５０ｄが設けられている。素子部１は、所定のフォトリソグラフィや不純物注入等によって所定の機能が設けられる。素子部１の上には、導体層４００が一様に形成される。
【００８６】
図１０は、ＭＯＳＦＥＴが素子部に形成された際の模式的平面図である。
図１０に表したように、複数のゲート電極１６がＸ方向に延在して形成されている。そのＸ方向に対して交差するＹ方向に、ゲート配線１７が延在している。ゲート配線１７は、複数のゲート電極１６と導通していて、例えば環状に設けられている。
【００８７】
ゲート電極１６は、例えばＣＶＤ（Chemical Vapor Deposition）法でトレンチ内に多結晶シリコンを埋め込むことで形成され、このときにトレンチ開口端よりも上方の半導体層表面上におけるゲート配線を形成する部分にも多結晶シリコンを形成することでゲート配線１７を形成する。
【００８８】
ゲート電極１６上には図示しない絶縁層が設けられる。ソース領域上の絶縁層には開口が設けられ、後に形成する第１の主電極４０と導通するようになっている。また、ゲート配線１７上の絶縁層にも開口が設けられ、後に形成する第１の電極部１０ａ〜１０ｈと導通するようになっている。
【００８９】
ＭＯＳＦＥＴにおいては、第１の主電極４０はソース電極として機能する。第１の主電極４０は、第２の電極部２０ａ〜２０ｈと接続される。なお、第１の主電極４０が第２の電極部２０ａ〜２０ｈを兼用してもよい。
ウェーハ１００の裏面には、図示しない第２の主電極が形成される。第２の主電極はドレイン電極として機能する。
【００９０】
第１の電極部１０ａ〜１０ｈ及び第２の電極部２０ａ〜２０ｈは、絶縁層上に一様に形成した導体層４００（図９参照）をパターニングすることで形成される。
図１１は、導体層をパターニングした状態を例示する模式的平面図である。
図１１では、一組の素子区分Ｂのパターンについて示している。導体層をパターニングすると、第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１が形成される。第１の連結部１１及び第２の連結部２１は、隙間５０ａ〜５０ｄを跨ぐように形成される。導通部３１は、隙間５０ｄに沿って形成される。
導体層をパターニングした後は、第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１の上に保護膜を形成しておく。保護膜には、例えばポリイミドが用いられる。
【００９１】
次に、ウェーハ１００を所望のサイズに分割する。先に説明したように、ａ×ｂの構成に応じたダイシングラインでウェーハ１００をダイシングする。本実施形態では、ａ×ｂの構成にかかわらず、ウェーハ１００のダイシングを行うまでの工程を共通化することができる。すなわち、この工程までに用いられるマスクパターンの共通化を図ることができる。
【００９２】
図１２は、１×２に分割された状態を例示する模式的平面図である。
ａ×ｂの構成によっては、第１の連結部１１、第２の連結部２１及び導通部３１の途中が切断される場合がある。図１２に例示した１×２の構成では、隙間５０ａをダイシングラインとしてウェーハ１００を分割しているため、第１の連結部１１、第２の連結部２１及び導通部３１の途中が切断され、延出部１１１、２１１及び３１１になっている。
【００９３】
図１２（ａ）に表したように、ウェーハ１００を矩形に切り出して得られた基板１０の外縁１０１には、延出部１１１、２１１及び３１１の端部が露出している。そこで、図１２（ｂ）に表したように、ウェーハ１００をダイシングした後、基板１０の外縁１０１に露出する延出部１１１、２１１及び３１１の端部を後退させる。例えば、延出部１１１、２１１及び３１１の材料である金属をエッチングすることで、端部を基板１０の外縁１０１よりも内側に後退させる。
【００９４】
図１３は、図１２（ｂ）のＡ−Ａ線矢視の模式的断面図である。
図１４は、図１２（ｂ）のＢ−Ｂ線矢視の模式的断面図である。
図１３に表したように、基板１０には、ｎ＋形のドレイン層１４、ｎ−形のドリフト層１２、ｐ形のベース領域１３が設けられ、基板１０の裏面には、ドレイン電極である第２の主電極２２が設けられている。
ゲート電極１６上には絶縁層２３、２４が設けられ、これら絶縁層２３、２４によってゲート電極１６と、第１の主電極４０とが絶縁分離されている。
第１の主電極４０及び第１の電極部１０ａ〜１０ｈは、絶縁層２４の上に形成される。これらは、絶縁層２４上において絶縁層３５によって絶縁分離されている。
第１の電極部１０ａ〜１０ｈは、絶縁層２４に設けられた開口を介してゲート電極１６と接続されている。
第１の主電極４０及び第１の電極部１０ａ〜１０ｈの上には、保護膜６０が形成されている。保護膜６０の一部には開口Ｈが設けられ、この開口Ｈから露出する第１の電極部１０ａ〜１０ｈにボンディングワイヤ等を接続できるようになっている。
【００９５】
絶縁層２４と保護膜６０との間において第１の電極部１０ａ〜１０ｈから外方に延出する部分が延出部１１１である。この延出部１１１の端部１１１ａは、基板１０の外縁１０１よりも内側に後退している。延出部１１１の端部１１１ａをエッチングする際、絶縁層２４及び保護膜６０はエッチングされない。したがって、延出部１１１の端部１１１ａのみが基板１０の外縁１０１よりも後退する状態になる。
【００９６】
図１４に表したように、第１の主電極４０である第２の電極部２０ａ〜２０ｈの部分は、絶縁層２４上に設けられる。第２の電極部２０ａ〜２０ｈは、保護膜６０と絶縁層２４とのあいだに設けられる。絶縁層２４と保護膜６０との間において、第２の電極部２０ａ〜２０ｈからは外方に延出する部分が延出部２１１である。この延出部２１１の端部２１１ａは、基板１０の外縁１０１よりも内側に後退している。上記と同様、延出部２１１の端部２１１ａをエッチングする際に絶縁層２４及び保護膜６０はエッチングされず、端部２１１ａのみが基板１０の外縁１０１よりも後退する状態になる。
【００９７】
このように、延出部１１１及び２１１の端部１１１ａ及び２１１ａが基板１０の外縁１０１よりも後退していることで、導体である延出部１１１及び２１１の端部１１１ａ及び２１１ａの露出を防止することができるようになる。
【００９８】
図１５〜図１６は、他の製造方法を説明する模式的平面図である。
他の製造方法では、ウェーハ１００に複数の素子部１による素子区分Ｂを形成し、その上に導体層４００を一様に形成するまでは先に説明した製造方法と同じである。
他の製造方法においては、導体層４００を形成した後、ウェーハ１００から切り出して得る素子部１のａ×ｂの構成に応じて導体層４００をパターニングし、ａ×ｂの構成に応じた第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１を形成する。
これにより、ウェーハ１００に複数の素子部１を形成するまでは同じマスクパターンを用いることができる。
【００９９】
図１５（ａ）に表したように、４×２の素子部１による半導体装置を構成する場合には、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第１の電極部１０ｃ、１０ｄ、１０ｇ及び１０ｈを繋ぐ第１の連結部１１と、これらのあいだを繋ぐ導通部３１と、第２の電極部２０ａ〜２０ｈを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
そして、ウェーハ１００から４×２の素子部１ごとに切り出して半導体装置とする。
【０１００】
また、図１５（ｂ）に表したように、２×２の素子部１による半導体装置を構成する場合、素子部１ａ、１ｂ、１ｅ及び１ｆについては、第１の電極部１０ａ、１０ｂ、１０ｅ及び１０ｆを繋ぐ第１の連結部１１と、第２の電極部２０ａ、２０ｂ、２０ｅ及び２０ｆを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
また、素子部１ｃ、１ｄ、１ｇ及び１ｈについては、第１の電極部１０ｃ、１０ｄ、１０ｆ及び１０ｈを繋ぐ第１の連結部１１と、第２の電極部２０ｃ、２０ｄ、２０ｇ及び２０ｈを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
そして、ウェーハ１００から２×２の素子部１ごとに切り出して半導体装置とする。この際、ダイシングラインＤＬには金属等の導体がないことから、ウェーハ１００の切断面には導体が露出しないことになる。
【０１０１】
図１６に表したように、１×２の素子部１による半導体装置を構成する場合、素子部１ａ及び１ｅについては、第１の電極部１０ａ及び１０ｅを繋ぐ第１の連結部１１と、第２の電極部２０ａ及び２０ｅを繋ぐ第２の連結部２１と、を形成するマスクパターンを用いる。
また、素子部１ｂ及び１ｆ、素子部１ｃ及び１ｇ、素子部１ｄ及び１ｈについても同様である。
そして、ウェーハ１００から１×２の素子部１ごとに切り出して半導体装置とする。この際、ダイシングラインＤＬには金属等の導体がないことから、ウェーハ１００の切断面には導体が露出しないことになる。
【０１０２】
このような他の製造方法においては、複数の素子部１を形成するまでの工程は、先に説明した製造方法と共通であり、その後の導体層４００のパターニングによって種々の電極部の形状を作成することができる。
【０１０３】
図１７は、電極部の形状を例示する模式的平面図である。
図１７（ａ）に表したように、４×２の素子部１を一つの半導体装置にする場合、素子部１ａ〜１ｈに共通する第１の電極部１０−１及び第２の電極部２０−１を形成するマスクパターンを用いる。第１の電極部１０−１は、４×２の素子部１の中央部において素子部１ａ〜１ｈに跨って形成される。第２の電極部２０−１は、第１の電極部１０−１の周辺を囲む状態で素子部１ａ〜１ｈに跨って形成される。
【０１０４】
図１７（ｂ）に表したように、２×２の素子部１を一つの半導体装置にする場合、素子部１ａ、１ｂ、１ｅ及び１ｆに共通する第１の電極部１０−２及び第２の電極部２０−２と、素子部１ｃ、１ｄ、１ｇ及び１ｈに共通する第１の電極部１０−３及び第２の電極部２０−３と、を形成するマスクパターンを用いる。
第１の電極部１０−２は、素子部１ａ、１ｂ、１ｅ及び１ｆによる２×２の素子部１の中央部において素子部１ａ、１ｂ、１ｅ及び１ｆに跨って形成される。第２の電極部２０−２は、第１の電極部１０−１の周辺を囲む状態で素子部１ａ、１ｂ、１ｅ及び１ｆに跨って形成される。
また、第１の電極部１０−３は、素子部１ｃ、１ｄ、１ｇ及び１ｈにおいて２×２の素子部１の中央部において素子部１ｃ、１ｄ、１ｇ及び１ｈに跨って形成される。第２の電極部２０−３は、第１の電極部１０−２の周辺を囲む状態で素子部１ｃ、１ｄ、１ｇ及び１ｈに跨って形成される。
【０１０５】
このような第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３によれば、複数の素子部１のあいだを共通の第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３で繋ぐことができる。つまり、第１の連結部１１、第２の連結部２１及び導通部３１を、第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３に兼用させることができる。これにより、第１の連結部１１、第２の連結部２１及び導通部３１を別途設ける場合に比べて、導体の幅を広くすることができ、素子部１に跨る第１の電極部１０−１、１０−２及び１０−３、第２の電極部２０−１、２０−２及び２０−３の低抵抗化を図ることができることになる。
【０１０６】
なお、第１の電極部１０−１、１０−２及び１０−３、並びに第２の電極部２０−１、２０−２及び２０−３の形状は、図１７に例示したものには限定されず、素子部のａ×ｂの構成に合わせて適宜の形状を用いることができる。
【０１０７】
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、半導体装置の製造方法の例である。
図１８〜図１９は、第４の実施形態に係る製造方法を例示する模式的平面図である。
【０１０８】
第４の実施形態に係る製造方法では、ウェーハ１００に複数の素子区分Ｂを形成するまでは第３の実施形態に係る製造方法と同様である。本実施形態では、例えば４×２の素子部１による素子区分Ｂが複数形成される。素子区分Ｂには、図１に例示した第１の電極部１０ａ〜１０ｈ、第２の電極部２０ａ〜２０ｈ、第１の連結部１１、第２の連結部２１及び導通部３１が形成されているものとする。
【０１０９】
図１８では、説明の便宜上、ウェーハ１００に形成された素子区分Ｂを矩形枠で示している。素子区分Ｂを形成した後、ウェーハ１００の素子区分Ｂの単位で所定の電気的な検査を行う。電気的な検査は、ウェーハ１００に図示しないプローブを接触させて、電気的な導通や特性の検査を行う。検査において予め定められた条件を満たしていない素子区分Ｂがある場合には、検査データ上でその素子区分ＢにマークＭが付される。例えば、予め定められた特性を満たしている素子部１の割合及び分布が予め定められた条件を満たしていない素子ブロックＢについてマークＭが付される。図１８では、素子区分Ｂ１０にこのマークＭが付されている。
【０１１０】
ここで、検査において予め定められた条件を満たしている素子区分Ｂについては、４×２の素子区分Ｂの単位でウェーハ１００を分割し、半導体装置として利用することができる。なお、必要に応じて、４×２から、さらに分割して２×２、３×１、１×１など、別のサイズの半導体装置にしてもよい。
【０１１１】
一方、検査において予め定められた条件を満たしていない素子区分Ｂ１０については、図１９（ａ）に表したように、隙間５０ｂを跨ぐ第２の連結部２１及び導通部３１を切断する。第２の連結部２１及び導通部３１を切断するには、例えば隙間５０ｂでウェーハ１００をハーフダイシングする。
【０１１２】
なお、他の切断方法としては、例えば、切断したい第２の連結部２１及び導通部３１の両端に大電流を流し、ジュール熱によって切断することも可能である。大電流によって第２の連結部２１及び導通部３１を切断する方法を採用する場合、第２の連結部２１及び導通部３１の一部の幅を細くしておくと、より効果的に切断可能である。
【０１１３】
このように、第２の連結部２１及び導通部３１を切断することにより、素子区分Ｂ１０内での電気的な導通が得られる範囲を分離でき、その範囲で別個に電気的特性の再検査を行うことができるようになる。
【０１１４】
第２の連結部２１及び導通部３１を切断した後は、２×２の素子区分Ｂ１１及びＢ１２のそれぞれについて、電気的な特性の検査を行う。この検査において予め定められた条件を満たしている場合には、隙間５０ｂでウェーハ１００をダイシングして、２×２の素子区分Ｂ１１及びＢ１２による半導体装置を形成する。
【０１１５】
一方、検査において予め定められた条件を満たしていない素子区分Ｂ１１及びＢ１２がある場合には、条件を満たしていない素子区分の中央に設けられた隙間を跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。図１９（ｂ）では、素子区分Ｂ１１及びＢ１２の両方とも条件を満たしていない場合を例示している。ここでは、隙間５０ａ及び５０ｃを跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。
【０１１６】
第１の連結部１１、第２の連結部２１及び導通部３１を切断した後は、１×２の素子区分のそれぞれについて、電気的な特性の検査を行う。図１９（ｂ）に表した例では、１×２の素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２のそれぞれについて検査を行う。この検査において予め定められた条件を満たしている場合には、条件を満たしている素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２を切り離すため、隙間５０ａ、５０ｂ及び５０ｃに沿ったダイシングを行う。そして、１×２の素子区分による半導体装置を形成する。
【０１１７】
一方、検査において予め定められた条件を満たしていない素子区分がある場合には、その素子区分の中央に設けられた隙間５０ｄを跨ぐ第１の連結部１１、第２の連結部２１及び導通部３１を切断する。図１９（ｃ）では、素子区分Ｂ１１１、Ｂ１１２、Ｂ１２１及びＢ１２２が条件を満たしていない場合を例示している。隙間５０ｄに沿ってウェーハ１００をダイシングすることで、１×１の素子部１ａ〜１ｈによる半導体装置が形成される。
そして、１×１の素子部１ａ〜１ｂのそれぞれについて、電気的な特性の検査を行い、予め定められた条件を満たしているもののみを選択する。
【０１１８】
このように、条件を満たしていない素子区分があった場合には、順次分割して再検査を行うようにすると、条件を満たした素子区分を無駄なく利用することが可能となる。すなわち、４×２の素子区分Ｂで条件性を満たしている場合には４×２の素子区分Ｂを利用でき、満たしていない場合には条件を満たすようになるまで分割していくことで、条件を満たしている素子部を有効に利用した半導体装置を形成することができる。
【０１１９】
なお、上記説明した分割の例では、条件を満たしていない素子区分を順次半分に分割していく例を説明したが、これは一例である。例えば、条件を満たしていない４×２の素子区分Ｂ１を分割する際、隙間５０ａまたは５０ｃで分割して、１×２の素子区分と、３×２の素子区分と、に分割してもよい。また、隙間５０ｄで分割して、４×１の素子区分にしてもよい。
【０１２０】
（第５の実施形態）
次に、第５の実施形態について説明する。第５の実施形態は、パッケージを含む半導体装置の例である。
図２０は、第５の実施形態に係る半導体装置の一例である半導体モジュールを例示する模式的平面図である。
図２０に表したように、半導体モジュール２００は、先に説明した半導体装置１１０、１１０Ａ〜１１０Ｅと、少なくとも２つの外部端子と、パッケージとなる封止部材ＰＫＧと、を備えている。
【０１２１】
一例として、図２０に表した半導体モジュール２００では、図１に表した半導体装置１１０が適用されている。半導体装置１１０の素子部１がＭＯＳＦＥＴである場合、３つの外部端子Ｔ１〜Ｔ３が設けられる。
【０１２２】
半導体装置１１０の第１の電極部１０ａ〜１０ｈのうち少なくとも一つと、外部端子Ｔ１と、は第１の接続部材ＣＴ１によって接続されている。また、半導体装置１１０の第２の電極部２０ａ〜２０ｈのうち少なくとも一つと、外部端子Ｔ２と、は第２の接続部材ＣＴ２によって接続されている。外部端子Ｔ３は、半導体装置１１０を搭載する台座部Ｄと一体になっている。半導体装置１１０を台座部Ｄに搭載することで、半導体装置１１０の裏面の電極（図１３、図１４に示す第２の主電極２２）と外部端子Ｔ３とが台座部Ｄを介して導通状態になる。
【０１２３】
第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２には、例えば金属板が用いられている。第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２として金属板を用いる場合、例えば、はんだによって電極部及び外部端子と接合される。
【０１２４】
封止部材ＰＫＧは、例えばモールド樹脂である。封止部材ＰＫＧは、外部端子Ｔ１〜Ｔ３の一部、第１の接続部材ＣＴ１、第２の接続部材ＣＴ２、半導体装置１１０を封止する。封止部材ＰＫＧからは３つの外部端子Ｔ１〜Ｔ３が外部に延出する。素子部１がＭＯＳＦＥＴの場合、外部端子Ｔ１は例えばゲート電極と導通するゲート端子、外部端子Ｔ２は例えばソース電極と導通するソース端子、外部端子Ｔ３は例えばドレイン電極と導通するドレイン端子となる。
【０１２５】
図２１は、他の接続部材の例を説明する模式的平面図である。
図２１に例示した半導体モジュール２００では、第１の接続部材ＣＴ１及び第２の接続部材ＣＴ２がボンディングワイヤになっている。
ボンディングワイヤを用いる場合、接続位置の自由度が高い。例えば、外部端子Ｔ１と第１の電極部１０ａ〜１０ｈとを導通させる第１の接続部材ＣＴ１では、第１の電極部１０ａ〜１０ｈを繋ぐ導通部３１の略中央に接続することが好ましい。この位置に第１の接続部材ＣＴ１を接続すると、第１の外部端子Ｔ１から入力した信号が、第１の電極部１０ａ〜１０ｈへ均等に送られる。したがって、第１の電極部１０ａ〜１０ｈのあいだでの信号の遅延を抑制することができる。
【０１２６】
また、ボンディングワイヤを用いる場合、一つの外部端子Ｔ１及びＴ２から複数の電極部に対して複数本のボンディングワイヤを接続するようにしてもよい。例えば、第２の外部端子Ｔ２と、第２の電極部２０ａ〜２０ｈと、の接続において、第２の外部端子Ｔ２から各第２の電極部２０ａ〜２０ｈにそれぞれボンディングワイヤを接続するようにしてもよい。第２の電極部２０ａ〜２０ｈが例えばソース電極と導通する場合、複数本のボンディングワイヤを接続することで、大電流に対応できるようになる。
【０１２７】
なお、図２０及び図２１に例示した半導体モジュール２００では、半導体装置１１０を適用する例を説明したが、他の半導体装置１１０Ａ〜１１０Ｅを適用してもよい。
【０１２８】
上記のように、本実施形態によれば、素子部１を形成する際に用いるマスクパターンを共通化することができるとともに、ウェーハ１００の切断位置の変更によって異なるオン抵抗の素子を容易に形成することが可能となる。
【０１２９】
なお、前述の各実施の形態および各変形例においては、素子部１が主としてＭＯＳＦＥＴである例を示したが、素子部１はこれに限定されず、例えば、ＩＧＢＴ、ダイオード、ＭＯＳＦＥＴとＳＢＤ（Schottky Barrier Diode）との混載素子、などの素子でもよい。また、半導体装置１１０では、４×２の素子部１を備えたものを例示したが、ａ×ｂが４×２よりも大きいものであっても適用可能である。
【０１３０】
上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。すなわち、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものもや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
【０１３１】
以上説明したように、実施形態に係る半導体装置及びその製造方法によれば、様々なオン抵抗の素子を容易に製造することができるようになる。
【０１３２】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３３】
１…素子部、１ａ〜１ｈ…素子部、１０…基板、１０ａ〜１０ｈ…第１の電極部、１１…第１の連結電極、２０ａ〜２０ｈ…第２の電極部、２１…第２の連結部、３１…導通部、５０ａ〜５０ｄ…隙間、１００…ウェーハ、１１０，１１０Ａ〜１１０Ｅ…半導体装置、１１１…延出部、２１１…延出部、３１１…延出部、２００…半導体モジュール、２５０，２６０…半導体集合部材、Ｂ…素子区分
【特許請求の範囲】
【請求項１】
基板に設けられた素子部と、
前記素子部の上に設けられ、前記素子部と導通する第１の電極部と、
前記素子部の上において前記第１の電極部と離間して設けられ、前記素子部と導通する第２の電極部と、
前記素子部の上に設けられ、前記第１の電極部及び前記第２の電極部の周縁部から外方に向けて延出した延出部と、
を備えたことを特徴とする半導体装置。
【請求項２】
基板に設けられた複数の素子部と、
前記複数の素子部の上に設けられ、前記複数の素子部のそれぞれと導通する第１の電極部と、
前記複数の素子部の上において前記第１の電極部と離間して設けられ、前記複数の素子部のそれぞれと導通する第２の電極部と、
隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部と、
前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１の電極部の周縁部及び前記第２の電極部の周縁部から外方に向けて延出した延出部をさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記延出部の端部は、前記基板の外周よりも後退していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基板の主面に沿った第１の方向及び前記第１の方向と直交する第２の方向に沿ってそれぞれ少なくとも２つの前記素子部が設けられ、
前記第１の連結部は、前記素子部のそれぞれに設けられた前記第１の電極部を電気的に接続する導通部をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記導通部は、前記隙間に沿って設けられたことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の方向及び前記第２の方向に沿ってそれぞれ２つ設けられた４つの前記素子部において、前記４つの素子部にそれぞれ設けられた前記第１の電極部は、前記４つの素子部のあいだに設けられた前記第１の方向に沿った隙間及び前記第２の方向に沿った隙間のそれぞれに寄せて配置されたことを特徴とする請求項５または６記載の半導体装置。
【請求項８】
ウェーハに形成された複数の素子区分を備え、
前記複数の素子区分のそれぞれは、
前記ウェーハに設けられた複数の素子部と、
前記複数の素子部の上に設けられ、前記複数の素子部のそれぞれと導通する第１の電極部と、
前記複数の素子部の上において前記第１の電極部と離間して設けられ、前記複数の素子部のそれぞれと導通する第２の電極部と、
隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部と、
前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部と、
を有することを特徴とする半導体集合部材。
【請求項９】
前記ウェーハの第１の方向及び前記第１の方向と直交する第２の方向に沿ってそれぞれ少なくとも２つの前記素子部が設けられ、
前記第１の連結部は、前記素子部のそれぞれに設けられた前記第１の電極部を電気的に接続する導通部をさらに備えたことを特徴とする請求項８記載の半導体集合部材。
【請求項１０】
前記導通部は、前記隙間に沿って設けられたことを特徴とする請求項９記載の半導体集合部材。
【請求項１１】
前記第１の方向及び前記第２の方向に沿ってそれぞれ２つ設けられた４つの前記素子部において、前記第１の方向及び前記第２の方向に沿ってそれぞれ隣接する前記素子部に設けられた前記第１の電極部は、互いに前記隣接する素子部のあいだに設けられた隙間の側に寄せて配置されたことを特徴とする請求項９または１０記載の半導体集合部材。
【請求項１２】
前記複数の素子区分のそれぞれにおいて、前記素子区分に含まれる前記複数の素子部の数が同じであることを特徴とする請求項８〜１１のいずれか１つに記載の半導体集合部材。
【請求項１３】
前記複数の素子区分のそれぞれにおいて、前記素子区分に含まれる前記複数の素子部の数が相違することを特徴とする請求項８〜１１のいずれか１つに記載の半導体集合部材。
【請求項１４】
第１の外部端子と、
第２の外部端子と、
前記第１の外部端子と前記第１の電極部とを接続する第１の接続部材と、
前記第２の外部端子と前記第２の電極部とを接続する第２の接続部材と、
前記第１の外部端子の一部、前記第２の外部端子の一部、前記第１の接続部材、前記第２の接続部材、前記基板、前記素子部、前記第１の電極部、前記第２の電極部及び前記延出電極を封止する封止部材と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項１５】
第１の外部端子と、
第２の外部端子と、
前記第１の外部端子と複数の前記第１の電極部のうち少なくとも１つとを接続する第１の接続部材と、
前記第２の外部端子と複数の前記第２の電極部のうち少なくとも１つとを接続する第２の接続部材と、
前記第１の外部端子の一部、前記第２の外部端子の一部、前記第１の接続部材、前記第２の接続部材、前記基板、前記素子部、前記第１の電極部、前記第２の電極部及び前記延出電極を封止する封止部材と、
をさらに備えたことを特徴とする請求項２〜６のいずれか１つに記載の半導体装置。
【請求項１６】
ウェーハに複数の素子部を形成する工程と、
前記複数の素子部の上において、前記複数の素子部のそれぞれと導通する第１の電極部、前記複数の素子部のそれぞれと導通し前記第１の電極部と離間する第２の電極部、隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部及び前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部を形成する工程と、
前記隙間に沿って前記ウェーハを分割するとともに前記隙間を跨ぐ前記第１の連結部の途中及び前記第２の連結部の途中を切断する工程と、
切断によって形成された前記第１の連結部の端部及び前記第２の連結部の端部をエッチングして前記ウェーハの切断面から後退させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１７】
ウェーハに複数の素子部を形成する工程と、
前記複数の素子部の上において、前記複数の素子部のそれぞれと導通する第１の電極部、前記複数の素子部のそれぞれと導通し前記第１の電極部と離間する第２の電極部、隣接する前記素子部のあいだに設けられた隙間を繋ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部及び前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部を形成する工程と、
前記複数の素子部を素子区分として前記素子区分の単位で特性の評価を行い、予め定められた条件を満たしている場合には前記素子区分の単位で前記ウェーハを分割し、前記予め定められた条件を満たしていない場合には前記素子区分内の前記隙間に沿って前記ウェーハを分割する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１】
基板に設けられた素子部と、
前記素子部の上に設けられ、前記素子部と導通する第１の電極部と、
前記素子部の上において前記第１の電極部と離間して設けられ、前記素子部と導通する第２の電極部と、
前記素子部の上に設けられ、前記第１の電極部及び前記第２の電極部の周縁部から外方に向けて延出した延出部と、
を備えたことを特徴とする半導体装置。
【請求項２】
基板に設けられた複数の素子部と、
前記複数の素子部の上に設けられ、前記複数の素子部のそれぞれと導通する第１の電極部と、
前記複数の素子部の上において前記第１の電極部と離間して設けられ、前記複数の素子部のそれぞれと導通する第２の電極部と、
隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部と、
前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部と、
を備えたことを特徴とする半導体装置。
【請求項３】
前記第１の電極部の周縁部及び前記第２の電極部の周縁部から外方に向けて延出した延出部をさらに備えたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記延出部の端部は、前記基板の外周よりも後退していることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記基板の主面に沿った第１の方向及び前記第１の方向と直交する第２の方向に沿ってそれぞれ少なくとも２つの前記素子部が設けられ、
前記第１の連結部は、前記素子部のそれぞれに設けられた前記第１の電極部を電気的に接続する導通部をさらに備えたことを特徴とする請求項２〜４のいずれか１つに記載の半導体装置。
【請求項６】
前記導通部は、前記隙間に沿って設けられたことを特徴とする請求項５記載の半導体装置。
【請求項７】
前記第１の方向及び前記第２の方向に沿ってそれぞれ２つ設けられた４つの前記素子部において、前記４つの素子部にそれぞれ設けられた前記第１の電極部は、前記４つの素子部のあいだに設けられた前記第１の方向に沿った隙間及び前記第２の方向に沿った隙間のそれぞれに寄せて配置されたことを特徴とする請求項５または６記載の半導体装置。
【請求項８】
ウェーハに形成された複数の素子区分を備え、
前記複数の素子区分のそれぞれは、
前記ウェーハに設けられた複数の素子部と、
前記複数の素子部の上に設けられ、前記複数の素子部のそれぞれと導通する第１の電極部と、
前記複数の素子部の上において前記第１の電極部と離間して設けられ、前記複数の素子部のそれぞれと導通する第２の電極部と、
隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部と、
前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部と、
を有することを特徴とする半導体集合部材。
【請求項９】
前記ウェーハの第１の方向及び前記第１の方向と直交する第２の方向に沿ってそれぞれ少なくとも２つの前記素子部が設けられ、
前記第１の連結部は、前記素子部のそれぞれに設けられた前記第１の電極部を電気的に接続する導通部をさらに備えたことを特徴とする請求項８記載の半導体集合部材。
【請求項１０】
前記導通部は、前記隙間に沿って設けられたことを特徴とする請求項９記載の半導体集合部材。
【請求項１１】
前記第１の方向及び前記第２の方向に沿ってそれぞれ２つ設けられた４つの前記素子部において、前記第１の方向及び前記第２の方向に沿ってそれぞれ隣接する前記素子部に設けられた前記第１の電極部は、互いに前記隣接する素子部のあいだに設けられた隙間の側に寄せて配置されたことを特徴とする請求項９または１０記載の半導体集合部材。
【請求項１２】
前記複数の素子区分のそれぞれにおいて、前記素子区分に含まれる前記複数の素子部の数が同じであることを特徴とする請求項８〜１１のいずれか１つに記載の半導体集合部材。
【請求項１３】
前記複数の素子区分のそれぞれにおいて、前記素子区分に含まれる前記複数の素子部の数が相違することを特徴とする請求項８〜１１のいずれか１つに記載の半導体集合部材。
【請求項１４】
第１の外部端子と、
第２の外部端子と、
前記第１の外部端子と前記第１の電極部とを接続する第１の接続部材と、
前記第２の外部端子と前記第２の電極部とを接続する第２の接続部材と、
前記第１の外部端子の一部、前記第２の外部端子の一部、前記第１の接続部材、前記第２の接続部材、前記基板、前記素子部、前記第１の電極部、前記第２の電極部及び前記延出電極を封止する封止部材と、
をさらに備えたことを特徴とする請求項１記載の半導体装置。
【請求項１５】
第１の外部端子と、
第２の外部端子と、
前記第１の外部端子と複数の前記第１の電極部のうち少なくとも１つとを接続する第１の接続部材と、
前記第２の外部端子と複数の前記第２の電極部のうち少なくとも１つとを接続する第２の接続部材と、
前記第１の外部端子の一部、前記第２の外部端子の一部、前記第１の接続部材、前記第２の接続部材、前記基板、前記素子部、前記第１の電極部、前記第２の電極部及び前記延出電極を封止する封止部材と、
をさらに備えたことを特徴とする請求項２〜６のいずれか１つに記載の半導体装置。
【請求項１６】
ウェーハに複数の素子部を形成する工程と、
前記複数の素子部の上において、前記複数の素子部のそれぞれと導通する第１の電極部、前記複数の素子部のそれぞれと導通し前記第１の電極部と離間する第２の電極部、隣接する前記素子部のあいだに設けられた隙間を跨ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部及び前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部を形成する工程と、
前記隙間に沿って前記ウェーハを分割するとともに前記隙間を跨ぐ前記第１の連結部の途中及び前記第２の連結部の途中を切断する工程と、
切断によって形成された前記第１の連結部の端部及び前記第２の連結部の端部をエッチングして前記ウェーハの切断面から後退させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１７】
ウェーハに複数の素子部を形成する工程と、
前記複数の素子部の上において、前記複数の素子部のそれぞれと導通する第１の電極部、前記複数の素子部のそれぞれと導通し前記第１の電極部と離間する第２の電極部、隣接する前記素子部のあいだに設けられた隙間を繋ぎ、隣接する前記第１の電極部を繋ぐ第１の連結部及び前記隙間を跨ぎ、隣接する前記第２の電極部を繋ぐ第２の連結部を形成する工程と、
前記複数の素子部を素子区分として前記素子区分の単位で特性の評価を行い、予め定められた条件を満たしている場合には前記素子区分の単位で前記ウェーハを分割し、前記予め定められた条件を満たしていない場合には前記素子区分内の前記隙間に沿って前記ウェーハを分割する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１０４５１３（Ｐ２０１２−１０４５１３Ａ）
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願番号】特願２０１０−２４８８６７（Ｐ２０１０−２４８８６７）
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年５月３１日（２０１２．５．３１）
【国際特許分類】
【出願日】平成２２年１１月５日（２０１０．１１．５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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