【課題】様々なオン抵抗の素子を容易に製造することができる半導体装置、半導体集合部材及び半導体装置の製造方法を提供する。
【解決手段】実施形態に係る半導体装置は、素子部と、第１の電極部と、第２の電極部と、延出部と、を備える。素子部は、基板に設けられる。第１の電極部は、素子部の上に設けられ、素子部と導通する。第２の電極部は、素子部の上において第１の電極部と離間して設けられ、素子部と導通する。延出部は、素子部の上に設けられ、第１の電極部及び第２の電極部の周縁部から基板の周縁部に向けて延出して設けられる。 （もっと読む）

【課題】カスタマイズ化によるコストの上昇を抑制できる半導体装置およびその配線変更方法を提供する。
【解決手段】半導体装置に、第１の配線層に設けられた第１の予備配線、第２の配線層に設けられた第２の予備配線、第１の配線層の第１の予備配線と第２の予備配線とが交差する位置に設けられた中継パッド、中継パッドを介して第１の予備配線と第２の予備配線とを接続する、該中継パッドの端部に設けられたビアとを備えておく。そして、第１の配線層に設けられた中継パッドをビア間で切断する工程と、第２の予備配線とビアを介して接続された中継パッドの断片と変更対象である所要の部位とを接続するための配線を追加する工程とを含んで設計された第１の配線層用のレチクルを作成し、該レチクルを用いて第１の配線層を形成する。 （もっと読む）

【課題】信号配線を自由にレイアウトすることのできる、半導体装置、半導体装置のレイアウト装置、及び半導体装置のレイアウト方法を提供する。
【解決手段】半導体装置は、主面及び裏面を有する基板と、前記主面上に設けられ、機能セル群が形成された機能セル層と、前記機能セル層上に積層された複数の配線層と、前記複数の配線層に設けられ、電源電圧を前記機能セル群に供給する、電源配線部と、前記基板を貫通する貫通ビア群とを具備する。前記電源配線部は、前記複数の配線層のうちの最下層に設けられた最下層電源配線群を有する。前記貫通ビア群は、前記裏面から前記最下層にまで伸びており、前記最下層において前記最下層電源配線群に接続される。前記最下層電源配線群は、分岐して伸びる部分を有している。 （もっと読む）

【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。
【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 （もっと読む）

【課題】互いに交差する上下の電源配線同士を中間配線層に形成される接続用配線を介して接続する際に、中間配線層での接続用配線によって占有される信号配線の配線トラック数を少なくする多層配線層の電源配線構造を提供する。
【解決手段】中間配線層のうち第１の方向を優先配線方向とする１つの中間配線層は、同種の上層電源配線と下層電源配線との交差位置に形成される交差位置形成部と、交差位置形成部から第１の方向の異なる種類の上層電源配線側に張り出した張出部と、を有するビア位置変換接続用配線２４Ａ，２４Ｂを有し、配線接続部は、上層配線と交差位置形成部との間と、張出部と下層配線との間と、をビア２１Ａ，２３Ａ，２５Ａ，２１Ｂ，２３Ｂを介して接続する。 （もっと読む）

【課題】半導体集積回路装置の集積度の向上を図ることのできる技術を提供する。
【解決手段】セルの高さ方向に隣接して配置されるセルｒｏｗ上段の２入力ＮＡＮＤ回路６とセルｒｏｗ下段のインバータ回路１との間の結線に、２層目以上の配線を用いずに、１層目の配線Ｍ１よりも下層に位置し、２入力ＮＡＮＤ回路６またはインバータ回路１を構成するＭＩＳＦＥＴのゲート電極７Ｎ２，７Ｐ２と一体化した導電体膜からなる配線８を用いる。 （もっと読む）

【課題】高速化および高集積化の双方を両立可能な半導体装置を提供する。
【解決手段】ＣＭＯＳインバータＮＴ１、ＰＴ１がスタンダードセル５１ａに含まれている。電源線は、ＣＭＯＳインバータＮＴ１、ＰＴ１に電気的に接続され、かつ下層配線３２ａ、３２ｂおよび上層配線３４ｃ、３４ｄを有している。下層配線３２ａ、３２ｂは互いに隣り合うスタンダードセル５１ａの境界に沿って境界上に延在している。上層配線３４ｃ、３４ｄは平面視において下層配線３２ａ、３２ｂよりもスタンダードセル５１ａの内側に位置している。ＣＭＯＳインバータＮＴ１、ＰＴ１は上層配線３４ｃ、３４ｄを介して下層配線３２ａ、３２ｂに電気的に接続されている。 （もっと読む）

【課題】複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を有する半導体装置を提供する。
【解決手段】半導体装置（１）は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセル（４０，４１，４２）であり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。 （もっと読む）

【課題】 マスタースライス方式により信号配線の接続を切り替える場合に、余分な配線トラックが必要であるという問題がある。また修正時に、微細パターン工程で行うとコストアップになるという問題がある。
【解決手段】 本発明の配線切り替えオプションは、下層メタル配線と、中間メタル配線と、上層メタル配線、上層メタル配線と中間又は下層メタル配線を接続するビアとにより構成する。中間メタル配線の有無によりビアを上層メタル配線と中間メタル配線間、又は上層メタル配線と下層メタル配線間に形成することで上層メタル配線と下層メタル配線との接続を切り替えることができる。 （もっと読む）

【課題】少ない枚数のレチクルセットで、シングルコアデバイスとマルチコアデバイスの両方のデバイスを製造できる、新規な耐湿リングレイアウトを提案する。
【解決手段】同一回路構成を有するチップを複数含む半導体デバイスにおいて、複数チップを個々に囲うように形成された複数の第一耐湿リングと、複数チップの全体を囲うように形成された第二耐湿リングとを有する。 （もっと読む）

【課題】 メモリサイズを小さくすることが可能なメモリを提供する。
【解決手段】 このメモリは、ｐ型シリコン基板１１の主表面に形成され、メモリセル９に含まれるダイオード１０のカソードおよびワード７として機能するｎ型不純物領域１２と、ｎ型不純物領域１２の表面に所定の間隔を隔てて複数形成され、ダイオード１０のアノードとして機能するｐ型不純物領域１４と、ｐ型シリコン基板１１上に形成され、ｐ型不純物領域１４に接続されるビット線８と、ビット線８よりも下層に設けられ、ｎ型不純物領域１２に対して所定の間隔ごとに接続される配線層２７とを備えている。 （もっと読む）

【課題】接続ヴィア数を減らさず、電源ＥＭエラーや電圧降下を発生させることなく、配線リソースを有効に活用できるようにし、配線混雑を回避し、さらにチップ面積を縮小する。
【解決手段】内部に電源配線２または接地配線３を有し、デザインルールに違反する間隔にならないように配置されたスタンダードセル１群と、スタンダードセル１群の電源配線２同士または接地配線３同士を同一層で電気的に接続する電源接続配線４または接地接続配線５と、同一層の接続配線より上層に位置して立体的に交差するストラップ電源配線６またはストラップ接地配線７と、同一層の接続配線とストラップ配線との配線層間を電気的に接続するための層間配線８，９およびヴィア配列１０，１１とから構成され、電源接続構造または接地接続構造が、スタンダードセル１の内部の電源配線２または接地配線３に対して幅または高さが異なるように構成された異形の電源接続構造Ａまたは接地接続構造Ｂを有する。 （もっと読む）

【課題】半導体集積回路のレイアウト面積を増大することなく効率的に半導体集積回路内の信号配線を配線し、クロストークを有効に抑制する。
【解決手段】信号配線１１２Ａは、第３層のメタル配線層上の２本の電源配線２０１、２０２間及び、他の２本の電源配線２０６、２０７間を配線され、信号配線１１３Ａは、第３層の電源配線２０２を迂回するように第３層のメタル配線層上に配線されると共に、第３層の２本の電源配線２０７、２０８間を配線され、信号配線１１３Ｂは、第３層の隣接する２本の電源配線２０３、２０４間及び、他の２本の電源配線２０８、２０９間を配線される。また、信号配線１１１Ｂは、第３層の電源配線２０４、２０５間及び、他の２本の電源配線２０９、２１０間を配線され、信号配線１１１Ａは、コンタクト２２６を介して前記第５のメタル配線層上の信号配線２３１Ａに切り換えて配線される。 （もっと読む）

【課題】プログラムロジックデバイスをプログラム可能に上下方向に積層させることができるようにする。
【解決手段】貫通電極３２ｂはSi基板３１ｂ₁と上部層３１ｂ₂を貫通する。貫通電極３２ｂの上端はマイクロバンプ２１aを介して上側の他のプログラムロジックデバイスに接続され、貫通電極３２ｂの下端はマイクロバンプ２１ｂを介して下側の他のプログラムロジックデバイスと接続される。貫通電極３２ｂは、メタル配線３３ｂを介して、所定の信号処理を行う論理素子３４ｂと接続されている。論理素子３４ｂは貫通電極３２ｂに対してプログラム可能に接続されている。本発明は、半導体パッケージを構成するプログラムロジックデバイスに適用できる。 （もっと読む）

【課題】コンタクト抵抗の低いトランジスタを提供する。
【解決手段】Ｐ型又はＮ型を付与する不純物元素を含む半導体膜と、その上に形成された絶縁膜と、少なくとも前記絶縁膜に形成されたコンタクトホールを介して前記半導体膜と電気的に接続された電極又は配線とを有し、前記半導体膜は、所定の深さよりも深い領域に含まれる前記不純物元素の濃度が第１の範囲（１×１０^２０／ｃｍ^３以下）であり、且つ前記所定の深さより浅い領域に含まれる前記不純物元素の濃度が第２の範囲（１×１０^２０／ｃｍ^３を超える）であり、前記半導体膜の、前記電極又は配線と接する部分よりも深い領域は、前記不純物元素の濃度が前記第１の範囲である。 （もっと読む）

【課題】 回路の修正を容易に行う事を可能とする半導体装置、および半導体装置の製造方法を提供する。
【解決手段】 プリミティブセルの配置と、該プリミティブセルの間の接続配線とを自動配置配線ツールを用いて設計し、当該設計に応じて半導体装置の回路を基板上に形成する半導体装置の製造方法であって、前記プリミティブセルは、論理回路を有する機能セルと、多層配線構造の最上層配線と入力ピン、および出力ピンよりなる配線セルとを含み、複数の前記プリミティブセルをモジュール化することにより、前記機能セルと前記配線セルとが近接して前記基板上に形成されるようにしたことを特徴とする半導体装置の製造方法。 （もっと読む）

【課題】セル領域の設計変更に伴い発生する電源配線の設計変更が、大幅な設計変更を引き起こすことを回避する。
【解決手段】 チップ１の中央部にセル領域６が、周縁部に第１のパッド２が配置され、第１のパッド２からセル領域６へ延在して電源を供給する電源配線８とを備えた半導体装置２０において、セル領域６上に、電源配線８に接続された多数の第２のパッド３を互いに分離して配置する。シミュレーションで設計以上の電源配線８の電圧降下が発見されたとき、外部電源にワイヤボンディングするためのボンディング用パッド３ａを第２のパッド３の中から選択するだけで、セル領域３の再設計を回避することができる。 （もっと読む）

【課題】配線用のマスクが不要となる上に、少量多品種の製品を作る場合に時間や費用を低減化できる集積回路の提供
【解決手段】この発明は、基板１上に設けられた複数のセル２からなるセル領域３と、そのセル領域３上に形成される配線領域４とを備えている。セル領域３の各セル２の端子７は、配線領域４の配線パターン８と接続されている。その配線パターン８は、配線領域４内において導電性の材料を含むインクを用いて形成されている。 （もっと読む）

【課題】 トランジスタ素子の利用効率を上げる、高速動作させるために配線効率を上げる、低消費電力化のためにトランジスタの電極における無駄なリークを防ぐ配線を施すなどの設計変更を容易に行うことができる論理回路装置を提供する。
【解決手段】 半導体基板６上に複数個配置された単位セル１が、複数のトランジスタ素子を有し、その上層にトランジスタ素子の電極部ごとに分離された配線パターンを有する１メタル配線と、１メタル配線の上層に設けられ、トランジスタ素子の組み合わせで構成可能な論理回路で各電極部が接続し得る各用途の配線が、１メタル配線の配線パターンに対して上層からみて重なり合う配線パターンを有する２メタル配線と、単位セルで構成される論理回路内のトランジスタ素子の接続関係に従って、１メタル配線の配線パターンと２メタル配線の配線パターンとを電気的に接続する１ＶＩＡとを備える。 （もっと読む）