パターン作成方法および半導体装置の製造方法
【課題】高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法を提供すること。
【解決手段】実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。
【解決手段】実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、パターン作成方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の設計や製造においては、パターンの微細化に伴って設計マージンの少ない回路パターンが増加している。このため、寸法ばらつきに弱い箇所（電気的に所望の機能を達成できない箇所）が増える傾向にある。さらに、アナログ回路など雑音やバラつきに敏感な回路は、所望のデバイス性能を発揮するために、所定の制約を満たす必要がある。例えば、制約としては、個々のパターンの寸法のみならず、パターン間（設計ブロック間、回路間）における相対的な位置、大きさ、形、長さなどの関係がある。
【０００３】
しかしながら、従来の技術では、上記制約を設計者の意図として抽出し、これを製造側で利用することは困難であった。例えば、設計段階においては、タイミング、クロストーク、信頼性などの電気的特性を考慮し、またブロックやパターン毎の相対関係を考慮して回路パターン（設計レイアウト）を作成する。ところが、製造側で授受するのは、複数層からなる設計レイアウトであり、製造プロセスにおいてはレイアウトの寸法・形状を実現すべくパターン形成処理を行う。このため、電気的特性において重要な箇所や、パターン間における相対的な位置関係を考慮した製造プロセスを実施することが困難であり、回路的歩留りが低下するという問題があった。
【０００４】
また、パターン間の位置関係に基づいた仕様を設計レイアウトに割り当てることが難しいので、設計段階において過剰にマージンを考慮する方法がある。この方法では、全ての設計レイアウトを過大に大きな寸法で設計する必要があるので、チップ面積が増大するという問題があった。このため、高歩留まり且つ低コストで半導体装置を製造することが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６９２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係るマスクパターン作成システムの構成を示す図である。
【図２】図２は、制約条件の一例を示す図である。
【図３】図３は、相対情報に基づいたマスクパターン作成処理の一例を説明するための図である。
【図４】図４は、第２の実施形態に係るマスクパターン作成システムの構成を示す図である。
【図５】図５は、設計レイアウトとウエハ上パターンの関係を説明するための図である。
【図６】図６は、面積の対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。
【図７】図７は、長さの対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。
【図８】図８は、相対情報に基づいたドーズマップ作成処理の処理手順を示すフローチャートである。
【図９】図９は、マスクパターン作成装置のハードウェア構成を示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態に係るパターン作成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
マスクパターンを作成する際には、所望形状のウエハ上パターンを形成できるよう、リソグラフィシミュレーションが繰り返され、これによりマスクパターンが最適化される。ところが、入力したレイアウト群（設計パターン）や近接する設計パターンが同じ形状であっても、リソグラフィシミュレーション内で持つグリッド（格子点）のずれやグリッド転び（グリッド誤差）が蓄積し、ＯＰＣ（Optical Proximity Correction）後のマスクパターン形状が等しくならない場合がある。そこで、本実施形態では、設計レイアウトを出荷する際に、設計レイアウトとともに設計パターン群の相対関係に対する制約情報（以下、相対情報という）を示すファイルを出荷する。そして、この相対情報に基づいて、マスクパターンを作成する。例えば、同じマスクパターン形状となるべき１対の設計パターンがある場合、この設計パターンを同一形状のマスクパターンに変換する。
【００１１】
図１は、第１の実施形態に係るマスクパターン作成システムの構成を示す図である。マスクパターン作成システム１００Ａは、マスクパターン作成装置１Ａと、設計レイアウト作成装置２と、相対情報作成装置３と、を備えている。
【００１２】
設計レイアウト作成装置２は、半導体装置（半導体集積回路）の設計レイアウト（複数からなる設計パターンの形状、寸法、配置位置などのデータ）を作成するコンピュータなどである。設計レイアウト作成装置２は、後述する制約条件５を満たすよう、設計レイアウトを作成する。制約条件５は、半導体装置が回路機能を満たすために、各設計パターンが満たすべき条件である。設計レイアウト作成装置２は、作成した設計レイアウトを相対情報作成装置３に送る。
【００１３】
相対情報作成装置３は、設計レイアウトと、この設計レイアウト内の設計パターンへの制約条件５と、に基づいて、設計パターンに対応するマスクパターンへの相対情報を作成するコンピュータなどである。設計パターンへの制約条件５は、設計パターン間（設計ブロック間、回路間、個々のパターン間）に対する制約である。また、相対情報は、マスクパターン間またはウエハ上パターン間への制約に関する情報である。本実施形態で用いる相対情報は、マスクパターン間への制約に関する情報である。
【００１４】
相対情報作成装置３は、入力部３１、制約条件記憶部３２、相対情報作成部３３、出力部３４を有している。入力部３１は、各設計パターンへの制約条件５を入力し、制約条件記憶部３２に送る。制約条件記憶部３２は、制約条件５を記憶するメモリなどである。
【００１５】
ここで、制約条件５について説明する。図２は、制約条件の一例を示す図である。制約条件５は、ウエハ上パターン間の相対関係を規定する条件であり、「制約名」と「制約内容」とが対応付けされている。「制約名」としては、例えば、「差動対」、「距離」、「等遅延配線」、「等長配線」、「等設計パラメータ」、「対称配置」、「同一形状」などがある。
【００１６】
「差動対」は、配線パターン間が差動対として配線されることが求められる制約である。例えば、差動対として機能する回路は、ペア回路の長さ、折れ曲がり数（屈曲数）、折れ曲がり角度、左右対称性、ビア数などを揃えることにより、対称的に配線する必要がある。
【００１７】
「距離」は、パターンの配線からの距離に関する制約値である。「等遅延配線」は、バス配線間の伝播遅延をパターン間で合わせるための制約である。「等遅延配線」では、パターン間の遅延を揃えるため、例えば、パターンの等長、等面積などが規定される。
【００１８】
「等長配線」は、パターンの寸法を同じ長さにする制約である。「等設計パラメータ」は、トランジスタのチャネル長・チャネル幅などの設計パラメータを等しくする制約である。トランジスタの特性を揃えるべき素子群においては、製造ばらつきを抑えるためにチャネル長・チャネル幅や形状を揃えるなどの留意を払う必要がある。
【００１９】
さらに、カレントミラーのように対称性を重視する回路がある。「対称配置」は、設定した軸に対してパターンを対称に置くことなどにより、パターンを線対称などの対称位置に配置する制約である。「同一形状」は、パターンとして同一パターン（同一形状かつ同一寸法のパターン）を配置する制約である。
【００２０】
相対情報作成部３３は、制約条件５に基づいて各設計パターンに与える制約を抽出し、相対情報を作成する。相対情報作成部３３は、例えば、設計レイアウトから抽出された回路パターンの電気的特性に基づいて、回路パターン間の相対的な位置関係と回路特性の依存性との関係を算出し、制約条件５を達成するための相対情報を作成する。
【００２１】
例えば、２つの設計パターン（例えば、設計パターンＡｘと設計パターンＢｘ）に対して、制約条件５で「同一形状」の制約が規定されている場合、相対情報作成部３３は、この２つの設計パターンＡｘ，Ｂｘと「同一形状」と、を対応付けた情報を相対情報（Ａｘ＝Ｂｘ）として作成する。出力部３４は、設計レイアウトと、相対情報作成部３３で作成された相対情報と、をマスクパターン作成装置１Ａに出力する。
【００２２】
なお、設計レイアウト作成装置２が、相対情報作成装置３の機能を備える構成としてもよい。この場合、設計レイアウト作成装置２は、設計レイアウトの作成処理と相対情報の作成処理を同時に行ってもよい。例えば、設計パターンＡｘ，Ｂｘのパターンデータを作成する際に、この設計パターンＡｘ，Ｂｘに「同一形状」の制約条件５があれば、設計パターンＡｘ，Ｂｘを同一形状で作成する。そして、設計パターンＡｘ，Ｂｘと「同一形状」を対応付けした相対情報を作成する。
【００２３】
マスクパターン作成装置１Ａは、設計レイアウトと相対情報に基づいて、マスクパターンを作成するコンピュータなどである。マスクパターン作成装置１Ａは、入力部１１、相対情報記憶部１２、設計レイアウト記憶部１３、マスクパターン作成部１４Ａ、出力部１５を有している。
【００２４】
入力部１１は、相対情報作成装置３から送られてくる相対情報を入力して相対情報記憶部１２に送る。また、入力部１１は、相対情報作成装置３から送られてくる設計レイアウトを入力して設計レイアウト記憶部１３に送る。なお、入力部１１は、設計レイアウト作成装置２から設計レイアウトを入力してもよい。相対情報記憶部１２は、相対情報を記憶するメモリなどであり、設計レイアウト記憶部１３は、設計レイアウトを記憶するメモリなどである。
【００２５】
マスクパターン作成部１４Ａは、相対情報および設計レイアウトを用いてマスクパターンを作成する。マスクパターン作成部１４Ａは、設計データにターゲットＭＤＰ（マスクデータプロセッシング）処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部１４Ａは、リソグラフィターゲットにＯＰＣを行なうことによってＯＰＣ後のマスクパターンを作成する。本実施形態のマスクパターン作成部１４Ａは、ＯＰＣ処理を行う際に、相対情報に基づいたマスクパターン作成を行ってもよいし、ＯＰＣ処理されたマスクパターンに対して相対情報に基づいたマスクパターン補正を行ってもよい。
【００２６】
例えば、相対情報が「同一形状」（Ａｘ＝Ｂｘ）であり、且つ設計パターンＡｘ，Ｂｘに対して作成するマスクパターンがマスクパターンＡｍ，Ｂｍの場合、マスクパターン作成部１４Ａは、マスクパターンＡｍとマスクパターンＢｍが同一のマスクパターンとなるよう、マスクパターンＡｍ，Ｂｍを作成する。出力部１５は、マスクパターン作成部１４Ａが作成したマスクパターンを外部装置（表示装置や電子線描画装置など）に出力する。
【００２７】
つぎに、相対情報に基づいたマスクパターン作成処理について説明する。図３は、相対情報に基づいたマスクパターン作成処理の一例を説明するための図である。なお、ここでは相対情報が「同一形状」である場合について説明する。図３の（ａ）は、設計パターンの一例を示している。ここでは、設計パターンが設計パターンＡ１〜Ｈ１を含んで構成されている場合を示している。
【００２８】
微細なパターンを基板（ウエハなど）上に露光する際には、光の屈折・干渉などの効果（光近接効果）によって、所望形状のウエハ上パターンを形成できない。このため、所望形状のウエハ上パターンを得ることができるよう、マスク上でパターン補正（光近接効果補正（ＯＰＣ）される。図３の（ｂ）は、相対情報を考慮せずにＯＰＣ処理して作成されたマスクパターンＡ２〜Ｈ２を示している。マスクパターンＡ２〜Ｈ２は、それぞれ、設計パターンＡ１〜Ｈ１に対応するマスクパターンである。
【００２９】
本実施形態では、ＯＰＣ処理を行う際に、マスクパターン作成部１４Ａが、相対情報に基づいたマスクパターン作成を行なう。図３の（ｃ）は、相対情報に基づいてＯＰＣ処理して作成されたマスクパターンを示している。ここでは、相対情報「同一形状」が、「Ａ１＝Ｂ１＝Ｃ１＝Ｄ１」、「Ｅ１＝Ｆ１」、「Ｇ１＝Ｈ１」である場合について説明する。この場合、設計パターンＡ１〜Ｄ１に対応するマスクパターンＡ３〜Ｄ３は、同一のマスクパターンとなるよう作成される。同様に、設計パターンＥ１，Ｆ１に対応するマスクパターンＥ３，Ｆ３は、同一のマスクパターンとなるよう作成され、設計パターンＧ１，Ｈ１に対応するマスクパターンＧ３，Ｈ３は、同一のマスクパターンとなるよう作成される。
【００３０】
また、マスクパターンを作成する際に、マスクパターンの近傍にＳＲＡＦ（Sub Resolution Assist Features）などのダミーパターンを配置してもよい。図３の（ｄ）は、ダミーパターンを配置して作成されたマスクパターンを示している。本実施形態では、マスクパターン作成部１４Ａが、マスクパターンの近傍にダミーパターンを配置する場合に、同じ形状であるべきパターン群に、同等のダミーパターンを配置する。
【００３１】
ここでのマスクパターン作成部１４Ａは、設計パターンＡ１〜Ｄ１に対応するマスクパターンＡ３〜Ｄ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置する。換言すると、各マスクパターンと、各マスクパターンの近傍に配置されたダミーパターンｄとからなるパターン群が、同一のパターン群となるよう、ダミーパターンｄが配置される。例えば、マスクパターンＡ３とマスクパターンＡ３の近傍に配置されたダミーパターンｄとからなるパターン群が、マスクパターンＢ３とマスクパターンＢ３の近傍に配置されたダミーパターンｄとからなるパターン群と、同一のパターン群となるよう、ダミーパターンｄが配置される。
【００３２】
同様に、マスクパターン作成部１４Ａは、マスクパターンＥ３，Ｆ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置し、マスクパターンＧ３，Ｈ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置する。
【００３３】
これにより、パターン配置の多様性に依存する効果（光近接効果など）が低減され、ウエハ上パターンの形状バラつきが低減される。したがって、同じ形状のウエハ上パターンを形成することが可能となる。
【００３４】
マスクパターン作成システム１００Ａによるマスクパターンの作成は、例えばウエハプロセスのレイヤ毎に行われる。そして、マスクパターン作成装置１Ａで作成されたマスクパターンを用いて半導体装置が製造される。具体的には、作成されたマスクパターンを用いてマスク（回路原版）が作製され、レジストの塗布されたウエハにマスクを用いて露光が行なわれ、その後ウエハが現像されてウエハ上にレジストパターンが形成される。そして、レジストパターンをマスクとしてレジストパターンの下層側がエッチングされる。これにより、レジストパターンに対応する実パターンがウエハ上に形成される。半導体装置を製造する際には、上述した相対情報の作成処理、マスクパターンの作成処理、露光処理、現像処理、エッチング処理などがレイヤ毎に繰り返される。
【００３５】
なお、本実施の形態では、制約情報に従ってラインパターンを配置する場合について説明したが、制約情報に従ってビアやコンタクトなどのホールパターンを配置してもよい。
【００３６】
このように、第１の実施形態によれば、相対情報に基づいてマスクパターンを作成するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００３７】
（第２の実施形態）
つぎに、図４〜図７を用いてこの発明の第２の実施形態について説明する。第２の実施形態では、ウエハ上パターンが相対情報を満たすよう、マスクパターンなどを修正（補正）する。
【００３８】
図４は、第２の実施形態に係るマスクパターン作成システムの構成を示す図である。図４の各構成要素のうち図１に示す第１の実施形態のマスクパターン作成システム１００Ａと同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。なお、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。
【００３９】
マスクパターン作成システム１００Ｂは、マスクパターン作成装置１Ｂと、設計レイアウト作成装置２と、相対情報作成装置３と、を備えている。マスクパターン作成装置１Ｂは、入力部１１、相対情報記憶部１２、設計レイアウト記憶部１３、マスクパターン作成部１４Ｂ、出力部１５、判定部４１、修正部４２を有している。
【００４０】
マスクパターン作成部１４Ｂは、設計レイアウトを用いてＯＰＣ後のマスクパターンを作成する。マスクパターン作成部１４Ｂは、作成したマスクパターンを判定部４１に送る。
【００４１】
判定部４１は、マスクパターン作成部１４Ｂが作成したマスクパターンを用いてウエハ上にウエハ上パターンを形成した場合に、相対情報を満たすウエハ上パターンを形成できるか否か（判定ＯＫまたは判定ＮＧ）を判定する。本実施形態の判定部４１は、相対情報で規定されている設計パターンに対応するマスクパターンに対してパターン判定を行う。なお、判定部４１は、全てのマスクパターンに対してパターン判定を行ってもよい。判定部４１は、マスクパターンのうちどの箇所が判定ＮＧであるかのパターン判定結果と、マスクパターンと、を修正部４２に送る。
【００４２】
修正部４２は、相対情報を満たすウエハ上パターンを形成できないと判定されたマスクパターンを修正する。修正部４２は、相対情報を満たすウエハ上パターンを形成できるようマスクパターンを修正する。修正部４２は、修正したマスクパターンを出力部１５に送る。修正部４２は、判定ＮＧのマスクパターンが無い場合、マスクパターンを修正することなく出力部１５に送る。
【００４３】
つぎに、相対情報を満たすウエハ上パターンを形成できるか否かの判定処理手順について説明する。図５は、設計レイアウトとウエハ上パターンの関係を説明するための図である。設計レイアウト５１は、設計レイアウト作成装置２などによって作成される。
【００４４】
マスクパターン作成装置１Ｂでは、マスクパターン作成部１４Ｂが、設計レイアウト５１を用いてマスクパターンを作成する。このとき、マスクパターン作成部１４Ｂは、設計データにターゲットＭＤＰ処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部１４Ｂは、リソグラフィターゲットにＯＰＣを行なうことによってＯＰＣ後のマスクパターンを作成する。この後、判定部４１は、ＯＰＣ後のマスクパターンを用いてリソグラフィシミュレーションを行い、これにより、ウエハ上パターン５２のパターン形状を予測する。そして、判定部４１は、ウエハ上パターン５２のパターン形状が相対情報を満たしているか否かのパターン判定を行う。
【００４５】
つぎに、マスクパターンの修正処理について説明する。図６は、面積の対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの面積を等しくすべき制約が設定されている場合について説明する。
【００４６】
マスクパターン作成部１４Ｂは、相対情報で面積を等しくすべき制約が規定されている１対の設計パターンを用いて、１対のマスクパターンＲ１，Ｒ２（図示せず）を作成する。そして、判定部４１は、図６の（ａ）に示すように、１対のマスクパターンＲ１，Ｒ２に対応する１対のウエハ上パターンＰ１，Ｐ２をリソグラフィシミュレーションなどによって予測する。
【００４７】
例えば、一方のウエハ上パターンＰ１と線対称なウエハ上パターン（理想パターン）をウエハ上パターンＱ２とする。判定部４１は、ウエハ上パターンＰ２の面積と、ウエハ上パターンＱ２の面積と、を比較し、比較したウエハ上パターンＰ２，Ｑ２間の形状差分（面積差分）が閾値以下であるか否かを判定する。
【００４８】
このとき、判定部４１は、判定基準として、ウエハ上パターンＰ２，Ｑ２の寸法、面積などを用いてもよい。面積差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ１、Ｐ２に対応するマスクパターンＲ１，Ｒ２を使用可能として採用（ＯＫ判定）する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。
【００４９】
一方、判定部４１は、面積差分が所定の基準を満たさない場合、ＮＧ判定する。この場合、修正部４２は、面積差分が所定の基準を満たすよう、ウエハ上パターンＰ２に対応するマスクパターンＲ２を修正する。例えば、修正部４２は、ウエハ上パターンＰ２の面積が理想パターンであるウエハ上パターンＱ２の面積に近付くよう、ウエハ上パターンＰ２に対応するマスクパターンＲ２を修正する。
【００５０】
なお、判定部４１は、ウエハ上パターンＰ１に対応するマスクパターンＲ１を修正してもよい。また、判定部４１は、ウエハ上パターンＰ１，Ｐ２に対応するマスクパターンＲ１，Ｒ２を両方とも修正してもよい。
【００５１】
ウエハ上パターンＰ２に対応するマスクパターンＲ２が修正された後、判定部４１は、修正後のマスクパターンＲ１，Ｒ２に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。
【００５２】
図６の（ｂ）に示すように、例えば、マスクパターンＲ２が修正されることにより、ウエハ上パターンＰ２は、ウエハ上パターンＱ２と略同面積のウエハ上パターンＰ４となる。ウエハ上パターンＰ１，Ｐ４の面積差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ１、Ｐ４に対応するマスクパターンを使用可能として採用する。
【００５３】
一方、ウエハ上パターンＰ１，Ｐ４の面積差分が所定の基準を満たさない場合、面積差分が所定の基準を満たすまで、修正部４２によるマスクパターンの修正処理、判定部４１による面積差分の判定処理が繰り返される。
【００５４】
図７は、長さの対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの長さを等しくすべき制約が設定されている場合について説明する。
【００５５】
マスクパターン作成部１４Ｂは、相対情報で長さを等しくすべき制約が規定されている１対の設計パターンを用いて、１対のマスクパターンＲ５，Ｒ６（図示せず）を作成する。そして、判定部４１は、図７の（ａ）に示すように、１対のマスクパターンＲ５，Ｒ６に対応する１対のウエハ上パターンＰ５，Ｐ６をリソグラフィシミュレーションなどによって予測する。
【００５６】
例えば、一方のウエハ上パターンＰ５と線対称なウエハ上パターン（理想パターン）をウエハ上パターンＱ６とする。判定部４１は、ウエハ上パターンＰ６の長さと、ウエハ上パターンＱ６の長さと、を比較し、比較したウエハ上パターンＰ６，Ｑ６間の長さ差分が閾値以下であるか否かを判定する。
【００５７】
判定部４１は、例えば、ウエハ上パターンＰ６，Ｑ６の各面積を各平均幅（横幅）で除することにより、ウエハ上パターンＰ６，Ｑ６の長さを算出する。なお、判定部４１は、ウエハ上パターンＰ６，Ｑ６の横幅方向の中心位置を結んだ線分をウエハ上パターンＰ６，Ｑ６の長さとして算出してもよい。
【００５８】
長さ差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ５，Ｐ６に対応するマスクパターンＲ５，Ｒ６を使用可能として採用（ＯＫ判定）する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。
【００５９】
一方、判定部４１は、長さ差分が所定の基準を満たさない場合、ＮＧ判定する。この場合、修正部４２は、長さ差分が所定の基準を満たすよう、ウエハ上パターンＰ６に対応するマスクパターンＲ６を修正する。例えば、修正部４２は、ウエハ上パターンＰ６の長さが理想パターンであるウエハ上パターンＱ６の長さに近付くよう、ウエハ上パターンＰ６に対応するマスクパターンＲ６を修正する。
【００６０】
なお、判定部４１は、ウエハ上パターンＰ５に対応するマスクパターンＲ５を修正してもよい。また、判定部４１は、ウエハ上パターンＰ５，Ｐ６に対応するマスクパターンＲ５，Ｒ６を両方とも修正してもよい。
【００６１】
ウエハ上パターンＰ６に対応するマスクパターンＲ６が修正された後、判定部４１は、修正後のマスクパターンＲ５，Ｒ６に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。
【００６２】
図７の（ｂ）に示すように、例えば、マスクパターンＲ６が修正されることにより、ウエハ上パターンＰ６は、ウエハ上パターンＱ６と略同じ長さのウエハ上パターンＰ７となる。ウエハ上パターンＰ５，Ｐ７の長さ差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ５，Ｐ７に対応するマスクパターンを使用可能として採用する。
【００６３】
一方、ウエハ上パターンＰ５，Ｐ７の長さ差分が所定の基準を満たさない場合、長さ差分が所定の基準を満たすまで、修正部４２によるマスクパターンの修正処理、判定部４１による長さ差分の判定処理が繰り返される。
【００６４】
なお、ウエハ上パターンは、リソグラフィシミュレーションの代わりに、ウエハ上への転写実験により導出してもよい。この場合、マスクパターン作成部１４Ｂで作成されたマスクパターンを用いてマスクを作成し、作成したマスクを用いてウエハ上のレジストに露光を行う。そして、ウエハが現像されることによって得られるレジストパターンをウエハ上パターンとし、このウエハ上パターンをＳＥＭ（Scanning Electron Microscope）などによってウエハ上パターンが測定される。この測定結果が、ウエハ上パターンとなる。
【００６５】
なお、ウエハ上パターンはエッチング後パターンであってもよい。エッチング後パターンは、レジストパターン上からウエハをエッチングした後のパターンである。この場合、例えば、エッチングシミュレーションなどの加工シミュレーションを用いて、エッチング後パターンのパターン形状が算出される。また、ウエハ上への転写実験により得られたレジストパターン上からエッチングを行って、エッチング後のウエハ上パターンを取得してもよい。
【００６６】
図６、図７で説明したように、回路的特性を満たさない恐れのあるパターン形状を修正し、またパターンの変形が回路的特性に影響しないパターンをスペック内としているので、製品の歩留りを向上することができる。また、転写実験に用いたマスクがスペック内の場合、マスクを基準外として廃棄せずに半導体装置の製造に用いることができるので、マスクの廃棄を低減することが可能となる。
【００６７】
なお、本実施の形態では、相対情報を満たすよう、マスクパターンを修正する場合について説明したが、相対情報を満たすよう、設計レイアウト、照明条件などのプロセス条件を修正してもよい。この場合、修正部４２は、設計レイアウトの修正量やプロセス条件の修正量などを算出する。
【００６８】
最適化されるプロセス条件は、例えば、光近接効果補正、リソグラフィコンプライアンスチェックなどである。また、最適化されるプロセス条件は、照明形状、照明分布、ＮＡ、偏光状態、動的フォーカス設定、マスク種類、露光量、収差、レジスト種、レジスト膜厚、ＰＥＢ（Post Exposure Bake）、現像条件などであってもよい。
【００６９】
このように、第２の実施形態によれば、相対情報に基づいてウエハ上パターンを判定するとともに、判定ＮＧの場合には相対情報に基づいてマスクパターンを修正するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００７０】
（第３の実施形態）
つぎに、図８および図９を用いてこの発明の第３の実施形態について説明する。第３の実施形態では、マスクパターン作成装置１Ｂが、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定する。したがって、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。
【００７１】
図８は、相対情報に基づいたドーズマップ作成処理の処理手順を示すフローチャートである。設計レイアウトが作成された後（ステップＳ１０）、設計レイアウト内からパターン寸法などの測長箇所が選択される（ステップＳ２０）。この選択は、所定のプログラムを用いて行ってもよいし、使用者からの指示に従って行ってもよい。例えば、所定幅を有した設計パターンなどが選択される。
【００７２】
この後、マスクパターン作成部１４Ｂは、設計レイアウトを用いてマスクパターンを作成し、判定部４１は、作成されたマスクパターン寸法の測長を行なう（ステップＳ３０）。そして、判定部４１は、マスクパターン寸法の寸法ずれ量分布を算出する（ステップＳ４０）。さらに、判定部４１は、ＭＥＦ（Mask Error Factors）などを考慮して、ウエハ上パターン寸法の寸法ずれ量分布を算出する（ステップＳ５０）。
【００７３】
そして、修正部４２は、相対情報に基づいて、露光ドーズ量の分布（ドーズマップ）を設定する（ステップＳ６０）。例えば、電気的に不良となる可能性が所定値よりも高いパターン位置に対して、パターンを太らせるか又は細らせるよう、ドーズマップが設定される。これにより、露光におけるドーズマッピング手法を用いて、露光ドーズの最適化が行なわれる。具体的には、露光面におけるスリット方向におけるドーズばらつき、スキャン方向におけるドーズばらつきが測定され、場所ごとの最適なドーズをマッピングして露光が行なわれる（ステップＳ７０）。
【００７４】
従来は、マスクパターン寸法の分布、ウエハ上パターン寸法の分布に基づいてドーズのずれを算出し、露光ドーズを決めていた。このように、回路的に重要な箇所、対称性が求められる箇所を考慮することなく、ドーズを決めていたので、電気特性マージンが不足したり、デバイス特性に不良を生じたりする可能性が高かった。そこで、本実施形態では、回路的に重要な箇所、対称性が求められる箇所を考慮して露光ドーズをマッピングする。このとき、対称性が向上する方向にドーズを調整しておく。これにより、ウエハ上パターンの対称性が向上するので、性能・歩留まりを向上させ、チップコストを低減させることが可能となる。
【００７５】
つぎに、マスクパターン作成装置１Ａ，１Ｂのハードウェア構成について説明する。なお、マスクパターン作成装置１Ａ，１Ｂは、それぞれ同様のハードウェア構成を有しているので、ここではマスクパターン作成装置１Ａのハードウェア構成について説明する。
【００７６】
図９は、マスクパターン作成装置のハードウェア構成を示す図である。マスクパターン作成装置１Ａは、ＣＰＵ（Central Processing Unit）９１、ＲＯＭ（Read Only Memory）９２、ＲＡＭ（Random Access Memory）９３、表示部９４、入力部９５を有している。マスクパターン作成装置１Ａでは、これらのＣＰＵ９１、ＲＯＭ９２、ＲＡＭ９３、表示部９４、入力部９５がバスラインを介して接続されている。
【００７７】
ＣＰＵ９１は、コンピュータプログラムであるマスクパターン作成プログラム９７を用いてパターンの判定を行う。表示部９４は、液晶モニタなどの表示装置であり、ＣＰＵ９１からの指示に基づいて、設計パターン、制約条件、相対情報、マスクパターンなどを表示する。入力部９５は、マウスやキーボードを備えて構成され、使用者から外部入力される指示情報（マスクパターンの作成に必要なパラメータ等）を入力する。入力部９５へ入力された指示情報は、ＣＰＵ９１へ送られる。
【００７８】
マスクパターン作成プログラム９７は、ＲＯＭ９２内に格納されており、バスラインを介してＲＡＭ９３へロードされる。図９では、マスクパターン作成プログラム９７がＲＡＭ９３へロードされた状態を示している。
【００７９】
ＣＰＵ９１はＲＡＭ９３内にロードされたマスクパターン作成プログラム９７を実行する。具体的には、マスクパターン作成装置１Ａでは、使用者による入力部９５からの指示入力に従って、ＣＰＵ９１がＲＯＭ９２内からマスクパターン作成プログラム９７を読み出してＲＡＭ９３内のプログラム格納領域に展開して各種処理を実行する。ＣＰＵ９１は、この各種処理に際して生じる各種データをＲＡＭ９３内に形成されるデータ格納領域に一時的に記憶させておく。
【００８０】
マスクパターン作成装置１Ａで実行されるマスクパターン作成プログラム９７は、マスクパターン作成部１４Ａを含むモジュール構成となっており、これらが主記憶装置上にロードされ、これらが主記憶装置上に生成される。なお、マスクパターン作成装置１Ｂで実行されるマスクパターン作成プログラム９７は、マスクパターン作成部１４Ｂ、判定部４１、修正部４２を含むモジュール構成となっている。
【００８１】
このように、第３の実施形態によれば、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００８２】
このように第１〜第３の実施形態によれば、高歩留まり且つ低コストで半導体装置を製造することができるマスクパターンを作成することが可能となる。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１Ａ，１Ｂ…マスクパターン作成装置、３…相対情報作成装置、５…制約条件、１４Ａ，１４Ｂ…マスクパターン作成部、４１…判定部、４２…修正部、１００Ａ，１００Ｂ…マスクパターン作成システム、Ａ１〜Ｈ１…設計パターン、Ａ３〜Ｈ３…マスクパターン、Ｐ１，Ｐ２，Ｐ４〜Ｐ７…ウエハ上パターン。
【技術分野】
【０００１】
本発明の実施形態は、パターン作成方法および半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置の設計や製造においては、パターンの微細化に伴って設計マージンの少ない回路パターンが増加している。このため、寸法ばらつきに弱い箇所（電気的に所望の機能を達成できない箇所）が増える傾向にある。さらに、アナログ回路など雑音やバラつきに敏感な回路は、所望のデバイス性能を発揮するために、所定の制約を満たす必要がある。例えば、制約としては、個々のパターンの寸法のみならず、パターン間（設計ブロック間、回路間）における相対的な位置、大きさ、形、長さなどの関係がある。
【０００３】
しかしながら、従来の技術では、上記制約を設計者の意図として抽出し、これを製造側で利用することは困難であった。例えば、設計段階においては、タイミング、クロストーク、信頼性などの電気的特性を考慮し、またブロックやパターン毎の相対関係を考慮して回路パターン（設計レイアウト）を作成する。ところが、製造側で授受するのは、複数層からなる設計レイアウトであり、製造プロセスにおいてはレイアウトの寸法・形状を実現すべくパターン形成処理を行う。このため、電気的特性において重要な箇所や、パターン間における相対的な位置関係を考慮した製造プロセスを実施することが困難であり、回路的歩留りが低下するという問題があった。
【０００４】
また、パターン間の位置関係に基づいた仕様を設計レイアウトに割り当てることが難しいので、設計段階において過剰にマージンを考慮する方法がある。この方法では、全ての設計レイアウトを過大に大きな寸法で設計する必要があるので、チップ面積が増大するという問題があった。このため、高歩留まり且つ低コストで半導体装置を製造することが望まれている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２６９２９９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、高歩留まり且つ低コストで半導体装置を製造することができるパターン作成方法および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００７】
実施形態によれば、パターン作成方法が提供される。パターン作成方法では、設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成する。
【図面の簡単な説明】
【０００８】
【図１】図１は、第１の実施形態に係るマスクパターン作成システムの構成を示す図である。
【図２】図２は、制約条件の一例を示す図である。
【図３】図３は、相対情報に基づいたマスクパターン作成処理の一例を説明するための図である。
【図４】図４は、第２の実施形態に係るマスクパターン作成システムの構成を示す図である。
【図５】図５は、設計レイアウトとウエハ上パターンの関係を説明するための図である。
【図６】図６は、面積の対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。
【図７】図７は、長さの対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。
【図８】図８は、相対情報に基づいたドーズマップ作成処理の処理手順を示すフローチャートである。
【図９】図９は、マスクパターン作成装置のハードウェア構成を示す図である。
【発明を実施するための形態】
【０００９】
以下に添付図面を参照して、実施形態に係るパターン作成方法および半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。
【００１０】
（第１の実施形態）
マスクパターンを作成する際には、所望形状のウエハ上パターンを形成できるよう、リソグラフィシミュレーションが繰り返され、これによりマスクパターンが最適化される。ところが、入力したレイアウト群（設計パターン）や近接する設計パターンが同じ形状であっても、リソグラフィシミュレーション内で持つグリッド（格子点）のずれやグリッド転び（グリッド誤差）が蓄積し、ＯＰＣ（Optical Proximity Correction）後のマスクパターン形状が等しくならない場合がある。そこで、本実施形態では、設計レイアウトを出荷する際に、設計レイアウトとともに設計パターン群の相対関係に対する制約情報（以下、相対情報という）を示すファイルを出荷する。そして、この相対情報に基づいて、マスクパターンを作成する。例えば、同じマスクパターン形状となるべき１対の設計パターンがある場合、この設計パターンを同一形状のマスクパターンに変換する。
【００１１】
図１は、第１の実施形態に係るマスクパターン作成システムの構成を示す図である。マスクパターン作成システム１００Ａは、マスクパターン作成装置１Ａと、設計レイアウト作成装置２と、相対情報作成装置３と、を備えている。
【００１２】
設計レイアウト作成装置２は、半導体装置（半導体集積回路）の設計レイアウト（複数からなる設計パターンの形状、寸法、配置位置などのデータ）を作成するコンピュータなどである。設計レイアウト作成装置２は、後述する制約条件５を満たすよう、設計レイアウトを作成する。制約条件５は、半導体装置が回路機能を満たすために、各設計パターンが満たすべき条件である。設計レイアウト作成装置２は、作成した設計レイアウトを相対情報作成装置３に送る。
【００１３】
相対情報作成装置３は、設計レイアウトと、この設計レイアウト内の設計パターンへの制約条件５と、に基づいて、設計パターンに対応するマスクパターンへの相対情報を作成するコンピュータなどである。設計パターンへの制約条件５は、設計パターン間（設計ブロック間、回路間、個々のパターン間）に対する制約である。また、相対情報は、マスクパターン間またはウエハ上パターン間への制約に関する情報である。本実施形態で用いる相対情報は、マスクパターン間への制約に関する情報である。
【００１４】
相対情報作成装置３は、入力部３１、制約条件記憶部３２、相対情報作成部３３、出力部３４を有している。入力部３１は、各設計パターンへの制約条件５を入力し、制約条件記憶部３２に送る。制約条件記憶部３２は、制約条件５を記憶するメモリなどである。
【００１５】
ここで、制約条件５について説明する。図２は、制約条件の一例を示す図である。制約条件５は、ウエハ上パターン間の相対関係を規定する条件であり、「制約名」と「制約内容」とが対応付けされている。「制約名」としては、例えば、「差動対」、「距離」、「等遅延配線」、「等長配線」、「等設計パラメータ」、「対称配置」、「同一形状」などがある。
【００１６】
「差動対」は、配線パターン間が差動対として配線されることが求められる制約である。例えば、差動対として機能する回路は、ペア回路の長さ、折れ曲がり数（屈曲数）、折れ曲がり角度、左右対称性、ビア数などを揃えることにより、対称的に配線する必要がある。
【００１７】
「距離」は、パターンの配線からの距離に関する制約値である。「等遅延配線」は、バス配線間の伝播遅延をパターン間で合わせるための制約である。「等遅延配線」では、パターン間の遅延を揃えるため、例えば、パターンの等長、等面積などが規定される。
【００１８】
「等長配線」は、パターンの寸法を同じ長さにする制約である。「等設計パラメータ」は、トランジスタのチャネル長・チャネル幅などの設計パラメータを等しくする制約である。トランジスタの特性を揃えるべき素子群においては、製造ばらつきを抑えるためにチャネル長・チャネル幅や形状を揃えるなどの留意を払う必要がある。
【００１９】
さらに、カレントミラーのように対称性を重視する回路がある。「対称配置」は、設定した軸に対してパターンを対称に置くことなどにより、パターンを線対称などの対称位置に配置する制約である。「同一形状」は、パターンとして同一パターン（同一形状かつ同一寸法のパターン）を配置する制約である。
【００２０】
相対情報作成部３３は、制約条件５に基づいて各設計パターンに与える制約を抽出し、相対情報を作成する。相対情報作成部３３は、例えば、設計レイアウトから抽出された回路パターンの電気的特性に基づいて、回路パターン間の相対的な位置関係と回路特性の依存性との関係を算出し、制約条件５を達成するための相対情報を作成する。
【００２１】
例えば、２つの設計パターン（例えば、設計パターンＡｘと設計パターンＢｘ）に対して、制約条件５で「同一形状」の制約が規定されている場合、相対情報作成部３３は、この２つの設計パターンＡｘ，Ｂｘと「同一形状」と、を対応付けた情報を相対情報（Ａｘ＝Ｂｘ）として作成する。出力部３４は、設計レイアウトと、相対情報作成部３３で作成された相対情報と、をマスクパターン作成装置１Ａに出力する。
【００２２】
なお、設計レイアウト作成装置２が、相対情報作成装置３の機能を備える構成としてもよい。この場合、設計レイアウト作成装置２は、設計レイアウトの作成処理と相対情報の作成処理を同時に行ってもよい。例えば、設計パターンＡｘ，Ｂｘのパターンデータを作成する際に、この設計パターンＡｘ，Ｂｘに「同一形状」の制約条件５があれば、設計パターンＡｘ，Ｂｘを同一形状で作成する。そして、設計パターンＡｘ，Ｂｘと「同一形状」を対応付けした相対情報を作成する。
【００２３】
マスクパターン作成装置１Ａは、設計レイアウトと相対情報に基づいて、マスクパターンを作成するコンピュータなどである。マスクパターン作成装置１Ａは、入力部１１、相対情報記憶部１２、設計レイアウト記憶部１３、マスクパターン作成部１４Ａ、出力部１５を有している。
【００２４】
入力部１１は、相対情報作成装置３から送られてくる相対情報を入力して相対情報記憶部１２に送る。また、入力部１１は、相対情報作成装置３から送られてくる設計レイアウトを入力して設計レイアウト記憶部１３に送る。なお、入力部１１は、設計レイアウト作成装置２から設計レイアウトを入力してもよい。相対情報記憶部１２は、相対情報を記憶するメモリなどであり、設計レイアウト記憶部１３は、設計レイアウトを記憶するメモリなどである。
【００２５】
マスクパターン作成部１４Ａは、相対情報および設計レイアウトを用いてマスクパターンを作成する。マスクパターン作成部１４Ａは、設計データにターゲットＭＤＰ（マスクデータプロセッシング）処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部１４Ａは、リソグラフィターゲットにＯＰＣを行なうことによってＯＰＣ後のマスクパターンを作成する。本実施形態のマスクパターン作成部１４Ａは、ＯＰＣ処理を行う際に、相対情報に基づいたマスクパターン作成を行ってもよいし、ＯＰＣ処理されたマスクパターンに対して相対情報に基づいたマスクパターン補正を行ってもよい。
【００２６】
例えば、相対情報が「同一形状」（Ａｘ＝Ｂｘ）であり、且つ設計パターンＡｘ，Ｂｘに対して作成するマスクパターンがマスクパターンＡｍ，Ｂｍの場合、マスクパターン作成部１４Ａは、マスクパターンＡｍとマスクパターンＢｍが同一のマスクパターンとなるよう、マスクパターンＡｍ，Ｂｍを作成する。出力部１５は、マスクパターン作成部１４Ａが作成したマスクパターンを外部装置（表示装置や電子線描画装置など）に出力する。
【００２７】
つぎに、相対情報に基づいたマスクパターン作成処理について説明する。図３は、相対情報に基づいたマスクパターン作成処理の一例を説明するための図である。なお、ここでは相対情報が「同一形状」である場合について説明する。図３の（ａ）は、設計パターンの一例を示している。ここでは、設計パターンが設計パターンＡ１〜Ｈ１を含んで構成されている場合を示している。
【００２８】
微細なパターンを基板（ウエハなど）上に露光する際には、光の屈折・干渉などの効果（光近接効果）によって、所望形状のウエハ上パターンを形成できない。このため、所望形状のウエハ上パターンを得ることができるよう、マスク上でパターン補正（光近接効果補正（ＯＰＣ）される。図３の（ｂ）は、相対情報を考慮せずにＯＰＣ処理して作成されたマスクパターンＡ２〜Ｈ２を示している。マスクパターンＡ２〜Ｈ２は、それぞれ、設計パターンＡ１〜Ｈ１に対応するマスクパターンである。
【００２９】
本実施形態では、ＯＰＣ処理を行う際に、マスクパターン作成部１４Ａが、相対情報に基づいたマスクパターン作成を行なう。図３の（ｃ）は、相対情報に基づいてＯＰＣ処理して作成されたマスクパターンを示している。ここでは、相対情報「同一形状」が、「Ａ１＝Ｂ１＝Ｃ１＝Ｄ１」、「Ｅ１＝Ｆ１」、「Ｇ１＝Ｈ１」である場合について説明する。この場合、設計パターンＡ１〜Ｄ１に対応するマスクパターンＡ３〜Ｄ３は、同一のマスクパターンとなるよう作成される。同様に、設計パターンＥ１，Ｆ１に対応するマスクパターンＥ３，Ｆ３は、同一のマスクパターンとなるよう作成され、設計パターンＧ１，Ｈ１に対応するマスクパターンＧ３，Ｈ３は、同一のマスクパターンとなるよう作成される。
【００３０】
また、マスクパターンを作成する際に、マスクパターンの近傍にＳＲＡＦ（Sub Resolution Assist Features）などのダミーパターンを配置してもよい。図３の（ｄ）は、ダミーパターンを配置して作成されたマスクパターンを示している。本実施形態では、マスクパターン作成部１４Ａが、マスクパターンの近傍にダミーパターンを配置する場合に、同じ形状であるべきパターン群に、同等のダミーパターンを配置する。
【００３１】
ここでのマスクパターン作成部１４Ａは、設計パターンＡ１〜Ｄ１に対応するマスクパターンＡ３〜Ｄ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置する。換言すると、各マスクパターンと、各マスクパターンの近傍に配置されたダミーパターンｄとからなるパターン群が、同一のパターン群となるよう、ダミーパターンｄが配置される。例えば、マスクパターンＡ３とマスクパターンＡ３の近傍に配置されたダミーパターンｄとからなるパターン群が、マスクパターンＢ３とマスクパターンＢ３の近傍に配置されたダミーパターンｄとからなるパターン群と、同一のパターン群となるよう、ダミーパターンｄが配置される。
【００３２】
同様に、マスクパターン作成部１４Ａは、マスクパターンＥ３，Ｆ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置し、マスクパターンＧ３，Ｈ３に対し、同一形状のダミーパターンｄを同一の相対位置に配置する。
【００３３】
これにより、パターン配置の多様性に依存する効果（光近接効果など）が低減され、ウエハ上パターンの形状バラつきが低減される。したがって、同じ形状のウエハ上パターンを形成することが可能となる。
【００３４】
マスクパターン作成システム１００Ａによるマスクパターンの作成は、例えばウエハプロセスのレイヤ毎に行われる。そして、マスクパターン作成装置１Ａで作成されたマスクパターンを用いて半導体装置が製造される。具体的には、作成されたマスクパターンを用いてマスク（回路原版）が作製され、レジストの塗布されたウエハにマスクを用いて露光が行なわれ、その後ウエハが現像されてウエハ上にレジストパターンが形成される。そして、レジストパターンをマスクとしてレジストパターンの下層側がエッチングされる。これにより、レジストパターンに対応する実パターンがウエハ上に形成される。半導体装置を製造する際には、上述した相対情報の作成処理、マスクパターンの作成処理、露光処理、現像処理、エッチング処理などがレイヤ毎に繰り返される。
【００３５】
なお、本実施の形態では、制約情報に従ってラインパターンを配置する場合について説明したが、制約情報に従ってビアやコンタクトなどのホールパターンを配置してもよい。
【００３６】
このように、第１の実施形態によれば、相対情報に基づいてマスクパターンを作成するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００３７】
（第２の実施形態）
つぎに、図４〜図７を用いてこの発明の第２の実施形態について説明する。第２の実施形態では、ウエハ上パターンが相対情報を満たすよう、マスクパターンなどを修正（補正）する。
【００３８】
図４は、第２の実施形態に係るマスクパターン作成システムの構成を示す図である。図４の各構成要素のうち図１に示す第１の実施形態のマスクパターン作成システム１００Ａと同一機能を達成する構成要素については同一番号を付しており、重複する説明は省略する。なお、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。
【００３９】
マスクパターン作成システム１００Ｂは、マスクパターン作成装置１Ｂと、設計レイアウト作成装置２と、相対情報作成装置３と、を備えている。マスクパターン作成装置１Ｂは、入力部１１、相対情報記憶部１２、設計レイアウト記憶部１３、マスクパターン作成部１４Ｂ、出力部１５、判定部４１、修正部４２を有している。
【００４０】
マスクパターン作成部１４Ｂは、設計レイアウトを用いてＯＰＣ後のマスクパターンを作成する。マスクパターン作成部１４Ｂは、作成したマスクパターンを判定部４１に送る。
【００４１】
判定部４１は、マスクパターン作成部１４Ｂが作成したマスクパターンを用いてウエハ上にウエハ上パターンを形成した場合に、相対情報を満たすウエハ上パターンを形成できるか否か（判定ＯＫまたは判定ＮＧ）を判定する。本実施形態の判定部４１は、相対情報で規定されている設計パターンに対応するマスクパターンに対してパターン判定を行う。なお、判定部４１は、全てのマスクパターンに対してパターン判定を行ってもよい。判定部４１は、マスクパターンのうちどの箇所が判定ＮＧであるかのパターン判定結果と、マスクパターンと、を修正部４２に送る。
【００４２】
修正部４２は、相対情報を満たすウエハ上パターンを形成できないと判定されたマスクパターンを修正する。修正部４２は、相対情報を満たすウエハ上パターンを形成できるようマスクパターンを修正する。修正部４２は、修正したマスクパターンを出力部１５に送る。修正部４２は、判定ＮＧのマスクパターンが無い場合、マスクパターンを修正することなく出力部１５に送る。
【００４３】
つぎに、相対情報を満たすウエハ上パターンを形成できるか否かの判定処理手順について説明する。図５は、設計レイアウトとウエハ上パターンの関係を説明するための図である。設計レイアウト５１は、設計レイアウト作成装置２などによって作成される。
【００４４】
マスクパターン作成装置１Ｂでは、マスクパターン作成部１４Ｂが、設計レイアウト５１を用いてマスクパターンを作成する。このとき、マスクパターン作成部１４Ｂは、設計データにターゲットＭＤＰ処理を行うことによってリソグラフィターゲットを作成する。さらに、マスクパターン作成部１４Ｂは、リソグラフィターゲットにＯＰＣを行なうことによってＯＰＣ後のマスクパターンを作成する。この後、判定部４１は、ＯＰＣ後のマスクパターンを用いてリソグラフィシミュレーションを行い、これにより、ウエハ上パターン５２のパターン形状を予測する。そして、判定部４１は、ウエハ上パターン５２のパターン形状が相対情報を満たしているか否かのパターン判定を行う。
【００４５】
つぎに、マスクパターンの修正処理について説明する。図６は、面積の対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの面積を等しくすべき制約が設定されている場合について説明する。
【００４６】
マスクパターン作成部１４Ｂは、相対情報で面積を等しくすべき制約が規定されている１対の設計パターンを用いて、１対のマスクパターンＲ１，Ｒ２（図示せず）を作成する。そして、判定部４１は、図６の（ａ）に示すように、１対のマスクパターンＲ１，Ｒ２に対応する１対のウエハ上パターンＰ１，Ｐ２をリソグラフィシミュレーションなどによって予測する。
【００４７】
例えば、一方のウエハ上パターンＰ１と線対称なウエハ上パターン（理想パターン）をウエハ上パターンＱ２とする。判定部４１は、ウエハ上パターンＰ２の面積と、ウエハ上パターンＱ２の面積と、を比較し、比較したウエハ上パターンＰ２，Ｑ２間の形状差分（面積差分）が閾値以下であるか否かを判定する。
【００４８】
このとき、判定部４１は、判定基準として、ウエハ上パターンＰ２，Ｑ２の寸法、面積などを用いてもよい。面積差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ１、Ｐ２に対応するマスクパターンＲ１，Ｒ２を使用可能として採用（ＯＫ判定）する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。
【００４９】
一方、判定部４１は、面積差分が所定の基準を満たさない場合、ＮＧ判定する。この場合、修正部４２は、面積差分が所定の基準を満たすよう、ウエハ上パターンＰ２に対応するマスクパターンＲ２を修正する。例えば、修正部４２は、ウエハ上パターンＰ２の面積が理想パターンであるウエハ上パターンＱ２の面積に近付くよう、ウエハ上パターンＰ２に対応するマスクパターンＲ２を修正する。
【００５０】
なお、判定部４１は、ウエハ上パターンＰ１に対応するマスクパターンＲ１を修正してもよい。また、判定部４１は、ウエハ上パターンＰ１，Ｐ２に対応するマスクパターンＲ１，Ｒ２を両方とも修正してもよい。
【００５１】
ウエハ上パターンＰ２に対応するマスクパターンＲ２が修正された後、判定部４１は、修正後のマスクパターンＲ１，Ｒ２に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。
【００５２】
図６の（ｂ）に示すように、例えば、マスクパターンＲ２が修正されることにより、ウエハ上パターンＰ２は、ウエハ上パターンＱ２と略同面積のウエハ上パターンＰ４となる。ウエハ上パターンＰ１，Ｐ４の面積差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ１、Ｐ４に対応するマスクパターンを使用可能として採用する。
【００５３】
一方、ウエハ上パターンＰ１，Ｐ４の面積差分が所定の基準を満たさない場合、面積差分が所定の基準を満たすまで、修正部４２によるマスクパターンの修正処理、判定部４１による面積差分の判定処理が繰り返される。
【００５４】
図７は、長さの対称性が必要な回路パターンへのマスクパターン修正処理を説明するための図である。ここでは、相対情報として、マスクパターンの長さを等しくすべき制約が設定されている場合について説明する。
【００５５】
マスクパターン作成部１４Ｂは、相対情報で長さを等しくすべき制約が規定されている１対の設計パターンを用いて、１対のマスクパターンＲ５，Ｒ６（図示せず）を作成する。そして、判定部４１は、図７の（ａ）に示すように、１対のマスクパターンＲ５，Ｒ６に対応する１対のウエハ上パターンＰ５，Ｐ６をリソグラフィシミュレーションなどによって予測する。
【００５６】
例えば、一方のウエハ上パターンＰ５と線対称なウエハ上パターン（理想パターン）をウエハ上パターンＱ６とする。判定部４１は、ウエハ上パターンＰ６の長さと、ウエハ上パターンＱ６の長さと、を比較し、比較したウエハ上パターンＰ６，Ｑ６間の長さ差分が閾値以下であるか否かを判定する。
【００５７】
判定部４１は、例えば、ウエハ上パターンＰ６，Ｑ６の各面積を各平均幅（横幅）で除することにより、ウエハ上パターンＰ６，Ｑ６の長さを算出する。なお、判定部４１は、ウエハ上パターンＰ６，Ｑ６の横幅方向の中心位置を結んだ線分をウエハ上パターンＰ６，Ｑ６の長さとして算出してもよい。
【００５８】
長さ差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ５，Ｐ６に対応するマスクパターンＲ５，Ｒ６を使用可能として採用（ＯＫ判定）する。例えば、対称性を要するパターン群に関して、光近接効果等による変形が対称に発生する場合、変形が所定の範囲を逸脱しなければ所望のデバイス性能を満たすので、マスクパターンを修正する必要はない。
【００５９】
一方、判定部４１は、長さ差分が所定の基準を満たさない場合、ＮＧ判定する。この場合、修正部４２は、長さ差分が所定の基準を満たすよう、ウエハ上パターンＰ６に対応するマスクパターンＲ６を修正する。例えば、修正部４２は、ウエハ上パターンＰ６の長さが理想パターンであるウエハ上パターンＱ６の長さに近付くよう、ウエハ上パターンＰ６に対応するマスクパターンＲ６を修正する。
【００６０】
なお、判定部４１は、ウエハ上パターンＰ５に対応するマスクパターンＲ５を修正してもよい。また、判定部４１は、ウエハ上パターンＰ５，Ｐ６に対応するマスクパターンＲ５，Ｒ６を両方とも修正してもよい。
【００６１】
ウエハ上パターンＰ６に対応するマスクパターンＲ６が修正された後、判定部４１は、修正後のマスクパターンＲ５，Ｒ６に対応するウエハ上パターンをリソグラフィシミュレーションなどによって予測する。
【００６２】
図７の（ｂ）に示すように、例えば、マスクパターンＲ６が修正されることにより、ウエハ上パターンＰ６は、ウエハ上パターンＱ６と略同じ長さのウエハ上パターンＰ７となる。ウエハ上パターンＰ５，Ｐ７の長さ差分が所定の基準を満たす場合、判定部４１は、このウエハ上パターンＰ５，Ｐ７に対応するマスクパターンを使用可能として採用する。
【００６３】
一方、ウエハ上パターンＰ５，Ｐ７の長さ差分が所定の基準を満たさない場合、長さ差分が所定の基準を満たすまで、修正部４２によるマスクパターンの修正処理、判定部４１による長さ差分の判定処理が繰り返される。
【００６４】
なお、ウエハ上パターンは、リソグラフィシミュレーションの代わりに、ウエハ上への転写実験により導出してもよい。この場合、マスクパターン作成部１４Ｂで作成されたマスクパターンを用いてマスクを作成し、作成したマスクを用いてウエハ上のレジストに露光を行う。そして、ウエハが現像されることによって得られるレジストパターンをウエハ上パターンとし、このウエハ上パターンをＳＥＭ（Scanning Electron Microscope）などによってウエハ上パターンが測定される。この測定結果が、ウエハ上パターンとなる。
【００６５】
なお、ウエハ上パターンはエッチング後パターンであってもよい。エッチング後パターンは、レジストパターン上からウエハをエッチングした後のパターンである。この場合、例えば、エッチングシミュレーションなどの加工シミュレーションを用いて、エッチング後パターンのパターン形状が算出される。また、ウエハ上への転写実験により得られたレジストパターン上からエッチングを行って、エッチング後のウエハ上パターンを取得してもよい。
【００６６】
図６、図７で説明したように、回路的特性を満たさない恐れのあるパターン形状を修正し、またパターンの変形が回路的特性に影響しないパターンをスペック内としているので、製品の歩留りを向上することができる。また、転写実験に用いたマスクがスペック内の場合、マスクを基準外として廃棄せずに半導体装置の製造に用いることができるので、マスクの廃棄を低減することが可能となる。
【００６７】
なお、本実施の形態では、相対情報を満たすよう、マスクパターンを修正する場合について説明したが、相対情報を満たすよう、設計レイアウト、照明条件などのプロセス条件を修正してもよい。この場合、修正部４２は、設計レイアウトの修正量やプロセス条件の修正量などを算出する。
【００６８】
最適化されるプロセス条件は、例えば、光近接効果補正、リソグラフィコンプライアンスチェックなどである。また、最適化されるプロセス条件は、照明形状、照明分布、ＮＡ、偏光状態、動的フォーカス設定、マスク種類、露光量、収差、レジスト種、レジスト膜厚、ＰＥＢ（Post Exposure Bake）、現像条件などであってもよい。
【００６９】
このように、第２の実施形態によれば、相対情報に基づいてウエハ上パターンを判定するとともに、判定ＮＧの場合には相対情報に基づいてマスクパターンを修正するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００７０】
（第３の実施形態）
つぎに、図８および図９を用いてこの発明の第３の実施形態について説明する。第３の実施形態では、マスクパターン作成装置１Ｂが、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定する。したがって、本実施形態で用いる相対情報は、ウエハ上パターン間への制約に関する情報である。
【００７１】
図８は、相対情報に基づいたドーズマップ作成処理の処理手順を示すフローチャートである。設計レイアウトが作成された後（ステップＳ１０）、設計レイアウト内からパターン寸法などの測長箇所が選択される（ステップＳ２０）。この選択は、所定のプログラムを用いて行ってもよいし、使用者からの指示に従って行ってもよい。例えば、所定幅を有した設計パターンなどが選択される。
【００７２】
この後、マスクパターン作成部１４Ｂは、設計レイアウトを用いてマスクパターンを作成し、判定部４１は、作成されたマスクパターン寸法の測長を行なう（ステップＳ３０）。そして、判定部４１は、マスクパターン寸法の寸法ずれ量分布を算出する（ステップＳ４０）。さらに、判定部４１は、ＭＥＦ（Mask Error Factors）などを考慮して、ウエハ上パターン寸法の寸法ずれ量分布を算出する（ステップＳ５０）。
【００７３】
そして、修正部４２は、相対情報に基づいて、露光ドーズ量の分布（ドーズマップ）を設定する（ステップＳ６０）。例えば、電気的に不良となる可能性が所定値よりも高いパターン位置に対して、パターンを太らせるか又は細らせるよう、ドーズマップが設定される。これにより、露光におけるドーズマッピング手法を用いて、露光ドーズの最適化が行なわれる。具体的には、露光面におけるスリット方向におけるドーズばらつき、スキャン方向におけるドーズばらつきが測定され、場所ごとの最適なドーズをマッピングして露光が行なわれる（ステップＳ７０）。
【００７４】
従来は、マスクパターン寸法の分布、ウエハ上パターン寸法の分布に基づいてドーズのずれを算出し、露光ドーズを決めていた。このように、回路的に重要な箇所、対称性が求められる箇所を考慮することなく、ドーズを決めていたので、電気特性マージンが不足したり、デバイス特性に不良を生じたりする可能性が高かった。そこで、本実施形態では、回路的に重要な箇所、対称性が求められる箇所を考慮して露光ドーズをマッピングする。このとき、対称性が向上する方向にドーズを調整しておく。これにより、ウエハ上パターンの対称性が向上するので、性能・歩留まりを向上させ、チップコストを低減させることが可能となる。
【００７５】
つぎに、マスクパターン作成装置１Ａ，１Ｂのハードウェア構成について説明する。なお、マスクパターン作成装置１Ａ，１Ｂは、それぞれ同様のハードウェア構成を有しているので、ここではマスクパターン作成装置１Ａのハードウェア構成について説明する。
【００７６】
図９は、マスクパターン作成装置のハードウェア構成を示す図である。マスクパターン作成装置１Ａは、ＣＰＵ（Central Processing Unit）９１、ＲＯＭ（Read Only Memory）９２、ＲＡＭ（Random Access Memory）９３、表示部９４、入力部９５を有している。マスクパターン作成装置１Ａでは、これらのＣＰＵ９１、ＲＯＭ９２、ＲＡＭ９３、表示部９４、入力部９５がバスラインを介して接続されている。
【００７７】
ＣＰＵ９１は、コンピュータプログラムであるマスクパターン作成プログラム９７を用いてパターンの判定を行う。表示部９４は、液晶モニタなどの表示装置であり、ＣＰＵ９１からの指示に基づいて、設計パターン、制約条件、相対情報、マスクパターンなどを表示する。入力部９５は、マウスやキーボードを備えて構成され、使用者から外部入力される指示情報（マスクパターンの作成に必要なパラメータ等）を入力する。入力部９５へ入力された指示情報は、ＣＰＵ９１へ送られる。
【００７８】
マスクパターン作成プログラム９７は、ＲＯＭ９２内に格納されており、バスラインを介してＲＡＭ９３へロードされる。図９では、マスクパターン作成プログラム９７がＲＡＭ９３へロードされた状態を示している。
【００７９】
ＣＰＵ９１はＲＡＭ９３内にロードされたマスクパターン作成プログラム９７を実行する。具体的には、マスクパターン作成装置１Ａでは、使用者による入力部９５からの指示入力に従って、ＣＰＵ９１がＲＯＭ９２内からマスクパターン作成プログラム９７を読み出してＲＡＭ９３内のプログラム格納領域に展開して各種処理を実行する。ＣＰＵ９１は、この各種処理に際して生じる各種データをＲＡＭ９３内に形成されるデータ格納領域に一時的に記憶させておく。
【００８０】
マスクパターン作成装置１Ａで実行されるマスクパターン作成プログラム９７は、マスクパターン作成部１４Ａを含むモジュール構成となっており、これらが主記憶装置上にロードされ、これらが主記憶装置上に生成される。なお、マスクパターン作成装置１Ｂで実行されるマスクパターン作成プログラム９７は、マスクパターン作成部１４Ｂ、判定部４１、修正部４２を含むモジュール構成となっている。
【００８１】
このように、第３の実施形態によれば、ウエハ上パターンが相対情報を満たすよう露光のドーズマップを設定するので、設計意図されたパターン群に対して設計意図に応じたウエハ上パターンを形成することが可能となる。このため、ウエハ上パターンの形状バラつきが低減し、所望の電気的特性を有した回路を形成することが可能となり、製品歩留りが向上する。したがって、高歩留まり且つ低コストで半導体装置を製造することが可能となる。
【００８２】
このように第１〜第３の実施形態によれば、高歩留まり且つ低コストで半導体装置を製造することができるマスクパターンを作成することが可能となる。
【００８３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００８４】
１Ａ，１Ｂ…マスクパターン作成装置、３…相対情報作成装置、５…制約条件、１４Ａ，１４Ｂ…マスクパターン作成部、４１…判定部、４２…修正部、１００Ａ，１００Ｂ…マスクパターン作成システム、Ａ１〜Ｈ１…設計パターン、Ａ３〜Ｈ３…マスクパターン、Ｐ１，Ｐ２，Ｐ４〜Ｐ７…ウエハ上パターン。
【特許請求の範囲】
【請求項１】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップを含むことを特徴とするパターン作成方法。
【請求項２】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、
前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、
導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすよう前記マスクパターンまたは前記設計パターンを補正するパターン補正ステップと、
を含むことを特徴とするパターン作成方法。
【請求項３】
前記相対関係は、前記設計パターン間の対称性、前記設計パターン間の同一性、前記設計パターン間の長さ、前記設計パターン間の形状、前記設計パターン間のビア数および前記設計パターン間の屈曲数の少なくとも１つを含むことを特徴とする請求項１または２に記載のパターン作成方法。
【請求項４】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップと、
作成された前記マスクパターンを用いてマスクを作製するマスク作製ステップと、
作製されたマスクを用いて基板上に基板上パターンを形成するパターン形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、
前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、
導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすようプロセス条件を修正するプロセス条件修正ステップと、
修正されたプロセス条件を用いて基板上に基板上パターンを形成するパターン形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記プロセス条件は、照明形状または露光ドーズ量の分布であることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項１】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップを含むことを特徴とするパターン作成方法。
【請求項２】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、
前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、
導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすよう前記マスクパターンまたは前記設計パターンを補正するパターン補正ステップと、
を含むことを特徴とするパターン作成方法。
【請求項３】
前記相対関係は、前記設計パターン間の対称性、前記設計パターン間の同一性、前記設計パターン間の長さ、前記設計パターン間の形状、前記設計パターン間のビア数および前記設計パターン間の屈曲数の少なくとも１つを含むことを特徴とする請求項１または２に記載のパターン作成方法。
【請求項４】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成する際に、前記設計パターン間が満たす必要のある相対関係に基づいて、前記設計パターン間に対応するマスクパターン間が前記相対関係を満たすよう前記マスクパターンを作成するマスクパターン作成ステップと、
作成された前記マスクパターンを用いてマスクを作製するマスク作製ステップと、
作製されたマスクを用いて基板上に基板上パターンを形成するパターン形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項５】
設計パターンに応じた基板上パターンを形成できるよう前記基板上パターンに応じたマスクパターンを作成するマスクパターン作成ステップと、
前記マスクパターンを用いて前記基板上パターンを導出する基板上パターン導出ステップと、
導出した基板上パターンと、前記設計パターン間が満たす必要のある相対関係と、に基づいて、前記マスクパターン間に対応する基板上パターン間が前記相対関係を満たすようプロセス条件を修正するプロセス条件修正ステップと、
修正されたプロセス条件を用いて基板上に基板上パターンを形成するパターン形成ステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記プロセス条件は、照明形状または露光ドーズ量の分布であることを特徴とする請求項５に記載の半導体装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−２０３００５（Ｐ２０１２−２０３００５Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６４３１９（Ｐ２０１１−６４３１９）
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２３日（２０１１．３．２３）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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