半導体電力増幅器
【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波信号を増幅する半導体電力増幅器に関する。
【背景技術】
【０００２】
従来、ＭＭＩＣ技術を用いて高出力な半導体電力増幅器を設計する場合、入力信号を分配した後、信号分配数のユニットＦＥＴ（ＦＥＴ：電界効果トランジスタ）を並列・多段接続して増幅し、それを最終的に合波して出力する構成が取られる。このようなユニットＦＥＴを多段にして分岐・増幅を行う増幅器構成は、線形性を良好にしたまま増幅率や出力を大きくすることが可能である。さらに高出力半導体増幅器では、ゲート幅を広くしたい要求からマルチフィンガー構造のユニットＦＥＴが一般的に用いられる（例えば特許文献１参照）。
【０００３】
このようなマルチフィンガー構造のユニットＦＥＴを用いて多段構成の高出力増幅器を設計する場合、大出力を得るために分岐・並列するユニットＦＥＴの数を増加すると、横幅の広いユニットＦＥＴの占める領域が大きくなる上に、信号を分岐・合波するための合分波器や、段間に接続するインピーダンス整合回路などによってさらにチップサイズが大きくなる。
【０００４】
チップサイズを少しでも小さくするために、各ユニットＦＥＴのソース電極上に形成するビアホールを小さくしたり、共通化して接地できるところにビアホールを配置することによりビアホールの数を少なくすることなどが行われる。しかしビアホールの数を少なくすると、接地インダクタンスの上昇や、各ユニットＦＥＴの利得ばらつきが生じ、増幅器全体としてバランスが悪くなるためループ発振などが生じやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５１１１１５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、上記問題を解決し、ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を達成するために、実施形態の半導体電力増幅器は、ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極と、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホールと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホールと、を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態におけるユニットＦＥＴの構成図である。
【０００９】
(ａ)は、マルチフィンガー型ユニットＦＥＴの例、（ｂ）はその等価回路である。
【図２】同実施形態におけるユニットＦＥＴのＡ−Ａ’面の断面図である。
【図３】同実施形態におけるユニットＦＥＴの並列駆動においてビアホールを独立して配置した例である。
【図４】同実施形態におけるユニットＦＥＴの並列駆動においてビアホールを共通化して配置した例である。
【図５】同実施形態における２段４分岐構成の電力増幅器の構成例である。
【図６】同実施形態における２段４分岐構成の電力増幅器の等価回路である。
【図７】同実施形態におけるユニットＦＥＴのビアホールに付加するインダクタ配線の例である。
【図８】第２の実施形態におけるユニットＦＥＴの独立ビアホール直径を小さくした時の例である。
【図９】第３の実施形態におけるユニットＦＥＴの共通ビアホール直径を大きくした時の例である。
【発明を実施するための形態】
【００１０】
以下、実施形態について図１から図９を参照しながら詳細に説明する。本実施形態に係るユニットＦＥＴの構成図を図１（ａ）に示し、図１（ｂ）にはその等価回路を示す。また、図２は図１（ａ）に示すＡ−Ａ’面での断面図を示している。本実施形態のユニットＦＥＴは、マルチフィンガー型ＦＥＴであって、半絶縁性半導体基板１０上に形成された活性領域１１上に櫛の歯状に配置された複数のゲートフィンガー電極１２と、このゲートフィンガー電極１２を挟んで対向させた複数のドレインフィンガー電極１３および複数のソースフィンガー電極１４が交互に形成されている。なお、図２ではユニットＦＥＴを構成する活性領域１１の詳細な内部構造については図示していない。
【００１１】
また、複数のゲートフィンガー電極１２を接続し、このゲートフィンガー電極長手方向（ゲート長方向）に引き出されるゲート電極１５、複数のドレインフィンガー電極１３を接続し、ドレインフィンガー電極長手方向に引き出されるドレイン電極１６、複数のソースフィンガー電極１４と接続し、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極１７上にビアホール１８が形成される。図２に示すように、半絶縁半導体基板１０に設けたビアホール１８は、ユニットＦＥＴのソース電極１７と、このユニットＦＥＴが実装される高周波グランドとが裏面電極１９で接続される。ビアホール１８は、ビアホールパッド２０とソース電極１７とが接続されており、そのビアホールパッド直径をＷＯとし、裏面電極１９と接続されるビアホール直径をＷＩとする。
【００１２】
このようなビアホール１８は寄生インダクタンスを有しており、図１（ｂ）に示すように、ユニットＦＥＴの各ビアホール１８をそれぞれインダクタンス２１で表すと、接地インダクタンスは２つのインダクタンス２１の並列で表される。今、各ビアホール１８のインダクタンス２１を２Ｌとすると、ユニットＦＥＴの接地インダクタンスは、２つのインダクタンス２１（２Ｌ）の並列値となることからＬとなる。
【００１３】
単体のユニットＦＥＴで高出力を得るためには、ゲート長やゲート幅などを大きくする必要があるが、マルチフィンガー型ＦＥＴは、フィンガー数を増やすことで容易に等価的なゲート幅を大きくできるため高周波特性を犠牲にすることなく高出力化できるという利点がある。しかしながら、フィンガー数を増やすとユニットＦＥＴの幅が大きくなる。
【００１４】
入力インピーダンスが高く、高利得が得られるソース接地回路を用いて半導体電力増幅器を構成する場合、このようなマルチフィンガー型ＦＥＴの接地インダクタンスについて、ビアホールの接地点やビアホールの大きさなどを十分考慮する必要がある。ソース電極の接地インダクタンスが大きいとそれに応じて利得が低下することが知られている。また、複数のユニットＦＥＴを同位相で並列駆動する場合に、それぞれのユニットＦＥＴの接地インダクタンスが異なると、利得のばらつきに起因する位相特性が異なり不安定極が発生することからループ発振を起こしやすくなる。
【００１５】
図３は、ユニットＦＥＴの並列駆動において、それぞれのユニットＦＥＴでビアホールを独立して配置した例であり、図４はユニットＦＥＴ間のビアホールを共通化して配置した例である。図３（ａ）で配置するビアホール１８は、図１と同じビアホールパッド直径ＷＯ、ビアホール直径ＷＩ、インダクタンス２Ｌを有するものとする。ここで、このビアホールを標準ビアホールと定義する。この時、図３（ｂ）に示すように、各ユニットＦＥＴの接地インダクタンスはＬとなり、二つのユニットＦＥＴの接地インダクタンスは等しくなる。
【００１６】
また、チップサイズが大きくならないようにユニットＦＥＴ間に配置するビアホール１８を共通化して配置したのが図４（ａ）である。この時、共通化して配置したビアホールを共通ビアホール１８Ｋ、共通化せず独立して配置したビアホールを独立ビアホール１８Ｄとする。共通ビアホール１８Ｋのインダクタンスは、１ユニットＦＥＴ当たりで換算すると、４Ｌとなることから、図４（ｂ）の等価回路に示すように、各ユニットＦＥＴの接地インダクタンスは１．３Ｌとなる。
【００１７】
このように、ユニットＦＥＴの並列駆動数が２つの場合には、各ユニットＦＥＴの接地インダクタンスは等しくなるため、ループ発振については問題を生じないが、利得の減少を生じる。利得の減少を防止するためには、共通ビアホール１８Ｋのインダクタンスの低減が有効である。
【００１８】
すなわち、共通ビアホール１８Ｋのインダクタンスの低減のためには、標準ビアホールのビアホール径ＷＩよりも大きなビアホール径を有するビアホールを配置すればよい。具体的には、インダクタンスがＬとなるようなビアホール径ＷＩを設定することが好ましい。
【００１９】
ビアホールパッド直径ＷＯを一定とする場合には、この直径よりは大きくできないため適宜、ユニットＦＥＴの動作電流値などを勘案してそのビアホール径ＷＩを決定すればよい。ビアホール径ＷＩを大きくすることにより利得の減少をある程度補償できる。
【００２０】
また、利得の減少があってもループ発振の問題が発生しないため、ビアホール径ＷＩの調整はせず利得補償は後段の増幅段で行うようにしてもよい。
【００２１】
図５は、２段４分岐構成の半導体電力増幅器の構成例である。また、図６はその等価回路である。入力端子ＩＮから入力された高周波信号は、分波器ＰＤにて２分岐され２つのユニットＦＥＴ５０ａ、５０ｂで並列に増幅される。各ユニットＦＥＴ５０ａ、５０ｂで増幅された高周波信号は、さらに２分岐されて４つのユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄで並列に増幅される。各ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄからの出力される４つの出力信号は、合波器ＰＣで合波されて出力される。また、各ユニットＦＥＴ５０ａ、５０ｂ、５１ａ、５１ｂ、５１ｃ、５１ｄとの信号入出力間には、使用する周波数帯でインピーダンス整合するように、線路、抵抗、インダクタンス、キャパシタンスなどから構成される整合回路ＭＮが挿入される。
【００２２】
図５に示すように、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの隣り合うＦＥＴユニット間には共通ビアホール１８Ｋを配置する。したがってユニットＦＥＴ５１ｂ、５１ｃの両端に配置する２つのビアホールは共通ビアホール１８Ｋであり、ユニットＦＥＴ５１ａ、５１ｂについては、片方は独立ビアホールとなり、もう片方は共通ビアホールとなる。
【００２３】
この時、図６に示すように、ユニットＦＥＴ５１ａ、５１ｄの接地インダクタンスは、独立ビアホール１８Ｋのインダクタンス２Ｌと共通ビアホール１８Ｋの１ユニットＦＥＴあたりのインダクタンス４Ｌから求めると１．３Ｌとなる。
【００２４】
一方、ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスは２つの共通ビアホール１８Ｋの１ユニットＦＥＴあたりのインダクタンス４Ｌから求めると２Ｌとなる。
【００２５】
このように、並列駆動する各ユニットＦＥＴの接地インダクタンスが異なると、利得および位相特性がばらつき、各ユニットＦＥＴのバランスが悪くなりループ発振する可能性が生じる。
【００２６】
＜第１の実施形態＞
上述のように各ユニットＦＥＴの接地インダクタンスは、使用するビアホール１８のインダクタンスに大きく影響を受ける。半導体電力増幅器としての回路の安定性を高めるためにはビアホール１８のインダクタンスを低減することが求められ、半絶縁性半導体基板１０の厚さを薄くしたり、ビアホール１８のビアホール径ＷＩを大きくすることでインダクタンスの低減は可能である。しかし、物理的なレイアウトなどの関係でビアホール径ＷＩを大きくできない場合には、各ユニットＦＥＴの接地インダクタンスを揃えてループ発振を防止する。
【００２７】
図７は、独立ビアホール１８Ｄと共通ビアホール１８Ｋを有するユニットＦＥＴ５１ａ、５１ｄの構成例である。ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスと等しくするために、独立ビアホール１８Ｄとソース電極１７との間に、インダクタ配線７１を加える。
【００２８】
インダクタ配線７１は、ユニットＦＥＴの動作電流量を満足する範囲内で細く設定し、さらにソース電極１７から接地面までのインダクタンンスが２Ｌとなるように線路長を設定することが好ましい。従ってインダクタ配線のインダクタンスは、０．７Ｌであることが好ましい。このように設定されたインダクタ配線７１によって、ユニットＦＥＴ５１ａ、５１ｄの接地インダクタンスは２Ｌとなり、ユニットＦＥＴ５１ｃ、５１ｄと同じ接地インダクタンスになる。
【００２９】
従って、第１の実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。
【００３０】
＜第２の実施形態＞
図８は、独立ビアホールユニット１８Ｄと共通ビアホールユニット１８Ｋを有するユニットＦＥＴ５１ａ、５１ｄの別の構成例である。ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスと等しくするために、標準ビアホール径ＷＩよりも小さいビアホール径ＷＩＳを有する独立ビアホール１８ＤＳを配置する。
【００３１】
独立ビアホール１８ＤＳのビアホール径ＷＩＳは、ユニットＦＥＴの動作電流量を満足する範囲内でインダクタンンスが４Ｌとなるように小さく設定する。このように設定された独立ビアホール１８ＤＳによって、ユニットＦＥＴの接地インダクタンスは、２Ｌとなり、ユニットＦＥＴ５１ｃ、５１ｄと同じ接地インダクタンスになる。
【００３２】
従って、第２の実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが２Ｌと等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。
【００３３】
さらに、第１の実施形態に加え、インダクタ配線７１を使用しないためチップレイアウトに余裕を持たせることが可能である。また、ビアホールパッド径ＷＯを大きくする必要がないため従来と同じチップレイアウトが可能となる。
【００３４】
＜第３の実施形態＞
図９は、ソース電極１７の両方に共通ビアホールユニット１８Ｋを有するユニットＦＥＴ５１ｂ、５１ｃの構成例である。ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの接地インダクタンスを等しくするために、標準ビアホール径ＷＩよりも大きいビアホール径ＷＩＬを有する共通ビアホール１８ＫＬを配置する。
【００３５】
共通ビアホール１８ＫＬのビアホール径ＷＩＬは、インダクタンンスがＬとなるように大きくする。このように設定された独立ビアホール１８ＫＬによって、ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの接地インダクタンスは、すべてＬとなる。
【００３６】
従って、第３実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなり、半導体電力増幅器の安定性が向上し、ループ発振を防止できる。
【００３７】
さらに、第２の実施形態に加え、ビアホールパッド径ＷＯを大きくすることなく、すべてのユニットＦＥＴの接地インダクタンスを低減できるため、安定性を向上させながら利得の向上も得られる。
【００３８】
また、上述の標準ビアホールは、インダクタンス容量の調整範囲をＬ〜４Ｌまで調整できるようなビアホール径ＷＩとビアホールバッド径ＷＯを有することが好ましい。
【００３９】
また、ビアホールは円形として説明したが必ずしも円形である必要はない。
【００４０】
以上述べた本実施形態によれば、ビアホールの数を少なくしてもループ発振などが生じにくい半導体電力増幅器を提供することが可能である。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、分岐数、増幅段数を多くしても適用可能である。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１０…半導体半絶縁性基板
１１…活性領域
１２…ゲートフィンガー電極
１３…ドレインフィンガー電極
１４…ソースフィンガー電極
１５…ゲート電極
１６…ドレイン電極
１７…ソース配線
１８、１８Ｄ、１８ＤＳ、１８ＫＬ…ビアホール
１９…裏面電極
７１…インダクタ配線
【技術分野】
【０００１】
本発明の実施形態は、高周波信号を増幅する半導体電力増幅器に関する。
【背景技術】
【０００２】
従来、ＭＭＩＣ技術を用いて高出力な半導体電力増幅器を設計する場合、入力信号を分配した後、信号分配数のユニットＦＥＴ（ＦＥＴ：電界効果トランジスタ）を並列・多段接続して増幅し、それを最終的に合波して出力する構成が取られる。このようなユニットＦＥＴを多段にして分岐・増幅を行う増幅器構成は、線形性を良好にしたまま増幅率や出力を大きくすることが可能である。さらに高出力半導体増幅器では、ゲート幅を広くしたい要求からマルチフィンガー構造のユニットＦＥＴが一般的に用いられる（例えば特許文献１参照）。
【０００３】
このようなマルチフィンガー構造のユニットＦＥＴを用いて多段構成の高出力増幅器を設計する場合、大出力を得るために分岐・並列するユニットＦＥＴの数を増加すると、横幅の広いユニットＦＥＴの占める領域が大きくなる上に、信号を分岐・合波するための合分波器や、段間に接続するインピーダンス整合回路などによってさらにチップサイズが大きくなる。
【０００４】
チップサイズを少しでも小さくするために、各ユニットＦＥＴのソース電極上に形成するビアホールを小さくしたり、共通化して接地できるところにビアホールを配置することによりビアホールの数を少なくすることなどが行われる。しかしビアホールの数を少なくすると、接地インダクタンスの上昇や、各ユニットＦＥＴの利得ばらつきが生じ、増幅器全体としてバランスが悪くなるためループ発振などが生じやすくなるという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第５１１１１５７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、上記問題を解決し、ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供することである。
【課題を解決するための手段】
【０００７】
上記課題を達成するために、実施形態の半導体電力増幅器は、ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極と、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホールと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホールと、を有する。
【図面の簡単な説明】
【０００８】
【図１】第１の実施形態におけるユニットＦＥＴの構成図である。
【０００９】
(ａ)は、マルチフィンガー型ユニットＦＥＴの例、（ｂ）はその等価回路である。
【図２】同実施形態におけるユニットＦＥＴのＡ−Ａ’面の断面図である。
【図３】同実施形態におけるユニットＦＥＴの並列駆動においてビアホールを独立して配置した例である。
【図４】同実施形態におけるユニットＦＥＴの並列駆動においてビアホールを共通化して配置した例である。
【図５】同実施形態における２段４分岐構成の電力増幅器の構成例である。
【図６】同実施形態における２段４分岐構成の電力増幅器の等価回路である。
【図７】同実施形態におけるユニットＦＥＴのビアホールに付加するインダクタ配線の例である。
【図８】第２の実施形態におけるユニットＦＥＴの独立ビアホール直径を小さくした時の例である。
【図９】第３の実施形態におけるユニットＦＥＴの共通ビアホール直径を大きくした時の例である。
【発明を実施するための形態】
【００１０】
以下、実施形態について図１から図９を参照しながら詳細に説明する。本実施形態に係るユニットＦＥＴの構成図を図１（ａ）に示し、図１（ｂ）にはその等価回路を示す。また、図２は図１（ａ）に示すＡ−Ａ’面での断面図を示している。本実施形態のユニットＦＥＴは、マルチフィンガー型ＦＥＴであって、半絶縁性半導体基板１０上に形成された活性領域１１上に櫛の歯状に配置された複数のゲートフィンガー電極１２と、このゲートフィンガー電極１２を挟んで対向させた複数のドレインフィンガー電極１３および複数のソースフィンガー電極１４が交互に形成されている。なお、図２ではユニットＦＥＴを構成する活性領域１１の詳細な内部構造については図示していない。
【００１１】
また、複数のゲートフィンガー電極１２を接続し、このゲートフィンガー電極長手方向（ゲート長方向）に引き出されるゲート電極１５、複数のドレインフィンガー電極１３を接続し、ドレインフィンガー電極長手方向に引き出されるドレイン電極１６、複数のソースフィンガー電極１４と接続し、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極１７上にビアホール１８が形成される。図２に示すように、半絶縁半導体基板１０に設けたビアホール１８は、ユニットＦＥＴのソース電極１７と、このユニットＦＥＴが実装される高周波グランドとが裏面電極１９で接続される。ビアホール１８は、ビアホールパッド２０とソース電極１７とが接続されており、そのビアホールパッド直径をＷＯとし、裏面電極１９と接続されるビアホール直径をＷＩとする。
【００１２】
このようなビアホール１８は寄生インダクタンスを有しており、図１（ｂ）に示すように、ユニットＦＥＴの各ビアホール１８をそれぞれインダクタンス２１で表すと、接地インダクタンスは２つのインダクタンス２１の並列で表される。今、各ビアホール１８のインダクタンス２１を２Ｌとすると、ユニットＦＥＴの接地インダクタンスは、２つのインダクタンス２１（２Ｌ）の並列値となることからＬとなる。
【００１３】
単体のユニットＦＥＴで高出力を得るためには、ゲート長やゲート幅などを大きくする必要があるが、マルチフィンガー型ＦＥＴは、フィンガー数を増やすことで容易に等価的なゲート幅を大きくできるため高周波特性を犠牲にすることなく高出力化できるという利点がある。しかしながら、フィンガー数を増やすとユニットＦＥＴの幅が大きくなる。
【００１４】
入力インピーダンスが高く、高利得が得られるソース接地回路を用いて半導体電力増幅器を構成する場合、このようなマルチフィンガー型ＦＥＴの接地インダクタンスについて、ビアホールの接地点やビアホールの大きさなどを十分考慮する必要がある。ソース電極の接地インダクタンスが大きいとそれに応じて利得が低下することが知られている。また、複数のユニットＦＥＴを同位相で並列駆動する場合に、それぞれのユニットＦＥＴの接地インダクタンスが異なると、利得のばらつきに起因する位相特性が異なり不安定極が発生することからループ発振を起こしやすくなる。
【００１５】
図３は、ユニットＦＥＴの並列駆動において、それぞれのユニットＦＥＴでビアホールを独立して配置した例であり、図４はユニットＦＥＴ間のビアホールを共通化して配置した例である。図３（ａ）で配置するビアホール１８は、図１と同じビアホールパッド直径ＷＯ、ビアホール直径ＷＩ、インダクタンス２Ｌを有するものとする。ここで、このビアホールを標準ビアホールと定義する。この時、図３（ｂ）に示すように、各ユニットＦＥＴの接地インダクタンスはＬとなり、二つのユニットＦＥＴの接地インダクタンスは等しくなる。
【００１６】
また、チップサイズが大きくならないようにユニットＦＥＴ間に配置するビアホール１８を共通化して配置したのが図４（ａ）である。この時、共通化して配置したビアホールを共通ビアホール１８Ｋ、共通化せず独立して配置したビアホールを独立ビアホール１８Ｄとする。共通ビアホール１８Ｋのインダクタンスは、１ユニットＦＥＴ当たりで換算すると、４Ｌとなることから、図４（ｂ）の等価回路に示すように、各ユニットＦＥＴの接地インダクタンスは１．３Ｌとなる。
【００１７】
このように、ユニットＦＥＴの並列駆動数が２つの場合には、各ユニットＦＥＴの接地インダクタンスは等しくなるため、ループ発振については問題を生じないが、利得の減少を生じる。利得の減少を防止するためには、共通ビアホール１８Ｋのインダクタンスの低減が有効である。
【００１８】
すなわち、共通ビアホール１８Ｋのインダクタンスの低減のためには、標準ビアホールのビアホール径ＷＩよりも大きなビアホール径を有するビアホールを配置すればよい。具体的には、インダクタンスがＬとなるようなビアホール径ＷＩを設定することが好ましい。
【００１９】
ビアホールパッド直径ＷＯを一定とする場合には、この直径よりは大きくできないため適宜、ユニットＦＥＴの動作電流値などを勘案してそのビアホール径ＷＩを決定すればよい。ビアホール径ＷＩを大きくすることにより利得の減少をある程度補償できる。
【００２０】
また、利得の減少があってもループ発振の問題が発生しないため、ビアホール径ＷＩの調整はせず利得補償は後段の増幅段で行うようにしてもよい。
【００２１】
図５は、２段４分岐構成の半導体電力増幅器の構成例である。また、図６はその等価回路である。入力端子ＩＮから入力された高周波信号は、分波器ＰＤにて２分岐され２つのユニットＦＥＴ５０ａ、５０ｂで並列に増幅される。各ユニットＦＥＴ５０ａ、５０ｂで増幅された高周波信号は、さらに２分岐されて４つのユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄで並列に増幅される。各ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄからの出力される４つの出力信号は、合波器ＰＣで合波されて出力される。また、各ユニットＦＥＴ５０ａ、５０ｂ、５１ａ、５１ｂ、５１ｃ、５１ｄとの信号入出力間には、使用する周波数帯でインピーダンス整合するように、線路、抵抗、インダクタンス、キャパシタンスなどから構成される整合回路ＭＮが挿入される。
【００２２】
図５に示すように、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの隣り合うＦＥＴユニット間には共通ビアホール１８Ｋを配置する。したがってユニットＦＥＴ５１ｂ、５１ｃの両端に配置する２つのビアホールは共通ビアホール１８Ｋであり、ユニットＦＥＴ５１ａ、５１ｂについては、片方は独立ビアホールとなり、もう片方は共通ビアホールとなる。
【００２３】
この時、図６に示すように、ユニットＦＥＴ５１ａ、５１ｄの接地インダクタンスは、独立ビアホール１８Ｋのインダクタンス２Ｌと共通ビアホール１８Ｋの１ユニットＦＥＴあたりのインダクタンス４Ｌから求めると１．３Ｌとなる。
【００２４】
一方、ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスは２つの共通ビアホール１８Ｋの１ユニットＦＥＴあたりのインダクタンス４Ｌから求めると２Ｌとなる。
【００２５】
このように、並列駆動する各ユニットＦＥＴの接地インダクタンスが異なると、利得および位相特性がばらつき、各ユニットＦＥＴのバランスが悪くなりループ発振する可能性が生じる。
【００２６】
＜第１の実施形態＞
上述のように各ユニットＦＥＴの接地インダクタンスは、使用するビアホール１８のインダクタンスに大きく影響を受ける。半導体電力増幅器としての回路の安定性を高めるためにはビアホール１８のインダクタンスを低減することが求められ、半絶縁性半導体基板１０の厚さを薄くしたり、ビアホール１８のビアホール径ＷＩを大きくすることでインダクタンスの低減は可能である。しかし、物理的なレイアウトなどの関係でビアホール径ＷＩを大きくできない場合には、各ユニットＦＥＴの接地インダクタンスを揃えてループ発振を防止する。
【００２７】
図７は、独立ビアホール１８Ｄと共通ビアホール１８Ｋを有するユニットＦＥＴ５１ａ、５１ｄの構成例である。ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスと等しくするために、独立ビアホール１８Ｄとソース電極１７との間に、インダクタ配線７１を加える。
【００２８】
インダクタ配線７１は、ユニットＦＥＴの動作電流量を満足する範囲内で細く設定し、さらにソース電極１７から接地面までのインダクタンンスが２Ｌとなるように線路長を設定することが好ましい。従ってインダクタ配線のインダクタンスは、０．７Ｌであることが好ましい。このように設定されたインダクタ配線７１によって、ユニットＦＥＴ５１ａ、５１ｄの接地インダクタンスは２Ｌとなり、ユニットＦＥＴ５１ｃ、５１ｄと同じ接地インダクタンスになる。
【００２９】
従って、第１の実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。
【００３０】
＜第２の実施形態＞
図８は、独立ビアホールユニット１８Ｄと共通ビアホールユニット１８Ｋを有するユニットＦＥＴ５１ａ、５１ｄの別の構成例である。ユニットＦＥＴ５１ｂ、５１ｃの接地インダクタンスと等しくするために、標準ビアホール径ＷＩよりも小さいビアホール径ＷＩＳを有する独立ビアホール１８ＤＳを配置する。
【００３１】
独立ビアホール１８ＤＳのビアホール径ＷＩＳは、ユニットＦＥＴの動作電流量を満足する範囲内でインダクタンンスが４Ｌとなるように小さく設定する。このように設定された独立ビアホール１８ＤＳによって、ユニットＦＥＴの接地インダクタンスは、２Ｌとなり、ユニットＦＥＴ５１ｃ、５１ｄと同じ接地インダクタンスになる。
【００３２】
従って、第２の実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが２Ｌと等しくなるため、利得特性、位相特性が等しくなる。このため半導体電力増幅器の安定性が向上しループ発振を防止できる。
【００３３】
さらに、第１の実施形態に加え、インダクタ配線７１を使用しないためチップレイアウトに余裕を持たせることが可能である。また、ビアホールパッド径ＷＯを大きくする必要がないため従来と同じチップレイアウトが可能となる。
【００３４】
＜第３の実施形態＞
図９は、ソース電極１７の両方に共通ビアホールユニット１８Ｋを有するユニットＦＥＴ５１ｂ、５１ｃの構成例である。ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの接地インダクタンスを等しくするために、標準ビアホール径ＷＩよりも大きいビアホール径ＷＩＬを有する共通ビアホール１８ＫＬを配置する。
【００３５】
共通ビアホール１８ＫＬのビアホール径ＷＩＬは、インダクタンンスがＬとなるように大きくする。このように設定された独立ビアホール１８ＫＬによって、ユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄの接地インダクタンスは、すべてＬとなる。
【００３６】
従って、第３実施形態によれば、２段目のユニットＦＥＴ５１ａ、５１ｂ、５１ｃ、５１ｄのすべての接地インダクタンスが等しくなるため、利得特性、位相特性が等しくなり、半導体電力増幅器の安定性が向上し、ループ発振を防止できる。
【００３７】
さらに、第２の実施形態に加え、ビアホールパッド径ＷＯを大きくすることなく、すべてのユニットＦＥＴの接地インダクタンスを低減できるため、安定性を向上させながら利得の向上も得られる。
【００３８】
また、上述の標準ビアホールは、インダクタンス容量の調整範囲をＬ〜４Ｌまで調整できるようなビアホール径ＷＩとビアホールバッド径ＷＯを有することが好ましい。
【００３９】
また、ビアホールは円形として説明したが必ずしも円形である必要はない。
【００４０】
以上述べた本実施形態によれば、ビアホールの数を少なくしてもループ発振などが生じにくい半導体電力増幅器を提供することが可能である。
【００４１】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。例えば、分岐数、増幅段数を多くしても適用可能である。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４２】
１０…半導体半絶縁性基板
１１…活性領域
１２…ゲートフィンガー電極
１３…ドレインフィンガー電極
１４…ソースフィンガー電極
１５…ゲート電極
１６…ドレイン電極
１７…ソース配線
１８、１８Ｄ、１８ＤＳ、１８ＫＬ…ビアホール
１９…裏面電極
７１…インダクタ配線
【特許請求の範囲】
【請求項１】
ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、
前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、
前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極と、
を有するユニットＦＥＴと、
前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホールと、
隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホールと、
を有する半導体電力増幅器。
【請求項２】
前記第２の接地インダクタンス値は、前記複数のユニットＦＥＴの各ソース接地インダクタンス値が同一となる値に設定される請求項１記載の半導体電力増幅器。
【請求項３】
前記第1のビアホールおよび前記第２のビアホールが、同一サイズの標準ビアホール径を有する場合に、前記第２のビアホールと、この第２のビアホールに接続される前記ソース電極の間に、インダクタ成分を有するインダクタ配線を有する請求項１記載の半導体電力増幅器。
【請求項４】
前記第1のビアホールが標準ビアホール径を有している場合に、前記第２のビアホールのビアホール径は、前記第1のビアホールのビアホール径に比べて小さく形成される請求項１記載の半導体電力増幅器。
【請求項５】
前記第２のビアホールが標準ビアホール径を有している場合に、前記第１のビアホールのビアホール径は、前記第２のビアホールのビアホール径に比べて大きく形成される請求項１記載の半導体電力増幅器。
【請求項１】
ゲートフィンガー電極と接続され、このゲートフィンガー電極長手方向に引き出されるゲート電極と、
前記ゲートフィンガー電極に対向して配置されるドレインフィンガー電極と接続され、このドレインフィンガー電極長手方向に引き出されるドレイン電極と、
前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極と接続され、このソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極と、
を有するユニットＦＥＴと、
前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホールと、
隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホールと、
を有する半導体電力増幅器。
【請求項２】
前記第２の接地インダクタンス値は、前記複数のユニットＦＥＴの各ソース接地インダクタンス値が同一となる値に設定される請求項１記載の半導体電力増幅器。
【請求項３】
前記第1のビアホールおよび前記第２のビアホールが、同一サイズの標準ビアホール径を有する場合に、前記第２のビアホールと、この第２のビアホールに接続される前記ソース電極の間に、インダクタ成分を有するインダクタ配線を有する請求項１記載の半導体電力増幅器。
【請求項４】
前記第1のビアホールが標準ビアホール径を有している場合に、前記第２のビアホールのビアホール径は、前記第1のビアホールのビアホール径に比べて小さく形成される請求項１記載の半導体電力増幅器。
【請求項５】
前記第２のビアホールが標準ビアホール径を有している場合に、前記第１のビアホールのビアホール径は、前記第２のビアホールのビアホール径に比べて大きく形成される請求項１記載の半導体電力増幅器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１３−４７８６（Ｐ２０１３−４７８６Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３５１５７（Ｐ２０１１−１３５１５７）
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１７日（２０１１．６．１７）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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