【課題】半導体集積回路装置において、Ｉ／Ｏセルの高さを低減すると同時に幅の増大を防ぐことでＩ／Ｏセルの占める領域の面積を削減すること。
【解決手段】レベルシフタ回路、Ｉ／Ｏロジック回路およびＩ／Ｏバッファ回路を含むＩ／Ｏセルがコア領域の周囲に配置された半導体集積回路装置であって、Ｉ／Ｏロジック回路が配置されたＩ／Ｏロジック領域、および、Ｉ／Ｏバッファ回路が配置されたＩ／Ｏバッファ領域は、Ｉ／Ｏセルに対するパッドが配置された領域と重なり合うとともに、コア領域の辺に平行な方向に互いに並んで配置されている。 （もっと読む）

【課題】配線におけるエレクトロマイグレーション耐性を向上させる。
【解決手段】ソース領域４２、ソース領域４４およびドレイン領域４６を有するＰ型ＭＯＳＦＥＴ４０と、ソース領域５２、ソース領域５４およびドレイン領域５６を有し、かつＰ型ＭＯＳＦＥＴ４０と隣接するＮ型ＭＯＳＦＥＴ５０と、ドレイン領域４６およびドレイン領域５６に接続するドレイン電極と、ドレイン電極と接続し、かつドレイン電極上に設けられた複数のビア１０と、を備え、Ｐ型ＭＯＳＦＥＴ４０とＮ型ＭＯＳＦＥＴ５０は、インバータ回路を構成しており、ドレイン電極は、ビア１０を介しては、インバータ回路の出力信号配線３０と接続し、他には接続していない。 （もっと読む）

【課題】半導体集積回路の設計において、ＥＭ検証結果がＮＧとなる確率を低減する。
【解決手段】半導体集積回路の設計方法は、（Ａ）設計対象回路のネットリスト中のネットに仮の寄生容量及び０個以上の仮の寄生抵抗が付加された寄生ＲＣ付きネットリストを作成するステップと、（Ｂ）寄生ＲＣ付きネットリストを用いて回路シミュレーションを行い、ネットにつながるそれぞれの素子端子の電流である素子端子電流及び仮の寄生容量の電流である寄生容量電流を算出するステップと、（Ｃ）寄生容量電流をそれぞれの素子端子に分配することによって、素子端子電流の値を変更するステップと、（Ｄ）変更後の素子端子電流に基づいて、ネットに関する配線幅制約を算出するステップと、を含む。 （もっと読む）

【課題】ビアホールの数を少なくしてもループ発振などの特性劣化が生じにくい半導体電力増幅器を提供する。
【解決手段】半導体電力増幅器は、ゲート電極Ｇと、ドレイン電極Ｄと、前記ゲートフィンガー電極に対向して配置されるソースフィンガー電極横手方向の両サイドに引き出される２つのソース電極Ｓと、を有するユニットＦＥＴと、前記ユニットＦＥＴが、前記ソース電極間を結ぶ略直線方向に複数個並列配置され、隣り合うユニットＦＥＴ間に存在する２つのソース電極の両方を共通して高周波グランド面と接続する第１の接地インダクタンス値を有する第１のビアホール１８Ｋと、隣り合うユニットＦＥＴが存在しない側のソース電極上に配置され、接地インダクタンスを等しくするために前記高周波グランド面に接続する第２の接地インダクタンス値を有する第２のビアホール１８Ｄと、を有する。 （もっと読む）

【課題】検証に要する時間をより短縮できる半導体集積回路の配線設計検証方法を提供する。
【解決手段】設計仕様（Ｓ７）に基づいてユーザが回路図（Ｓ８）に入力した各配線部の最大許容電流値Ｉmaxと、電流密度Ｊと、配線膜厚ｈとを抽出し、これらに基づいて各配線部の最小配線幅情報Ｗmin（Ｓ１２）を求める。またレイアウトのデータ（Ｓ１）から、各配線部に対応する配線経路の情報を付した配線経路ネットリスト（Ｓ４）と、各配線部について配線幅情報を付した配線幅ネットリスト（Ｓ６）とを作成し、配線経路ネットリストにおける各配線経路について各配線部の最小配線幅情報Ｗminを付したものと、配線幅ネットリストにおいて対応する配線部の配線幅情報とを比較して、各配線部に流れる電流が許容されている電流値以下か否かを検証する（Ｓ１３）。 （もっと読む）

【課題】少ない工数で、短期間に集積回路装置のレイアウト設計が可能な集積回路装置のレイアウト方法、レイアウト装置、プログラム及び情報記憶媒体等を提供する。
【解決手段】マクロセルを用いた集積回路装置のレイアウト方法は、配置位置の変更が可能な第１のマクロセル又は該第１のマクロセルの第１の電源配線とチップに配置される第２の電源配線との重なりを検出する重なり検出ステップと、重なり検出ステップにおいて重なりが検出されたとき、第１の電源配線及び第２の電源配線を共有電源配線に置換する電源配線置換ステップとを含む。 （もっと読む）

【課題】隣接する２つのトランジスタ同士が接続された構成を有し、省スペースと電流集中による信頼性の低下の抑制とを両立させた半導体装置を実現できるようにする。
【解決手段】半導体装置は、第１のトランジスタ１０１と接続された第１のバス１１１、第２のトランジスタ１０２と接続された第２のバス１１２と、第１のバス１１１と第２のバス１１２との間に形成され、第１のバス１１１と第２のバス１１２とを接続するバス間配線１２１とを備えている。バス間配線１２１は、第１のバス１１１における第２のバス１１２と対向する辺の一部及び第２のバス１１２における第１のバス１１１と対向する辺の一部と接続されている。第１のコンタクトパッド１３１は、第１のバス１１１の一部と接続され、第２のコンタクトパッド１３２は、第２のバス１１２の一部と接続されている。 （もっと読む）

【課題】電源ノイズを一層効果的に解消する技術を提供する。
【解決手段】半導体装置１は、所定動作を実行するための内部回路６と、内部回路６に対して高電位電圧を供給するための電源ライン７と、内部回路６に対して低電位電圧を供給するためのグラウンドライン８と、ウェハテスト用電極パッド９と、ウェハテスト用電極パッド９を内部回路６に接続するための電気線１０と、電気線１０を内部回路６に対して非導通状態にすると共に、電気線１０を電源ライン７とグラウンドライン８のうち何れか一方に対して選択的に導通状態とする接続切替部１１と、を備える。 （もっと読む）

【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。 （もっと読む）

【課題】信号配線リソースを確保しながら、チップ中心部のＩＲドロップを少なくすることのできる半導体集積回路および電源配線方法を提供する。
【解決手段】実施形態の半導体集積回路は、チップ内に等間隔で配線される下層電源配線１と直交する方向に所定の間隔で配線される上層電源配線が、下層電源配線との接続用のビア３が配線中央部にのみ配置された上層電源配線２Ａと、配線中央部を除く領域に上層電源配線２Ａへの配置個数よりも多数のビア３が配置された上層電源配線２Ｂとの対により構成され、上層電源配線２Ａの上層電源配線２Ｂに対する配線幅の比が、配線中央部を除く領域では、上層電源配線２Ａの上層電源配線２Ｂに対する供給電流比の逆数であり、配線中央部では、供給電流比の逆数よりも大きい。 （もっと読む）

【課題】シミュレーションを実行することなく、最適な配線幅の取得を行えるようにすることにより、シミュレーションの複数回実行による処理時間増大を防ぐ。
【解決手段】レイアウト設計装置は、フリップチップ構造の半導体集積回路のＲＤＬ（パッド−Ｉ／Ｏ端子間）配線処理において、Ｉ／Ｏセルの所要電流量と配線長に適した配線幅を取得するためのテーブルをライブラリ化して保持する手段と、パッドとＩ／Ｏセルの位置関係から配線に必要な距離を算出する手段と、パッドとＩ／Ｏセル端子間の配線に必要な距離とＩ／Ｏセルの所要電流量と前記テーブルから適切な配線幅を取得する手段とを有することを特徴とする。 （もっと読む）

【課題】 半導体集積回路の電源ＥＭ及びスタティックＩＲドロップの解析と電源補強設計を改善する。
【解決手段】 一つの実施形態の半導体集積回路の設計方法では、電源配線のＥＭ解析を行い、ＥＭ解析でＥＭエラーが発生した場合、ＥＭエラーとなるレイヤ及び座標をチェックしてリストを格納し、半導体集積回路の抵抗網を抽出し、ＥＭエラーとなるレイヤ及び座標を含む抵抗セグメントを全て削除してＩＲドロップ値が許容値を満足するかの第１の判定を行い、記第１の判定でＩＲドロップ値が許容値を満足する場合、ＥＭによって半導体集積回路が動作不良とならない抵抗セグメントをレイアウトデータから削除する。 （もっと読む）

【課題】 配線に対するエレクトロマイグレーションの影響を排除する点で、従来の構造は十分とはいえない。
【解決手段】 半導体基板の上に第１の配線が配置されている。半導体基板の上であって、第１の配線とは異なる高さに第２の配線が配置されている。第１のビアが、第１の配線と第２の配線とを高さ方向に接続する。第２のビアが、高さ方向に関して第１のビアとは反対側において第１の配線に接続される。第１の配線は、第１のビアとの接続点から基板面内の第１の方向に延在し、第２のビアは、第１のビアよりも第１の方向にずれた位置に配置されており、第２のビアは、高さ方向に電流を流す電流路として作用しない。 （もっと読む）

【課題】クラックからの水分侵入に起因する金属配線端面の腐食防止、あるいは金属配線端面の腐食が生じている場合でも該腐食が液晶表示装置を駆動する液晶表示部分を構成するゲート線等の金属配線にまで到達することを防止する技術を提供する。
【解決手段】基板の上に、複数の金属配線が同一平面上に形成され、金属配線の上に絶縁膜が形成された積層構造を有し、切り出し加工により切断端面が露出している第１の金属配線を有する配線構造であって、
第１の金属配線の線幅をＸ（μｍ）、
第１の金属配線の長さをＹ（μｍ）としたとき、
（１）若しくは（２）、および／または下記（３）の要件を満足することを特徴とする配線構造。
（１）Ｘ≦２０μｍ
（２）Ｘ＞２０μｍのときは、Ｙ≧１０Ｘ−１６０、
（３）第１の金属配線の切断端面から、第１の金属配線に隣接する第２の金属配線までの間において、第１の金属配線は絶縁膜の存在しない領域Ｚを有する。 （もっと読む）

【課題】ＩＲドロップ違反を解消しつつ、半導体集積回路の大型化を抑制することができる半導体装置の電源配線レイアウト方法。
【解決手段】半導体集積回路の電源配線レイアウト方法。電源配線を、複数のノードと、互いに隣接するノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、回路シミュレーションにより各複数のノードにおける電圧値を求める。電圧値にＩＲドロップ違反がある場合、ＩＲドロップ違反が最大となるノードへ流れ込む電流経路を探索し、複数の要素抵抗のうち、電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、その抵抗値を変更する。 （もっと読む）

【課題】基板ノイズ違反を解消しつつ、半導体集積回路の大型化を抑制することができる半導体装置の電源配線レイアウト方法。
【解決手段】アナログ回路とデジタル回路とが混載された半導体集積回路の電源配線レイアウト方法。電源配線を、複数のノードと、それぞれが互いに隣接するノード間に配置された複数の要素抵抗と、を含む解析モデルとしてモデル化し、回路シミュレーションにより各複数のノードにおける電圧値を求め、アナログ回路のノードの電圧値に基板ノイズ違反がある場合、デジタル回路のノードのうち当該アナログ回路のノードへ流れ込む電流量が最大となる最大電流ノードを探索し、デジタル回路において最大電流ノードへ流れ込む電流経路を探索し、複数の要素抵抗のうち、電流経路に含まれる要素抵抗からボトルネック要素抵抗を選択し、ボトルネック要素抵抗の抵抗値を変更する。 （もっと読む）

【課題】検証精度を高めることのできるエレクトロマイグレーション検証装置を提供する。
【解決手段】前記複数の矩形図形が段差状に接続されている部分をオフセット接続部として識別し、前記オフセット接続部を示すオフセット接続部データを生成する、識別部と、前記オフセット接続部データに基づいて、前記オフセット接続部における最小配線幅を算出し、前記最小配線幅を示す最小幅データを生成する、最小幅算出部と、前記オフセット接続部を流れる電流値と、前記最小配線幅とに基づいて、前記オフセット接続部における電流密度を算出し、算出された電流密度を示す電流密度データを生成する、電流密度算出部と、前記電流密度データに基づいて、前記電流密度を予め設定された基準値と比較し、比較結果に基づいて、エレクトロマイグレーションが発生するか否かを判定する、判定部と、を具備する。 （もっと読む）

【課題】従来技術の半導体集積回路では、電源遮断領域において発生する電圧降下等を抑制することができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、高電位側電源ライン１４及び低電位側電源ライン１５と、部分電源ライン１３ａ，１３ｂと、高電位側電源ライン１４と部分電源ライン１３ａとの間に設けられた電源スイッチＳＷＡ１〜ＳＷＡｍと、部分電源ライン１３ａと低電位側電源ライン１５との間に設けられた内部回路１２ａと、高電位側電源ライン１４と部分電源ライン１３ｂとの間に設けられた電源スイッチＳＷＢ１〜ＳＷＢｎと、部分電源ライン１３ｂと低電位側電源ライン１５との間に設けられた内部回路１２ｂと、部分電源ライン１３ａ，１３ｂ間に設けられ、電源スイッチＳＷＡ１〜ＳＷＡｍ，ＳＷＢ１〜ＳＷＢｎがオンの場合にオンに制御される電源スイッチＳＷＸ１〜ＳＷＸｐと、を備える。 （もっと読む）

【課題】電源配線やグランド配線に流れる電流の周波数が上がってもインピーダンスが上がるのを抑えられる半導体装置を提供すること。
【解決手段】トランジスタ２０、２１の近傍に配線された電源配線１１ａ及びグランド配線１１ｃを備え、電源配線１１ａ及びグランド配線１１ｃは、それぞれ、分割した構造となっており、所定間隔をおいて一方向に配線された複数本の分割配線１１ａ、１１ｃよりなる。 （もっと読む）

【課題】電源遮断時にそれ以前の情報を保持する低消費電力モードにおいてその復帰を高速にする。その一つに従来のデータ保持型フリップフロップを用いることが考えられるが、そのためにセルを大きくする等の面積オーバーヘッドが生じるのは望ましくない。
【解決手段】電源遮断時のデータ保持のための電源線は一般の電源幹線よりも細い配線にて形成する。望ましくは、データ保持回路の電源を信号線扱いとして、自動配置配線時に配線することである。そのために、セルにはあらかじめ上記データ保持回路用電源のための端子を通常の信号線と同様に設けて設計しておく。［効果］セルに余分な電源線のレイアウトが不要となり省面積化が図られるとともに、既存の自動配置配線ツールにより設計が可能となる。 （もっと読む）