半導体装置
【課題】複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。
【解決手段】半導体装置３において、入出力バッファ回路ＢＦは電圧レベルの変換を行なう。第１の電源配線ＨＶＬは、入出力バッファ回路ＢＦの第１の回路部分ＨＣと接続され、第１の回路部分ＨＣに第１の電源電圧ＶＣＣ１を供給する。第２の電源配線ＬＶＬは、入出力バッファ回路ＢＦの第２の回路部分ＬＣと接続され、第２の回路部分ＬＣに第２の電源電圧ＶＣＣ２を供給する。複数のスイッチ部ＳＷは、第３の電源配線ＳＶＬに沿った複数箇所にそれぞれ設けられる。複数のスイッチ部ＳＷの各々は、内部回路１０から出力された制御信号に応じて、第１および第２の電源配線ＨＶＬ，ＬＶＬのうち選択された一方の電源配線と第３の電源配線ＳＶＬとを接続する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は基板上に複数の半導体素子が集積された半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、電源配線の電流供給能力が十分でないと電源電圧の低下によって回路の遅延時間が長くなり、その結果、回路が誤動作する場合がある。半導体集積回路の電流消費量は回路セルごとにさらには各回路セルの動作モードによって異なっているのが通常であるが、回路を確実に動作させるために、従来、最も電流消費量が多い回路セルおよび動作モードに合わせて電源配線の配線幅および配線数が決定されていた。このため、電源配線の占める面積が増大することになってしまい、チップ面積の増加を招いていた。半導体集積回路を確実に動作させるに必要な電源供給能力を確保しながらもチップ面積の増加を抑制する技術が、たとえば、以下の特許文献に開示されている。
【０００３】
特開平６−１５１７１３号公報（特許文献１）は、データ記憶回路から複数のデータを読み出してデータ出力端子を介して外部に出力する半導体集積回路装置に関するものである。この装置において、データ記憶回路から読み出される複数のデータのうち１つのデータの論理レベルが切替わるとき、該データは電流供給能力が大きい第１の電源供給用配線から供給される電源でもってデータ出力端子に出力される。このとき、他のデータは電流供給能力が小さい第２の電源供給用配線によってそのデータレベルが保持される。このため、データの論理レベルの切替わり時に第１の電源供給用配線の電圧が変動したとしても、他のデータには影響を与えることがない。
【０００４】
特開２００８−２７７７８８号公報（特許文献２）に記載された半導体装置は、第１の方向に配線された複数の基本電源配線と、第１の方向とは交差する方向に配線された複数のローカル電源配線と、複数の通常電源スイッチセルと、複数の回路セルと、電源スイッチ付電源強化セルとを備える。複数の通常電源スイッチセルは、複数の基本電源配線と複数のローカル電源配線との交差点にそれぞれ対応して設けられ、それぞれ対応する基本電源配線とローカル電源配線とを接続する。複数の回路セルは、ローカル電源配線に接続される。電源スイッチ付電源強化セルは、複数の回路セルのうち消費電流が多い特定の回路セルに対応して設けられ、特定の回路セルが接続されるローカル電源配線に電源を供給する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１５１７１３号公報
【特許文献２】特開２００８−２７７７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体チップ内部の回路の電源電圧レベルと外部の電源電圧レベルが異なる場合には、半導体チップに設けられた入出力バッファ回路において入出力信号の電圧レベルの変換を行なう必要がある。この場合、入出力バッファ回路には、半導体チップ内部の回路で用いられる内部電源電圧と外部で用いられる外部電源電圧との両方が供給される。通常、外部にデータを出力する場合には外部電源電圧が供給される回路部分の消費電流のほうが、内部電源電圧が供給される回路部分の消費電流よりも多くなる。逆に外部からデータが入力される場合には、内部電源電圧が供給される回路部分の消費電流のほうが、外部電源電圧が供給される回路部分の消費電流よりも多くなる。
【０００７】
上記のような構成の従来の入出力バッファ回路では、外部電源電圧を供給するための電源配線の幅をデータ出力時の消費電力に基づいて決定し、内部電源電圧を供給するための電源配線の幅をデータ入力時の消費電力に基づいて決定していたので、電源配線のためにかなりのレイアウト面積を要することになっていた。
【０００８】
この発明は上記の課題を考慮してなされたものであり、その目的は、複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施の一形態による半導体装置は、内部回路と、入出力バッファ回路と、第１〜第３の電源配線と、複数のスイッチ部とを備える。入出力バッファ回路は、半導体装置の外部から入力された第１の電源電圧の電圧レベルの信号を第２の電源電圧の電圧レベルの信号に変換して内部回路に出力し、内部回路から受けた第２の電源電圧の電圧レベルの信号を第１の電源電圧の電圧レベルの信号に変換して半導体装置の外部に出力する。入出力バッファ回路は、第１の電源電圧で動作する第１の回路部分と、第２の電源電圧で動作する第２の回路部分とを含む。第１の電源配線は、第１の回路部分と接続され、第１の回路部分に第１の電源電圧を供給する。第２の電源配線は、第２の回路部分と接続され、第２の回路部分に第２の電源電圧を供給する。複数のスイッチ部は、第３の電源配線に沿った複数箇所にそれぞれ設けられる。複数のスイッチ部の各々は、内部回路から出力された制御信号に応じて、第１および第２の電源配線のうち選択された一方の電源配線と第３の電源配線とを接続する。
【発明の効果】
【００１０】
上記の実施の形態によれば、第３の電源配線を第１の電源電圧の供給用と第２の電源電圧の供給用とに切替えて使用することができるので、入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給が行なえる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の一形態による半導体装置３の構成を概念的に示すブロック図である。
【図２】図１の半導体装置３において、半導体基板ＳＵＢの端部と内部回路１０との間の部分を拡大して模式的に示した平面図である。
【図３】図２の入出力バッファ回路ＢＦの構成の一例を示す図である。
【図４】図１の半導体装置３の動作の一例を示すタイミング図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
［半導体装置の全体構成］
図１は、この発明の実施の一形態による半導体装置３の構成を概念的に示すブロック図である。
【００１４】
図１を参照して、半導体装置３は、パッケージに収納されたＬＳＩ（Large Scale Integration）チップであって、プリント基板１上に実装される。プリント基板１には、半導体装置３の他にＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）装置２などが実装される。この実施の形態の例では、ＳＤＲＡＭ装置２は、ＤＤＲ（Double-Data-Rate）モードと呼ばれる高速なデータ転送機能を有しており、電源電圧ＶＣＣ１（ここでは、１．８Ｖとする）で動作するものとする。一方、半導体装置３の内部回路１０は、消費電力を低減するためにより低い電源電圧ＶＣＣ２（ここでは、１．２Ｖとする）で動作するものとする。なお、ＳＤＲＡＭ装置２は、半導体装置３との間でデータ転送を行なう回路の一例として示したものであり、この発明はＳＤＲＡＭ装置との間のデータ転送に限られるものでない。
【００１５】
半導体装置３は、シリコンなどの半導体基板ＳＵＢ上に形成される。図１に示すように、半導体装置３は、半導体基板ＳＵＢの端部付近に設けられた複数のパッドＰＤ（ＰＤ１〜ＰＤ７）と、内部回路１０と、パッドＰＤと内部回路１０との間に設けられた複数の入出力バッファ回路ＢＦおよび複数のスイッチ部ＳＷとを含む。
【００１６】
複数のパッドＰＤには、接地電圧ＧＮＤ（０Ｖ）を受けるためのパッドＰＤ１と、電源電圧ＶＣＣ１（１．８Ｖ）を受けるためのパッドＰＤ２と、電源電圧ＶＣＣ２（１．２Ｖ）を受けるためのパッドＰＤ３と、ＳＤＲＡＭ装置２との間でデータ信号の入出力を行なうためのパッドＰＤ４〜ＰＤ７とが含まれる。
【００１７】
内部回路１０は、ＣＰＵ（Central Processing Unit）１１と、ＤＭＡ（Direct Memory Access）コントローラ１２と、ＳＲＡＭ（Static Random Access Memory）装置１３と、メモリ制御回路２０とを含む。これらの各要素は内部バス１４を介して相互に接続される。ＳＲＡＭ装置１３はＣＰＵ１１の主記憶装置として用いられる。ＤＭＡコントローラ１２は、ＳＤＲＡＭ装置２と外部のＳＲＡＭ装置１３との間でＣＰＵ１１を介さずに行なわれるデータ転送を制御する。
【００１８】
メモリ制御回路２０は、内部バス１４と接続されるバスインターフェース回路２３と、バスインターフェース回路２３と接続されるデータ制御回路２１およびＩ／Ｏ制御回路２２とを含む。データ制御回路２１は、ＣＰＵ１１およびＤＭＡコントローラ１２の指令に従って、ＳＲＡＭ装置１３から外部のＳＤＲＡＭ装置２への書込データＷＤの転送、および外部のＳＤＲＡＭ装置２からＳＲＡＭ装置１３への読出データＲＤの転送を制御する。Ｉ／Ｏ制御回路２２は、ＳＲＡＭ装置１３と外部のＳＤＲＡＭ装置２との間でデータ転送を行なう際に、入出力バッファ回路ＢＦおよび各スイッチ部ＳＷを制御する。
【００１９】
入出力バッファ回路ＢＦは、インピーダンス変換、電圧レベルの変換、およびデジタル信号の整形などを行なう。図１の場合には、入出力バッファ回路ＢＦは、外部のＳＤＲＡＭ装置２から対応のパッドＰＤを介して入力されたＶＣＣ１（１．８Ｖ）の電圧レベルの信号（読出データ信号ＲＤ）をＶＣＣ２（１．２Ｖ）の電圧レベルの信号に変換してデータ制御回路２１に出力する。入出力バッファ回路ＢＦは、さらに、データ制御回路２１から出力されたＶＣＣ２（１．２Ｖ）の電圧レベルの信号（書込データ信号ＷＤ）をＶＣＣ１（１．８Ｖ）の電圧レベルの信号に変換して対応のパッドＰＤを介して外部のＳＤＲＡＭ装置２へ出力する。
【００２０】
上記の電圧レベルの変換を行なうために入出力バッファ回路ＢＦには電源電圧ＶＣＣ１（１．８Ｖ）および電源電圧ＶＣＣ２（１．２Ｖ）の両方が供給される。図１において、電源電圧ＶＣＣ１（１．８Ｖ）で動作する回路部分は半導体基板ＳＵＢの端部寄りの領域（破線２４と破線２５の間の領域）であり、電源電圧ＶＣＣ２（１．２Ｖ）で動作する回路部分はそれより内側の領域（破線２４の内側）である。
【００２１】
半導体装置３とＳＤＲＡＭ装置２との間で書込データＷＤおよび読出データＲＤの転送が行なわれるとき入出力バッファ回路ＢＦでの消費電流が増加する。したがって、入出力バッファ回路ＢＦに電源電圧ＶＣＣ１，ＶＣＣ２を供給するための電源配線の電流供給能力が十分でないと、電源電圧の低下によって回路の遅延時間が長くなり、回路が誤動作するおそれがある。図１に示す半導体装置３では、従来よりも少ない電源配線スペースで十分な電源供給を可能にするために、スイッチ部ＳＷによって一部の電源配線が電源電圧ＶＣＣ１の供給用と電源電圧ＶＣＣ２の供給用とに切替えられる。以下、詳しく説明する。
【００２２】
［入出力バッファ回路ＢＦ用の電源配線とスイッチ部について］
図２は、図１の半導体装置３において、半導体基板ＳＵＢの端部と内部回路１０との間の部分を拡大して模式的に示した平面図である。図２において、半導体基板の端部ＥＧに沿った方向をＸ軸方向とし、端部ＥＧに垂直な方向をＹ軸方向とする。
【００２３】
図２を参照して、半導体装置３には、入出力バッファ回路ＢＦ用として、Ｘ軸方向に延在する電源配線ＨＶＬ１，ＨＶＬ２，ＳＶＬ，ＬＶＬ１，ＬＶＬ２，ＬＶＬ３と、Ｘ軸方向に延在する接地配線ＧＬ１，ＧＬ２とが設けられる。配線ＨＶＬ１，ＨＶＬ２，ＳＶＬ，ＧＬ１，ＬＶＬ１，ＬＶＬ２，ＬＶＬ３，ＧＬ２は、この順で半導体基板ＳＵＢの端部側から内部側に向かって配置される。
【００２４】
電源配線ＨＶＬ１，ＨＶＬ２は電源電圧ＶＣＣ１（１．８Ｖ）の供給用であり、半導体基板上の領域１７において、パッドＰＤ２からＹ軸方向に延在する配線７２と接続される。電源配線ＨＶＬ１，ＨＶＬ２は、各入出力バッファ回路ＢＦ内の電源電圧ＶＣＣ１で動作する回路部分ＨＣと接続される。
【００２５】
電源配線ＬＶＬ１，ＬＶＬ２，ＬＶＬ３は電源電圧ＶＣＣ２（１．２Ｖ）の供給用であり、半導体基板上の領域１８において、パッドＰＤ３からＹ軸方向に延在する配線７３と接続される。電源配線ＬＶＬ１〜ＬＶＬ３は、各入出力バッファ回路ＢＦ内の電源電圧ＶＣＣ２で動作する回路部分ＬＣと接続される。
【００２６】
接地配線ＧＬ１，ＧＬ２は、半導体基板上の領域１６において、パッドＰＤ１からＹ軸方向に延在する配線７１と接続される。接地配線ＧＬ１，ＧＬ２は、各入出力バッファ回路ＢＦ内の回路部分ＨＣおよびＬＣで共通に用いられる。
【００２７】
スイッチ部ＳＷ（ＳＷ１，ＳＷ２）は、電源配線ＳＶＬに沿って複数個所に設けられる。各スイッチ部ＳＷは、半導体スイッチ素子Ｑ１，Ｑ２を含む。半導体スイッチ素子Ｑ１は、Ｉ／Ｏ制御回路２２から出力された制御信号ＣＴＬ１に応じて、電源配線ＳＶＬと電源配線ＨＶＬ１，ＨＶＬ２との間を導通状態または非導通状態に切替える。半導体スイッチ素子Ｑ２は、Ｉ／Ｏ制御回路２２から出力された制御信号ＣＴＬ２に応じて、電源配線ＳＶＬと電源配線ＬＶＬ１〜ＬＶＬ３との間を導通状態または非導通状態に切替える。Ｉ／Ｏ制御回路２２は、ＣＰＵ１１およびＤＭＡコントローラ１２の指令に従って制御信号ＣＴＬ１，ＣＴＬ２を出力する。これによって、電源電圧ＶＣＣ１供給用の電源配線群ＨＶＬ１，ＨＶＬ２と電源電圧ＶＣＣ２供給用の電源配線群ＬＶＬ１〜ＬＶＬ３とのうちで選択された一方の電源配線群が、電源配線ＳＶＬに接続される。
【００２８】
通常、半導体装置３から外部のＳＤＲＡＭ装置２に書込データ信号ＷＤを出力する場合には電源電圧ＶＣＣ１（１．８Ｖ）が供給される回路部分ＨＣの消費電流のほうが、電源電圧ＶＣＣ２（１．２Ｖ）が供給される回路部分ＬＣの消費電流よりも多くなる。逆に外部のＳＤＲＡＭ装置２から読出データ信号ＲＤが半導体装置３に入力される場合には、電源電圧ＶＣＣ２（１．２Ｖ）が供給される回路部分ＬＣの消費電流のほうが、電源電圧ＶＣＣ１（１．８Ｖ）が供給される回路部分ＨＣの消費電流よりも多くなる。
【００２９】
従来の入出力バッファ回路ＢＦでは、電源電圧ＶＣＣ１を入出力バッファ回路ＢＦに供給するための電源配線の幅および本数をデータ出力時の消費電流に基づいて決定し、電源電圧ＶＣＣ１を入出力バッファ回路ＢＦに供給するための電源配線の幅および本数をデータ入力時の消費電流に基づいて決定していたので、電源配線のためにかなりのレイアウト面積を要することになっていた。
【００３０】
この実施の形態による半導体装置３では、複数のスイッチ部ＳＷを切替えることによって、ＳＤＲＡＭ装置２に書込データ信号ＷＤを出力する場合には電源配線ＳＶＬは電源電圧ＶＣＣ１の供給用として用いられ、ＳＤＲＡＭ装置２から読出データ信号ＲＤの入力を受ける場合には電源配線ＳＶＬは電源電圧ＶＣＣ２の供給用として用いられる。これによって、電源配線の電流供給能力を増加させることができるので、従来よりも少ない電源配線スペースで入出力バッファ回路ＢＦに対して十分な電源供給が行なえる。
【００３１】
［入出力バッファ回路ＢＦの構成の一例］
図３は、図２の入出力バッファ回路ＢＦの構成の一例を示す図である。図３を参照して、入出力バッファ回路ＢＦは、レベルシフタ４１〜４４と、ＥＳＤ（Electro-Static Discharge）保護回路３０と、入力バッファ３４と、出力バッファ６０と、スリーステートバッファ５０と、プリバッファ５６，５７とを含む。上記の構成要素のうちレベルシフタ４１〜４４の各一部が電源電圧ＶＣＣ２（１．２Ｖ）で動作する回路部分ＬＣであり、その他の部分が電源電圧ＶＣＣ１（１．８Ｖ）で動作する回路部分ＨＣである。
【００３２】
レベルシフタ４１，４３，４４は、図１のメモリ制御回路２０から出力された電源電圧ＶＣＣ２（１．２Ｖ）の電圧レベルの信号を、電源電圧ＶＣＣ１（１．８Ｖ）の電圧レベルの信号に変換して出力する。レベルシフタ４２は、入力バッファ３４から受けた電源電圧ＶＣＣ１（１．８Ｖ）の電圧レベルの信号を、電源電圧ＶＣＣ２（１．２Ｖ）の電圧レベルの信号に変換して出力する。
【００３３】
ＥＳＤ保護回路３０は、半導体装置３をパッドＰＤを介して入力される静電気から保護するための回路であり、抵抗素子３３と、ダイオード３１，３２とを含む。抵抗素子３３は、パッドＰＤと内部のノードＮＤとの間に接続され、ＥＳＤサージを減衰させる。ダイオード３１は電源ノード（電源電圧ＶＣＣ１を受ける）とパッドＰＤとの間に逆バイアス方向に接続され、ダイオード３２は接地ノード（接地電圧ＧＮＤを受ける）との間に逆バイアス方向に接続される。これらのダイオード３１，３２は、高電圧のＥＳＤサージを電源配線およびグランド配線に流すために設けられる。
【００３４】
入力バッファ３４は、レベルシフタ４１を介して図１のＩ／Ｏ制御回路２２から受けた読出許可信号ＲＥがローレベル（Ｌレベル）のときアクティブ状態となる。入力バッファ３４は、アクティブ状態のとき、パッドＰＤおよびノードＮＤを介して外部のＳＤＲＡＭ装置２から受けた読出データ信号ＲＤをレベルシフタ４２に出力する。入力バッファ３４は、読出許可信号ＲＥがハイレベルのとき非アクティブ状態となって、その出力がハイ・インピーダンスとなる。
【００３５】
出力バッファ６０は、電源ノード（電源電圧ＶＣＣ１を受ける）とノードＮＤとの間に接続されたＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ６１と、接地ノード（接地電圧ＧＮＤを受ける）とノードＮＤとの間に接続されたＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタ６２とを含む。ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とはゲートに入力された信号に応じてオン状態またはオフ状態に切替わる。
【００３６】
スリーステートバッファ５０は、ＮＡＮＤゲート５１と、ＮＯＲゲート５２と、インバータ５３〜５５とを含む。ＮＡＮＤゲート５１およびＮＯＲゲート５２の各第１の入力ノードにはデータ制御回路２１から出力された書込データ信号ＷＤがレベルシフタ４３を介して入力される。ＮＡＮＤゲート５１の第２の入力ノードには、Ｉ／Ｏ制御回路２２から出力された書込許可信号ＷＥがレベルシフタ４４およびインバータ５３を介して入力される。ＮＯＲゲート５２の第２の入力ノードには、Ｉ／Ｏ制御回路２２から出力された書込許可信号ＷＥがレベルシフタ４４を介して入力される。ＮＡＮＤゲート５１の出力信号はインバータ５４およびプリバッファ５６を介して出力バッファ６０を構成するＰＭＯＳトランジスタ６１のゲートに入力される。ＮＯＲゲート５２の出力信号はインバータ５５およびプリバッファ５７を介して出力バッファ６０を構成するＮＭＯＳトランジスタ６２のゲートに入力される。
【００３７】
上記の構成のスリーステートバッファ５０によれば、書込許可信号ＷＥがハイレベル（Ｈレベル）のとき、出力バッファ６０を構成するＰＭＯＳトランジスタ６１のゲートに入力される信号がＨレベルとなり、ＮＭＯＳトランジスタ６２のゲートに入力される信号がＬレベルとなるので、出力バッファ６０の出力はハイ・インピーダンスとなる。書込許可信号ＷＥがＬレベルのとき、出力バッファ６０はアクティブ状態となって書込データ信号ＷＤに応じた論理レベルの信号を出力する。
【００３８】
［半導体装置の動作の一例］
図４は、図１の半導体装置３の動作の一例を示すタイミング図である。
【００３９】
図１、図２、図４を参照して、図４の時刻ｔ１から時刻ｔ３までが、図１のＣＰＵ１１またはＤＭＡコントローラ１２から書込命令が出力された場合の動作を示し、時刻ｔ４から時刻ｔ６までが、ＣＰＵ１１またはＤＭＡコントローラ１２から読出命令が出力された場合の動作を示す。
【００４０】
図４の時刻ｔ２で、書込命令に応答して、Ｉ／Ｏ制御回路２２は、制御信号ＣＴＬ１をＨレベルにし、制御信号ＣＴＬ２をＬレベルにする。これらの制御信号ＣＴＬ１，ＣＴＬ２に応答して、各スイッチ部ＳＷの半導体スイッチ素子Ｑ１がオン状態になり、半導体スイッチ素子Ｑ２がオフ状態になる。これによって、図２の電源配線ＳＶＬは電源電圧ＶＣＣ１（１．８Ｖ）を入出力バッファ回路ＢＦに供給するために用いられる。さらに、Ｉ／Ｏ制御回路２２は、書込許可信号ＷＥをＬレベルにすることによって出力バッファ６０がアクティブ状態になり、出力バッファ６０から書込データ信号ＷＤが出力される。
【００４１】
時刻ｔ３で、Ｉ／Ｏ制御回路２２は、書込許可信号ＷＥをＨレベルに戻すことによって出力バッファ６０が非アクティブ状態になるので、出力バッファ６０の出力はハイ・インピーダンス（Ｈｉｇｈ−Ｚ）に戻る。
【００４２】
時刻ｔ５で、読出命令に応答して、Ｉ／Ｏ制御回路２２は、制御信号ＣＴＬ１をＬレベルにし、制御信号ＣＴＬ２をＨレベルにする。これらの制御信号ＣＴＬ１，ＣＴＬ２に応答して、各スイッチ部ＳＷの半導体スイッチ素子Ｑ１がオフ状態になり、半導体スイッチ素子Ｑ２がオン状態になる。これによって、図２の電源配線ＳＶＬは電源電圧ＶＣＣ２（１．２Ｖ）を入出力バッファ回路ＢＦに供給するために用いられる。さらに、Ｉ／Ｏ制御回路２２は、読出許可信号ＲＥをＬレベルにすることによって入力バッファ３４がアクティブ状態になり、入力バッファ３４から読出データ信号ＲＤが出力される。
【００４３】
時刻ｔ６で、Ｉ／Ｏ制御回路２２は、読出許可信号ＲＥをＨレベルに戻すことによって入力バッファ３４が非アクティブ状態になるので、入力バッファ３４の出力はハイ・インピーダンス（Ｈｉｇｈ−Ｚ）に戻る。
【００４４】
［変形例］
上記の実施の形態では、図２に示す入出力バッファ回路ＢＦには、電源配線ＳＶＬに直接接続される回路部分がないものとして説明した。電源配線ＳＶＬに直接接続される回路部分ＳＣがある場合には、それらの回路部分ＳＣと電源配線ＳＶＬとの間にスイッチを設ける必要がある。たとえば、回路部分ＳＣが電源電圧ＶＣＣ１（１．８Ｖ）で動作するものとすれば、電源配線ＳＶＬを電源電圧ＶＣＣ２（１．２Ｖ）の供給用として用いる場合には、回路部分ＳＣと電源配線ＳＶＬとの接続が切断され、回路部分ＳＣに電源配線ＨＶＬ１，ＨＶＬ２から電源電圧ＶＣＣ１が直接供給されるように接続が切替えられる。逆にそれらの回路部分ＳＣが電源電圧ＶＣＣ２（１．２Ｖ）で動作するものとすれば、電源配線ＳＶＬを電源電圧ＶＣＣ１（１．８Ｖ）の供給用として用いる場合に、回路部分ＳＣと電源配線ＳＶＬとの接続が切断され、回路部分ＳＣに電源配線ＬＶＬ１〜ＬＶＬ３から電源電圧ＶＣＣ２が直接供給されるように接続が切替えられる。
【００４５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４６】
１ プリント基板、２ ＳＤＲＡＭ装置、３ 半導体装置、１０ 内部回路、１１ ＣＰＵ、１２ ＤＭＡコントローラ、１３ ＳＲＡＭ装置、１４ 内部バス、２０ メモリ制御回路、２１ データ制御回路、２２ Ｉ／Ｏ制御回路、２３ バスインターフェース回路、ＢＦ 入出力バッファ回路、ＥＧ 半導体基板の端部、ＧＬ１，ＧＬ２ 接地配線、ＨＣ，ＬＣ 回路部分、ＨＶＬ１，ＨＶＬ２ 電源配線、ＳＶＬ 電源配線、ＬＶＬ１〜ＬＶＬ３ 電源配線、ＰＤ（ＰＤ１〜ＰＤ７） パッド、Ｑ１，Ｑ２ 半導体スイッチ素子、ＳＵＢ 半導体基板、ＳＷ スイッチ部。
【技術分野】
【０００１】
この発明は基板上に複数の半導体素子が集積された半導体装置に関する。
【背景技術】
【０００２】
半導体集積回路では、電源配線の電流供給能力が十分でないと電源電圧の低下によって回路の遅延時間が長くなり、その結果、回路が誤動作する場合がある。半導体集積回路の電流消費量は回路セルごとにさらには各回路セルの動作モードによって異なっているのが通常であるが、回路を確実に動作させるために、従来、最も電流消費量が多い回路セルおよび動作モードに合わせて電源配線の配線幅および配線数が決定されていた。このため、電源配線の占める面積が増大することになってしまい、チップ面積の増加を招いていた。半導体集積回路を確実に動作させるに必要な電源供給能力を確保しながらもチップ面積の増加を抑制する技術が、たとえば、以下の特許文献に開示されている。
【０００３】
特開平６−１５１７１３号公報（特許文献１）は、データ記憶回路から複数のデータを読み出してデータ出力端子を介して外部に出力する半導体集積回路装置に関するものである。この装置において、データ記憶回路から読み出される複数のデータのうち１つのデータの論理レベルが切替わるとき、該データは電流供給能力が大きい第１の電源供給用配線から供給される電源でもってデータ出力端子に出力される。このとき、他のデータは電流供給能力が小さい第２の電源供給用配線によってそのデータレベルが保持される。このため、データの論理レベルの切替わり時に第１の電源供給用配線の電圧が変動したとしても、他のデータには影響を与えることがない。
【０００４】
特開２００８−２７７７８８号公報（特許文献２）に記載された半導体装置は、第１の方向に配線された複数の基本電源配線と、第１の方向とは交差する方向に配線された複数のローカル電源配線と、複数の通常電源スイッチセルと、複数の回路セルと、電源スイッチ付電源強化セルとを備える。複数の通常電源スイッチセルは、複数の基本電源配線と複数のローカル電源配線との交差点にそれぞれ対応して設けられ、それぞれ対応する基本電源配線とローカル電源配線とを接続する。複数の回路セルは、ローカル電源配線に接続される。電源スイッチ付電源強化セルは、複数の回路セルのうち消費電流が多い特定の回路セルに対応して設けられ、特定の回路セルが接続されるローカル電源配線に電源を供給する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平６−１５１７１３号公報
【特許文献２】特開２００８−２７７７８８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、半導体チップ内部の回路の電源電圧レベルと外部の電源電圧レベルが異なる場合には、半導体チップに設けられた入出力バッファ回路において入出力信号の電圧レベルの変換を行なう必要がある。この場合、入出力バッファ回路には、半導体チップ内部の回路で用いられる内部電源電圧と外部で用いられる外部電源電圧との両方が供給される。通常、外部にデータを出力する場合には外部電源電圧が供給される回路部分の消費電流のほうが、内部電源電圧が供給される回路部分の消費電流よりも多くなる。逆に外部からデータが入力される場合には、内部電源電圧が供給される回路部分の消費電流のほうが、外部電源電圧が供給される回路部分の消費電流よりも多くなる。
【０００７】
上記のような構成の従来の入出力バッファ回路では、外部電源電圧を供給するための電源配線の幅をデータ出力時の消費電力に基づいて決定し、内部電源電圧を供給するための電源配線の幅をデータ入力時の消費電力に基づいて決定していたので、電源配線のためにかなりのレイアウト面積を要することになっていた。
【０００８】
この発明は上記の課題を考慮してなされたものであり、その目的は、複数の電圧レベルの電源電圧が供給される入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給を可能にする半導体装置を提供することである。
【課題を解決するための手段】
【０００９】
この発明の実施の一形態による半導体装置は、内部回路と、入出力バッファ回路と、第１〜第３の電源配線と、複数のスイッチ部とを備える。入出力バッファ回路は、半導体装置の外部から入力された第１の電源電圧の電圧レベルの信号を第２の電源電圧の電圧レベルの信号に変換して内部回路に出力し、内部回路から受けた第２の電源電圧の電圧レベルの信号を第１の電源電圧の電圧レベルの信号に変換して半導体装置の外部に出力する。入出力バッファ回路は、第１の電源電圧で動作する第１の回路部分と、第２の電源電圧で動作する第２の回路部分とを含む。第１の電源配線は、第１の回路部分と接続され、第１の回路部分に第１の電源電圧を供給する。第２の電源配線は、第２の回路部分と接続され、第２の回路部分に第２の電源電圧を供給する。複数のスイッチ部は、第３の電源配線に沿った複数箇所にそれぞれ設けられる。複数のスイッチ部の各々は、内部回路から出力された制御信号に応じて、第１および第２の電源配線のうち選択された一方の電源配線と第３の電源配線とを接続する。
【発明の効果】
【００１０】
上記の実施の形態によれば、第３の電源配線を第１の電源電圧の供給用と第２の電源電圧の供給用とに切替えて使用することができるので、入出力バッファ回路に対して、従来よりも少ない電源配線スペースで十分な電源供給が行なえる。
【図面の簡単な説明】
【００１１】
【図１】この発明の実施の一形態による半導体装置３の構成を概念的に示すブロック図である。
【図２】図１の半導体装置３において、半導体基板ＳＵＢの端部と内部回路１０との間の部分を拡大して模式的に示した平面図である。
【図３】図２の入出力バッファ回路ＢＦの構成の一例を示す図である。
【図４】図１の半導体装置３の動作の一例を示すタイミング図である。
【発明を実施するための形態】
【００１２】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰返さない。
【００１３】
［半導体装置の全体構成］
図１は、この発明の実施の一形態による半導体装置３の構成を概念的に示すブロック図である。
【００１４】
図１を参照して、半導体装置３は、パッケージに収納されたＬＳＩ（Large Scale Integration）チップであって、プリント基板１上に実装される。プリント基板１には、半導体装置３の他にＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）装置２などが実装される。この実施の形態の例では、ＳＤＲＡＭ装置２は、ＤＤＲ（Double-Data-Rate）モードと呼ばれる高速なデータ転送機能を有しており、電源電圧ＶＣＣ１（ここでは、１．８Ｖとする）で動作するものとする。一方、半導体装置３の内部回路１０は、消費電力を低減するためにより低い電源電圧ＶＣＣ２（ここでは、１．２Ｖとする）で動作するものとする。なお、ＳＤＲＡＭ装置２は、半導体装置３との間でデータ転送を行なう回路の一例として示したものであり、この発明はＳＤＲＡＭ装置との間のデータ転送に限られるものでない。
【００１５】
半導体装置３は、シリコンなどの半導体基板ＳＵＢ上に形成される。図１に示すように、半導体装置３は、半導体基板ＳＵＢの端部付近に設けられた複数のパッドＰＤ（ＰＤ１〜ＰＤ７）と、内部回路１０と、パッドＰＤと内部回路１０との間に設けられた複数の入出力バッファ回路ＢＦおよび複数のスイッチ部ＳＷとを含む。
【００１６】
複数のパッドＰＤには、接地電圧ＧＮＤ（０Ｖ）を受けるためのパッドＰＤ１と、電源電圧ＶＣＣ１（１．８Ｖ）を受けるためのパッドＰＤ２と、電源電圧ＶＣＣ２（１．２Ｖ）を受けるためのパッドＰＤ３と、ＳＤＲＡＭ装置２との間でデータ信号の入出力を行なうためのパッドＰＤ４〜ＰＤ７とが含まれる。
【００１７】
内部回路１０は、ＣＰＵ（Central Processing Unit）１１と、ＤＭＡ（Direct Memory Access）コントローラ１２と、ＳＲＡＭ（Static Random Access Memory）装置１３と、メモリ制御回路２０とを含む。これらの各要素は内部バス１４を介して相互に接続される。ＳＲＡＭ装置１３はＣＰＵ１１の主記憶装置として用いられる。ＤＭＡコントローラ１２は、ＳＤＲＡＭ装置２と外部のＳＲＡＭ装置１３との間でＣＰＵ１１を介さずに行なわれるデータ転送を制御する。
【００１８】
メモリ制御回路２０は、内部バス１４と接続されるバスインターフェース回路２３と、バスインターフェース回路２３と接続されるデータ制御回路２１およびＩ／Ｏ制御回路２２とを含む。データ制御回路２１は、ＣＰＵ１１およびＤＭＡコントローラ１２の指令に従って、ＳＲＡＭ装置１３から外部のＳＤＲＡＭ装置２への書込データＷＤの転送、および外部のＳＤＲＡＭ装置２からＳＲＡＭ装置１３への読出データＲＤの転送を制御する。Ｉ／Ｏ制御回路２２は、ＳＲＡＭ装置１３と外部のＳＤＲＡＭ装置２との間でデータ転送を行なう際に、入出力バッファ回路ＢＦおよび各スイッチ部ＳＷを制御する。
【００１９】
入出力バッファ回路ＢＦは、インピーダンス変換、電圧レベルの変換、およびデジタル信号の整形などを行なう。図１の場合には、入出力バッファ回路ＢＦは、外部のＳＤＲＡＭ装置２から対応のパッドＰＤを介して入力されたＶＣＣ１（１．８Ｖ）の電圧レベルの信号（読出データ信号ＲＤ）をＶＣＣ２（１．２Ｖ）の電圧レベルの信号に変換してデータ制御回路２１に出力する。入出力バッファ回路ＢＦは、さらに、データ制御回路２１から出力されたＶＣＣ２（１．２Ｖ）の電圧レベルの信号（書込データ信号ＷＤ）をＶＣＣ１（１．８Ｖ）の電圧レベルの信号に変換して対応のパッドＰＤを介して外部のＳＤＲＡＭ装置２へ出力する。
【００２０】
上記の電圧レベルの変換を行なうために入出力バッファ回路ＢＦには電源電圧ＶＣＣ１（１．８Ｖ）および電源電圧ＶＣＣ２（１．２Ｖ）の両方が供給される。図１において、電源電圧ＶＣＣ１（１．８Ｖ）で動作する回路部分は半導体基板ＳＵＢの端部寄りの領域（破線２４と破線２５の間の領域）であり、電源電圧ＶＣＣ２（１．２Ｖ）で動作する回路部分はそれより内側の領域（破線２４の内側）である。
【００２１】
半導体装置３とＳＤＲＡＭ装置２との間で書込データＷＤおよび読出データＲＤの転送が行なわれるとき入出力バッファ回路ＢＦでの消費電流が増加する。したがって、入出力バッファ回路ＢＦに電源電圧ＶＣＣ１，ＶＣＣ２を供給するための電源配線の電流供給能力が十分でないと、電源電圧の低下によって回路の遅延時間が長くなり、回路が誤動作するおそれがある。図１に示す半導体装置３では、従来よりも少ない電源配線スペースで十分な電源供給を可能にするために、スイッチ部ＳＷによって一部の電源配線が電源電圧ＶＣＣ１の供給用と電源電圧ＶＣＣ２の供給用とに切替えられる。以下、詳しく説明する。
【００２２】
［入出力バッファ回路ＢＦ用の電源配線とスイッチ部について］
図２は、図１の半導体装置３において、半導体基板ＳＵＢの端部と内部回路１０との間の部分を拡大して模式的に示した平面図である。図２において、半導体基板の端部ＥＧに沿った方向をＸ軸方向とし、端部ＥＧに垂直な方向をＹ軸方向とする。
【００２３】
図２を参照して、半導体装置３には、入出力バッファ回路ＢＦ用として、Ｘ軸方向に延在する電源配線ＨＶＬ１，ＨＶＬ２，ＳＶＬ，ＬＶＬ１，ＬＶＬ２，ＬＶＬ３と、Ｘ軸方向に延在する接地配線ＧＬ１，ＧＬ２とが設けられる。配線ＨＶＬ１，ＨＶＬ２，ＳＶＬ，ＧＬ１，ＬＶＬ１，ＬＶＬ２，ＬＶＬ３，ＧＬ２は、この順で半導体基板ＳＵＢの端部側から内部側に向かって配置される。
【００２４】
電源配線ＨＶＬ１，ＨＶＬ２は電源電圧ＶＣＣ１（１．８Ｖ）の供給用であり、半導体基板上の領域１７において、パッドＰＤ２からＹ軸方向に延在する配線７２と接続される。電源配線ＨＶＬ１，ＨＶＬ２は、各入出力バッファ回路ＢＦ内の電源電圧ＶＣＣ１で動作する回路部分ＨＣと接続される。
【００２５】
電源配線ＬＶＬ１，ＬＶＬ２，ＬＶＬ３は電源電圧ＶＣＣ２（１．２Ｖ）の供給用であり、半導体基板上の領域１８において、パッドＰＤ３からＹ軸方向に延在する配線７３と接続される。電源配線ＬＶＬ１〜ＬＶＬ３は、各入出力バッファ回路ＢＦ内の電源電圧ＶＣＣ２で動作する回路部分ＬＣと接続される。
【００２６】
接地配線ＧＬ１，ＧＬ２は、半導体基板上の領域１６において、パッドＰＤ１からＹ軸方向に延在する配線７１と接続される。接地配線ＧＬ１，ＧＬ２は、各入出力バッファ回路ＢＦ内の回路部分ＨＣおよびＬＣで共通に用いられる。
【００２７】
スイッチ部ＳＷ（ＳＷ１，ＳＷ２）は、電源配線ＳＶＬに沿って複数個所に設けられる。各スイッチ部ＳＷは、半導体スイッチ素子Ｑ１，Ｑ２を含む。半導体スイッチ素子Ｑ１は、Ｉ／Ｏ制御回路２２から出力された制御信号ＣＴＬ１に応じて、電源配線ＳＶＬと電源配線ＨＶＬ１，ＨＶＬ２との間を導通状態または非導通状態に切替える。半導体スイッチ素子Ｑ２は、Ｉ／Ｏ制御回路２２から出力された制御信号ＣＴＬ２に応じて、電源配線ＳＶＬと電源配線ＬＶＬ１〜ＬＶＬ３との間を導通状態または非導通状態に切替える。Ｉ／Ｏ制御回路２２は、ＣＰＵ１１およびＤＭＡコントローラ１２の指令に従って制御信号ＣＴＬ１，ＣＴＬ２を出力する。これによって、電源電圧ＶＣＣ１供給用の電源配線群ＨＶＬ１，ＨＶＬ２と電源電圧ＶＣＣ２供給用の電源配線群ＬＶＬ１〜ＬＶＬ３とのうちで選択された一方の電源配線群が、電源配線ＳＶＬに接続される。
【００２８】
通常、半導体装置３から外部のＳＤＲＡＭ装置２に書込データ信号ＷＤを出力する場合には電源電圧ＶＣＣ１（１．８Ｖ）が供給される回路部分ＨＣの消費電流のほうが、電源電圧ＶＣＣ２（１．２Ｖ）が供給される回路部分ＬＣの消費電流よりも多くなる。逆に外部のＳＤＲＡＭ装置２から読出データ信号ＲＤが半導体装置３に入力される場合には、電源電圧ＶＣＣ２（１．２Ｖ）が供給される回路部分ＬＣの消費電流のほうが、電源電圧ＶＣＣ１（１．８Ｖ）が供給される回路部分ＨＣの消費電流よりも多くなる。
【００２９】
従来の入出力バッファ回路ＢＦでは、電源電圧ＶＣＣ１を入出力バッファ回路ＢＦに供給するための電源配線の幅および本数をデータ出力時の消費電流に基づいて決定し、電源電圧ＶＣＣ１を入出力バッファ回路ＢＦに供給するための電源配線の幅および本数をデータ入力時の消費電流に基づいて決定していたので、電源配線のためにかなりのレイアウト面積を要することになっていた。
【００３０】
この実施の形態による半導体装置３では、複数のスイッチ部ＳＷを切替えることによって、ＳＤＲＡＭ装置２に書込データ信号ＷＤを出力する場合には電源配線ＳＶＬは電源電圧ＶＣＣ１の供給用として用いられ、ＳＤＲＡＭ装置２から読出データ信号ＲＤの入力を受ける場合には電源配線ＳＶＬは電源電圧ＶＣＣ２の供給用として用いられる。これによって、電源配線の電流供給能力を増加させることができるので、従来よりも少ない電源配線スペースで入出力バッファ回路ＢＦに対して十分な電源供給が行なえる。
【００３１】
［入出力バッファ回路ＢＦの構成の一例］
図３は、図２の入出力バッファ回路ＢＦの構成の一例を示す図である。図３を参照して、入出力バッファ回路ＢＦは、レベルシフタ４１〜４４と、ＥＳＤ（Electro-Static Discharge）保護回路３０と、入力バッファ３４と、出力バッファ６０と、スリーステートバッファ５０と、プリバッファ５６，５７とを含む。上記の構成要素のうちレベルシフタ４１〜４４の各一部が電源電圧ＶＣＣ２（１．２Ｖ）で動作する回路部分ＬＣであり、その他の部分が電源電圧ＶＣＣ１（１．８Ｖ）で動作する回路部分ＨＣである。
【００３２】
レベルシフタ４１，４３，４４は、図１のメモリ制御回路２０から出力された電源電圧ＶＣＣ２（１．２Ｖ）の電圧レベルの信号を、電源電圧ＶＣＣ１（１．８Ｖ）の電圧レベルの信号に変換して出力する。レベルシフタ４２は、入力バッファ３４から受けた電源電圧ＶＣＣ１（１．８Ｖ）の電圧レベルの信号を、電源電圧ＶＣＣ２（１．２Ｖ）の電圧レベルの信号に変換して出力する。
【００３３】
ＥＳＤ保護回路３０は、半導体装置３をパッドＰＤを介して入力される静電気から保護するための回路であり、抵抗素子３３と、ダイオード３１，３２とを含む。抵抗素子３３は、パッドＰＤと内部のノードＮＤとの間に接続され、ＥＳＤサージを減衰させる。ダイオード３１は電源ノード（電源電圧ＶＣＣ１を受ける）とパッドＰＤとの間に逆バイアス方向に接続され、ダイオード３２は接地ノード（接地電圧ＧＮＤを受ける）との間に逆バイアス方向に接続される。これらのダイオード３１，３２は、高電圧のＥＳＤサージを電源配線およびグランド配線に流すために設けられる。
【００３４】
入力バッファ３４は、レベルシフタ４１を介して図１のＩ／Ｏ制御回路２２から受けた読出許可信号ＲＥがローレベル（Ｌレベル）のときアクティブ状態となる。入力バッファ３４は、アクティブ状態のとき、パッドＰＤおよびノードＮＤを介して外部のＳＤＲＡＭ装置２から受けた読出データ信号ＲＤをレベルシフタ４２に出力する。入力バッファ３４は、読出許可信号ＲＥがハイレベルのとき非アクティブ状態となって、その出力がハイ・インピーダンスとなる。
【００３５】
出力バッファ６０は、電源ノード（電源電圧ＶＣＣ１を受ける）とノードＮＤとの間に接続されたＰＭＯＳ（Positive-channel Metal Oxide Semiconductor）トランジスタ６１と、接地ノード（接地電圧ＧＮＤを受ける）とノードＮＤとの間に接続されたＮＭＯＳ（Negative-channel Metal Oxide Semiconductor）トランジスタ６２とを含む。ＰＭＯＳトランジスタ６１とＮＭＯＳトランジスタ６２とはゲートに入力された信号に応じてオン状態またはオフ状態に切替わる。
【００３６】
スリーステートバッファ５０は、ＮＡＮＤゲート５１と、ＮＯＲゲート５２と、インバータ５３〜５５とを含む。ＮＡＮＤゲート５１およびＮＯＲゲート５２の各第１の入力ノードにはデータ制御回路２１から出力された書込データ信号ＷＤがレベルシフタ４３を介して入力される。ＮＡＮＤゲート５１の第２の入力ノードには、Ｉ／Ｏ制御回路２２から出力された書込許可信号ＷＥがレベルシフタ４４およびインバータ５３を介して入力される。ＮＯＲゲート５２の第２の入力ノードには、Ｉ／Ｏ制御回路２２から出力された書込許可信号ＷＥがレベルシフタ４４を介して入力される。ＮＡＮＤゲート５１の出力信号はインバータ５４およびプリバッファ５６を介して出力バッファ６０を構成するＰＭＯＳトランジスタ６１のゲートに入力される。ＮＯＲゲート５２の出力信号はインバータ５５およびプリバッファ５７を介して出力バッファ６０を構成するＮＭＯＳトランジスタ６２のゲートに入力される。
【００３７】
上記の構成のスリーステートバッファ５０によれば、書込許可信号ＷＥがハイレベル（Ｈレベル）のとき、出力バッファ６０を構成するＰＭＯＳトランジスタ６１のゲートに入力される信号がＨレベルとなり、ＮＭＯＳトランジスタ６２のゲートに入力される信号がＬレベルとなるので、出力バッファ６０の出力はハイ・インピーダンスとなる。書込許可信号ＷＥがＬレベルのとき、出力バッファ６０はアクティブ状態となって書込データ信号ＷＤに応じた論理レベルの信号を出力する。
【００３８】
［半導体装置の動作の一例］
図４は、図１の半導体装置３の動作の一例を示すタイミング図である。
【００３９】
図１、図２、図４を参照して、図４の時刻ｔ１から時刻ｔ３までが、図１のＣＰＵ１１またはＤＭＡコントローラ１２から書込命令が出力された場合の動作を示し、時刻ｔ４から時刻ｔ６までが、ＣＰＵ１１またはＤＭＡコントローラ１２から読出命令が出力された場合の動作を示す。
【００４０】
図４の時刻ｔ２で、書込命令に応答して、Ｉ／Ｏ制御回路２２は、制御信号ＣＴＬ１をＨレベルにし、制御信号ＣＴＬ２をＬレベルにする。これらの制御信号ＣＴＬ１，ＣＴＬ２に応答して、各スイッチ部ＳＷの半導体スイッチ素子Ｑ１がオン状態になり、半導体スイッチ素子Ｑ２がオフ状態になる。これによって、図２の電源配線ＳＶＬは電源電圧ＶＣＣ１（１．８Ｖ）を入出力バッファ回路ＢＦに供給するために用いられる。さらに、Ｉ／Ｏ制御回路２２は、書込許可信号ＷＥをＬレベルにすることによって出力バッファ６０がアクティブ状態になり、出力バッファ６０から書込データ信号ＷＤが出力される。
【００４１】
時刻ｔ３で、Ｉ／Ｏ制御回路２２は、書込許可信号ＷＥをＨレベルに戻すことによって出力バッファ６０が非アクティブ状態になるので、出力バッファ６０の出力はハイ・インピーダンス（Ｈｉｇｈ−Ｚ）に戻る。
【００４２】
時刻ｔ５で、読出命令に応答して、Ｉ／Ｏ制御回路２２は、制御信号ＣＴＬ１をＬレベルにし、制御信号ＣＴＬ２をＨレベルにする。これらの制御信号ＣＴＬ１，ＣＴＬ２に応答して、各スイッチ部ＳＷの半導体スイッチ素子Ｑ１がオフ状態になり、半導体スイッチ素子Ｑ２がオン状態になる。これによって、図２の電源配線ＳＶＬは電源電圧ＶＣＣ２（１．２Ｖ）を入出力バッファ回路ＢＦに供給するために用いられる。さらに、Ｉ／Ｏ制御回路２２は、読出許可信号ＲＥをＬレベルにすることによって入力バッファ３４がアクティブ状態になり、入力バッファ３４から読出データ信号ＲＤが出力される。
【００４３】
時刻ｔ６で、Ｉ／Ｏ制御回路２２は、読出許可信号ＲＥをＨレベルに戻すことによって入力バッファ３４が非アクティブ状態になるので、入力バッファ３４の出力はハイ・インピーダンス（Ｈｉｇｈ−Ｚ）に戻る。
【００４４】
［変形例］
上記の実施の形態では、図２に示す入出力バッファ回路ＢＦには、電源配線ＳＶＬに直接接続される回路部分がないものとして説明した。電源配線ＳＶＬに直接接続される回路部分ＳＣがある場合には、それらの回路部分ＳＣと電源配線ＳＶＬとの間にスイッチを設ける必要がある。たとえば、回路部分ＳＣが電源電圧ＶＣＣ１（１．８Ｖ）で動作するものとすれば、電源配線ＳＶＬを電源電圧ＶＣＣ２（１．２Ｖ）の供給用として用いる場合には、回路部分ＳＣと電源配線ＳＶＬとの接続が切断され、回路部分ＳＣに電源配線ＨＶＬ１，ＨＶＬ２から電源電圧ＶＣＣ１が直接供給されるように接続が切替えられる。逆にそれらの回路部分ＳＣが電源電圧ＶＣＣ２（１．２Ｖ）で動作するものとすれば、電源配線ＳＶＬを電源電圧ＶＣＣ１（１．８Ｖ）の供給用として用いる場合に、回路部分ＳＣと電源配線ＳＶＬとの接続が切断され、回路部分ＳＣに電源配線ＬＶＬ１〜ＬＶＬ３から電源電圧ＶＣＣ２が直接供給されるように接続が切替えられる。
【００４５】
今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００４６】
１ プリント基板、２ ＳＤＲＡＭ装置、３ 半導体装置、１０ 内部回路、１１ ＣＰＵ、１２ ＤＭＡコントローラ、１３ ＳＲＡＭ装置、１４ 内部バス、２０ メモリ制御回路、２１ データ制御回路、２２ Ｉ／Ｏ制御回路、２３ バスインターフェース回路、ＢＦ 入出力バッファ回路、ＥＧ 半導体基板の端部、ＧＬ１，ＧＬ２ 接地配線、ＨＣ，ＬＣ 回路部分、ＨＶＬ１，ＨＶＬ２ 電源配線、ＳＶＬ 電源配線、ＬＶＬ１〜ＬＶＬ３ 電源配線、ＰＤ（ＰＤ１〜ＰＤ７） パッド、Ｑ１，Ｑ２ 半導体スイッチ素子、ＳＵＢ 半導体基板、ＳＷ スイッチ部。
【特許請求の範囲】
【請求項１】
半導体装置であって、
内部回路と、
前記半導体装置の外部から入力された第１の電源電圧の電圧レベルの信号を第２の電源電圧の電圧レベルの信号に変換して前記内部回路に出力し、前記内部回路から受けた前記第２の電源電圧の電圧レベルの信号を前記第１の電源電圧の電圧レベルの信号に変換して前記半導体装置の外部に出力する入出力バッファ回路とを備え、
前記入出力バッファ回路は、
前記第１の電源電圧で動作する第１の回路部分と、
前記第２の電源電圧で動作する第２の回路部分とを含み、
前記半導体装置は、さらに、
前記第１の回路部分と接続され、前記第１の回路部分に前記第１の電源電圧を供給するための第１の電源配線と、
前記第２の回路部分と接続され、前記第２の回路部分に前記第２の電源電圧を供給するための第２の電源配線と、
第３の電源配線と、
前記第３の電源配線に沿った複数箇所にそれぞれ設けられた複数のスイッチ部とを備え、
前記複数のスイッチ部の各々は、前記内部回路から出力された制御信号に応じて、前記第１および第２の電源配線のうち選択された一方の電源配線と前記第３の電源配線とを接続する、半導体装置。
【請求項２】
前記半導体装置は基板上に形成され、
前記第１〜第３の電源配線は、それぞれ前記基板の端部に沿う方向に延在し、前記第１、第３および第２の電源配線の順番で前記基板の端部側から前記基板の内部側に向かって配置され、
前記内部回路は、前記第２の電源配線よりも前記基板の内部側に設けられる、請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、前記第１の電源配線と前記第３の電源配線とを接続するように前記複数のスイッチ部の各々に対して前記制御信号を出力した後、前記入出力バッファ回路を介して前記半導体装置の外部に信号を出力し、
前記内部回路は、前記第２の電源配線と前記第３の電源配線とを接続するように前記複数のスイッチ部の各々に対して前記制御信号を出力した後、前記入出力バッファ回路を介して前記半導体装置の外部から信号を受け取る、請求項１または２に記載の半導体装置。
【請求項４】
前記内部回路は、前記第２の電源電圧で動作し、
前記入出力バッファ回路は、前記半導体装置の外部に設けられた前記第１の電源電圧で動作する回路との間で信号の入出力を行なう、請求項１〜３のいずれか１項に記載の半導体装置。
【請求項１】
半導体装置であって、
内部回路と、
前記半導体装置の外部から入力された第１の電源電圧の電圧レベルの信号を第２の電源電圧の電圧レベルの信号に変換して前記内部回路に出力し、前記内部回路から受けた前記第２の電源電圧の電圧レベルの信号を前記第１の電源電圧の電圧レベルの信号に変換して前記半導体装置の外部に出力する入出力バッファ回路とを備え、
前記入出力バッファ回路は、
前記第１の電源電圧で動作する第１の回路部分と、
前記第２の電源電圧で動作する第２の回路部分とを含み、
前記半導体装置は、さらに、
前記第１の回路部分と接続され、前記第１の回路部分に前記第１の電源電圧を供給するための第１の電源配線と、
前記第２の回路部分と接続され、前記第２の回路部分に前記第２の電源電圧を供給するための第２の電源配線と、
第３の電源配線と、
前記第３の電源配線に沿った複数箇所にそれぞれ設けられた複数のスイッチ部とを備え、
前記複数のスイッチ部の各々は、前記内部回路から出力された制御信号に応じて、前記第１および第２の電源配線のうち選択された一方の電源配線と前記第３の電源配線とを接続する、半導体装置。
【請求項２】
前記半導体装置は基板上に形成され、
前記第１〜第３の電源配線は、それぞれ前記基板の端部に沿う方向に延在し、前記第１、第３および第２の電源配線の順番で前記基板の端部側から前記基板の内部側に向かって配置され、
前記内部回路は、前記第２の電源配線よりも前記基板の内部側に設けられる、請求項１に記載の半導体装置。
【請求項３】
前記内部回路は、前記第１の電源配線と前記第３の電源配線とを接続するように前記複数のスイッチ部の各々に対して前記制御信号を出力した後、前記入出力バッファ回路を介して前記半導体装置の外部に信号を出力し、
前記内部回路は、前記第２の電源配線と前記第３の電源配線とを接続するように前記複数のスイッチ部の各々に対して前記制御信号を出力した後、前記入出力バッファ回路を介して前記半導体装置の外部から信号を受け取る、請求項１または２に記載の半導体装置。
【請求項４】
前記内部回路は、前記第２の電源電圧で動作し、
前記入出力バッファ回路は、前記半導体装置の外部に設けられた前記第１の電源電圧で動作する回路との間で信号の入出力を行なう、請求項１〜３のいずれか１項に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図２】
【図３】
【図４】
【公開番号】特開２０１２−１２９３９５（Ｐ２０１２−１２９３９５Ａ）
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願番号】特願２０１０−２８０４１３（Ｐ２０１０−２８０４１３）
【出願日】平成２２年１２月１６日（２０１０．１２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月５日（２０１２．７．５）
【国際特許分類】
【出願日】平成２２年１２月１６日（２０１０．１２．１６）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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