半導体装置および配線レイアウト方法
【課題】配線間のピッチを縮小可能にした半導体装置を提供する。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。
【解決手段】半導体基板に形成された複数のトランジスタと、第１の方向に延在する第１の配線を備えた第１の配線層と、第１の配線層よりも上層に設けられ、第１の方向と交差する第２の方向に延在し、第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、半導体基板と第１の配線層との間に設けられ、複数のトランジスタに接続する第１の中継配線と、第１の中継配線が形成された第１の中継配線層と第１の配線層との間に設けられ、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線とを有する構成である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および配線レイアウト方法に関する。
【背景技術】
【０００２】
情報を保存するための半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ等の半導体装置が一般的に知られている。ＤＲＡＭの一例が特許文献１に開示されている。関連する半導体装置の構成について、図８を参照して説明する。図８は関連する半導体装置の要部の構成例を示すブロック図である。
【０００３】
図８に示すように、半導体装置１００は、複数のメモリセルが配置されたメモリセルアレイ１１と、メモリセルへのデータの書き込みおよびメモリセルからのデータの読み出しを行うための周辺回路領域とを有する。周辺回路領域には、サブワードドライバ（ＳＷＤ）１２と、Ｘデコーダ１３と、センスアンプ（ＳＡ）１６と、Ｙデコーダ１７と、データの入出力を制御するデータ制御回路１８とが設けられている。
【０００４】
図９は図８に示すＸデコーダのレイアウトの一例を示す図である。図９に示すように、Ｘデコーダ１３は、複数のメインワードドライバ（ＭＷＤ）１４と、データ制御回路１５とを有する。メモリセルアレイ１１では同じ回路のメモリセルが複数配置されているのに対し、データ制御回路１５のような論理回路には、同じ回路が配置されていない。一方、ＭＷＤ１４も論理回路の一種であるが、図９に示すように、同様な回路構成のＭＷＤ１４が隣り合って、繰り返し配置されることで、ＭＷＤ１４の集合体を構成している。
【０００５】
１つのＭＷＤ１４内に配置される半導体素子のレイアウトの一例を説明する。図１０Ａ、図１０Ｂおよび図１１Ａから図１１Ｃは、ＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。
【０００６】
これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。右方向をＸ軸の正の方向とし、上方向をＹ軸方向の正の方向とする。また、ＭＷＤ１４内に設けられる半導体素子の全てを取り上げて図に示すと、図に示す配線パターンが複雑になって、半導体素子と配線パターンのレイアウトがわかりづらくなってしまう。そこで、本発明の課題の説明に必要な構成として、ＭＷＤ内から８つのＭＯＳ（Metal Oxide Semiconductor）トランジスタを抜き出し、これらのトランジスタおよびトランジスタに接続される配線のレイアウトを説明する。
【０００７】
図１０Ａはアクティブ領域とゲート電極のレイアウトを示す平面図である。半導体基板表面において、素子分離領域で周囲を囲まれ、ＭＯＳトランジスタのソース電極およびドレイン電極等が形成される領域をアクティブ領域と呼ぶ。
【０００８】
図１０Ａに示す領域には、上段に４つのＭＯＳトランジスタ２１ａ〜２１ｄがＸ軸方向に配置され、下段に４つのＭＯＳトランジスタ３１ａ〜３１ｄがＸ軸方向に配置されている。以下では、ＭＯＳトランジスタを単に「トランジスタ」と称する。トランジスタ２１ａ〜２１ｄ、３１ａ〜３１ｄがＮＭＯＳトランジスタの場合で説明するが、ＰＭＯＳトランジスタであってもよい。
【０００９】
図１０Ａに示す上段側の４つのトランジスタ２１ａ〜２１ｄはアクティブ領域２４を共有している。トランジスタ２１ａのゲート電極２２ａは２本の長方形パターンが１つに接続された構成であり、長方形パターンの長手方向がＹ軸方向と一致している。そして、２本の長方形パターンの間にドレイン電極が配置されている。他のトランジスタ２１ｂ〜２１ｄもトランジスタ２１ａと同様な構成である。ゲート電極２２ａ〜２２ｄは並列に配置されている。また、トランジスタ２１ａ〜２１ｄのそれぞれは隣り合うトランジスタとソース電極を共有している。
【００１０】
下段側の４つのトランジスタ３１ａ〜３１ｄは、２つずつ組になって、同じ組の２つのトランジスタがアクティブ領域を共有している。図１０Ａに示す例では、トランジスタ３１ａ、３１ｂがアクティブ領域３４ａを共有し、トランジスタ３１ｃ、３１ｄが別のアクティブ領域３４ｂを共有している。トランジスタ３１ａ〜３１ｄのゲート電極３２ａ〜３２ｄも長方形パターンであり、その長手方向がＹ軸方向と一致している。ゲート電極３２ａ〜３２ｄは並列に配置されている。
【００１１】
図１０Ａを見ると、上段側の４つのトランジスタのゲート電極２２ａ〜２２ｄのそれぞれにおいて、２本の長方形パターンの接続部分が各トランジスタよりも、Ｙ軸の負の方向に配置されている。下段側の４つのトランジスタについては、ゲート電極３２ａ、３２ｄの引き出し部がトランジスタ３１ａ、３１ｄよりもＹ軸の正の方向に配置されているが、ゲート電極３２ｂ、３２ｃの引き出し部はトランジスタ３１ｂ、３１ｃよりもＹ軸の負の方向に配置されている。
【００１２】
なお、図１０Ａには、アクティブ領域の上に形成されるコンタクトも示しているが、コンタクトについての詳細は後述する。また、ゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄは、導電性不純物が拡散されたポリシリコン膜の上に高融点金属膜が積層されたポリサイドで形成されているものとする。
【００１３】
図１０Ｂは、図１０Ａに示したゲート電極よりも上層に形成されるタングステン配線のレイアウトを示す平面図である。
【００１４】
図１０Ａに示したゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄの上に、絶縁膜８１を介してタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３６ａ、３６ｂ、３７ａ、３７ｂが設けられている。タングステン配線２５ａ〜２５ｄのそれぞれはトランジスタ２１ａ〜２１ｄのドレイン電極のそれぞれとコンタクト４１を介して接続されている。
【００１５】
図１０Ａに示したゲート電極２２ａとトランジスタ３１ａのドレイン電極がコンタクト４１およびタングステン配線３５ａを介して接続されている。これと同様に、図１０Ａに示したゲート電極２２ｂとトランジスタ３１ｂのドレイン電極がコンタクト４１およびタングステン配線３５ｂを介して接続され、ゲート電極２２ｃとトランジスタ３１ｃのドレイン電極がコンタクト４１およびタングステン配線３５ｃを介して接続されている。また、図１０Ａに示したゲート電極２２ｄとトランジスタ３１ｄのドレイン電極がコンタクト４１およびタングステン配線３５ｄを介して接続されている。
【００１６】
図１０Ｂの下段側では、図１０Ａに示したゲート電極３２ａがコンタクト４１を介してタングステン配線３６ａと接続され、ゲート電極３２ｂがコンタクト４１を介してタングステン配線３６ｂと接続されている。図１０Ａに示したゲート電極３２ｃがコンタクト４１を介してタングステン配線３６ｃと接続され、ゲート電極３２ｄがコンタクト４１を介してタングステン配線３６ｄと接続されている。
【００１７】
また、図１０Ａに示したトランジスタ３１ａ、３１ｂが共有するソース電極がコンタクト４１を介してタングステン配線３７ａと接続され、トランジスタ３１ｃ、３１ｄが共有するソース電極がコンタクト４１を介してタングステン配線３７ｂと接続されている。
【００１８】
図１１Ａは、図１０Ｂに示したタングステン配線よりも上層に形成される導電性パッドのレイアウトを示す平面図である。図１１Ａに示す導電性パッド５１は、図１０Ｂに示したタングステン配線２５ａ〜２５ｄの上に、絶縁膜８２を介して設けられている。導電性パッド５１はタングステンで形成されている。図１１Ａの上段側に、導電性パッド５１が配置されている。図１０Ａに示したトランジスタ２１ａ〜２１ｄのソース電極がコンタクト４１およびコンタクト４３を介して導電性パッド５１と接続されている。
【００１９】
図１１Ｂは、図１１Ａに示した導電性パッドよりも上層に形成される第１アルミニウム（Ａｌ）配線のレイアウトを示す平面図である。図１１Ｂには、第１Ａｌ配線に相当するＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄと、第１スルーホール（ＴＨ）に相当するＴＨ４５を示している。
【００２０】
図１１Ａに示した導電性パッド５１の上に絶縁膜８３を介してＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄが設けられている。Ａｌ配線６４ａは図１０Ｂに示したタングステン配線３６ａとＴＨ４５を介して接続され、Ａｌ配線６４ｂは図１０Ｂに示したタングステン配線３６ｂとＴＨ４５を介して接続されている。これと同様に、Ａｌ配線６４ｃは図１０Ｂに示したタングステン配線３６ｃとＴＨ４５を介して接続され、Ａｌ配線６４ｄは図１０Ｂに示したタングステン配線３６ｄとＴＨ４５を介して接続されている。Ａｌ配線６２ａ〜６２ｄは、ＭＷＤ１４の選択／非選択の信号をＳＷＤ１２に伝えるためのメインワードライン（ＭＷＬ）に相当する。Ａｌ配線６４ａ〜６４ｄは、ＭＷＤ１４を選択するためのアドレス信号を中継する配線であるＭＷＤ選択信号供給線に相当する。
【００２１】
図１１Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図１１Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００２２】
図１１Ｂに示したＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄの上に、絶縁膜８４を介してＡｌ配線７１ａ〜７１ｄが設けられている。Ａｌ配線７１ａ〜７１ｄに、ＭＷＤ１４を選択するためのアドレス信号が外部から入力される。Ａｌ配線７１ａはＴＨ４７を介してＡｌ配線６４ａと接続されている。Ａｌ配線７１ａは、図１１Ｂに示したＡｌ配線６４ａおよび図１０Ｂに示したタングステン配線３６ａを介して図１０Ａに示したゲート電極３２ａと接続されている。Ａｌ配線７１ｂはＴＨ４７を介してＡｌ配線６４ｂと接続されている。Ａｌ配線７１ｂは、Ａｌ配線６４ｂおよびタングステン配線３６ｂを介してゲート電極３２ｂと接続されている。
【００２３】
Ａｌ配線７１ｃはＴＨ４７を介してＡｌ配線６４ｃと接続されている。Ａｌ配線７１ｃは、Ａｌ配線６４ｃおよびタングステン配線３６ｃを介してゲート電極３２ｃと接続されている。Ａｌ配線７１ｄはＴＨ４７を介してＡｌ配線６４ｄと接続されている。Ａｌ配線７１ｄは、Ａｌ配線６４ｄおよびタングステン配線３６ｄを介してゲート電極３２ｄと接続されている。
【００２４】
図１１Ｃに示したように、第２Ａｌ配線の延在方向はＸ軸方向と一致し、複数のＭＷＤ１４を並べて配置する方向と一致している。また、図１１Ｂに示したように、第１Ａｌ配線の延在方向は、Ｘ軸方向と交差する方向（Ｙ軸方向）に一致している。
【００２５】
ＭＷＤ１４を選択するためのアドレス信号は、外部から第２Ａｌ配線のＡｌ配線７１ａ〜７１ｄのいずれかを介して供給され、第１Ａｌ配線のＡｌ配線６４ａ〜６４ｄのうち、第２Ａｌ配線に対応するＭＷＤ選択信号供給線を経由して所定のトランジスタ素子に入力される。具体的に説明すると、アドレス信号は、第２Ａｌ配線→ＭＷＤ選択信号供給線→タングステン配線→所定のトランジスタ素子の順で供給される。
【００２６】
上述したように、ＭＷＤ１４のＭＷＬに相当するＡｌ配線６２ａ〜６２ｄも、ＭＷＤ１４の領域において、第１Ａｌ配線が形成される第１の配線層に設けられている。そのため、第１の配線層に、ＭＷＤ選択信号供給線およびＭＷＬが、繰り返し配置されるＭＷＤに対応して配置される。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２０１０−２７２０１号公報（第５図）
【発明の概要】
【発明が解決しようとする課題】
【００２８】
図１１Ｂに示したように、ＭＷＤ領域の第１の配線層には、ＭＷＤ選択信号供給線とＭＷＬとが、絶縁性を確保可能な最小ピッチで配置され、ＭＷＤ領域の面積の大部分を占めている。そのため、メモリセルの微細化を図ることによって、メモリセル間隔が縮小可能であり、第１Ａｌ配線以外のレイヤでパターンのピッチに余裕があっても、ＭＷＤの回路全体の縮小がＭＷＤ領域における第１Ａｌ配線のピッチで抑制され、半導体装置の回路全体の縮小化が妨げられてしまう。
【課題を解決するための手段】
【００２９】
本発明の半導体装置は、
半導体基板に形成された複数のトランジスタと、
前記半導体基板上に形成され、第１の方向に延在する第１の配線を備えた第１の配線層と、
前記半導体基板上の前記第１の配線層よりも上層に形成され、前記第１の方向と交差する第２の方向に延在し、前記第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、
前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第１の配線層との間に形成された第１の中継配線層に備えられた第１の中継配線と、
前記第１の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第１の中継配線層と前記第１の配線層との間に形成された第２の中継配線層に備えられた第２の中継配線と、を有する構成である。
【００３０】
本発明によれば、第１の中継配線層と第１の配線層との間に、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線を設けることで、第１の配線層に形成される配線パターンの一部を削減することが可能となる。
【００３１】
本発明の配線レイアウト方法は、複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極を引き出すための配線レイアウト方法であって、
複数の前記いずれか１つの電極を、それぞれのパターンの長手方向が第１の方向で、並列に配置し、
複数の前記ゲートよりも上層に、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第１の方向に交差する第２の方向で、並列に配置し、
前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第１の配線を、それぞれのパターンの前記第２の方向の長さを同等にし、それぞれのパターンの前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、
前記複数の第１の配線よりも上層に、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線を、それぞれのパターンの長手方向が前記第２の方向で、並列に配置するものである。
【００３２】
本発明によれば、複数のトランジスタと接続される複数の中継配線を、それぞれのパターンの長手方向が第２の方向に一致して並列になるように配置し、複数の中継配線に対応して複数の第２の配線を接続する複数の第１の配線のそれぞれを、第２の方向に同じ長さで、かつ、第２の方向に対して同じ位置で、第１の配線に対応する中継配線と接続するように配置している。そのため、第１の配線と同一層に、第２の方向に対して空き領域が得られる。
【発明の効果】
【００３３】
本発明によれば、ライン・アンド・スペースで繰り返される配線に空き領域を設定することができる。これを利用して、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。結果として、半導体装置の回路全体を縮小化することが可能となる。
【図面の簡単な説明】
【００３４】
【図１Ａ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図１Ｂ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ａ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ｂ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ｃ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図３】第１の実施形態の半導体装置の配線構造を説明するための断面図である。
【図４】第１の実施形態の半導体装置において、メモリセルアレイ領域と周辺回路領域の構造を説明するための断面図である。
【図５Ａ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図５Ｂ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図５Ｃ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ａ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ｂ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ｃ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図７Ａ】第２の実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図７Ｂ】第２の実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図８】関連する半導体装置の要部の構成例を示すブロック図である。
【図９】図８に示すＸデコーダのレイアウトの一例を示す図である。
【図１０Ａ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１０Ｂ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ａ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ｂ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ｃ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【発明を実施するための形態】
【００３５】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置は、図８および図９に示した構成を有する。図９に示したＭＷＤ１４の構成が、関連する半導体装置と異なっている。以下に、本実施形態の半導体装置におけるＭＷＤの構成を説明する。
【００３６】
図１Ａ、図１Ｂおよび図２Ａから図２Ｃは、本実施形態の半導体装置において、ＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。
【００３７】
図１Ａはアクティブ領域とゲート電極のレイアウトを示す平面図である。図１Ａに示す領域には、上段に４つのトランジスタ２１ａ〜２１ｄがＸ軸方向に配置され、下段に４つのトランジスタ３１ａ〜３１ｄがＸ軸方向に配置されている。図１Ａに示すレイアウトは、図１０Ａを参照して説明したレイアウトと同様なため、その詳細な説明を省略する。
【００３８】
図１Ｂは、図１Ａに示したゲート電極よりも上層に形成されるタングステン配線のレイアウトを示す平面図である。
【００３９】
図１Ａに示したゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄの上に、絶縁膜８１を介してタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂが設けられている。タングステン配線２５ａ〜２５ｄのそれぞれはトランジスタ２１ａ〜２１ｄのドレイン電極のそれぞれとコンタクト４１を介して接続されている。
【００４０】
図１０Ｂに示したレイアウトと比較すると、図１Ｂに示すレイアウトでは、図１０Ｂに示したタングステン配線３６ａ〜３６ｄが設けられていない。タングステン配線３５ａ〜３５ｄ、３７ａ、３７ｂの構成は図１０Ｂを参照して説明した構成と同様であるため、その詳細な説明を省略する。なお、タングステン配線３５ａ〜３５ｄ、３７ａ、３７ｂのそれぞれは、図１Ａの上段に示すトランジスタのゲート電極と図１Ａの下段に示すトランジスタのドレイン電極とを接続する中継配線としての役割を果たす。これらの中継配線が本発明の第１の中継配線に相当し、タングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂが形成される配線層が第１の中継配線層に相当する。
【００４１】
図２Ａは、図１Ｂに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図２Ａに示す導電性パッド５１および中継配線５２ａ〜５２ｄは、図１Ｂに示したタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂの上に、絶縁膜８２を介して設けられている。中継配線５２ａ〜５２ｄは、導電性パッド５１と同一層に形成され、材質はタングステンである。
【００４２】
図１Ａの上段側に、導電性パッド５１が配置されている。図１Ａに示したトランジスタ２１ａ〜２１ｄのソース電極がコンタクト４１およびコンタクト４３を介して導電性パッド５１と接続されている。導電性パッド５１は、トランジスタ２１ａ〜２１ｄに電源または接地電位を供給するための電源配線としての役割を果たす。図１Ａの下段側に、中継配線５２ａ〜５２ｄが配置されている。中継配線５２ａ〜５２ｄが本発明の第２の中継配線に相当し、導電性パッド５１および中継配線５２ａ〜５２ｄが形成される配線層が第２の中継配線層に相当する。
【００４３】
中継配線５２ａと中継配線５２ｂは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５２ｃと中継配線５２ｄは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５２ａはコンタクト４１およびコンタクト４３を介して図１Ａに示したゲート電極３２ａと接続され、中継配線５２ｂはコンタクト４１およびコンタクト４３を介してゲート電極３２ｂと接続されている。中継配線５２ｃはコンタクト４１およびコンタクト４３を介して図１Ａに示したゲート電極３２ｃと接続され、中継配線５２ｄはコンタクト４１およびコンタクト４３を介してゲート電極３２ｄと接続されている。
【００４４】
図２Ｂは、図２Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図２Ｂには、第１Ａｌ配線に相当するＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄと、第１ＴＨに相当するＴＨ４５を示している。
【００４５】
図２Ａに示した導電性パッド５１および中継配線５２ａ〜５２ｄの上に、絶縁膜８３を介してＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄが設けられている。Ａｌ配線６２ａ〜６２ｄは図１１Ｂに示した構成と同様である。Ａｌ配線６２ａ〜６２ｄは、パターンの長手方向がＹ軸方向に一致し、並列に配置されている。
【００４６】
図２Ｂに示すレイアウトを、図１１Ｂに示したレイアウトと比較して説明する。図１１Ｂに示したＡｌ配線６４ａの代わりに、Ａｌ配線６１ａ、６１ｂが配置されている。配線パターンの長手方向に直交する方向の長さを幅とすると、Ａｌ配線６１ａ、６１ｂは、Ｘ軸方向における位置が同じであり、パターンの幅が同じ長さである。図１１Ｂに示したＡｌ配線６４ｄの代わりに、Ａｌ配線６１ｃ、６１ｄが配置されている。Ａｌ配線６１ｃ、６１ｄは、Ｘ軸方向における位置が同じであり、パターンの幅が同じ長さである。また、図１１Ｂに示したＡｌ配線６４ｂ、６４ｃは図２Ｂに示すレイアウトには設けられていない。本実施形態では、図１１Ｂに示したＡｌ配線６４ｂ、６４ｃ分のパターンを削減できるため、第１の配線層に、図２Ｂの破線枠に示す配線２本分の空き領域が得られる。
【００４７】
Ａｌ配線６１ａは図２Ａに示した中継配線５２ａとＴＨ４５を介して接続され、Ａｌ配線６１ｂは図２Ａに示した中継配線５２ｂとＴＨ４５を介して接続されている。これと同様に、Ａｌ配線６１ｃは図２Ａに示した中継配線５２ｃとＴＨ４５を介して接続され、Ａｌ配線６１ｄは図２Ａに示した中継配線５２ｄとＴＨ４５を介して接続されている。
【００４８】
図２Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図２Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。以下では、第２Ａｌ配線が形成される配線層を第２の配線層と称する。
【００４９】
図２Ｂに示したＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄの上に、絶縁膜８４を介してＡｌ配線７１ａ〜７１ｄが設けられている。Ａｌ配線７１ａ〜７１ｄは、パターンの長手方向がＸ軸方向に一致し、並列に配置されている。
【００５０】
Ａｌ配線７１ａはＴＨ４７を介してＡｌ配線６１ａと接続されている。Ａｌ配線７１ａは、図２Ｂに示したＡｌ配線６１ａおよび図２Ａに示した中継配線５２ａを介して図１Ａに示したゲート電極３２ａと接続されている。Ａｌ配線７１ｂはＴＨ４７を介してＡｌ配線６１ｂと接続されている。Ａｌ配線７１ｂは、Ａｌ配線６１ｂおよび中継配線５２ｂを介してゲート電極３２ｂと接続されている。
【００５１】
Ａｌ配線７１ｃはＴＨ４７を介してＡｌ配線６１ｃと接続されている。Ａｌ配線７１ｃは、Ａｌ配線６１ｃおよび中継配線５２ｃを介してゲート電極３２ｃと接続されている。Ａｌ配線７１ｄはＴＨ４７を介してＡｌ配線６１ｄと接続されている。Ａｌ配線７１ｄは、Ａｌ配線６１ｄおよび中継配線５２ｄを介してゲート電極３２ｄと接続されている。
【００５２】
図２Ｃに示すレイアウトを、図１１Ｃに示したレイアウトと比較すると、ＴＨ４７の位置が異なっている。これは、ＴＨ４７をＡｌ配線６１ａ〜６１ｄの位置に合わせるためである。また、Ａｌ配線７１ａ〜７１ｄの順番が異なっている。図１１Ｃでは、Ｙ軸の正の方向にＡｌ配線７１ｂ、７１ｃ、７１ａ、７１ｄという順番であるのに対して、図２Ｃでは、Ｙ軸の正の方向にＡｌ配線７１ｃ、７１ｂ、７１ｄ、７１ａの順番になっている。これは、Ａｌ配線６１ａ〜６１ｄのそれぞれをＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続するためである。
【００５３】
次に、図１Ａに示したトランジスタ３１ａ〜３１ｄのうち、トランジスタ３１ａおよびトランジスタ３１ｂで構成される制御回路に注目して、その動作を簡単に説明する。ここでは、トランジスタ２１ａ〜２１ｄ、３１ａ〜３１ｄの閾値電圧以上の電圧レベルの信号をＨｉｇh信号と称する。トランジスタ３１ａ、３１ｂが共用するソース電極にはタングステン配線３７ａを介して外部から電源または接地電位が印加されているものとする。
【００５４】
外部からＡｌ配線７１ａにＨｉｇｈ信号が入力されると、Ｈｉｇｈ信号がＡｌ配線７１ａ、Ａｌ配線６１ａおよび中継配線５２ａを介してゲート電極３２ａに伝送される。ゲート電極３２ａがＨｉｇｈ信号の電圧レベルに引き上げられると、トランジスタ３１ａがオンする。トランジスタ３１ａがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ３１ａ、３１ｂが共用するソース電極の電圧レベルの信号がタングステン配線３５ａを介してトランジスタ２１ａのゲート電極２２ａに送信される。
【００５５】
一方、外部からＡｌ配線７１ｂにＨｉｇｈ信号が入力されると、Ｈｉｇｈ信号がＡｌ配線７１ｂ、Ａｌ配線６１ｂおよび中継配線５２ｂを介してゲート電極３２ｂに伝送される。ゲート電極３２ｂがＨｉｇｈ信号の電圧レベルに引き上げられると、トランジスタ３１ｂがオンする。トランジスタ３１ｂがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ３１ａ、３１ｂが共用するソース電極の電圧レベルの信号がタングステン配線３５ｂを介してトランジスタ２１ｂのゲート電極２２ｂに送信される。
【００５６】
次に、図１Ａから図２Ｃを参照して説明した、ＭＷＤの一部における断面構造を説明する。図３は本実施形態の半導体装置の断面構造を説明するための断面図である。図３では各配線層から代表的なパターンの符号を図に示している。タングステン配線５４は、図２Ａに示した導電性パッド５１および中継配線５２ａ〜５２ｄが形成されるタングステン層の配線を意味している。
【００５７】
図３に示すように、半導体基板（不図示）の表面近傍に設けられたアクティブ領域２４はコンタクト４１を介してタングステン配線２５と接続される。また、アクティブ領域２４は、コンタクト４１の上にコンタクト４３が積層された積層プラグを介してタングステン配線５４と接続される。この場合のタングステン配線５４は導電性パッド５１である。
【００５８】
ゲート電極２２は、コンタクト４１を介してタングステン配線２５と接続され、積層プラグを介してタングステン配線５４と接続される。この場合のタングステン配線５４は、中継配線５２ａ〜５２ｄである。タングステン配線２５およびタングステン配線５４はＴＨ４５を介してＡｌ配線６１と接続される。第１の配線層に設けられたＡｌ配線６１は、ＴＨ４７を介して、第２の配線層に設けられたＡｌ配線７１と接続される。
【００５９】
次に、ＭＷＤを含む周辺回路領域の断面構造を、メモリセルアレイ領域の断面構造と対比して説明する。
【００６０】
図４は、本実施形態の半導体装置において、メモリセルアレイ領域と周辺回路領域のそれぞれの構造を説明するための断面図である。図４に示す周辺回路領域の断面は、ＭＷＤの一部の断面であり、図１Ａから図２Ｃの各図における線分ＡＡと線分ＢＢの位置の断面を示す。
【００６１】
図４を参照して、メモリセルアレイ領域の構成を説明する。メモリセルアレイ領域には、半導体基板１０１の上に、ゲート電極２２ｅを含む制御トランジスタと、記憶素子となるキャパシタ９０とを有するメモリセルが複数設けられている。キャパシタ９０は、下部電極９１、容量絶縁膜９２および上部電極９３からなる構成である。
【００６２】
下部電極９１の下面側には、下部電極９１の底部と接続されるコンタクトパッド５５が設けられている。このコンタクトパッド５５は、本実施形態の半導体装置の製造過程において、下部電極９１の底部と後述するコンタクト４３ａとの位置ずれを防止する役目がある。
【００６３】
制御トランジスタのドレイン電極はビットコンタクト４１ａを介してビット線３５ｅと接続されている。制御トランジスタのソース電極はセルコンタクト４１ｂを介してコンタクト４３ａと接続されている。コンタクト４３ａはコンタクトパッド５５を介してキャパシタ９０の下部電極９１と接続されている。キャパシタ９０の上部電極９３はＴＨ４５ａを介してＡｌ配線６１ｅと接続されている。
【００６４】
次に、図４を参照し、配線層とプラグ層のそれぞれに形成された構成について、周辺回路領域とメモリセルアレイ領域とを対比して説明する。
【００６５】
周辺回路領域におけるゲート電極３２ａ、３２ｂと同一層に、ゲート電極２２ｅがメモリセルアレイ領域に設けられている。周辺回路領域におけるコンタクト４１と同一層に、ビットコンタクト４１ａおよびセルコンタクト４１ｂがメモリセルアレイ領域に設けられている。周辺回路領域におけるタングステン配線３５ａ、３５ｂ、３７ａと同一層に、ビット線３５ｅがメモリセルアレイ領域に設けられている。
【００６６】
周辺回路領域におけるコンタクト４３は、メモリセルアレイ領域におけるコンタクト４３ａと、半導体装置の製造過程において同時に形成される。周辺回路領域における中継配線５２ａと同一層に、コンタクトパッド５５がメモリセルアレイ領域に設けられている。なお、図４に示す周辺回路領域の線分ＢＢの断面では、中継配線５２ａとゲート電極３２ａがコンタクト４３で接続される場合を示しているが、図３に示したように、コンタクト４１およびコンタクト４３からなる積層プラグを用いて、中継配線５２ａおよびゲート電極３２ａを接続してもよい。
【００６７】
周辺回路領域におけるＴＨ４５は、メモリセルアレイ領域におけるＴＨ４５ａと、半導体装置の製造過程において同時に形成される。周辺回路領域におけるＡｌ配線６１ａ、６１ｂ、６２ａ、６２ｂと同一層に、Ａｌ配線６１ｅがメモリセルアレイ領域に設けられている。周辺回路領域において、第１の配線層を見ると、図に示す破線枠が空き領域になっていることが分かる。
【００６８】
図４を参照して説明したように、周辺回路領域における配線およびプラグの形成は、メモリセルアレイ領域における配線およびプラグの形成と同時に行われる。図１１Ａと図２Ａとを比較すると、本実施形態では、中継配線５２ａ〜５２ｄのパターンを追加しているが、導電性パッド５１およびコンタクトパッド５５と同一層に形成しているため、新たな導電性層の形成工程を追加する必要がない。
【００６９】
本実施形態によれば、第１の中継配線層と第１の配線層との間に、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線を設けることで、第１の配線層に形成される配線パターンの一部を削減することが可能となる。そのため、ライン・アンド・スペースで繰り返される第１の配線に空き領域を設定することが可能となる。
【００７０】
また、コンタクトパッドと同一層に形成される複数の中継配線はそれぞれのパターンがＸ軸方向で並列にＭＷＤ領域内に設けられ、複数の中継配線に対応して複数の第２Ａｌ配線を接続する複数のＭＷＤ選択信号供給線のそれぞれが、Ｘ軸方向に同じ長さで、かつ、Ｘ軸方向の同じ位置で中継配線と接続されるように設けられている。そのため、ＭＷＤ領域における第１の配線層に、Ｘ軸方向に対して空き領域が得られる。
【００７１】
上記のように、本実施形態では、第１の配線層に空き領域が得られるので、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。その結果、ＭＷＤ回路全体を縮小化し、さらには、半導体装置の回路全体を縮小化することが可能となる。
【００７２】
また、第１の配線層の空き領域に引き出し配線を配置することで、ＭＷＤで使用されていない第２Ａｌ配線をＭＷＤ領域外の回路に引き出すことが可能となる。さらに、ＭＷＤ領域を挟む２つの領域の第２Ａｌ配線を接続したい場合、第１の配線層の空き領域に引き出し配線を設け、それら２つの領域の第２Ａｌ配線を引き出し配線で接続することが可能となる。
【００７３】
なお、本実施形態では、トランジスタ３１ａ〜３１ｄのゲート電極３２ａ〜３２ｄを中継配線を介して第２Ａｌ配線に引き出す場合で説明したが、第２Ａｌ配線で引き出す電極はゲート電極に限らず、ソース電極またはドレイン電極であってもよい。
【００７４】
また、本実施形態では、半導体装置の構成として説明したが、図１Ａから図２Ｃを参照して説明した配線層およびプラグ層のレイアウトを、回路パターンの設計段階における配線レイアウト方法に適用してもよい。また、本実施形態の配線レイアウト方法を記述したプログラムをコンピュータに実行させ、本実施形態の配線レイアウト方法をＣＡＤ（Computer Aided Design）に適用してもよい。
【実施例１】
【００７５】
本実施例は、第１の配線層に配線２本分の空き領域を得る場合の別の構成例である。本実施例では、図１Ａから図４を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。
【００７６】
図５Ａから図５Ｃは本実施例の半導体装置におけるＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図１Ａと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図１Ｂと同様であるため、その詳細な説明を省略する。さらに、図５Ａには、本実施例における、導電性パッドおよび中継配線のレイアウトを示すが、図２Ａに示したレイアウトと同様なため、その詳細な説明を省略する。
【００７７】
図５Ｂは、図５Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図５Ｂには、第１Ａｌ配線に相当するＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄと、第１ＴＨに相当するＴＨ４５を示している。
【００７８】
図５Ｂに示すレイアウトを、図１１Ｂに示したレイアウトと比較して説明する。図２Ｂに示したレイアウトと同様に、図１１Ｂに示したＡｌ配線６４ａの代わりにＡｌ配線６１ａ、６１ｂが配置され、図１１Ｂに示したＡｌ配線６４ｄの代わりに、Ａｌ配線６１ｃ、６１ｄが配置されている。そして、本実施例では、図１１Ｂに示したＡｌ配線６２ｂの位置にＡｌ配線６２ａが配置され、図１１Ｂに示したＡｌ配線６４ｂの位置にＡｌ配線６２ｂが配置されている。図１１Ｂに示したＡｌ配線６４ｃの位置にＡｌ配線６２ｃが配置され、図１１Ｂに示したＡｌ配線６２ｃの位置にＡｌ配線６２ｄが配置されている。そのため、図１１Ｂに示すＡｌ配線６２ａ、６２ｄの位置に配線が配置されていないので、図５Ｂの破線枠に示す配線２本分の空き領域が得られる。
【００７９】
図５Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図５Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００８０】
本実施例においても、Ａｌ配線６１ａ〜６１ｄのそれぞれがＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続されている。図５Ｃに示すレイアウトを、図２Ｃに示したレイアウトと比較すると、ＴＨ４７の位置とＡｌ配線７１ａ〜７１ｄの順番が異なっている。これは、上記実施形態で説明したように、ＴＨ４７の位置に応じて、第１Ａｌ配線と第２Ａｌ配線を対応させて接続するためである。ＴＨ４７およびＡｌ配線７１ａ〜７１ｄのレイアウトを図２Ｃに示した配置と同様にしてもよい。
【００８１】
本実施例では、第１の配線層のレイアウトにおいて、ＭＷＤの両端にそれぞれ配線１本分の空き領域を設けるようにしたことで、隣り合うＭＷＤ間で配線２本分空けることが可能となる。
【実施例２】
【００８２】
本実施例は、第１の配線層に配線３本分の空き領域を得る場合の構成例である。本実施例では、図１Ａから図４を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。
【００８３】
図６Ａから図６Ｃは本実施例の半導体装置におけるＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図１Ａと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図１Ｂと同様であるため、その詳細な説明を省略する。
【００８４】
図６Ａは、図１Ｂに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図６Ａに示す導電性パッド５１および中継配線５３ａ〜５３ｄは、図１Ｂに示したタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂの上に、絶縁膜８２を介して設けられている。中継配線５３ａ〜５３ｄは、導電性パッド５１と同一層に形成され、材質はタングステンである。
【００８５】
図６Ａの下段側に、中継配線５３ａ〜５３ｄが配置されている。中継配線５３ａ〜５３ｄは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５３ａはコンタクト４１およびコンタクト４３を介してゲート電極３２ａと接続され、中継配線５３ｂはコンタクト４１およびコンタクト４３を介してゲート電極３２ｂと接続されている。
【００８６】
中継配線５３ｄは、その先端部分にＹ軸の正の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト４１およびコンタクト４３を介してゲート電極３２ｄと接続されている。中継配線５３ｃは、その先端部分にＹ軸の負の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト４１およびコンタクト４３を介してゲート電極３２ｃと接続されている。
【００８７】
図６Ｂは、図６Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図６Ｂには、第１Ａｌ配線に相当するＡｌ配線６２ａ〜６２ｄ、６３ａ〜６３ｄと、第１ＴＨに相当するＴＨ４５を示している。Ａｌ配線６３ａ〜６３ｄのそれぞれがＴＨ４５を介して中継配線５３ａ〜５３ｄのそれぞれと接続されている。
【００８８】
図６Ｂに示すレイアウトを、図５Ｂに示したレイアウトと比較して説明する。Ａｌ配線６２ａ〜６２ｄは、図５Ｂを参照して説明した実施例１と同様なレイアウトである。本実施例では、図５Ｂに示したＡｌ配線６１ａ、６１ｂの位置に、Ａｌ配線６３ａ〜６３ｄを配置している。また、本実施例では、図５Ｂに示したＡｌ配線６１ｃ、６１ｄの位置に配線が配置されていない。そのため、本実施例では、第１の配線層において、図５Ｂに示したレイアウトと比べて、さらに配線１本分の空き領域が増えるので、図６Ｂの破線枠に示す配線３本分の空き領域が得られる。図６Ｂに示すレイアウトでは、ＭＷＤの両端のうち、Ｘ軸の正の方向の端に配線２本分の空き領域が得られ、Ｘ軸の負の方向の端に配線１本分の空き領域が得られる。
【００８９】
図６Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図６Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００９０】
本実施例においても、Ａｌ配線６３ａ〜６３ｄのそれぞれがＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続されている。図６Ｃに示すレイアウトを、図５Ｃに示したレイアウトと比較すると、ＴＨ４７の位置とＡｌ配線７１ａ〜７１ｄの順番が異なっている。これは、上記実施形態で説明したように、ＴＨ４７の位置に応じて、第１Ａｌ配線と第２Ａｌ配線を対応させて接続するためである。
【００９１】
本実施例では、第１の配線層のレイアウトにおいて、ＭＷＤの一方の端に配線１本分の空き領域を設け、他方の端に配線２本分の空き領域を設けることで、隣り合うＭＷＤ間で配線３本分空けることが可能となる。なお、図６Ｂに示したレイアウトの隣の配線を左右対称にレイアウトすれば、局所的に、第１Ａｌ配線４本分が空いたものと捉えることもできる。このことを図６Ｂを参照して具体的に説明する。図６Ｂに示すレイアウトの右隣りに、右端の辺を対称軸として、図６Ｂに示すレイアウトに線対称なレイアウトを作図すれば、４本分（＝２本×２）の第１Ａｌ配線の空き領域が得られる。
【００９２】
（第２の実施形態）
本実施形態は、本発明の半導体装置を用いて、ＭＷＤで使用していない第２Ａｌ配線をＭＷＤ領域外に引き出す構成の一例を示すものである。本実施形態では、図１Ａから図４を参照して説明した第１の実施形態の半導体装置の場合で説明するが、実施例１または実施例２の半導体装置であってもよい。
【００９３】
図７Ａおよび図７Ｂは本実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。図７Ａは図２Ｂに示したレイアウトに対応し、図７Ｂは図２Ｃに示したレイアウトに対応している。第１の実施形態の半導体装置と同様な構成についての詳細な説明を省略し、第１の実施形態の半導体装置と異なる点について詳しく説明する。
【００９４】
図７Ａに示すように、図２Ｂと比較すると、Ａｌ配線６５、６６が追加されている。Ａｌ配線６５、６６は第１Ａｌ配線に相当する。Ａｌ配線６５は、ＭＷＤ１４の回路とは接続されず、図８に示したＳＷＤ１２と接続される配線である。Ａｌ配線６６は、ＭＷＤ１４の回路とは接続されず、図９に示したデータ制御回路１５と接続される配線である。
【００９５】
図７Ｂに示すように、図２Ｃと比較すると、Ａｌ配線７５、７６が追加されている。Ａｌ配線７５、７６は第２Ａｌ配線に相当する。Ａｌ配線７５、７６は、ＭＷＤ１４の回路には使用されていない配線である。Ａｌ配線７５はＴＨ４７を介して図７Ａに示したＡｌ配線６５と接続され、Ａｌ配線７６はＴＨ４７を介して図７Ａに示したＡｌ配線６６と接続されている。
【００９６】
本実施形態では、Ａｌ配線７５はＴＨ４７およびＡｌ配線６５を介してＳＷＤ１２と接続される。Ａｌ配線６５は、ＭＷＤ１４で使用されていないＡｌ配線７５をＳＷＤ１２に接続するための引き出し配線としての役目を果たす。また、Ａｌ配線７６はＴＨ４７およびＡｌ配線６６を介してデータ制御回路１５と接続される。Ａｌ配線６６は、ＭＷＤ１４で使用されていないＡｌ配線７６をデータ制御回路１５に接続するための引き出し配線としての役目を果たす。
【００９７】
また、図７Ａおよび図７Ｂに示すレイアウト方法に限らず、第１の配線層において、ＭＷＤ１４の空き領域にＳＷＤ１２およびデータ制御回路１５の領域間を結ぶ引き出し配線を配置し、ＳＷＤ１２およびデータ制御回路１５のそれぞれの第２Ａｌ配線を第２ＴＨおよび引き出し配線を介して接続してもよい。
【００９８】
本実施形態で説明したように、第１の実施形態の半導体装置における、第１の配線層の空き領域に引き出し配線を配置することで、ＭＷＤで使用されていない第２Ａｌ配線をＭＷＤ領域外の回路に引き出すことが可能となる。また、ＭＷＤ領域を挟む２つの領域の第２Ａｌ配線を接続したい場合、第１の配線層の空き領域に引き出し配線を設け、それら２つの領域の第２Ａｌ配線を引き出し配線で接続することが可能となる。
【００９９】
なお、上述の実施形態および実施例では、第２Ａｌ配線が延在する方向をＸ軸とし、第１Ａｌ配線が延在する方向をＹ軸とし、第１Ａｌ配線が延在する方向と第２Ａｌ配線が延在する方向が交差する場合の一例として直交する場合で説明したが、これらの方向が直交する場合に限られない。
【符号の説明】
【０１００】
１００ 半導体装置
１４ メインワードドライバ（ＭＷＤ）
２１ａ〜２１ｄ、３１ａ〜３１ｄ ＭＯＳトランジスタ
５２ａ〜５２ｄ 中継配線
６１ａ〜６１ｄ、７１ａ〜７１ｄ Ａｌ配線
【技術分野】
【０００１】
本発明は、半導体装置および配線レイアウト方法に関する。
【背景技術】
【０００２】
情報を保存するための半導体装置として、ＤＲＡＭ（Dynamic Random Access Memory）およびフラッシュメモリ等の半導体装置が一般的に知られている。ＤＲＡＭの一例が特許文献１に開示されている。関連する半導体装置の構成について、図８を参照して説明する。図８は関連する半導体装置の要部の構成例を示すブロック図である。
【０００３】
図８に示すように、半導体装置１００は、複数のメモリセルが配置されたメモリセルアレイ１１と、メモリセルへのデータの書き込みおよびメモリセルからのデータの読み出しを行うための周辺回路領域とを有する。周辺回路領域には、サブワードドライバ（ＳＷＤ）１２と、Ｘデコーダ１３と、センスアンプ（ＳＡ）１６と、Ｙデコーダ１７と、データの入出力を制御するデータ制御回路１８とが設けられている。
【０００４】
図９は図８に示すＸデコーダのレイアウトの一例を示す図である。図９に示すように、Ｘデコーダ１３は、複数のメインワードドライバ（ＭＷＤ）１４と、データ制御回路１５とを有する。メモリセルアレイ１１では同じ回路のメモリセルが複数配置されているのに対し、データ制御回路１５のような論理回路には、同じ回路が配置されていない。一方、ＭＷＤ１４も論理回路の一種であるが、図９に示すように、同様な回路構成のＭＷＤ１４が隣り合って、繰り返し配置されることで、ＭＷＤ１４の集合体を構成している。
【０００５】
１つのＭＷＤ１４内に配置される半導体素子のレイアウトの一例を説明する。図１０Ａ、図１０Ｂおよび図１１Ａから図１１Ｃは、ＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。
【０００６】
これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。右方向をＸ軸の正の方向とし、上方向をＹ軸方向の正の方向とする。また、ＭＷＤ１４内に設けられる半導体素子の全てを取り上げて図に示すと、図に示す配線パターンが複雑になって、半導体素子と配線パターンのレイアウトがわかりづらくなってしまう。そこで、本発明の課題の説明に必要な構成として、ＭＷＤ内から８つのＭＯＳ（Metal Oxide Semiconductor）トランジスタを抜き出し、これらのトランジスタおよびトランジスタに接続される配線のレイアウトを説明する。
【０００７】
図１０Ａはアクティブ領域とゲート電極のレイアウトを示す平面図である。半導体基板表面において、素子分離領域で周囲を囲まれ、ＭＯＳトランジスタのソース電極およびドレイン電極等が形成される領域をアクティブ領域と呼ぶ。
【０００８】
図１０Ａに示す領域には、上段に４つのＭＯＳトランジスタ２１ａ〜２１ｄがＸ軸方向に配置され、下段に４つのＭＯＳトランジスタ３１ａ〜３１ｄがＸ軸方向に配置されている。以下では、ＭＯＳトランジスタを単に「トランジスタ」と称する。トランジスタ２１ａ〜２１ｄ、３１ａ〜３１ｄがＮＭＯＳトランジスタの場合で説明するが、ＰＭＯＳトランジスタであってもよい。
【０００９】
図１０Ａに示す上段側の４つのトランジスタ２１ａ〜２１ｄはアクティブ領域２４を共有している。トランジスタ２１ａのゲート電極２２ａは２本の長方形パターンが１つに接続された構成であり、長方形パターンの長手方向がＹ軸方向と一致している。そして、２本の長方形パターンの間にドレイン電極が配置されている。他のトランジスタ２１ｂ〜２１ｄもトランジスタ２１ａと同様な構成である。ゲート電極２２ａ〜２２ｄは並列に配置されている。また、トランジスタ２１ａ〜２１ｄのそれぞれは隣り合うトランジスタとソース電極を共有している。
【００１０】
下段側の４つのトランジスタ３１ａ〜３１ｄは、２つずつ組になって、同じ組の２つのトランジスタがアクティブ領域を共有している。図１０Ａに示す例では、トランジスタ３１ａ、３１ｂがアクティブ領域３４ａを共有し、トランジスタ３１ｃ、３１ｄが別のアクティブ領域３４ｂを共有している。トランジスタ３１ａ〜３１ｄのゲート電極３２ａ〜３２ｄも長方形パターンであり、その長手方向がＹ軸方向と一致している。ゲート電極３２ａ〜３２ｄは並列に配置されている。
【００１１】
図１０Ａを見ると、上段側の４つのトランジスタのゲート電極２２ａ〜２２ｄのそれぞれにおいて、２本の長方形パターンの接続部分が各トランジスタよりも、Ｙ軸の負の方向に配置されている。下段側の４つのトランジスタについては、ゲート電極３２ａ、３２ｄの引き出し部がトランジスタ３１ａ、３１ｄよりもＹ軸の正の方向に配置されているが、ゲート電極３２ｂ、３２ｃの引き出し部はトランジスタ３１ｂ、３１ｃよりもＹ軸の負の方向に配置されている。
【００１２】
なお、図１０Ａには、アクティブ領域の上に形成されるコンタクトも示しているが、コンタクトについての詳細は後述する。また、ゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄは、導電性不純物が拡散されたポリシリコン膜の上に高融点金属膜が積層されたポリサイドで形成されているものとする。
【００１３】
図１０Ｂは、図１０Ａに示したゲート電極よりも上層に形成されるタングステン配線のレイアウトを示す平面図である。
【００１４】
図１０Ａに示したゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄの上に、絶縁膜８１を介してタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３６ａ、３６ｂ、３７ａ、３７ｂが設けられている。タングステン配線２５ａ〜２５ｄのそれぞれはトランジスタ２１ａ〜２１ｄのドレイン電極のそれぞれとコンタクト４１を介して接続されている。
【００１５】
図１０Ａに示したゲート電極２２ａとトランジスタ３１ａのドレイン電極がコンタクト４１およびタングステン配線３５ａを介して接続されている。これと同様に、図１０Ａに示したゲート電極２２ｂとトランジスタ３１ｂのドレイン電極がコンタクト４１およびタングステン配線３５ｂを介して接続され、ゲート電極２２ｃとトランジスタ３１ｃのドレイン電極がコンタクト４１およびタングステン配線３５ｃを介して接続されている。また、図１０Ａに示したゲート電極２２ｄとトランジスタ３１ｄのドレイン電極がコンタクト４１およびタングステン配線３５ｄを介して接続されている。
【００１６】
図１０Ｂの下段側では、図１０Ａに示したゲート電極３２ａがコンタクト４１を介してタングステン配線３６ａと接続され、ゲート電極３２ｂがコンタクト４１を介してタングステン配線３６ｂと接続されている。図１０Ａに示したゲート電極３２ｃがコンタクト４１を介してタングステン配線３６ｃと接続され、ゲート電極３２ｄがコンタクト４１を介してタングステン配線３６ｄと接続されている。
【００１７】
また、図１０Ａに示したトランジスタ３１ａ、３１ｂが共有するソース電極がコンタクト４１を介してタングステン配線３７ａと接続され、トランジスタ３１ｃ、３１ｄが共有するソース電極がコンタクト４１を介してタングステン配線３７ｂと接続されている。
【００１８】
図１１Ａは、図１０Ｂに示したタングステン配線よりも上層に形成される導電性パッドのレイアウトを示す平面図である。図１１Ａに示す導電性パッド５１は、図１０Ｂに示したタングステン配線２５ａ〜２５ｄの上に、絶縁膜８２を介して設けられている。導電性パッド５１はタングステンで形成されている。図１１Ａの上段側に、導電性パッド５１が配置されている。図１０Ａに示したトランジスタ２１ａ〜２１ｄのソース電極がコンタクト４１およびコンタクト４３を介して導電性パッド５１と接続されている。
【００１９】
図１１Ｂは、図１１Ａに示した導電性パッドよりも上層に形成される第１アルミニウム（Ａｌ）配線のレイアウトを示す平面図である。図１１Ｂには、第１Ａｌ配線に相当するＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄと、第１スルーホール（ＴＨ）に相当するＴＨ４５を示している。
【００２０】
図１１Ａに示した導電性パッド５１の上に絶縁膜８３を介してＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄが設けられている。Ａｌ配線６４ａは図１０Ｂに示したタングステン配線３６ａとＴＨ４５を介して接続され、Ａｌ配線６４ｂは図１０Ｂに示したタングステン配線３６ｂとＴＨ４５を介して接続されている。これと同様に、Ａｌ配線６４ｃは図１０Ｂに示したタングステン配線３６ｃとＴＨ４５を介して接続され、Ａｌ配線６４ｄは図１０Ｂに示したタングステン配線３６ｄとＴＨ４５を介して接続されている。Ａｌ配線６２ａ〜６２ｄは、ＭＷＤ１４の選択／非選択の信号をＳＷＤ１２に伝えるためのメインワードライン（ＭＷＬ）に相当する。Ａｌ配線６４ａ〜６４ｄは、ＭＷＤ１４を選択するためのアドレス信号を中継する配線であるＭＷＤ選択信号供給線に相当する。
【００２１】
図１１Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図１１Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００２２】
図１１Ｂに示したＡｌ配線６２ａ〜６２ｄ、６４ａ〜６４ｄの上に、絶縁膜８４を介してＡｌ配線７１ａ〜７１ｄが設けられている。Ａｌ配線７１ａ〜７１ｄに、ＭＷＤ１４を選択するためのアドレス信号が外部から入力される。Ａｌ配線７１ａはＴＨ４７を介してＡｌ配線６４ａと接続されている。Ａｌ配線７１ａは、図１１Ｂに示したＡｌ配線６４ａおよび図１０Ｂに示したタングステン配線３６ａを介して図１０Ａに示したゲート電極３２ａと接続されている。Ａｌ配線７１ｂはＴＨ４７を介してＡｌ配線６４ｂと接続されている。Ａｌ配線７１ｂは、Ａｌ配線６４ｂおよびタングステン配線３６ｂを介してゲート電極３２ｂと接続されている。
【００２３】
Ａｌ配線７１ｃはＴＨ４７を介してＡｌ配線６４ｃと接続されている。Ａｌ配線７１ｃは、Ａｌ配線６４ｃおよびタングステン配線３６ｃを介してゲート電極３２ｃと接続されている。Ａｌ配線７１ｄはＴＨ４７を介してＡｌ配線６４ｄと接続されている。Ａｌ配線７１ｄは、Ａｌ配線６４ｄおよびタングステン配線３６ｄを介してゲート電極３２ｄと接続されている。
【００２４】
図１１Ｃに示したように、第２Ａｌ配線の延在方向はＸ軸方向と一致し、複数のＭＷＤ１４を並べて配置する方向と一致している。また、図１１Ｂに示したように、第１Ａｌ配線の延在方向は、Ｘ軸方向と交差する方向（Ｙ軸方向）に一致している。
【００２５】
ＭＷＤ１４を選択するためのアドレス信号は、外部から第２Ａｌ配線のＡｌ配線７１ａ〜７１ｄのいずれかを介して供給され、第１Ａｌ配線のＡｌ配線６４ａ〜６４ｄのうち、第２Ａｌ配線に対応するＭＷＤ選択信号供給線を経由して所定のトランジスタ素子に入力される。具体的に説明すると、アドレス信号は、第２Ａｌ配線→ＭＷＤ選択信号供給線→タングステン配線→所定のトランジスタ素子の順で供給される。
【００２６】
上述したように、ＭＷＤ１４のＭＷＬに相当するＡｌ配線６２ａ〜６２ｄも、ＭＷＤ１４の領域において、第１Ａｌ配線が形成される第１の配線層に設けられている。そのため、第１の配線層に、ＭＷＤ選択信号供給線およびＭＷＬが、繰り返し配置されるＭＷＤに対応して配置される。
【先行技術文献】
【特許文献】
【００２７】
【特許文献１】特開２０１０−２７２０１号公報（第５図）
【発明の概要】
【発明が解決しようとする課題】
【００２８】
図１１Ｂに示したように、ＭＷＤ領域の第１の配線層には、ＭＷＤ選択信号供給線とＭＷＬとが、絶縁性を確保可能な最小ピッチで配置され、ＭＷＤ領域の面積の大部分を占めている。そのため、メモリセルの微細化を図ることによって、メモリセル間隔が縮小可能であり、第１Ａｌ配線以外のレイヤでパターンのピッチに余裕があっても、ＭＷＤの回路全体の縮小がＭＷＤ領域における第１Ａｌ配線のピッチで抑制され、半導体装置の回路全体の縮小化が妨げられてしまう。
【課題を解決するための手段】
【００２９】
本発明の半導体装置は、
半導体基板に形成された複数のトランジスタと、
前記半導体基板上に形成され、第１の方向に延在する第１の配線を備えた第１の配線層と、
前記半導体基板上の前記第１の配線層よりも上層に形成され、前記第１の方向と交差する第２の方向に延在し、前記第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、
前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第１の配線層との間に形成された第１の中継配線層に備えられた第１の中継配線と、
前記第１の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第１の中継配線層と前記第１の配線層との間に形成された第２の中継配線層に備えられた第２の中継配線と、を有する構成である。
【００３０】
本発明によれば、第１の中継配線層と第１の配線層との間に、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線を設けることで、第１の配線層に形成される配線パターンの一部を削減することが可能となる。
【００３１】
本発明の配線レイアウト方法は、複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極を引き出すための配線レイアウト方法であって、
複数の前記いずれか１つの電極を、それぞれのパターンの長手方向が第１の方向で、並列に配置し、
複数の前記ゲートよりも上層に、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第１の方向に交差する第２の方向で、並列に配置し、
前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第１の配線を、それぞれのパターンの前記第２の方向の長さを同等にし、それぞれのパターンの前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、
前記複数の第１の配線よりも上層に、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線を、それぞれのパターンの長手方向が前記第２の方向で、並列に配置するものである。
【００３２】
本発明によれば、複数のトランジスタと接続される複数の中継配線を、それぞれのパターンの長手方向が第２の方向に一致して並列になるように配置し、複数の中継配線に対応して複数の第２の配線を接続する複数の第１の配線のそれぞれを、第２の方向に同じ長さで、かつ、第２の方向に対して同じ位置で、第１の配線に対応する中継配線と接続するように配置している。そのため、第１の配線と同一層に、第２の方向に対して空き領域が得られる。
【発明の効果】
【００３３】
本発明によれば、ライン・アンド・スペースで繰り返される配線に空き領域を設定することができる。これを利用して、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。結果として、半導体装置の回路全体を縮小化することが可能となる。
【図面の簡単な説明】
【００３４】
【図１Ａ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図１Ｂ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ａ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ｂ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図２Ｃ】第１の実施形態の半導体装置におけるＭＷＤの一部のレイアウトの一例を示す平面図である。
【図３】第１の実施形態の半導体装置の配線構造を説明するための断面図である。
【図４】第１の実施形態の半導体装置において、メモリセルアレイ領域と周辺回路領域の構造を説明するための断面図である。
【図５Ａ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図５Ｂ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図５Ｃ】実施例１の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ａ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ｂ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図６Ｃ】実施例２の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図７Ａ】第２の実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図７Ｂ】第２の実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。
【図８】関連する半導体装置の要部の構成例を示すブロック図である。
【図９】図８に示すＸデコーダのレイアウトの一例を示す図である。
【図１０Ａ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１０Ｂ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ａ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ｂ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【図１１Ｃ】関連する半導体装置のＭＷＤの一部のレイアウトを示す平面図である。
【発明を実施するための形態】
【００３５】
（第１の実施形態）
本実施形態の半導体装置の構成を説明する。本実施形態の半導体装置は、図８および図９に示した構成を有する。図９に示したＭＷＤ１４の構成が、関連する半導体装置と異なっている。以下に、本実施形態の半導体装置におけるＭＷＤの構成を説明する。
【００３６】
図１Ａ、図１Ｂおよび図２Ａから図２Ｃは、本実施形態の半導体装置において、ＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。
【００３７】
図１Ａはアクティブ領域とゲート電極のレイアウトを示す平面図である。図１Ａに示す領域には、上段に４つのトランジスタ２１ａ〜２１ｄがＸ軸方向に配置され、下段に４つのトランジスタ３１ａ〜３１ｄがＸ軸方向に配置されている。図１Ａに示すレイアウトは、図１０Ａを参照して説明したレイアウトと同様なため、その詳細な説明を省略する。
【００３８】
図１Ｂは、図１Ａに示したゲート電極よりも上層に形成されるタングステン配線のレイアウトを示す平面図である。
【００３９】
図１Ａに示したゲート電極２２ａ〜２２ｄ、３２ａ〜３２ｄの上に、絶縁膜８１を介してタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂが設けられている。タングステン配線２５ａ〜２５ｄのそれぞれはトランジスタ２１ａ〜２１ｄのドレイン電極のそれぞれとコンタクト４１を介して接続されている。
【００４０】
図１０Ｂに示したレイアウトと比較すると、図１Ｂに示すレイアウトでは、図１０Ｂに示したタングステン配線３６ａ〜３６ｄが設けられていない。タングステン配線３５ａ〜３５ｄ、３７ａ、３７ｂの構成は図１０Ｂを参照して説明した構成と同様であるため、その詳細な説明を省略する。なお、タングステン配線３５ａ〜３５ｄ、３７ａ、３７ｂのそれぞれは、図１Ａの上段に示すトランジスタのゲート電極と図１Ａの下段に示すトランジスタのドレイン電極とを接続する中継配線としての役割を果たす。これらの中継配線が本発明の第１の中継配線に相当し、タングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂが形成される配線層が第１の中継配線層に相当する。
【００４１】
図２Ａは、図１Ｂに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図２Ａに示す導電性パッド５１および中継配線５２ａ〜５２ｄは、図１Ｂに示したタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂの上に、絶縁膜８２を介して設けられている。中継配線５２ａ〜５２ｄは、導電性パッド５１と同一層に形成され、材質はタングステンである。
【００４２】
図１Ａの上段側に、導電性パッド５１が配置されている。図１Ａに示したトランジスタ２１ａ〜２１ｄのソース電極がコンタクト４１およびコンタクト４３を介して導電性パッド５１と接続されている。導電性パッド５１は、トランジスタ２１ａ〜２１ｄに電源または接地電位を供給するための電源配線としての役割を果たす。図１Ａの下段側に、中継配線５２ａ〜５２ｄが配置されている。中継配線５２ａ〜５２ｄが本発明の第２の中継配線に相当し、導電性パッド５１および中継配線５２ａ〜５２ｄが形成される配線層が第２の中継配線層に相当する。
【００４３】
中継配線５２ａと中継配線５２ｂは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５２ｃと中継配線５２ｄは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５２ａはコンタクト４１およびコンタクト４３を介して図１Ａに示したゲート電極３２ａと接続され、中継配線５２ｂはコンタクト４１およびコンタクト４３を介してゲート電極３２ｂと接続されている。中継配線５２ｃはコンタクト４１およびコンタクト４３を介して図１Ａに示したゲート電極３２ｃと接続され、中継配線５２ｄはコンタクト４１およびコンタクト４３を介してゲート電極３２ｄと接続されている。
【００４４】
図２Ｂは、図２Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図２Ｂには、第１Ａｌ配線に相当するＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄと、第１ＴＨに相当するＴＨ４５を示している。
【００４５】
図２Ａに示した導電性パッド５１および中継配線５２ａ〜５２ｄの上に、絶縁膜８３を介してＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄが設けられている。Ａｌ配線６２ａ〜６２ｄは図１１Ｂに示した構成と同様である。Ａｌ配線６２ａ〜６２ｄは、パターンの長手方向がＹ軸方向に一致し、並列に配置されている。
【００４６】
図２Ｂに示すレイアウトを、図１１Ｂに示したレイアウトと比較して説明する。図１１Ｂに示したＡｌ配線６４ａの代わりに、Ａｌ配線６１ａ、６１ｂが配置されている。配線パターンの長手方向に直交する方向の長さを幅とすると、Ａｌ配線６１ａ、６１ｂは、Ｘ軸方向における位置が同じであり、パターンの幅が同じ長さである。図１１Ｂに示したＡｌ配線６４ｄの代わりに、Ａｌ配線６１ｃ、６１ｄが配置されている。Ａｌ配線６１ｃ、６１ｄは、Ｘ軸方向における位置が同じであり、パターンの幅が同じ長さである。また、図１１Ｂに示したＡｌ配線６４ｂ、６４ｃは図２Ｂに示すレイアウトには設けられていない。本実施形態では、図１１Ｂに示したＡｌ配線６４ｂ、６４ｃ分のパターンを削減できるため、第１の配線層に、図２Ｂの破線枠に示す配線２本分の空き領域が得られる。
【００４７】
Ａｌ配線６１ａは図２Ａに示した中継配線５２ａとＴＨ４５を介して接続され、Ａｌ配線６１ｂは図２Ａに示した中継配線５２ｂとＴＨ４５を介して接続されている。これと同様に、Ａｌ配線６１ｃは図２Ａに示した中継配線５２ｃとＴＨ４５を介して接続され、Ａｌ配線６１ｄは図２Ａに示した中継配線５２ｄとＴＨ４５を介して接続されている。
【００４８】
図２Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図２Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。以下では、第２Ａｌ配線が形成される配線層を第２の配線層と称する。
【００４９】
図２Ｂに示したＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄの上に、絶縁膜８４を介してＡｌ配線７１ａ〜７１ｄが設けられている。Ａｌ配線７１ａ〜７１ｄは、パターンの長手方向がＸ軸方向に一致し、並列に配置されている。
【００５０】
Ａｌ配線７１ａはＴＨ４７を介してＡｌ配線６１ａと接続されている。Ａｌ配線７１ａは、図２Ｂに示したＡｌ配線６１ａおよび図２Ａに示した中継配線５２ａを介して図１Ａに示したゲート電極３２ａと接続されている。Ａｌ配線７１ｂはＴＨ４７を介してＡｌ配線６１ｂと接続されている。Ａｌ配線７１ｂは、Ａｌ配線６１ｂおよび中継配線５２ｂを介してゲート電極３２ｂと接続されている。
【００５１】
Ａｌ配線７１ｃはＴＨ４７を介してＡｌ配線６１ｃと接続されている。Ａｌ配線７１ｃは、Ａｌ配線６１ｃおよび中継配線５２ｃを介してゲート電極３２ｃと接続されている。Ａｌ配線７１ｄはＴＨ４７を介してＡｌ配線６１ｄと接続されている。Ａｌ配線７１ｄは、Ａｌ配線６１ｄおよび中継配線５２ｄを介してゲート電極３２ｄと接続されている。
【００５２】
図２Ｃに示すレイアウトを、図１１Ｃに示したレイアウトと比較すると、ＴＨ４７の位置が異なっている。これは、ＴＨ４７をＡｌ配線６１ａ〜６１ｄの位置に合わせるためである。また、Ａｌ配線７１ａ〜７１ｄの順番が異なっている。図１１Ｃでは、Ｙ軸の正の方向にＡｌ配線７１ｂ、７１ｃ、７１ａ、７１ｄという順番であるのに対して、図２Ｃでは、Ｙ軸の正の方向にＡｌ配線７１ｃ、７１ｂ、７１ｄ、７１ａの順番になっている。これは、Ａｌ配線６１ａ〜６１ｄのそれぞれをＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続するためである。
【００５３】
次に、図１Ａに示したトランジスタ３１ａ〜３１ｄのうち、トランジスタ３１ａおよびトランジスタ３１ｂで構成される制御回路に注目して、その動作を簡単に説明する。ここでは、トランジスタ２１ａ〜２１ｄ、３１ａ〜３１ｄの閾値電圧以上の電圧レベルの信号をＨｉｇh信号と称する。トランジスタ３１ａ、３１ｂが共用するソース電極にはタングステン配線３７ａを介して外部から電源または接地電位が印加されているものとする。
【００５４】
外部からＡｌ配線７１ａにＨｉｇｈ信号が入力されると、Ｈｉｇｈ信号がＡｌ配線７１ａ、Ａｌ配線６１ａおよび中継配線５２ａを介してゲート電極３２ａに伝送される。ゲート電極３２ａがＨｉｇｈ信号の電圧レベルに引き上げられると、トランジスタ３１ａがオンする。トランジスタ３１ａがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ３１ａ、３１ｂが共用するソース電極の電圧レベルの信号がタングステン配線３５ａを介してトランジスタ２１ａのゲート電極２２ａに送信される。
【００５５】
一方、外部からＡｌ配線７１ｂにＨｉｇｈ信号が入力されると、Ｈｉｇｈ信号がＡｌ配線７１ｂ、Ａｌ配線６１ｂおよび中継配線５２ｂを介してゲート電極３２ｂに伝送される。ゲート電極３２ｂがＨｉｇｈ信号の電圧レベルに引き上げられると、トランジスタ３１ｂがオンする。トランジスタ３１ｂがオンすると、ソース電極とドレイン電極が導通した状態になり、トランジスタ３１ａ、３１ｂが共用するソース電極の電圧レベルの信号がタングステン配線３５ｂを介してトランジスタ２１ｂのゲート電極２２ｂに送信される。
【００５６】
次に、図１Ａから図２Ｃを参照して説明した、ＭＷＤの一部における断面構造を説明する。図３は本実施形態の半導体装置の断面構造を説明するための断面図である。図３では各配線層から代表的なパターンの符号を図に示している。タングステン配線５４は、図２Ａに示した導電性パッド５１および中継配線５２ａ〜５２ｄが形成されるタングステン層の配線を意味している。
【００５７】
図３に示すように、半導体基板（不図示）の表面近傍に設けられたアクティブ領域２４はコンタクト４１を介してタングステン配線２５と接続される。また、アクティブ領域２４は、コンタクト４１の上にコンタクト４３が積層された積層プラグを介してタングステン配線５４と接続される。この場合のタングステン配線５４は導電性パッド５１である。
【００５８】
ゲート電極２２は、コンタクト４１を介してタングステン配線２５と接続され、積層プラグを介してタングステン配線５４と接続される。この場合のタングステン配線５４は、中継配線５２ａ〜５２ｄである。タングステン配線２５およびタングステン配線５４はＴＨ４５を介してＡｌ配線６１と接続される。第１の配線層に設けられたＡｌ配線６１は、ＴＨ４７を介して、第２の配線層に設けられたＡｌ配線７１と接続される。
【００５９】
次に、ＭＷＤを含む周辺回路領域の断面構造を、メモリセルアレイ領域の断面構造と対比して説明する。
【００６０】
図４は、本実施形態の半導体装置において、メモリセルアレイ領域と周辺回路領域のそれぞれの構造を説明するための断面図である。図４に示す周辺回路領域の断面は、ＭＷＤの一部の断面であり、図１Ａから図２Ｃの各図における線分ＡＡと線分ＢＢの位置の断面を示す。
【００６１】
図４を参照して、メモリセルアレイ領域の構成を説明する。メモリセルアレイ領域には、半導体基板１０１の上に、ゲート電極２２ｅを含む制御トランジスタと、記憶素子となるキャパシタ９０とを有するメモリセルが複数設けられている。キャパシタ９０は、下部電極９１、容量絶縁膜９２および上部電極９３からなる構成である。
【００６２】
下部電極９１の下面側には、下部電極９１の底部と接続されるコンタクトパッド５５が設けられている。このコンタクトパッド５５は、本実施形態の半導体装置の製造過程において、下部電極９１の底部と後述するコンタクト４３ａとの位置ずれを防止する役目がある。
【００６３】
制御トランジスタのドレイン電極はビットコンタクト４１ａを介してビット線３５ｅと接続されている。制御トランジスタのソース電極はセルコンタクト４１ｂを介してコンタクト４３ａと接続されている。コンタクト４３ａはコンタクトパッド５５を介してキャパシタ９０の下部電極９１と接続されている。キャパシタ９０の上部電極９３はＴＨ４５ａを介してＡｌ配線６１ｅと接続されている。
【００６４】
次に、図４を参照し、配線層とプラグ層のそれぞれに形成された構成について、周辺回路領域とメモリセルアレイ領域とを対比して説明する。
【００６５】
周辺回路領域におけるゲート電極３２ａ、３２ｂと同一層に、ゲート電極２２ｅがメモリセルアレイ領域に設けられている。周辺回路領域におけるコンタクト４１と同一層に、ビットコンタクト４１ａおよびセルコンタクト４１ｂがメモリセルアレイ領域に設けられている。周辺回路領域におけるタングステン配線３５ａ、３５ｂ、３７ａと同一層に、ビット線３５ｅがメモリセルアレイ領域に設けられている。
【００６６】
周辺回路領域におけるコンタクト４３は、メモリセルアレイ領域におけるコンタクト４３ａと、半導体装置の製造過程において同時に形成される。周辺回路領域における中継配線５２ａと同一層に、コンタクトパッド５５がメモリセルアレイ領域に設けられている。なお、図４に示す周辺回路領域の線分ＢＢの断面では、中継配線５２ａとゲート電極３２ａがコンタクト４３で接続される場合を示しているが、図３に示したように、コンタクト４１およびコンタクト４３からなる積層プラグを用いて、中継配線５２ａおよびゲート電極３２ａを接続してもよい。
【００６７】
周辺回路領域におけるＴＨ４５は、メモリセルアレイ領域におけるＴＨ４５ａと、半導体装置の製造過程において同時に形成される。周辺回路領域におけるＡｌ配線６１ａ、６１ｂ、６２ａ、６２ｂと同一層に、Ａｌ配線６１ｅがメモリセルアレイ領域に設けられている。周辺回路領域において、第１の配線層を見ると、図に示す破線枠が空き領域になっていることが分かる。
【００６８】
図４を参照して説明したように、周辺回路領域における配線およびプラグの形成は、メモリセルアレイ領域における配線およびプラグの形成と同時に行われる。図１１Ａと図２Ａとを比較すると、本実施形態では、中継配線５２ａ〜５２ｄのパターンを追加しているが、導電性パッド５１およびコンタクトパッド５５と同一層に形成しているため、新たな導電性層の形成工程を追加する必要がない。
【００６９】
本実施形態によれば、第１の中継配線層と第１の配線層との間に、第１の配線と複数のトランジスタのうちの一つとを接続する第２の中継配線を設けることで、第１の配線層に形成される配線パターンの一部を削減することが可能となる。そのため、ライン・アンド・スペースで繰り返される第１の配線に空き領域を設定することが可能となる。
【００７０】
また、コンタクトパッドと同一層に形成される複数の中継配線はそれぞれのパターンがＸ軸方向で並列にＭＷＤ領域内に設けられ、複数の中継配線に対応して複数の第２Ａｌ配線を接続する複数のＭＷＤ選択信号供給線のそれぞれが、Ｘ軸方向に同じ長さで、かつ、Ｘ軸方向の同じ位置で中継配線と接続されるように設けられている。そのため、ＭＷＤ領域における第１の配線層に、Ｘ軸方向に対して空き領域が得られる。
【００７１】
上記のように、本実施形態では、第１の配線層に空き領域が得られるので、配線が占めるスペースの縮小や、他の領域で引き回していた配線の配置を実現できる。その結果、ＭＷＤ回路全体を縮小化し、さらには、半導体装置の回路全体を縮小化することが可能となる。
【００７２】
また、第１の配線層の空き領域に引き出し配線を配置することで、ＭＷＤで使用されていない第２Ａｌ配線をＭＷＤ領域外の回路に引き出すことが可能となる。さらに、ＭＷＤ領域を挟む２つの領域の第２Ａｌ配線を接続したい場合、第１の配線層の空き領域に引き出し配線を設け、それら２つの領域の第２Ａｌ配線を引き出し配線で接続することが可能となる。
【００７３】
なお、本実施形態では、トランジスタ３１ａ〜３１ｄのゲート電極３２ａ〜３２ｄを中継配線を介して第２Ａｌ配線に引き出す場合で説明したが、第２Ａｌ配線で引き出す電極はゲート電極に限らず、ソース電極またはドレイン電極であってもよい。
【００７４】
また、本実施形態では、半導体装置の構成として説明したが、図１Ａから図２Ｃを参照して説明した配線層およびプラグ層のレイアウトを、回路パターンの設計段階における配線レイアウト方法に適用してもよい。また、本実施形態の配線レイアウト方法を記述したプログラムをコンピュータに実行させ、本実施形態の配線レイアウト方法をＣＡＤ（Computer Aided Design）に適用してもよい。
【実施例１】
【００７５】
本実施例は、第１の配線層に配線２本分の空き領域を得る場合の別の構成例である。本実施例では、図１Ａから図４を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。
【００７６】
図５Ａから図５Ｃは本実施例の半導体装置におけるＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図１Ａと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図１Ｂと同様であるため、その詳細な説明を省略する。さらに、図５Ａには、本実施例における、導電性パッドおよび中継配線のレイアウトを示すが、図２Ａに示したレイアウトと同様なため、その詳細な説明を省略する。
【００７７】
図５Ｂは、図５Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図５Ｂには、第１Ａｌ配線に相当するＡｌ配線６１ａ〜６１ｄ、６２ａ〜６２ｄと、第１ＴＨに相当するＴＨ４５を示している。
【００７８】
図５Ｂに示すレイアウトを、図１１Ｂに示したレイアウトと比較して説明する。図２Ｂに示したレイアウトと同様に、図１１Ｂに示したＡｌ配線６４ａの代わりにＡｌ配線６１ａ、６１ｂが配置され、図１１Ｂに示したＡｌ配線６４ｄの代わりに、Ａｌ配線６１ｃ、６１ｄが配置されている。そして、本実施例では、図１１Ｂに示したＡｌ配線６２ｂの位置にＡｌ配線６２ａが配置され、図１１Ｂに示したＡｌ配線６４ｂの位置にＡｌ配線６２ｂが配置されている。図１１Ｂに示したＡｌ配線６４ｃの位置にＡｌ配線６２ｃが配置され、図１１Ｂに示したＡｌ配線６２ｃの位置にＡｌ配線６２ｄが配置されている。そのため、図１１Ｂに示すＡｌ配線６２ａ、６２ｄの位置に配線が配置されていないので、図５Ｂの破線枠に示す配線２本分の空き領域が得られる。
【００７９】
図５Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図５Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００８０】
本実施例においても、Ａｌ配線６１ａ〜６１ｄのそれぞれがＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続されている。図５Ｃに示すレイアウトを、図２Ｃに示したレイアウトと比較すると、ＴＨ４７の位置とＡｌ配線７１ａ〜７１ｄの順番が異なっている。これは、上記実施形態で説明したように、ＴＨ４７の位置に応じて、第１Ａｌ配線と第２Ａｌ配線を対応させて接続するためである。ＴＨ４７およびＡｌ配線７１ａ〜７１ｄのレイアウトを図２Ｃに示した配置と同様にしてもよい。
【００８１】
本実施例では、第１の配線層のレイアウトにおいて、ＭＷＤの両端にそれぞれ配線１本分の空き領域を設けるようにしたことで、隣り合うＭＷＤ間で配線２本分空けることが可能となる。
【実施例２】
【００８２】
本実施例は、第１の配線層に配線３本分の空き領域を得る場合の構成例である。本実施例では、図１Ａから図４を参照して説明した半導体装置と同様な構成についての詳細な説明を省略し、上記実施形態の半導体装置と異なる点について詳しく説明する。
【００８３】
図６Ａから図６Ｃは本実施例の半導体装置におけるＭＷＤの一部の構成におけるパターンレイアウトの一例示す平面図である。これらの図において、図面に対して水平方向をＸ軸方向とし、垂直方向をＹ軸方向とする。また、本実施例において、アクティブ領域とゲート電極のレイアウトは図１Ａと同様であり、ゲート電極よりも上層に形成されるタングステン配線のレイアウトは図１Ｂと同様であるため、その詳細な説明を省略する。
【００８４】
図６Ａは、図１Ｂに示したタングステン配線よりも上層に形成される導電性パッドおよび中継配線のレイアウトを示す平面図である。図６Ａに示す導電性パッド５１および中継配線５３ａ〜５３ｄは、図１Ｂに示したタングステン配線２５ａ〜２５ｄ、３５ａ〜３５ｄ、３７ａ、３７ｂの上に、絶縁膜８２を介して設けられている。中継配線５３ａ〜５３ｄは、導電性パッド５１と同一層に形成され、材質はタングステンである。
【００８５】
図６Ａの下段側に、中継配線５３ａ〜５３ｄが配置されている。中継配線５３ａ〜５３ｄは、パターンの長手方向がＸ軸方向に一致し、所定の距離を空けて並列に配置されている。中継配線５３ａはコンタクト４１およびコンタクト４３を介してゲート電極３２ａと接続され、中継配線５３ｂはコンタクト４１およびコンタクト４３を介してゲート電極３２ｂと接続されている。
【００８６】
中継配線５３ｄは、その先端部分にＹ軸の正の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト４１およびコンタクト４３を介してゲート電極３２ｄと接続されている。中継配線５３ｃは、その先端部分にＹ軸の負の方向に飛び出した矩形部分を有し、この矩形部分がコンタクト４１およびコンタクト４３を介してゲート電極３２ｃと接続されている。
【００８７】
図６Ｂは、図６Ａに示した導電性パッドよりも上層に形成される第１Ａｌ配線のレイアウトを示す平面図である。図６Ｂには、第１Ａｌ配線に相当するＡｌ配線６２ａ〜６２ｄ、６３ａ〜６３ｄと、第１ＴＨに相当するＴＨ４５を示している。Ａｌ配線６３ａ〜６３ｄのそれぞれがＴＨ４５を介して中継配線５３ａ〜５３ｄのそれぞれと接続されている。
【００８８】
図６Ｂに示すレイアウトを、図５Ｂに示したレイアウトと比較して説明する。Ａｌ配線６２ａ〜６２ｄは、図５Ｂを参照して説明した実施例１と同様なレイアウトである。本実施例では、図５Ｂに示したＡｌ配線６１ａ、６１ｂの位置に、Ａｌ配線６３ａ〜６３ｄを配置している。また、本実施例では、図５Ｂに示したＡｌ配線６１ｃ、６１ｄの位置に配線が配置されていない。そのため、本実施例では、第１の配線層において、図５Ｂに示したレイアウトと比べて、さらに配線１本分の空き領域が増えるので、図６Ｂの破線枠に示す配線３本分の空き領域が得られる。図６Ｂに示すレイアウトでは、ＭＷＤの両端のうち、Ｘ軸の正の方向の端に配線２本分の空き領域が得られ、Ｘ軸の負の方向の端に配線１本分の空き領域が得られる。
【００８９】
図６Ｃは、第２ＴＨおよび第２Ａｌ配線を形成した後の状態を示す平面図である。図６Ｃには、第２ＴＨに相当するＴＨ４７と、第２Ａｌ配線に相当するＡｌ配線７１ａ〜７１ｄを示している。
【００９０】
本実施例においても、Ａｌ配線６３ａ〜６３ｄのそれぞれがＴＨ４７を介してＡｌ配線７１ａ〜７１ｄのそれぞれと接続されている。図６Ｃに示すレイアウトを、図５Ｃに示したレイアウトと比較すると、ＴＨ４７の位置とＡｌ配線７１ａ〜７１ｄの順番が異なっている。これは、上記実施形態で説明したように、ＴＨ４７の位置に応じて、第１Ａｌ配線と第２Ａｌ配線を対応させて接続するためである。
【００９１】
本実施例では、第１の配線層のレイアウトにおいて、ＭＷＤの一方の端に配線１本分の空き領域を設け、他方の端に配線２本分の空き領域を設けることで、隣り合うＭＷＤ間で配線３本分空けることが可能となる。なお、図６Ｂに示したレイアウトの隣の配線を左右対称にレイアウトすれば、局所的に、第１Ａｌ配線４本分が空いたものと捉えることもできる。このことを図６Ｂを参照して具体的に説明する。図６Ｂに示すレイアウトの右隣りに、右端の辺を対称軸として、図６Ｂに示すレイアウトに線対称なレイアウトを作図すれば、４本分（＝２本×２）の第１Ａｌ配線の空き領域が得られる。
【００９２】
（第２の実施形態）
本実施形態は、本発明の半導体装置を用いて、ＭＷＤで使用していない第２Ａｌ配線をＭＷＤ領域外に引き出す構成の一例を示すものである。本実施形態では、図１Ａから図４を参照して説明した第１の実施形態の半導体装置の場合で説明するが、実施例１または実施例２の半導体装置であってもよい。
【００９３】
図７Ａおよび図７Ｂは本実施形態の半導体装置におけるＭＷＤの一部のレイアウトを示す平面図である。図７Ａは図２Ｂに示したレイアウトに対応し、図７Ｂは図２Ｃに示したレイアウトに対応している。第１の実施形態の半導体装置と同様な構成についての詳細な説明を省略し、第１の実施形態の半導体装置と異なる点について詳しく説明する。
【００９４】
図７Ａに示すように、図２Ｂと比較すると、Ａｌ配線６５、６６が追加されている。Ａｌ配線６５、６６は第１Ａｌ配線に相当する。Ａｌ配線６５は、ＭＷＤ１４の回路とは接続されず、図８に示したＳＷＤ１２と接続される配線である。Ａｌ配線６６は、ＭＷＤ１４の回路とは接続されず、図９に示したデータ制御回路１５と接続される配線である。
【００９５】
図７Ｂに示すように、図２Ｃと比較すると、Ａｌ配線７５、７６が追加されている。Ａｌ配線７５、７６は第２Ａｌ配線に相当する。Ａｌ配線７５、７６は、ＭＷＤ１４の回路には使用されていない配線である。Ａｌ配線７５はＴＨ４７を介して図７Ａに示したＡｌ配線６５と接続され、Ａｌ配線７６はＴＨ４７を介して図７Ａに示したＡｌ配線６６と接続されている。
【００９６】
本実施形態では、Ａｌ配線７５はＴＨ４７およびＡｌ配線６５を介してＳＷＤ１２と接続される。Ａｌ配線６５は、ＭＷＤ１４で使用されていないＡｌ配線７５をＳＷＤ１２に接続するための引き出し配線としての役目を果たす。また、Ａｌ配線７６はＴＨ４７およびＡｌ配線６６を介してデータ制御回路１５と接続される。Ａｌ配線６６は、ＭＷＤ１４で使用されていないＡｌ配線７６をデータ制御回路１５に接続するための引き出し配線としての役目を果たす。
【００９７】
また、図７Ａおよび図７Ｂに示すレイアウト方法に限らず、第１の配線層において、ＭＷＤ１４の空き領域にＳＷＤ１２およびデータ制御回路１５の領域間を結ぶ引き出し配線を配置し、ＳＷＤ１２およびデータ制御回路１５のそれぞれの第２Ａｌ配線を第２ＴＨおよび引き出し配線を介して接続してもよい。
【００９８】
本実施形態で説明したように、第１の実施形態の半導体装置における、第１の配線層の空き領域に引き出し配線を配置することで、ＭＷＤで使用されていない第２Ａｌ配線をＭＷＤ領域外の回路に引き出すことが可能となる。また、ＭＷＤ領域を挟む２つの領域の第２Ａｌ配線を接続したい場合、第１の配線層の空き領域に引き出し配線を設け、それら２つの領域の第２Ａｌ配線を引き出し配線で接続することが可能となる。
【００９９】
なお、上述の実施形態および実施例では、第２Ａｌ配線が延在する方向をＸ軸とし、第１Ａｌ配線が延在する方向をＹ軸とし、第１Ａｌ配線が延在する方向と第２Ａｌ配線が延在する方向が交差する場合の一例として直交する場合で説明したが、これらの方向が直交する場合に限られない。
【符号の説明】
【０１００】
１００ 半導体装置
１４ メインワードドライバ（ＭＷＤ）
２１ａ〜２１ｄ、３１ａ〜３１ｄ ＭＯＳトランジスタ
５２ａ〜５２ｄ 中継配線
６１ａ〜６１ｄ、７１ａ〜７１ｄ Ａｌ配線
【特許請求の範囲】
【請求項１】
半導体基板に形成された複数のトランジスタと、
前記半導体基板上に形成され、第１の方向に延在する第１の配線を備えた第１の配線層と、
前記半導体基板上の前記第１の配線層よりも上層に形成され、前記第１の方向と交差する第２の方向に延在し、前記第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、
前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第１の配線層との間に形成された第１の中継配線層に備えられた第１の中継配線と、
前記第１の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第１の中継配線層と前記第１の配線層との間に形成された第２の中継配線層に備えられた第２の中継配線と、を有することを特徴とする半導体装置。
【請求項２】
前記第１の配線層は、前記第２の配線層の前記第２の配線と接続し、かつ、前記複数のトランジスタには接続しない配線を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の中継配線層は、前記複数のトランジスタに電源または接地電位を供給する電源配線を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成された制御トランジスタと、
前記制御トランジスタのソース／ドレイン電極の一方と接続されたビット線と、
前記制御トランジスタのソース／ドレイン電極の他方と接続されたキャパシタと、により構成されるメモリセルアレイ領域を更に有し、
前記制御トランジスタのソース／ドレイン電極の他方と前記キャパシタとを接続するためのパッドは、前記第２の中継配線と同じ前記第２の中継配線層に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のトランジスタは、前記第１の中継配線、前記第２の中継配線、および、前記第１の配線を介して一つの前記第２の配線に接続され、前記第２の配線から入力される信号に従って出力信号を生じる制御回路を構成することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路を構成する前記複数のトランジスタは、前記半導体基板上において前記第２の方向に沿って並んで配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数のトランジスタを含む論理回路を有する半導体装置であって、
前記論理回路は、
それぞれのパターンの長手方向が第１の方向で、並列に配置された、前記複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極と、
複数の前記ゲートよりも上層に設けられ、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線と、
前記複数の中継配線よりも上層に設けられ、該複数の中継配線に対応して該複数の中継配線と接続される複数の第１の配線と、
前記複数の第１の配線よりも上層に設けられ、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線と、を有し、
前記複数の中継配線は、それぞれのパターンの長手方向が前記第１の方向と交差する第２の方向で並列に配置され、
前記複数の第１の配線は、それぞれのパターンの前記第２の方向の長さが同等であり、それぞれのパターンが前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続され、
前記複数の第２の配線は、それぞれのパターンの長手方向が前記第２の方向で並列に配置されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
複数の前記論理回路が前記第２の方向に沿って配置されている、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
複数の前記論理回路が設けられた周辺回路領域と、複数のメモリセルが設けられたメモリセルアレイ領域とを有し、
前記複数のメモリセルのそれぞれは記憶素子となる容量素子を有し、
前記容量素子の下部電極の底部と接続されるパッドが前記中継配線と同一層に設けられている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記論理回路がメインワードドライバ回路である、半導体装置。
【請求項１１】
請求項７から１０のいずれか１項記載の半導体装置において、
前記論理回路が設けられた領域に、前記複数の中継配線と同一層で、前記複数の中継配線間の空き領域に配置された引き出し配線をさらに有する、半導体装置。
【請求項１２】
複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極を引き出すための配線レイアウト方法であって、
複数の前記いずれか１つの電極を、それぞれのパターンの長手方向が第１の方向で、並列に配置し、
複数の前記ゲートよりも上層に、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第１の方向に交差する第２の方向で、並列に配置し、
前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第１の配線を、それぞれのパターンの前記第２の方向の長さを同等にし、それぞれのパターンの前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、
前記複数の第１の配線よりも上層に、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線を、それぞれのパターンの長手方向が前記第２の方向で、並列に配置する、配線レイアウト方法。
【請求項１】
半導体基板に形成された複数のトランジスタと、
前記半導体基板上に形成され、第１の方向に延在する第１の配線を備えた第１の配線層と、
前記半導体基板上の前記第１の配線層よりも上層に形成され、前記第１の方向と交差する第２の方向に延在し、前記第１の配線と電気的に接続された第２の配線を備えた第２の配線層と、
前記複数のトランジスタに接続する配線であって、前記半導体基板と前記第１の配線層との間に形成された第１の中継配線層に備えられた第１の中継配線と、
前記第１の配線と前記複数のトランジスタの一つとを接続するための配線であって、前記第１の中継配線層と前記第１の配線層との間に形成された第２の中継配線層に備えられた第２の中継配線と、を有することを特徴とする半導体装置。
【請求項２】
前記第１の配線層は、前記第２の配線層の前記第２の配線と接続し、かつ、前記複数のトランジスタには接続しない配線を更に備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の中継配線層は、前記複数のトランジスタに電源または接地電位を供給する電源配線を更に備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記半導体基板上に形成された制御トランジスタと、
前記制御トランジスタのソース／ドレイン電極の一方と接続されたビット線と、
前記制御トランジスタのソース／ドレイン電極の他方と接続されたキャパシタと、により構成されるメモリセルアレイ領域を更に有し、
前記制御トランジスタのソース／ドレイン電極の他方と前記キャパシタとを接続するためのパッドは、前記第２の中継配線と同じ前記第２の中継配線層に形成されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記複数のトランジスタは、前記第１の中継配線、前記第２の中継配線、および、前記第１の配線を介して一つの前記第２の配線に接続され、前記第２の配線から入力される信号に従って出力信号を生じる制御回路を構成することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記制御回路を構成する前記複数のトランジスタは、前記半導体基板上において前記第２の方向に沿って並んで配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
複数のトランジスタを含む論理回路を有する半導体装置であって、
前記論理回路は、
それぞれのパターンの長手方向が第１の方向で、並列に配置された、前記複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極と、
複数の前記ゲートよりも上層に設けられ、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線と、
前記複数の中継配線よりも上層に設けられ、該複数の中継配線に対応して該複数の中継配線と接続される複数の第１の配線と、
前記複数の第１の配線よりも上層に設けられ、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線と、を有し、
前記複数の中継配線は、それぞれのパターンの長手方向が前記第１の方向と交差する第２の方向で並列に配置され、
前記複数の第１の配線は、それぞれのパターンの前記第２の方向の長さが同等であり、それぞれのパターンが前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続され、
前記複数の第２の配線は、それぞれのパターンの長手方向が前記第２の方向で並列に配置されている、半導体装置。
【請求項８】
請求項７記載の半導体装置において、
複数の前記論理回路が前記第２の方向に沿って配置されている、半導体装置。
【請求項９】
請求項８記載の半導体装置において、
複数の前記論理回路が設けられた周辺回路領域と、複数のメモリセルが設けられたメモリセルアレイ領域とを有し、
前記複数のメモリセルのそれぞれは記憶素子となる容量素子を有し、
前記容量素子の下部電極の底部と接続されるパッドが前記中継配線と同一層に設けられている、半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記論理回路がメインワードドライバ回路である、半導体装置。
【請求項１１】
請求項７から１０のいずれか１項記載の半導体装置において、
前記論理回路が設けられた領域に、前記複数の中継配線と同一層で、前記複数の中継配線間の空き領域に配置された引き出し配線をさらに有する、半導体装置。
【請求項１２】
複数のトランジスタを有する半導体装置における該複数のトランジスタのソース、ドレインおよびゲートの３つの電極のうち、いずれか１つの電極を引き出すための配線レイアウト方法であって、
複数の前記いずれか１つの電極を、それぞれのパターンの長手方向が第１の方向で、並列に配置し、
複数の前記ゲートよりも上層に、複数の前記いずれか１つの電極に対応して複数の該いずれか１つの電極と接続される複数の中継配線を、それぞれのパターンの長手方向が前記第１の方向に交差する第２の方向で、並列に配置し、
前記複数の中継配線よりも上層に、該複数の中継配線に対応する複数の第１の配線を、それぞれのパターンの前記第２の方向の長さを同等にし、それぞれのパターンの前記第２の方向に対して同じ位置で前記複数の中継配線のそれぞれと接続するように配置し、
前記複数の第１の配線よりも上層に、該複数の第１の配線に対応して該複数の第１の配線と接続される複数の第２の配線を、それぞれのパターンの長手方向が前記第２の方向で、並列に配置する、配線レイアウト方法。
【図１Ａ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【図１Ｂ】
【図２Ａ】
【図２Ｂ】
【図２Ｃ】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図６Ａ】
【図６Ｂ】
【図６Ｃ】
【図７Ａ】
【図７Ｂ】
【図８】
【図９】
【図１０Ａ】
【図１０Ｂ】
【図１１Ａ】
【図１１Ｂ】
【図１１Ｃ】
【公開番号】特開２０１２−２２２１９９（Ｐ２０１２−２２２１９９Ａ）
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願番号】特願２０１１−８７４４３（Ｐ２０１１−８７４４３）
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１１月１２日（２０１２．１１．１２）
【国際特許分類】
【出願日】平成２３年４月１１日（２０１１．４．１１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
[ Back to top ]