半導体装置
【課題】高い比精度が要求される複数のトランジスタの特性ばらつきを低減する。
【解決手段】本発明の半導体装置は、半導体基板上に配置されたトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１のキャリアのドリフト方向と同じ方向となる向きに配置されたトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂ同士を接続する拡散層５１ｃと、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂまたはその拡散層同士を接続する拡散層５１ｃの表面に接続され、拡散層５１ａ，５１ｂに給電するためのコンタクトプラグ６１と、を備える。
【解決手段】本発明の半導体装置は、半導体基板上に配置されたトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１のキャリアのドリフト方向と同じ方向となる向きに配置されたトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂ同士を接続する拡散層５１ｃと、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層５１ａ，５１ｂまたはその拡散層同士を接続する拡散層５１ｃの表面に接続され、拡散層５１ａ，５１ｂに給電するためのコンタクトプラグ６１と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタ対を有する半導体装置に関する。
【背景技術】
【０００２】
カレントミラー回路やオペアンプの差動入力段には、入力電流と同等または定数倍の電流値の出力電流を出力するために、２つのトランジスタを対にして配置したトランジスタ対が用いられる。
【０００３】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタでトランジスタ対を構成する場合、両トランジスタは、ゲート同士が接続され、ソースには、電源が接続される。また、一方のトランジスタは、ドレインには、両トランジスタのゲートが接続される。以下では、ドレインに両トランジスタのゲートが接続されるトランジスタを入力側トランジスタと称し、他方のトランジスタを出力側トランジスタと称する。
【０００４】
入力側トランジスタにドレイン電流が流れると、ゲート同士が接続されているため、入力側トランジスタのゲート電圧が出力側トランジスタのゲートに印加され、出力側トランジスタにもドレイン電流が流れ、出力電流として出力される。
【０００５】
ここで、入力電流と同等または定数倍の電流値の出力電流が出力されるように設計しても、入力側トランジスタおよび出力側トランジスタの特性にばらつきが大きいと、実際に出力される出力電流の電流値の誤差が大きくなる。従って、トランジスタ対を構成するトランジスタの特性には高い比精度（相対精度）が要求される。
【０００６】
なお、特許文献１には、出力側トランジスタとして、それぞれヒューズを介して電源に並列接続された複数のトランジスタを配置し、ヒューズを切断することで、出力電流の電流値を調整するトリミングを行うカレントミラー回路が開示されている。
【０００７】
また、特許文献２には、１つの活性領域に２つのゲート電極を平行に形成し、２つのゲート電極で挟まれた領域にソース拡散層を形成し、このソース拡散層に対して２つのゲート電極の反対側の領域にドレイン拡散層を形成したミラーＭＯＳＦＥＴ構造を有するミラーＭＯＳＦＥＴが開示されている。また、特許文献２には、上述したミラーＭＯＳＦＥＴを２つ配置して構成されたカレントミラー回路が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１４７８８１号公報
【特許文献２】特開２００３−３１８２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、トランジスタ対を構成するトランジスタには、設計通りの電流が流れるのが理想であり、そのためには、各トランジスタの特性に高い比精度が要求される。
【００１０】
しかしながら、トランジスタの特性を決める要素は、製造プロセスに依存してばらつくため、トランジスタの特性にもばらつきが生じる。
【００１１】
ここで、トランジスタの特性を決める要素としては、飽和領域におけるドレイン電流Ｉｄが、電流Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示されることから、例えば、キャリア移動度（μ）、チャネル長（Ｌ）、チャネル幅（Ｗ）、および閾値電圧（Ｖｔｈ）がある。
【００１２】
また、トランジスタの特性を決める要素としては、他にも、寄生抵抗がある。
【００１３】
特許文献１に開示のカレントミラー回路によれば、トリミングにより出力電流の電流値を調整することで、出力電流の誤差が低減される。また、特許文献２に開示のカレントミラー回路によれば、上述したミラーＭＯＳＦＥＴを２つ配置した構成とすることで、チャネル長のばらつきが低減され、出力電流の誤差が低減される。
【００１４】
一方、本願発明者は、高い比精度が要求される複数のトランジスタの特性に関し、寄生抵抗および閾値電圧に起因する特性ばらつきを低減する余地があることを見出した。
【００１５】
以下では、寄生抵抗および閾値電圧に起因するトランジスタの特性ばらつきについて説明する。
【００１６】
まず、寄生抵抗に起因する特性ばらつきについて説明する。
【００１７】
カレントミラー回路やオペアンプの差動入力段などに用いられるトランジスタ対は、キャリア供給側の電極を共通電位とする。なお、以下では、キャリア供給側の電極が、ＭＯＳトランジスタのソース拡散層であるとして説明する。一般的に、拡散層に給電するために、その拡散層と配線とがコンタクトプラグにより接続される。このとき、コンタクトプラグと拡散層や配線との接続箇所にはコンタクト抵抗が存在し、寄生抵抗となる。
【００１８】
高い比精度が要求される複数のトランジスタでコンタクト抵抗が異なると、各トランジスタの特性のばらつきが生じ、設計通りの電流値を得ることができない。特に、カレントミラー回路では、設計通りの出力倍率の出力電流が得られないことになる。
【００１９】
また、コンタクト抵抗のばらつきは、半導体装置の微細化によってコンタクトプラグ自体が高抵抗化されると更に顕在化する。
【００２０】
次に、閾値電圧に起因する特性ばらつきについて説明する。
【００２１】
トランジスタのソース／ドレイン拡散層を形成するため、ゲート電極の左右の領域に、基板に対して斜め方向からイオン注入が施されることがある。通常、ソース拡散層とドレイン拡散層とは対称になるように設計されるが、斜めイオン注入により対称性が低くなる場合がある。この場合、斜めイオン注入により形成された拡散層のうち、どちらをソースまたはドレインにするかで閾値電圧が異なる現象が生じ得る。高い比精度が要求される複数のトランジスタで閾値電圧が異なると、各トランジスタの特性ばらつきが生じる。
【課題を解決するための手段】
【００２２】
本発明の第１の半導体装置は、
半導体基板上に配置された第１のトランジスタと、
前記半導体基板上に配置され、前記半導体基板上で見たキャリアのドリフト方向が前記第１のトランジスタのキャリアのドリフト方向と同じ方向となる向きに配置された第２のトランジスタと、
前記半導体基板上に形成され、前記第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層と、
前記第１および第２のトランジスタのキャリア供給側の拡散層または該拡散層同士を接続する拡散層の表面に接続され、前記第１および第２のトランジスタのキャリア供給側の拡散層に給電するためのコンタクトプラグと、を備える。
【００２３】
本発明の第２の半導体装置は、
第１の方向に順に形成された第１の拡散層、第１の制御電極、および、第２の拡散層を有し、前記第１の拡散層がキャリア供給側の主電極である第１のトランジスタと、
前記第１の方向に順に形成された第３の拡散層、第２の制御電極、および、第４の拡散層を有し、前記第３の拡散層がキャリア供給側の主電極である第２のトランジスタと、
前記第１の拡散層と前記第３の拡散層とを接続する第５の拡散層と、
前記第１の拡散層、前記第３の拡散層、および、前記第５の拡散層の少なくとも１つに接続され、該第１の拡散層、前記第３の拡散層、および、前記第５の拡散層に給電するためのコンタクトプラグと、を備える。
【発明の効果】
【００２４】
本発明の第１の半導体装置は、第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層を備える。
【００２５】
また、本発明の第２の半導体装置は、キャリア供給側である、第１のトランジスタの第１の拡散層と第２のトランジスタの第３の拡散層とを接続する第５の拡散層を備える。
【００２６】
従って、本発明の第１および第２の半導体装置はともに、第１および第２のトランジスタのキャリア供給側の拡散層同士が接続される。
【００２７】
このように、第１および第２のトランジスタのキャリア供給側の拡散層同士を接続することで、各拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがある場合にも、そのばらつきが第１および第２のトランジスタの特性に一様に影響を及ぼすようになり、特性ばらつきを低減することができる。
【００２８】
さらに、本発明の第１の半導体装置は、キャリアのドリフト方向が同じ方向となるとなる向きに配置された第１および第２のトランジスタを備える。
【００２９】
また、本発明の第２の半導体装置は、第１の方向に順に形成されたキャリア供給側である第１の拡散層、第１の制御電極、および、第２の拡散層を有する第１のトランジスタと、第１の方向に順に形成されたキャリア供給側である第３の拡散層、第２の制御電極、および、第４の拡散層を有する第２のトランジスタと、を備える。ここで、キャリア供給側の拡散層から他方の拡散層へと向かう方向にキャリアのドリフトが起こるので、本発明の第２の半導体装置の第１および第２のトランジスタのキャリアのドリフト方向はともに、第１の方向となる。すなわち、本発明の第２の半導体装置は、キャリアのドリフト方向が同じ方向となる向きに配置された第１および第２のトランジスタを備える。
【００３０】
従って、本発明の第１および第２の半導体装置はともに、キャリアのドリフト方向が同じ方向となる向きに配置された第１および第２のトランジスタを備える。
【００３１】
このように、第１および第２のトランジスタをキャリアのドリフト方向が同じ方向となる向きに配置することで、第１および第２のトランジスタの閾値電圧にばらつきが生じ難くなり、特性ばらつきを低減することができる。
【図面の簡単な説明】
【００３２】
【図１】１出力カレントミラー回路の回路図である。
【図２】本発明の第１の実施形態の半導体装置の構成を示す平面図である。
【図３】図２に示す半導体装置の基板面の平面図である。
【図４】図２に示すＸ−Ｘ’線に沿った断面図である。
【図５】関連する半導体装置の構成を示す図である。
【図６】関連する半導体装置の他の構成を示す図である。
【図７】本発明の第１の実施形態の半導体装置の他の構成を示す図である。
【図８】５出力カレントミラー回路の回路図である。
【図９】本発明の第２の実施形態の半導体装置の構成を示す図である。
【図１０】本発明の第２の実施形態の半導体装置の他の構成を示す図である。
【図１１】本発明の第２の実施形態の半導体装置の更に他の構成を示す図である。
【図１２】ダブルゲート型のトランジスタの構成を示す平面図である。
【図１３】本発明の第３の実施形態の半導体装置の構成を示す図である。
【図１４】本発明の第３の実施形態の半導体装置の他の構成を示す図である。
【図１５】本発明の第３の実施形態の半導体装置の更に他の構成を示す図である。
【図１６】本発明の第４の実施形態の半導体装置の構成を示す図である。
【図１７】本発明の第４の実施形態の半導体装置の他の構成を示す図である。
【発明を実施するための形態】
【００３３】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００３４】
（第１の実施形態）
図１は、１出力カレントミラー回路の回路図である。なお、図１（ａ）は、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合の回路図を、図１（ｂ）は、Ｎ型ＭＯＳトランジスタである場合の回路図を示す。
【００３５】
図１（ａ）および（ｂ）に示すように、１出力カレントミラー回路は、トランジスタＴｒ１とトランジスタＴｒ２とを対にしたトランジスタ対を有する。
【００３６】
トランジスタＴｒ１，Ｔｒ２がＰ型ＭＯＳトランジスタである場合、図１（ａ）に示すように、トランジスタＴｒ１，Ｔｒ２はゲート同士が接続されることで同電位となり、ソースには、電源電位ＶＤＤが接続される。また、トランジスタＴｒ１は、ドレインには、トランジスタＴｒ１，Ｔｒ２のゲートと端子Ａ１とが接続される。また、トランジスタＴｒ２は、ドレインには、端子Ａ２が接続される。
【００３７】
一方、トランジスタＴｒ１，Ｔｒ２がＮ型ＭＯＳトランジスタである場合、図１（ｂ）に示すように、トランジスタＴｒ１，Ｔｒ２は、ソースには接地電位ＶＳＳが接続される。なお、その他の接続関係は、図１（ａ）と同様であるので説明を省略する。
【００３８】
次に、図１に示すカレントミラー回路の動作について説明する。
【００３９】
トランジスタＴｒ１にドレイン電流Ｉ１が流れると、トランジスタＴｒ１，Ｔｒ２はゲート同士が接続されているため、トランジスタＴｒ１のゲート電圧がトランジスタＴｒ２のゲートにも印加される。ゲート電圧が印加されることで、トランジスタＴｒ２に、ドレイン電流Ｉ２が流れる。
【００４０】
上述したように、トランジスタのドレイン電流Ｉｄは、Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示される。また、図１に示すカレントミラー回路においては、トランジスタＴｒ１，Ｔｒ２のゲート電圧は等しい。そこで、例えば、トランジスタＴｒ１，Ｔｒ２のキャリア移動度（μ）および閾値電圧（Ｖｔｈ）が等しいとすると、電流Ｉ１，Ｉ２はそれぞれのトランジスタのチャネル寸法のみに依存することになる。
【００４１】
従って、電流Ｉ２の電流値は、例えば、トランジスタＴｒ１，Ｔｒ２のチャネル幅およびチャネル長が同じであれば電流Ｉ１の電流値と同じになり、トランジスタＴｒ２のチャネル長がトランジスタＴｒ１のチャネル長の半分なら電流Ｉ１の電流値の倍となり、トランジスタＴｒ２のチャネル幅がトランジスタＴｒ１のチャネル幅の半分なら電流Ｉ１の電流値の半分となる。
【００４２】
ここで、電流Ｉ２の電流値が電流Ｉ１の電流値と同等または定数倍となるように設計されていても、トランジスタＴｒ１，Ｔｒ２の特性のばらつきが大きいと、設計された通りの電流Ｉ２を得ることができない。従って、トランジスタ対を構成するトランジスタＴｒ１，Ｔｒ２の特性には高い比精度が要求される。
【００４３】
次に、本実施形態の半導体装置１の構成を説明する。
【００４４】
図２は、本実施形態の半導体装置１の平面図である。また、図３は、半導体装置１の基板面の平面図である。また、図４は、図２に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。
【００４５】
図２および図４を参照すると、半導体装置１は、２つのトランジスタＴｒ１，Ｔｒ２を備える。
【００４６】
詳細には、半導体基板上にゲート絶縁膜１１ａ，１１ｂが形成され、ゲート絶縁膜１１ａ，１１ｂ上にそれぞれ、ゲート電極２１ａ，２１ｂが形成される。ゲート電極２１ａ，２１ｂの左右の領域にそれぞれ拡散層が形成される。
【００４７】
半導体基板面に形成される拡散層の詳細について図３を参照して説明する。なお、図３において、実線で囲まれた領域は、ソース拡散層やドレイン拡散層などが形成される活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【００４８】
図３を参照すると、チャネル領域３１ａは、活性領域ＡＣＴ内のうち図２に示すゲート電極２１ａの直下の領域であり、拡散層４１ａ，５１ａは、活性領域ＡＣＴ内のうちチャネル領域３１ａの左右に隣接するように形成されている。また、チャネル領域３１ｂは、活性領域ＡＣＴ内のうち図２に示すゲート電極２１ｂの直下の領域であり、拡散層４１ｂ，５１ｂは、活性領域ＡＣＴ内のうちチャネル領域３１ｂの左右に隣接するように形成されている。なお、隣り合う拡散層４１ａ，５１ｂは、素子分離領域により隔てられている。
【００４９】
さらに、半導体装置１においては、拡散層５１ａの一部から突出し、拡散層４１ａ，４１ｂと素子分離領域により隔てられるようにして、拡散層５１ｂまで延びる拡散層５１ｃが形成されている。拡散層５１ｃが形成されることにより、拡散層５１ａ〜５１ｃが連続的に形成された状態となり、拡散層５１ａ，５１ｂが接続される。なお、拡散層５１ｃの形状は、図３に示す形状に限定されるものではなく、拡散層４１ａ，４１ｂと接続せずに、拡散層５１ａから拡散層５１ｂに延びていれば、いかなる形状でもよい。
【００５０】
ここで、拡散層５１ａ，５１ｂ、これらの拡散層を接続する拡散層５１ｃ、および拡散層４１ａ，４１ｂは同じ導電型であり、チャネル領域３１ａ，３１ｂとは逆の導電型である。
【００５１】
また、図３においては、説明の便宜上、拡散層５１ａ〜５１ｃを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５１ａ〜５１ｃからなる拡散層を一体として拡散層５１と称する。
【００５２】
再び、図２および図４を参照すると、拡散層４１ａは、拡散層４１ａの表面に接続するコンタクトプラグ６１ａを介して配線７１ａと接続される。拡散層４１ｂは、コンタクトプラグ６１ｂを介して配線７１ｂと接続される。拡散層５１は、コンタクトプラグ６１ｃ〜１６ｈを介して配線７１ｃと接続される。
【００５３】
配線７１ａは、端子Ａ１に接続される。また、ゲート電極２１ａ，２１ｂが、端子Ａ１に接続され、同電位となる。
【００５４】
配線７１ｂは、端子Ａ２に接続される。
【００５５】
配線７１ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７１ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７１ｃと接続される拡散層５１は、キャリア供給側の拡散層、すなわち、ソース拡散層となる。以下では、拡散層５１（５１ａ〜５１ｃ）をソース拡散層５１（５１ａ〜５１ｃ）と称する。また、配線７１ａと接続される拡散層４１ａ、および、配線７１ｂと接続される拡散層４１ｂをそれぞれ、ドレイン拡散層４１ａ，４１ｂと称する。
【００５６】
図２から図４を参照して説明したように、半導体装置１は、ソース拡散層５１ａ、ゲート電極２１ａ、および、ドレイン拡散層４１ａを有するトランジスタＴｒ１と、ソース拡散層５１ｂ、ゲート電極２１ｂ、および、ドレイン拡散層４１ｂを有するトランジスタＴｒ２と、を備える。
【００５７】
トランジスタＴｒ１，Ｔｒ２はゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置１は、図１に示すカレントミラー回路に対応する。
【００５８】
以上、図２から図４を参照して、本実施形態の半導体装置１の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【００５９】
半導体装置１は、その構成において、以下の２つの特徴点を有する。
【００６０】
１つめの特徴点は、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層であるソース拡散層５１ａ，５１ｂをソース拡散層５１ｃを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１，Ｔｒ２をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【００６１】
以下、それぞれの特徴点について、詳細に説明する。
【００６２】
まず、１つめの特徴点について説明する。
【００６３】
半導体装置１との比較のために、図５（ａ）には、関連する半導体装置の平面図を、図５（ｂ）には、図５（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図を示す。なお、図５（ａ），（ｂ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００６４】
図５（ａ），（ｂ）に示す半導体装置は、半導体装置１と比較して、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとが、素子分離領域ＳＴＩにより隔てられ、配線７１ｃのみによって接続されている点が異なる。
【００６５】
上述したように、トランジスタ対を構成するトランジスタのソース拡散層は共通電位となる。各トランジスタのソース拡散層を共通電位とするためには、例えば、図５（ａ），（ｂ）に示す半導体装置のように、トランジスタＴｒ１のソース拡散層５１ａをコンタクトプラグ６１ｃを介して配線７１ｃと接続し、トランジスタＴｒ２のソース拡散層５１ｂをコンタクトプラグ６１ｈを介して配線７１ｃと接続すればよい。
【００６６】
一方、半導体装置１においては、トランジスタＴｒ１のソース拡散層５１ａからトランジスタＴｒ２のソース拡散層５１ｂまで延びるソース拡散層５１ｃが形成されている。ソース拡散層５１ｃが形成されることにより、ソース拡散層５１ａ〜５１ｃが連続的に形成された状態となり、ソース拡散層５１ａ，５１ｂ同士が接続される。すなわち、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５１ａ〜５１ｃからなるソース拡散層５１を共有している。
【００６７】
なお、拡散層５１ａ〜５１ｃが連続的に形成された状態とは、これらの拡散層の導電型が同じである状態をいう。また、拡散層内の抵抗のばらつきを低減するために、拡散層５１ａ〜５１ｃは、キャリア濃度、深さ、キャリアのドリフト方向に見た幅などが一様となるように形成されることが望ましい。
【００６８】
ここで、拡散層は、半導体基板にイオン注入処理や熱処理を施すことで形成される。従って、拡散層５１ａ〜５１ｃを形成する際には、これらの拡散層を同一工程で形成することで、同じ導電型となり、また、キャリア濃度や深さなどを一様にすることができる。なお、同一工程により形成するとは、例えば、同じイオン注入処理や同じ熱処理を施すことで拡散層を形成することをいう。
【００６９】
ソース拡散層５１ａ，５１ｂを接続して、トランジスタＴｒ１，Ｔｒ２でソース拡散層を共有させることで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【００７０】
以下では、図４および図５（ｂ）に示すコンタクトプラグ６１ｃ，６１ｈそれぞれの、ソース拡散層との接続箇所のコンタクト抵抗が異なるものとし、このコンタクト抵抗のばらつきがトランジスタＴｒ１，Ｔｒ２の特性に与える影響について説明する。
【００７１】
図５（ａ），（ｂ）に示す半導体装置ように、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとを配線７１ｃのみによって接続した場合、コンタクトプラグ６１ｃとソース拡散層５１ａとの間のコンタクト抵抗は、トランジスタＴｒ１に流れる電流の電流値にのみ影響を及ぼし、コンタクトプラグ６１ｈとソース拡散層５１ｂとの間のコンタクト抵抗は、トランジスタＴｒ２に流れる電流の電流値にのみ影響を及ぼす。従って、両トランジスタの特性が独立に変動してしまい、カレントミラー回路として設計した電流比が実現されなくなる。
【００７２】
一方、半導体装置１のように、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとをソース拡散層５１ｃを形成して接続した場合、コンタクトプラグ６１ｃ，６１ｈとソース拡散層５１との接続箇所それぞれのコンタクト抵抗にばらつきがあったとしても、これらのコンタクト抵抗は、トランジスタＴｒ１，Ｔｒ２にそれぞれ流れる両方の電流の電流値に同様に影響する。言い換えれば、コンタクトプラグ６１ｃ，６１ｈは、同じソース拡散層５１に接続しているため、各コンタクトプラグとソース拡散層５１との間のコンタクト抵抗は、そのソース拡散層５１を共有するトランジスタＴｒ１，Ｔｒ２に対して一様に影響を及ぼす。従って、コンタクトプラグ６１ｃ，６１ｈとソース拡散層５１との接続箇所それぞれのコンタクト抵抗にばらつきがあったとしても、各トランジスタの特性に異なる影響を及ぼすことはない。よって、高い比精度が要求される複数のトランジスタの特性ばらつきを低減することができる。
【００７３】
なお、図２から図４においては、トランジスタＴｒ１，Ｔｒ２が共有するソース拡散層５１には複数のコンタクトプラグが接続されているが、ソース拡散層５１に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【００７４】
次に、２つめの特徴点について説明する。
【００７５】
半導体装置１との比較のために、図６（ａ）には、関連する半導体装置の平面図を、図６（ｂ）には、図６（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図を示す。なお、図６（ａ），（ｂ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００７６】
図６（ａ），（ｂ）に示す半導体装置は、半導体装置１と比較して、トランジスタＴｒ２のソース拡散層５１ｂとドレイン拡散層４１ｂとの配置関係を反転させた点が異なる。すなわち、図６に（ａ），（ｂ）に示す半導体装置は、ゲート電極２１ａ，２１ｂに挟まれる領域に形成された拡散層５１ｄを、コンタクトプラグ６１ｉを介して電源電位ＶＤＤまたは接地電位ＶＳＳに接続された配線７１ｃと接続することで、ソース拡散層としている。以下では、拡散層５１ｄをソース拡散層５１ｄと称する。
【００７７】
半導体装置１の１つめの特徴点である、トランジスタＴｒ１，Ｔｒ２でソース拡散層を共有させるためには、図６（ａ），（ｂ）に示す半導体装置のように、トランジスタＴｒ１，Ｔｒ２のゲート電極２１ａ，２１ｂに挟まれる領域に形成されたソース拡散層５１ｄを共有させればよい。この場合、図６（ａ）の白抜き矢印で示すように、トランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向（ソース拡散層からドレイン拡散層に向かう方向）が反転する。
【００７８】
一方、半導体装置１においては、トランジスタＴｒ１のソース拡散層５１ａ、ゲート電極２１ａ、ドレイン拡散層４１ａがこの順に形成される方向と、トランジスタＴｒ２のソース拡散層５１ｂ、ゲート電極２１ｂ、ドレイン拡散層４１ｂがこの順に形成される方向とは同じのまま、ソース拡散層５１ｃを形成してソース拡散層５１ａ，５１ｂを接続している。
【００７９】
そのため、図２の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じになる。
【００８０】
ここで、ソース／ドレイン拡散層、または、ソース／ドレイン拡散層とチャネル領域との間に低濃度の不純物領域を設けたＬＤＤ（Lightly Doped Drain）構造を形成する工程では、ゲート電極の側方下部に正常に不純物を注入するため、基板に対して斜め方向からイオン注入を施すことがある。通常、ソース／ドレイン拡散層は、対称に設計されるが、ゲート電極の左側方下部に施す斜めイオン注入と右側方下部に施す斜めイオン注入とで、入射角を完全に一致させるのは難しい。そのため、ゲート電極の左右側方下部で、チャネル領域近傍の不純物が異なり、ソース／ドレイン拡散層の対称性が低くなることが懸念される。
【００８１】
ソース／ドレイン拡散層の対称性が低いと、左右どちらの拡散層をソースまたはドレイン拡散層にするかによって、閾値電圧が異なる現象が起こり得る。言い換えれば、基板上に配置したトランジスタにおいて左右どちらの向きにキャリアをドリフトさせるかによって、閾値電圧が異なるという現象が起こり得る。
【００８２】
ここで、図６（ａ），（ｂ）に示す半導体装置では、トランジスタＴｒ１，Ｔｒ２のソース／ドレイン拡散層の配置関係が反転（キャリアのドリフト方向が反転）している。そのため、各トランジスタの閾値電圧が相違することがある。
【００８３】
一方、半導体装置１では、トランジスタＴｒ１，Ｔｒ２のソース／ドレイン拡散層の配置関係が同じ（キャリアのドリフト方向が同じ）である。そのため、各トランジスタでソース／ドレインの拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【００８４】
このように、本実施形態の半導体装置１は、その構成において、上述した第１および第２の特徴点を有している。
【００８５】
すなわち、半導体装置１は、第１のトランジスタとしてのトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１と同じ方向となる向きに配置された第２のトランジスタとしてのトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層としてのソース拡散層５１ａ，５１ｂを接続するソース拡散層５１ｃと、を備えている。
【００８６】
換言すれば、半導体装置１は、第１の拡散層としてのソース拡散層５１ａ、第１の制御電極としてのゲート電極２１ａ、および、第２の拡散層としてのドレイン拡散層４１ａを有する第１のトランジスタとしてのトランジスタＴｒ１と、第３の拡散層としてのソース拡散層５１ｂ、第２の制御電極としてのゲート電極２１ｂ、および、第４の拡散層としてのドレイン拡散層４１ｂを有する第２のトランジスタとしてのトランジスタＴｒ２と、ソース拡散層５１ａ，５１ｂを接続する第５の拡散層としてのソース拡散層５１ｃと、を備え、トランジスタＴｒ１，Ｔｒ２それぞれのソース拡散層、ゲート電極、ドレイン拡散層は、同じ方向（第１の方向）に順に形成されている。
【００８７】
トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとをソース拡散層５１ｃを形成して接続し、各トランジスタでソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、そのばらつきがソース拡散層を共有するトランジスタの特性に一様に影響を及ぼすため、各トランジスタの特性ばらつきを低減することができる。
【００８８】
また、キャリアのドリフト方向が同じ方向となるとなる向きにトランジスタＴｒ１，Ｔｒ２を配置することで、各トランジスタの閾値電圧にばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【００８９】
なお、本実施形態においては、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して左右に隣り合うように配置した半導体装置１を例として説明したが、これに限られるものではなく、ゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置２の構成を図７に示す。なお、図７（ａ）は、半導体装置２の平面図であり、図７（ｂ）は、半導体装置２の基板面の平面図であり、図７（ｃ）は、図７（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。また、図７（ａ）〜（ｃ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００９０】
図７に示す半導体装置２は、ゲート電極２１ｃを共有し、ゲート電極２１ｃの延在方向に対して上下に隣り合うトランジスタＴｒ１，Ｔｒ２を備える。ゲート電極２１ｃが形成された領域の左右の領域にそれぞれ拡散層が形成される。
【００９１】
半導体装置２の半導体基板面に形成される拡散層の詳細について図７（ｂ）を参照して説明する。
【００９２】
図７（ｂ）を参照すると、チャネル領域３１ａ，３１ｂは、活性領域ＡＣＴ内のうち図７（ａ）に示すゲート電極２１ｃの直下の領域である。拡散層４１ａ，５１ａは、活性領域ＡＣＴ内のうちチャネル領域３１ａの左右に隣接するように形成され、拡散層４１ｂ，５１ｂは、チャネル領域３１ｂの左右に隣接するように形成されている。
【００９３】
さらに、半導体装置２においては、拡散層５１ａの一部から突出し、拡散層５１ｂまで延びる拡散層５１ｅが形成されている。拡散層５１ｅが形成されることにより、拡散層５１ａ，５１ｂ，５１ｅが連続的に形成された状態となり、拡散層５１ａ，５１ｂが接続される。なお、拡散層５１ｅの形状は、図７（ｂ）に示す形状に限定されるものではなく、拡散層４１ａ，４１ｂと接続せずに、拡散層５１ａから拡散層５１ｂまで延びていれば、いかなる形状でもよい。
【００９４】
ここで、拡散層５１ａ，５１ｂ、これらの拡散層を接続する拡散層５１ｅ、および拡散層４１ａ，４１ｂは同じ導電型であり、チャネル領域３１ａ，３１ｂとは逆の導電型である。
【００９５】
また、図７（ｂ）においては、説明の便宜上、拡散層５１ａ，５１ｂ，５１ｅを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５１ａ，５１ｂ，５１ｅからなる拡散層を一体として拡散層５１と称する。
【００９６】
再び、図７（ａ）を参照すると、拡散層５１は、複数のコンタクトプラグ６１を介して配線７１ｃと接続される。
【００９７】
配線７１ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７１ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７１ｃと接続される拡散層５１は、ソース拡散層となる。以下では、拡散層５１（５１ｅ）をソース拡散層５１（５１ｅ）と称する。
【００９８】
図７（ａ），（ｂ）を参照して説明したように、半導体装置２は、ソース拡散層５１ａ、ゲート電極２１ｃ、および、ドレイン拡散層４１ａを有するトランジスタＴｒ１と、ソース拡散層５１ｂ、ゲート電極２１ｃ、および、ドレイン拡散層４１ｂを有するトランジスタＴｒ２と、を備える。
【００９９】
トランジスタＴｒ１、Ｔｒ２は、ゲート電極２１ｃを共有し、ゲートが同電位となる。また、トランジスタＴｒ１，Ｔｒ２のソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置２は、図１に示すカレントミラー回路に対応する。
【０１００】
ここで、半導体装置２においては、図７（ｂ）に示すように、ソース拡散層５１ｅが形成されることにより、ソース拡散層５１ａ，５１ｂが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５１ａ，５１ｂ，５１ｅからなるソース拡散層５１を共有している。
【０１０１】
また、半導体装置２においては、図７（ａ）の白抜き矢印で示すキャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１，Ｔｒ２が配置されている。
【０１０２】
すなわち、半導体装置２は、上述した半導体装置１の第１および第２の特徴点と同じ特徴を有している。
【０１０３】
上述したように、半導体装置１は、第１および第２の特徴点を有することで、トランジスタＴｒ１，Ｔｒ２の特性ばらつきを低減することができる。従って、半導体装置２も、半導体装置１と同様に、各トランジスタの特性ばらつきを低減することができる。
【０１０４】
（第２の実施形態）
図８は、５出力カレントミラー回路の回路図である。なお、図８（ａ）は、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合の回路図を、図８（ｂ）は、Ｎ型ＭＯＳトランジスタである場合の回路図を示す。
【０１０５】
以下では、図８（ａ）に示す、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合を例として説明する。
【０１０６】
図８（ａ）に示すカレントミラー回路は、６つのトランジスタＴｒ１〜Ｔｒ６からなるトランジスタ群を有する。
【０１０７】
トランジスタＴｒ１〜Ｔｒ６のソースは、電源電位ＶＤＤが接続される。
【０１０８】
トランジスタＴｒ１のゲートは、トランジスタＴｒ２のゲートが接続され、ドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続される。
【０１０９】
トランジスタＴｒ２のゲートは、トランジスタＴｒ１，Ｔｒ３のゲートが接続され、ドレインは、端子Ａ２が接続される。
【０１１０】
トランジスタＴｒ３のゲートは、トランジスタＴｒ２，Ｔｒ４のゲートが接続され、ドレインは、端子Ａ３が接続される。
【０１１１】
トランジスタＴｒ４のゲートは、トランジスタＴｒ３，Ｔｒ５のゲートが接続され、ドレインは、端子Ａ４が接続される。
【０１１２】
トランジスタＴｒ５のゲートは、トランジスタＴｒ４，Ｔｒ６のゲートが接続され、ドレインは、端子Ａ５が接続される。
【０１１３】
トランジスタＴｒ６のゲートは、トランジスタＴｒ５のゲートが接続され、ドレインは、端子Ａ６が接続される。
【０１１４】
カレントミラー回路を構成するトランジスタがＮ型ＭＯＳトランジスタである場合、図８（ｂ）に示すように、トランジスタＴｒ１〜Ｔｒ６は、ソースには接地電位ＶＳＳが接続される。なお、その他の接続関係は、図８（ａ）と同様であるので説明を省略する。
【０１１５】
次に、図８に示すカレントミラー回路の動作について説明する。
【０１１６】
トランジスタＴｒ１にドレイン電流Ｉ１が流れると、トランジスタＴｒ１〜Ｔｒ６はゲート同士が接続されているため、各ゲートは同電位となり、トランジスタＴｒ１のゲート電圧がトランジスタＴｒ２〜Ｔｒ６のゲートにも印加される。ゲート電圧が印加されることで、トランジスタＴｒ２〜Ｔｒ６には、それぞれのドレイン電流Ｉ２〜Ｉ６が流れる。
【０１１７】
上述したように、トランジスタのドレイン電流Ｉｄは、Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示される。また、トランジスタＴｒ１〜Ｔｒ６で、ゲート電圧は等しい。そこで、例えば、トランジスタＴｒ１〜Ｔｒ６で、キャリア移動度（μ）および閾値電圧（Ｖｔｈ）が等しいとすると、電流Ｉ１〜Ｉ６はそれぞれのトランジスタＴｒ１〜Ｔｒ６のチャネル寸法のみに依存することになる。
【０１１８】
従って、電流Ｉ２〜Ｉ６の電流値は、例えば、トランジスタＴｒ１〜Ｔｒ６のチャネル幅およびチャネル長が同じであれば電流Ｉ１の電流値と同じになり、トランジスタＴｒ２〜Ｔｒ６のチャネル長がトランジスタＴｒ１のチャネル長の半分なら電流Ｉ１の電流値の倍となり、トランジスタＴｒ２〜Ｔｒ６のチャネル幅がトランジスタＴｒ１のチャネル幅の半分なら電流Ｉ１の電流値の半分となる。
【０１１９】
ここで、電流Ｉ２〜Ｉ６の電流値がそれぞれ、電流Ｉ１の電流値と同等または定数倍となるように設計されていても、トランジスタＴｒ１〜Ｔｒ６の特性にばらつきが大きいと、設計された電流Ｉ２〜Ｉ６を得ることができない。従って、トランジスタ群を構成するトランジスタＴｒ１〜Ｔｒ６の特性には高い比精度が要求される。
【０１２０】
次に、本発明の第２の実施形態の半導体装置３の構成について図９を参照して説明する。なお、図９（ａ）は、半導体装置３の平面図であり、図９（ｂ）は、半導体装置３の基板面の平面図である。
【０１２１】
図９（ａ）に示すように、半導体装置３は、トランジスタＴｒ１〜Ｔｒ６を備える。
【０１２２】
詳細には、互いに交差する列および行に沿ってトランジスタＴｒ１〜Ｔｒ６のゲート電極２２ａ〜２２ｆが形成されている。なお、１行目にゲート電極２２ａ〜２２ｃが、２行目にゲート電極２２ｄ〜２２ｆが形成されている。また、ゲート電極２２ａとゲート電極２２ｄとが、ゲート電極２２ｂとゲート電極２２ｅとが、ゲート電極２２ｃとゲート電極２２ｆとが、それぞれ接続される。ゲート電極２２ａ〜２２ｆの左右の領域にそれぞれ拡散層が形成される。
【０１２３】
半導体基板面に形成される拡散層の詳細について図９（ｂ）を参照して説明する。なお、図９（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１２４】
図９（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆはそれぞれ、活性領域ＡＣＴ内のうち図９（ａ）に示すゲート電極２２ａ〜２２ｆの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。
【０１２５】
さらに、半導体装置３においては、拡散層５２ａの一部から突出し、拡散層４２ａ〜４２ｆと素子分離領域により隔てられるようにして、拡散層５２ｂ〜５２ｆそれぞれまで延びる拡散層５２ｇが形成されている。拡散層５２ｇが形成されることにより、拡散層５２ａ〜５２ｇが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｇは、図９（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、拡散層５２ａから拡散層５２ｂ〜５２ｆそれぞれまで延びていれば、いかなる形状でもよい。
【０１２６】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｇ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１２７】
また、図９（ｂ）においては、説明の便宜上、拡散層５２ａ〜５２ｇを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ａ〜５２ｇからなる拡散層を一体として拡散層５２と称する。
【０１２８】
再び、図９（ａ）を参照すると、拡散層４２ａは、コンタクトプラグ６２ａを介して配線７２ａと接続される。同様に、拡散層４２ｂ〜４２ｆはそれぞれ、コンタクトプラグ６２ｂ〜６２ｆを介して配線７２ｂ〜７２ｆと接続される。また、拡散層５２は、複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１２９】
配線７２ａは、端子Ａ１に接続される。また、ゲート電極２２ａ〜２２ｃが、端子Ａ１に接続される。上述したように、ゲート電極２２ａ〜２２ｃがそれぞれ、ゲート電極２２ｄ〜２２ｆと接続される。そのため、ゲート電極２２ａ〜２２ｆは同電位となる。
【０１３０】
配線７２ｂは、端子Ａ２に接続される。同様に、配線７２ｃ〜７２ｆはそれぞれ、端子Ａ３〜Ａ６と接続される。
【０１３１】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ａ〜５２ｇ）をソース拡散層５２（５２ａ〜５２ｇ）と称する。また、配線７２ａ〜７２ｆとそれぞれ接続される拡散層４２ａ〜４２ｆを、ドレイン拡散層４２ａ〜４２ｆと称する。
【０１３２】
図９（ａ），（ｂ）を参照して説明したように、半導体装置３は、互いに交差する行および列に沿って２行３列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。なお、以下では、複数のトランジスタを互いに交差する行および列に沿って配置する配置方法をマトリクス配置と称する。
【０１３３】
トランジスタＴｒ１〜Ｔｒ６は，ゲート同士が同電位となり、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。トランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、本実施形態の半導体装置３は、図８に示すカレントミラー回路に対応する。
【０１３４】
以上、図９（ａ），（ｂ）を参照して、半導体装置３の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０１３５】
半導体装置３は、その構成において、以下の２つの特徴点を有する。
【０１３６】
１つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５２ａ〜５２ｆをソース拡散層５２ｇを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０１３７】
まず、１つめの特徴点について説明する。
【０１３８】
半導体装置３においては、トランジスタＴｒ１のソース拡散層５２ａからソース拡散層５２ｂ〜５２ｆそれぞれまで延びるソース拡散層５２ｇが形成されている。ソース拡散層５２ｇが形成されることにより、ソース拡散層５２ａ〜５２ｇが連続的に形成された状態となり、ソース拡散層５２ａ〜５２ｆが接続される。すなわち、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｇからなるソース拡散層５２を共有している。
【０１３９】
ここで、トランジスタＴｒ１〜Ｔｒ６がソース拡散層５２を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【０１４０】
なお、図９（ａ）においては、ソース拡散層５２には複数のコンタクトプラグ６２が接続されているが、ソース拡散層５２に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０１４１】
次に、２つめの特徴点について説明する。
【０１４２】
半導体装置３においては、ソース拡散層５２ｇを形成することで、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。
【０１４３】
そのため、図９（ａ）の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１〜Ｔｒ６のキャリアのドリフト方向が同じ方向となる。
【０１４４】
ここで、キャリアのドリフト方向が同じ向きとなるように各トランジスタを配置することで、ソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０１４５】
このように、本実施形態の半導体装置３は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５２ａ〜５２ｆをソース拡散層５２ｇを形成して接続し、各トランジスタでソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、各トランジスタの特性ばらつきを低減することができる。
【０１４６】
また、本実施形態の半導体装置３は、キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１〜Ｔｒ６を配置することで、各トランジスタの閾値のばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０１４７】
なお、３つ以上のトランジスタから構成されるカレントミラー回路では、全てのトランジスタのソース拡散層を接続し、各トランジスタでソース拡散層を共有させるのは、構造上困難である。その上でさらに、各トランジスタのキャリアのドリフト方向を揃えるには、本実施形態のように、各トランジスタのソース拡散層を引き回して接続する構成は特に有用である。
【０１４８】
なお、本実施形態においては、トランジスタＴｒ１〜Ｔｒ６を２行３列にマトリクス配置した半導体装置３を例として説明したが、これに限られるものではない。
【０１４９】
配置領域の制約を勘案して、例えば、トランジスタＴｒ１〜Ｔｒ６をゲート電極の延在方向に対して左右に隣り合うように配置してもよい。このような半導体装置４の構成を図１０に示す。図１０（ａ）は、半導体装置４の平面図を、図１０（ｂ）は、半導体装置４の基板面の平面図である。なお、図１０において、図９に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０１５０】
図１０（ａ）に示すように、半導体装置４は、ゲート電極の延在方向に対して左右に隣り合うように配置された、トランジスタＴｒ１〜Ｔｒ６を備える。トランジスタＴｒ１〜Ｔｒ６のゲート電極２２ａ〜２２ｆの左右の領域にそれぞれ拡散層が形成される。
【０１５１】
半導体装置４の半導体基板面に形成される拡散層の詳細について図１０（ｂ）を参照して説明する。
【０１５２】
図１０（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆは、活性領域ＡＣＴ内のうち図１０（ａ）に示すゲート電極２２ａ〜２２ｆの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。なお、隣り合う拡散層４２と拡散層５２とは、素子分離領域により隔てられている。
【０１５３】
さらに、半導体装置４においては、拡散層５２ａの一部から突出し、拡散層４２ａ〜４２ｆと素子分離領域により隔てられるようにして、拡散層５２ｂ〜５２ｆのそれぞれまで延びる拡散層５２ｈが形成されている。拡散層５２ｈが形成されることにより、拡散層５２ａ〜５２ｆ，５２ｈが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｈは、図１０（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、拡散層５２ａから拡散層５２ｂ〜５２ｆそれぞれまで延びていれば、いかなる形状でもよい。
【０１５４】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｈ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１５５】
また、図１０（ｂ）においては、説明の便宜上、拡散層５２ａ〜５２ｆ，５２ｈを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ａ〜５２ｆ，５２ｈからなる拡散層を一体として拡散層５２と称する。
【０１５６】
再び、図１０（ａ）を参照すると、拡散層５２は複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１５７】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ｈ）をソース拡散層５２（５２ｈ）と称する。
【０１５８】
図１０（ａ），（ｂ）を参照して説明したように、半導体装置４は、ゲート電極の延在方向に対して左右に一列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。
【０１５９】
トランジスタＴｒ１〜Ｔｒ６は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。このトランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置４は、図８に示すカレントミラー回路に対応する。
【０１６０】
また、トランジスタＴｒ１〜Ｔｒ６をゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置５の構成を図１１に示す。図１１（ａ）は、半導体装置５の平面図を、図１１（ｂ）は、半導体装置５の基板面の平面図である。なお、図１１において、図９に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０１６１】
図１１（ａ）に示すように、半導体装置５は、ゲート電極２２ｇを共有し、ゲート電極２２ｇの延在方向に対して上下に隣り合うように配置された、トランジスタＴｒ１〜Ｔｒ６を備える。ゲート電極２２ｇの左右の領域にそれぞれ拡散層が形成される。
【０１６２】
半導体装置５の半導体基板面に形成される拡散層の詳細について図１１（ｂ）を参照して説明する。
【０１６３】
図１１（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆは、活性領域ＡＣＴ内のうち図１１（ａ）に示すゲート電極２２ｇの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。
【０１６４】
さらに、半導体装置５においては、上下に隣り合う拡散層５２ａ〜５２ｆ同士を接続する拡散層５２ｉ〜５２ｍが形成されている。拡散層５２ｉ〜５２ｍが形成されることにより、拡散層５２ａ〜５２ｆ，５２ｉ〜５２ｍが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｉ〜５２ｍは、図１１（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、上下に隣り合う拡散層５２ａ〜５２ｆ同士まで延びていれば、いかなる形状でもよい。
【０１６５】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｉ〜５２ｍ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１６６】
また、図１１（ｂ）においては、説明の便宜上、拡散層５２ｂ〜５２ｆ，５２ｉ〜５２ｍを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ｂ〜５２ｆ，５２ｉ〜５２ｍからなる拡散層を一体として拡散層５２と称する。
【０１６７】
再び、図１１（ａ）を参照すると、拡散層５２は複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１６８】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ｉ〜５２ｍ）をソース拡散層５２（５２ｉ〜５２ｍ）と称する。
【０１６９】
図１１（ａ），（ｂ）を参照して説明したように、半導体装置５は、ゲート電極２２ｇの延在方向に対して上下に一列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。
【０１７０】
トランジスタＴｒ１〜Ｔｒ６は、ゲート電極２２ｇを共有するため、ゲート同士が同電位となり、ソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。このトランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置５は、図８に示すカレントミラー回路に対応する。
【０１７１】
ここで、半導体装置４においては、図１０（ｂ）に示すように、ソース拡散層５２ｈが形成されることにより、ソース拡散層５２ａ〜５２ｆが接続され、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｆ，５２ｈからなるソース拡散層５２を共有している。
【０１７２】
また、半導体装置５においては、図１１（ｂ）に示すように、ソース拡散層５２ｉ〜５２ｍが形成されることにより、ソース拡散層５２ａ〜５２ｆが接続され、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｆ，５２ｉ〜５２ｍからなるソース拡散層５２を共有している。
【０１７３】
すなわち、半導体装置４および半導体装置５は、上述した半導体装置３の第１の特徴点と同じ特徴を有している。
【０１７４】
さらに、半導体装置４においては、ソース拡散層５２ｈが形成されることにより、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。そのため、図１０（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０１７５】
また、半導体装置５においては、ソース拡散層５２ｉ〜５２ｍが形成されることにより、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。そのため、図１１（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０１７６】
すなわち、半導体装置４および半導体装置５は、上述した半導体装置３の第２の特徴点と同じ特徴を有している。
【０１７７】
上述したように、半導体装置３は、第１および第２の特徴点を有することで、トランジスタＴｒ１〜Ｔｒ６の特性ばらつきを低減することができる。従って、半導体装置４および半導体装置５も、半導体装置３と同様に、トランジスタの特性ばらつきを低減することができる。
【０１７８】
このように本実施形態の半導体装置によれば、高い比精度が要求されるトランジスタが３つ以上である場合にも、各トランジスタの特性ばらつきを低減することができる。
【０１７９】
なお、基板上に配置された複数のトランジスタでは、その距離が離れるほど、特性ばらつきが生じやすい。この点では、半導体装置３は、半導体装置４および半導体装置５と比較して、最遠のトランジスタ同士の距離を小さくすることができるため、各トランジスタの特性ばらつきをより低減することができる。
【０１８０】
また、本実施形態においては、５出力カレントミラー回路を例として説明したが、カレントミラー回路からの出力数は５に限られるものではない。
【０１８１】
（第３の実施形態）
第３の実施形態の半導体装置は、第１の実施形態の半導体装置１と比較して、トランジスタ対を構成するトランジスタをダブルゲート型のトランジスタに変更した点が異なる。
【０１８２】
まず、ダブルゲート型のトランジスタの構成について説明する。
【０１８３】
図１２（ａ）は、ダブルゲート型のトランジスタの平面図であり、図１２（ｂ）は、ダブルゲート型のトランジスタの半導体基板面の平面図であり、図１２（ｃ）は、図１２（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。
【０１８４】
図１２（ａ），（ｃ）を参照すると、半導体基板上にゲート絶縁膜１ａ，１ｂが形成され、ゲート絶縁膜１ａ，１ｂ上にそれぞれ、ゲート電極２ａ，２ｂが形成される。また、ゲート電極２ａ，２ｂに挟まれた領域と、その領域に対してゲート電極２ａ，２ｂそれぞれの反対側の領域と、に拡散層が形成される。
【０１８５】
半導体基板面に形成される拡散層の詳細について図１２（ｂ）を参照して説明する。なお、図１２（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１８６】
図１２（ｂ）を参照すると、チャネル領域３ａ，３ｂは、活性領域ＡＣＴ内のうち図１２（ａ）に示すゲート電極２ａ，２ｂの直下の領域であり、拡散層４ａは、活性領域ＡＣＴ内のうちチャネル領域３ａ，３ｂに挟まれる領域に、チャネル領域３ａ，３ｂに隣接するように形成されている。さらに、拡散層５ａは、活性領域ＡＣＴ内のうち拡散層４ａが形成された領域に対してチャネル領域３ａの反対側の領域に、チャネル領域３ａに隣接するように形成され、拡散層５ｂは、活性領域ＡＣＴのうち拡散層４ａが形成された領域に対してチャネル領域３ｂの反対側の領域に、チャネル領域３ｂに隣接するように形成されている。
【０１８７】
再び、図１２（ａ），（ｃ）を参照すると、拡散層５ａは、コンタクトプラグ６ａを介して配線７ａと接続され、拡散層５ｂは、コンタクトプラグ６ｂを介して配線７ｂと接続され、拡散層４ａは、コンタクトプラグ６ｃを介して配線７ｃと接続される。
【０１８８】
配線７ａ，７ｂはともに、ソース端子に接続され、配線７ａと接続される拡散層５ａ、および、配線７ｂと接続される拡散層５ｂは、ソース拡散層となる。以下では、拡散層５ａ，５ｂをソース拡散層５ａ，５ｂと称する。
【０１８９】
配線７ｃは、ドレイン端子に接続される。以下では、配線７ｃと接続される拡散層４ａをドレイン拡散層４ａと称する。
【０１９０】
ゲート電極２ａ，２ｂはともに、ゲート端子と接続され、同電位となる。
【０１９１】
上述したような、２つのゲート電極２ａ，２ｂを有するダブルゲート型のトランジスタにおいて、ゲート電極２ａ，２ｂにゲート電圧が印加されると、ソース拡散層５ａからドレイン拡散層４ａに向かうキャリアのドリフトと、ソース拡散層５ｂからドレイン拡散層４ａに向かうキャリアのドリフトとが起こる。ドレイン端子からは、２方向からのキャリアのドリフトによるドレイン電流がまとめて出力される。従って、ダブルゲート型のトランジスタは、２つのゲート電極を有しているが、１つのトランジスタとして動作する。
【０１９２】
次に、本実施形態の半導体装置６の構成について説明する。
【０１９３】
図１３（ａ）は、半導体装置６の平面図であり、図１３（ｂ）は、半導体装置６の基板面の平面図である。
【０１９４】
図１３（ａ）を参照すると、半導体装置６は、ダブルゲート型のトランジスタであるトランジスタＴｒ１，Ｔｒ２を備える。
【０１９５】
詳細には、半導体基板上に形成された不図示のゲート絶縁膜上にゲート電極２３ａ〜２３ｄが形成される。ゲート電極２３ａの左側の領域と、左右に隣り合うゲート電極に挟まれる領域と、ゲート電極２３ｄの右側の領域と、に拡散層が形成される。
【０１９６】
半導体装置６の半導体基板面に形成される拡散層の詳細について図１３（ｂ）を参照して説明する。なお、図１３（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１９７】
図１３（ｂ）を参照すると、チャネル領域３３ａ〜３３ｄは、活性領域ＡＣＴ内のうち図１３（ａ）に示すゲート電極２３ａ〜２３ｄの直下の領域である。拡散層５３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａの左側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ａ，３３ｂに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｂ，３３ｃに挟まれる領域に、チャネル領域３３ｂ，３３ｃに隣接するように形成され、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうちチャネル領域３３ｄの右側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０１９８】
さらに、半導体装置６においては、拡散層５３ａの一部から突出し、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ｂ，５３ｃそれぞれまで延びる拡散層５３ｅが形成されている。拡散層５３ｅが形成されることにより、拡散層５３ａ〜５３ｃ，５３ｅが連続的に形成された状態となり、拡散層５３ａ〜５３ｃが接続される。なお、拡散層５３ｅは、図１３（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ｂ，５３ｃそれぞれまで延びていれば、いかなる形状でもよい。
【０１９９】
ここで、拡散層５３ａ〜５３ｃ、これらの拡散層を接続する拡散層５３ｅ、および拡散層４２ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２００】
また、図１３（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｃ，５３ｅを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｃ，５３ｅからなる拡散層を一体として拡散層５３と称する。
【０２０１】
再び、図１３（ａ）を参照すると、拡散層４３ａは、コンタクトプラグ６３ａを介して配線７３ａと接続され、拡散層４３ｂは、コンタクトプラグ６３ｂを介して配線７３ｂと接続され、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２０２】
配線７３ａは、端子Ａ１に接続される。また、ゲート電極２３ａ〜２３ｄが、端子Ａ１に接続され、同電位となる。
【０２０３】
配線７３ｂは、端子Ａ２に接続される。
【０２０４】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ａ〜５３ｃ，５３ｅ）をソース拡散層５３（５３ａ〜５３ｃ，５３ｅ）と称する。また、配線７３ａと接続される拡散層４３ａ、および、配線７３ｂと接続される拡散層４３ｂをそれぞれ、ドレイン拡散層４３ａ，４３ｂと称する。
【０２０５】
図１３（ａ），（ｂ）を参照して説明したように、半導体装置６は、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、ソース拡散層５３ｂがこの順に形成されたダブルゲート型のトランジスタと、ソース拡散層５３ｂ、ゲート電極２３ｃ、ドレイン拡散層４３ｂ、ゲート電極２３ｄ、ソース拡散層５３ｃがこの順に形成されたダブルゲート型のトランジスタと、を備える。
【０２０６】
上述したように、ダブルゲート型のトランジスタは、１つのトランジスタとして動作するので、以下では、ゲート電極２３ａ，２３ｂを有するダブルゲート型のトランジスタをトランジスタＴｒ１と称し、ゲート電極２３ｃ，２３ｄを有するダブルゲート型のトランジスタをトランジスタＴｒ２と称する。
【０２０７】
トランジスタＴｒ１，Ｔｒ２は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。トランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、図１３に示す半導体装置６は、図１に示すカレントミラー回路に対応する。
【０２０８】
以上、図１３（ａ），（ｂ）を参照して、半導体装置６の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０２０９】
半導体装置６は、その構成において、以下の２つの特徴点を有する。
【０２１０】
１つめの特徴点は、トランジスタＴｒ１、Ｔｒ２のソース拡散層５３ａ〜５３ｃを拡散層５３ｅを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１，Ｔｒ２をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０２１１】
まず、１つめの特徴点について説明する。
【０２１２】
半導体装置６においては、ソース拡散層５３ａから拡散層５３ｂ，５３ｃそれぞれまで延びるソース拡散層５３ｅが形成されている。ソース拡散層５３ｅが形成されることにより、ソース拡散層５３ａ〜５３ｃ，５３ｅが連続的に形成された状態となり、ソース拡散層５３ａ〜５３ｃが接続される。すなわち、トランジスタＴｒ１、Ｔｒ２は、ソース拡散層５３ａ〜５３ｃ，５３ｅからなるソース拡散層５３を共有している。
【０２１３】
トランジスタＴｒ１，Ｔｒ２がソース拡散層５３を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性ばらつきを低減することができる。
【０２１４】
なお、図１３（ａ）においては、ソース拡散層５３には複数のコンタクトプラグ６３が接続されているが、ソース拡散層５３に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０２１５】
次に、２つめの特徴点について説明する。
【０２１６】
半導体装置６においては、ソース拡散層５３ｅを形成することで、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｃが接続されている。
【０２１７】
すなわち、半導体装置６は、第１の方向に順に形成された、第１の拡散層としてのソース拡散層５３ａ、第１の制御電極としてのゲート電極２３ａ、第２の拡散層としてのドレイン拡散層４３ａ、第３の制御電極としてのゲート電極２３ｂ、および、第６の拡散層としてのソース拡散層５３ｂを有するトランジスタＴｒ１と、第１の方向に順に形成された、第３の拡散層としてのソース拡散層５３ｂ、第２の制御電極としてのゲート電極２３ｃ、第４の拡散層としてのドレイン拡散層４３ｂ、第４の制御電極としてのゲート電極２３ｄ、および、第７の拡散層としてのソース拡散層５３ｃを有するトランジスタＴｒ２と、ソース拡散層５３ａ〜５３ｃを接続する第５の拡散層としてのソース拡散層５３ｅと、を備え、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層は、同じ方向（第１の方向）に順に形成されている。
【０２１８】
そのため、図１３（ａ）の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じとなる。なお、上述したように、ダブルゲート型のトランジスタにおいては、キャリアのドリフト方向は、一方のソース拡散層からドレイン拡散層に向かう方向および他方のソース拡散層からドレイン拡散層に向かう方向の２方向となる。トランジスタＴｒ１、Ｔｒ２は、一方のソース拡散層からドレイン拡散層に向かうキャリアのドリフト方向同士、また、他方のソース拡散層からドレイン拡散層に向かうキャリアのドリフト方向同士が同じ方向となるように配置されている。
【０２１９】
キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１，Ｔｒ２を配置することで、各トランジスタでソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２２０】
このように、本実施形態の半導体装置６によれば、高い比精度が要求されるトランジスタ対のトランジスタがダブルゲート型のトランジスタである場合にも、各トランジスタの特性ばらつきを低減することができる。
【０２２１】
なお、本実施形態においては、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して左右に隣り合うように配置した半導体装置６を例として説明したが、これに限られるものではない。
【０２２２】
例えば、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置７の構成を図１４に示す。なお、図１４（ａ）は、半導体装置７の平面図を、図１４（ｂ）は、半導体装置７の基板面の平面図である。また、図１４において、図１３に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２２３】
図１４（ａ）に示すように、半導体装置７は、ゲート電極の延在方向に対して上下に隣り合うように配置されたトランジスタＴｒ１，Ｔｒ２を備える。トランジスタＴｒ１のゲート電極２３ａとトランジスタＴｒ２のゲート電極２３ｃとは接続され、トランジスタＴｒ１のゲート電極２３ｂとトランジスタＴｒ２のゲート電極２３ｄとは接続される。ゲート電極２３ａ，２３ｂに挟まれる領域と、その領域に対してゲート電極２３ａ，２３ｂそれぞれの反対側の領域と、に拡散層が形成される。また、ゲート電極２３ｃ，２３ｄに挟まれる領域と、その領域に対してゲート電極２３ｃ，２３ｄそれぞれの反対側の領域と、に拡散層が形成される。
【０２２４】
半導体装置７の半導体基板面に形成される拡散層の詳細について図１４（ｂ）を参照して説明する。
【０２２５】
図１４（ｂ）を参照すると、チャネル領域３３ａ〜３３ｄは、活性領域ＡＣＴ内のうち図１４（ａ）に示すゲート電極２３ａ〜２３ｄの直下の領域である。拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ａ，３３ｂに隣接するように形成され、拡散層５３ａは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ａの反対側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ｂの反対側の領域に、チャネル領域３３ｂに隣接するように形成されている。また、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｃの反対側の領域に、チャネル領域３３ｂに隣接するように形成され、拡散層５３ｄは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｄの反対側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０２２６】
さらに、半導体装置７においては、拡散層５３ａの一部から突出し、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ｂ，５３ｃ，５３ｄそれぞれまで延びる拡散層５３ｆが形成されている。拡散層５３ｆが形成されることにより、拡散層５３ａ〜５３ｄ，５３ｆが連続的に形成された状態となり、拡散層５３ａ〜５３ｄが接続される。なお、拡散層５３ｆは、図１４（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ａから拡散層５３ｂ，５３ｃ，５３ｄそれぞれまで延びていれば、いかなる形状でもよい。
【０２２７】
ここで、拡散層５３ａ〜５３ｄ、これらの拡散層を接続する拡散層５３ｆ、および拡散層４３ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２２８】
また、図１４（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｄ，５３ｆを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｄ，５３ｆからなる拡散層を一体として拡散層５３と称する。
【０２２９】
再び、図１４（ａ）を参照すると、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２３０】
配線７３ｃは、端子Ａ１に接続される。また、ゲート電極２３ａ，２３ｂが、端子Ａ１に接続される。なお、上述したように、ゲート電極２３ａとゲート電極２３ｃとが、また、ゲート電極２３ｂとゲート電極２３ｄとが接続されている。そのため、ゲート電極２３ａ〜２３ｄは同電位となる。
【０２３１】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ｆ）をソース拡散層５３（５３ｆ）と称する。
【０２３２】
図１４（ａ），（ｂ）を参照して説明したように、半導体装置７は、ゲート電極の延在方向に対して上下に隣り合う、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、および、ソース拡散層５３ｂを有するダブルゲート型のトランジスタであるトランジスタＴｒ１と、ソース拡散層５３ｃ、ゲート電極２３ｃ、ドレイン拡散層４３ｃ、ゲート電極２３ｄ、および、ソース拡散層５３ｄを有するダブルゲート型のトランジスタであるトランジスタＴｒ２と、を備える。
【０２３３】
トランジスタＴｒ１，Ｔｒ２は、各ゲートが同電位であり、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、図１４に示す半導体装置７は、図１に示すカレントミラー回路に対応する。
【０２３４】
また、図１５は、半導体装置７とは別の、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して上下に隣り合うように配置した半導体装置８の構成を示す図である。なお、図１５（ａ）は、半導体装置８の平面図を、図１５（ｂ）は、半導体装置８の基板面の平面図である。なお、図１５において、図１３に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２３５】
図１５（ａ）に示すように、半導体装置８は、ゲート電極２３ｅ，２３ｆを共有し、ゲート電極の延在方向に対して上下に隣り合うトランジスタＴｒ１，Ｔｒ２を備える。ゲート電極２３ｅ，２３ｆに挟まれる領域と、その領域に対してゲート電極２３ｅ，２３ｆそれぞれの反対側の領域と、に拡散層が形成される。
【０２３６】
半導体装置８の半導体基板面に形成される拡散層の詳細について図１５（ｂ）を参照して説明する。
【０２３７】
図１５（ｂ）を参照すると、チャネル領域３３ａ，３３ｃは、活性領域ＡＣＴ内のうち図１５（ａ）に示すゲート電極２３ｅの直下の領域であり、チャネル領域３３ｂ，３３ｃは、活性領域ＡＣＴ内のうち図１５（ａ）に示すゲート電極２３ｆの直下の領域である。拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ｂ，３３ｃに隣接するように形成され、拡散層５３ａは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ａの反対側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ｂの反対側の領域に、チャネル領域３３ｂに隣接するように形成されている。また、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｃの反対側の領域に、チャネル領域３３ｃに隣接するように形成され、拡散層５３ｄは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｄの反対側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０２３８】
さらに、半導体装置８においては、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ａの一部から突出し、拡散層５３ｃまで延びる拡散層５３ｇと、拡散層５３ｂの一部から突出し、拡散層５３ｄまで延びる拡散層５３ｈと、拡散層５３ｃの一部から突出し、拡散層５３ｄまで延びる拡散層５３ｉと、が形成されている。拡散層５３ｇ〜５３ｉが形成されることにより、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉが連続的に形成された状態となり、拡散層５３ａ〜５３ｄが接続される。なお、拡散層５３ｇ〜５３ｉそれぞれは、図１５（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ａから拡散層５３ｃまで、拡散層５３ｂから拡散層５３ｄまで、拡散層５３ｃから拡散層５３ｄまで延びていれば、いかなる形状でもよい。
【０２３９】
ここで、拡散層５３ａ〜５３ｄ、これらの拡散層を接続する拡散層５３ｇ〜５３ｉ、および拡散層４３ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２４０】
また、図１５（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉからなる拡散層を一体として拡散層５３と称する。
【０２４１】
再び、図１５（ａ）を参照すると、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２４２】
配線７３ｃは、端子Ａ１に接続される。また、ゲート電極２３ｅ，２３ｆが、端子Ａ１に接続され、同電位となる。
【０２４３】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ｇ〜５３ｉ）をソース拡散層５３（５３ｇ〜５３ｉ）と称する。
【０２４４】
図１５（ａ），（ｂ）を参照して説明したように、半導体装置８は、ゲート電極の延在方向に対して上下に隣り合う、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、および、ソース拡散層５３ｂを有するダブルゲート型のトランジスタであるトランジスタＴｒ１と、ソース拡散層５３ｃ、ゲート電極２３ｃ、ドレイン拡散層４３ｃ、ゲート電極２３ｄ、および、ソース拡散層５３ｄを有するダブルゲート型のトランジスタであるトランジスタＴｒ２と、を備える。
【０２４５】
トランジスタＴｒ１，Ｔｒ２は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。トランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置８は、図１に示すカレントミラー回路に対応する。
【０２４６】
ここで、半導体装置７においては、図１４（ｂ）に示すように、ソース拡散層５３ｆが形成されることにより、ソース拡散層５３ａ〜５３ｄが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５３ａ〜５３ｄ，５３ｆからなるソース拡散層５３を共有している。
【０２４７】
また、半導体装置８においては、図１５（ｂ）に示すように、ソース拡散層５３ｇ〜５３ｉが形成されることにより、ソース拡散層５３ａ〜５３ｄが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉからなるソース拡散層５３を共有している。
【０２４８】
すなわち、半導体装置７および半導体装置８は、上述した半導体装置６の第１の特徴点と同じ特徴を有している。
【０２４９】
さらに、半導体装置７においては、ソース拡散層５３ｆが形成されることにより、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｄが接続されている。そのため、図１０（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０２５０】
また、半導体装置８においては、ソース拡散層５３ｇ〜５３ｉが形成されることにより、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｄが接続されている。そのため、図１１（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じ方向となる。
【０２５１】
すなわち、半導体装置７および半導体装置８は、上述した半導体装置６の第２の特徴点と同じ特徴を有している。
【０２５２】
上述したように、半導体装置６は、第１および第２の特徴点を有することで、トランジスタＴｒ１，Ｔｒ２の特性のばらつきを低減することができる。従って、半導体装置７および半導体装置８も、半導体装置６と同様に、各トランジスタの特性ばらつきを低減することができる。
【０２５３】
（第４の実施形態）
本発明の第４の実施形態の半導体装置は、第２の実施形態の半導体装置３と比較して、トランジスタ群を構成するトランジスタをダブルゲート型のトランジスタに変更した点が異なる。
【０２５４】
本実施形態の半導体装置９の構成について説明する。
【０２５５】
図１６（ａ）は、半導体装置９の平面図を、図１６（ｂ）は、半導体装置９の基板面の平面図である。
【０２５６】
図１６（ａ）を参照すると、半導体装置９は、２行３列にマトリクス配置された、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６を備える。
【０２５７】
詳細には、半導体基板上に形成された不図示のゲート絶縁膜上にゲート電極２４ａ〜２４ｌが形成される。なお、ゲート電極２４ａとゲート電極２４ｇとが、ゲート電極２４ｂとゲート電極２４ｈとが、ゲート電極２４ｃとゲート電極２４ｉとが、ゲート電極２４ｄとゲート電極２４ｊとが、ゲート電極２４ｅとゲート電極２４ｋとが、ゲート電極２４ｆとゲート電極２４ｌとが、それぞれ接続される。ゲート電極２４ａ，２４ｇの左側の領域と、左右に隣り合うゲート電極に挟まれる領域と、ゲート電極２４ｆ，２４ｌの右側の領域と、に拡散層が形成される。
【０２５８】
半導体装置９の半導体基板面に形成される拡散層の詳細について図１６（ｂ）を参照して説明する。なお、図１６（ｂ）実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０２５９】
図１６（ｂ）を参照すると、チャネル領域３４ａ〜３４ｌは、活性領域ＡＣＴ内のうち図１６（ａ）に示すゲート電極２４ａ〜２４ｌの直下の領域である。拡散層５４ａは、活性領域ＡＣＴ内のうちチャネル領域３４ａの左側の領域に、チャネル領域３４ａに隣接するように形成され、拡散層４４ａは、活性領域ＡＣＴ内のうちチャネル領域３４ａ，３４ｂに挟まれる領域に、チャネル領域３４ａ，３４ｂに隣接するように形成され、拡散層５４ｂは、活性領域ＡＣＴ内のうちチャネル領域３４ｂ，３４ｃに挟まれる領域に、チャネル領域３４ｂ，３４ｃに隣接するように形成され、拡散層４４ｂは、活性領域ＡＣＴ内のうちチャネル領域３４ｃ，３４ｄに挟まれる領域に、チャネル領域３４ｃ，３４ｄに隣接するように形成され、拡散層５４ｃは、活性領域ＡＣＴ内のうちチャネル領域３４ｄ，３４ｅに挟まれる領域に、チャネル領域３４ｄ，３４ｅに隣接するように形成され、拡散層４４ｃは、活性領域ＡＣＴ内のうちチャネル領域３４ｅ，３４ｆに挟まれる領域に、チャネル領域３４ｅ，３４ｆに隣接するように形成され、拡散層５４ｄは、活性領域ＡＣＴ内のうちチャネル領域３４ｆの右側の領域に、チャネル領域３４ｆに隣接するように形成されている。また、拡散層５４ｅは、活性領域ＡＣＴ内のうちチャネル領域３４ｇの左側の領域に、チャネル領域３４ｇに隣接するように形成され、拡散層４４ｄは、活性領域ＡＣＴ内のうちチャネル領域３４ｇ，３４ｈに挟まれる領域に、チャネル領域３４ｇ，３４ｈに隣接するように形成され、拡散層５４ｆは、活性領域ＡＣＴ内のうちチャネル領域３４ｈ，３４ｉに挟まれる領域に、チャネル領域３４ｈ，３４ｉに隣接するように形成され、拡散層４４ｅは、活性領域ＡＣＴ内のうちチャネル領域３４ｉ，３４ｊに挟まれる領域に、チャネル領域３４ｉ，３４ｊに隣接するように形成され、拡散層５４ｇは、活性領域ＡＣＴ内のうちチャネル領域３４ｊ，３４ｋに挟まれる領域に、チャネル領域３４ｊ，３４ｋに隣接するように形成され、拡散層４４ｆは、活性領域ＡＣＴ内のうちチャネル領域３４ｋ，３４ｌに挟まれる領域に、チャネル領域３４ｋ，３４ｌに隣接するように形成され、拡散層５４ｈは、活性領域ＡＣＴ内のうちチャネル領域３４ｌの右側の領域に、チャネル領域３４ｌに隣接するように形成されている。
【０２６０】
さらに半導体装置９においては、拡散層５４ａの一部から突出し、拡散層４４ａ〜４４ｆと素子分離領域により隔てられるようにして、拡散層５４ｂ〜５４ｈそれぞれまで延びる拡散層５４ｉが形成されている。拡散層５４ｉが形成されることにより、拡散層５４ａ〜５４ｉが連続的に形成された状態となり、拡散層５４ａ〜５４ｈが接続される。なお、拡散層５４ｉは、図１６（ｂ）に示した形状に限定されるものではなく、拡散層４４ａ〜４４ｆと接続せずに、拡散層５４ｂ〜５４ｈそれぞれまで延びていれば、いかなる形状でもよい。
【０２６１】
ここで、拡散層５４ａ〜５４ｈ、これらの拡散層を接続する拡散層５４ｉ、および拡散層４４ａ〜４４ｆは同じ導電型であり、チャネル領域３４ａ〜３４ｌとは逆の導電型である。
【０２６２】
また、図１６（ｂ）においては、説明の便宜上、拡散層５４ａ〜５４ｉを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５４ａ〜５４ｉからなる拡散層を一体として拡散層５４と称する。
【０２６３】
再び、図１６（ａ）を参照すると、拡散層４４ａ〜４４ｆはそれぞれ、コンタクトプラグ６４ａ〜６４ｆを介して配線７４ａ〜７４ｆと接続される。また、拡散層５４は、複数のコンタクトプラグ６４を介して配線７４ｇと接続される。
【０２６４】
配線７４ａは、端子Ａ１に接続される。また、ゲート電極２４ａ〜２４ｆが、端子Ａ１に接続される。上述したように、ゲート電極２４ａ〜２４ｆがそれぞれ、ゲート電極２４ｇ〜２４ｌと接続されている。従って、ゲート電極２４ａ〜２４ｌは同電位となる。
【０２６５】
配線７４ｂから配線７４ｆはそれぞれ、端子Ａ２から端子Ａ６に接続される。
【０２６６】
配線７４ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７４ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７４ｇと接続される拡散層５４は、ソース拡散層となる。以下では、拡散層５４（５４ａ〜５４ｉ）をソース拡散層５４（５４ａ〜５４ｉ）と称する。また、配線７４ａ〜７４ｆとそれぞれ接続される拡散層４４ａ〜４４ｆを、ドレイン拡散層４４ａ〜４４ｆと称する。
【０２６７】
図１６（ａ），（ｂ）を参照して説明したように、半導体装置９は、ソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、および、ソース拡散層を有する、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６を備える。
【０２６８】
トランジスタＴｒ１〜Ｔｒ６は，ゲート同士が同電位であり、ソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜６のドレインにはそれぞれ、端子Ａ２〜Ａ６が接続される。トランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置９は、図８に示すカレントミラー回路に対応する。
【０２６９】
以上、本実施形態の半導体装置９の構成について、図１６（ａ），（ｂ）を参照して説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０２７０】
半導体装置９は、その構成において、以下の２つの特徴点を有する。
【０２７１】
１つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５４ａ〜５４ｈをソース拡散層５４ｉを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０２７２】
まず、１つめの特徴点について説明する。
【０２７３】
半導体装置９においては、トランジスタＴｒ１のソース拡散層５４ａからソース拡散層５４ｂ〜５４ｈそれぞれまで延びるソース拡散層５４ｉが形成されている。ソース拡散層５４ｉが形成されることにより、ソース拡散層５４ａ〜５４ｉが連続的に形成された状態となり、ソース拡散層５４ａ〜５４ｈが接続される。すなわち、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５４ａ〜５４ｉからなるソース拡散層５４を共有している。
【０２７４】
ここで、トランジスタＴｒ１〜Ｔｒ６がソース拡散層５４を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【０２７５】
なお、図１６（ａ）においては、ソース拡散層５４には複数のコンタクトプラグ６４が接続されているが、ソース拡散層５４に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０２７６】
次に、２つめの特徴点について説明する。
【０２７７】
半導体装置９においては、ソース拡散層５４ｉを形成することで、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５４ａ〜５４ｈを接続している。そのため、図１６（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０２７８】
ここで、キャリアのドリフト方向が同じ向きとなるように配置することで、ソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違が生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２７９】
このように、本実施形態の半導体装置９は、トランジスタＴｒ１〜Ｔｒ６でソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、各トランジスタの特性ばらつきを低減することができる。
【０２８０】
また、本実施形態の半導体装置９は、キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１〜Ｔｒ６を配置することで、各トランジスタの閾値電圧のばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２８１】
なお、３つ以上のトランジスタから構成されるカレントミラー回路では、全てのトランジスタのソース拡散層を接続し、各トランジスタでソース拡散層を共有させるのは、構造上困難である。その上でさらに、各トランジスタのキャリアのドリフト方向を揃えるには、本実施形態のように、各トランジスタのソース拡散層を引き回して接続する構成は特に有用である。
【０２８２】
このように本実施形態の半導体装置によれば、高い比精度が要求されるトランジスタが３つ以上であり、かつ、そのトランジスタがダブルゲート型のトランジスタである場合にも、各トランジスタの特性ばらつきを低減することができる。
【０２８３】
なお、本実施形態においては、トランジスタＴｒ１〜Ｔｒ６を２行３列にマトリクス配置した半導体装置９を例として説明したが、これに限られるものではない。
【０２８４】
配置領域の制約を勘案して、トランジスタＴｒ１〜Ｔｒ６を、ゲート電極の延在方向に対して左右に隣り合うように配置してもよい。また、トランジスタＴｒ１〜Ｔｒ６を、ゲート電極の延在方向に対して上下に隣り合うように配置してもよい。
【０２８５】
また、本実施形態においては、１行目（トランジスタＴｒ１〜Ｔｒ３）と２行目（トランジスタＴｒ４〜Ｔｒ６）との間に、拡散層５４と接続するコンタクトプラグ６４を１列に配置した場合を例として説明したが、これに限られるものではない。
【０２８６】
例えば、図１７に示すように、１行目（トランジスタＴｒ１〜Ｔｒ３）と２行目（トランジスタＴｒ４〜Ｔｒ６）との間に、コンタクトプラグ６４を２列に配置してもよい。このようにコンタクトプラグを配置すると、大電流が流れる箇所などで、コンタクト抵抗の抵抗値を下げることができる。なお、図１７において、図１６に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２８７】
なお、上述したトランジスタ対（トランジスタ群）は、カレントミラー回路のトランジスタ対（トランジスタ群）のみならず、カレントミラー回路自体を負荷として用いるトランジスタ対（トランジスタ群）などといった、高い比精度が求められるトランジスタ対（トランジスタ群）に適用しても、各トランジスタの特性ばらつきを低減するという効果が得られる。例えば、オペアンプの差動入力段に用いられるトランジスタ対などに適用することができる。オペアンプは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）において、メモリセルへの入力データを参照電圧（Ｖｒｅｆ）と比較して増幅するために用いられる。
【０２８８】
また、第１から第４の実施形態においては、トランジスタは電界効果トランジスタであるとして説明したが、これに限られるものではなく、例えば、バイポーラトランジスタであってもよい。
【０２８９】
バイポーラトランジスタを用いたカレントミラー回路では、入力側トランジスタと出力側トランジスタとは、ベース同士が接続され、エミッタには電源が接続される。また、入力側トランジスタのコレクタは、ベースに接続される。このような回路構成において、入力側トランジスタのコレクタ電圧が出力側トランジスタのベースに供給され、出力側トランジスタにコレクタ電流が流れ、出力電流として出力される。
【０２９０】
第１から第４の実施形態の半導体装置をバイポーラトランジスタを用いて実現する場合には、複数のトランジスタでベース拡散層が共有され、その共有ベース拡散層の中で、複数のトランジスタのエミッタ拡散層を接続した構成となる。
【符号の説明】
【０２９１】
１〜９ 半導体装置
Ｔｒ１〜Ｔｒ６ トランジスタ
１ａ，１ｂ，１１ａ，１１ｂ ゲート絶縁膜
２ａ，２ｂ，２１ａ，２１ｂ，２２ａ〜２２ｇ，２３ａ〜２３ｆ，２４ａ〜２４ｌ ゲート電極
３ａ，３ｂ，３１ａ，３１ｂ，３２ａ〜３２ｆ，３３ａ〜３３ｄ，３４ａ〜３４ｌ チャネル領域
４ａ，４１ａ，４１ｂ，４２ａ〜４２ｆ，４３ａ，４３ｂ，４４ａ〜４４ｆ ドレイン拡散層
５ａ〜５ｂ，５１，５１ａ〜５１ｅ，５２，５２ａ〜５２ｍ，５３，５３ａ〜５３ｉ，５４ａ〜５４ｉ ソース拡散層
６ａ〜６ｃ，６１，６１ａ〜６１ｉ，６２，６２ａ〜６２ｆ，６３，６３ａ，６３ｂ，６４，６４ａ〜６４ｆ コンタクトプラグ
７ａ〜７ｃ，７１ａ〜７１ｃ，７２ａ〜７２ｆ，７３ａ〜７３ｃ，７４ａ〜７４ｇ 配線
ＡＣＴ 活性領域
ＳＴＩ 素子分離領域
【技術分野】
【０００１】
本発明は、トランジスタ対を有する半導体装置に関する。
【背景技術】
【０００２】
カレントミラー回路やオペアンプの差動入力段には、入力電流と同等または定数倍の電流値の出力電流を出力するために、２つのトランジスタを対にして配置したトランジスタ対が用いられる。
【０００３】
ＭＯＳ（Metal Oxide Semiconductor）トランジスタでトランジスタ対を構成する場合、両トランジスタは、ゲート同士が接続され、ソースには、電源が接続される。また、一方のトランジスタは、ドレインには、両トランジスタのゲートが接続される。以下では、ドレインに両トランジスタのゲートが接続されるトランジスタを入力側トランジスタと称し、他方のトランジスタを出力側トランジスタと称する。
【０００４】
入力側トランジスタにドレイン電流が流れると、ゲート同士が接続されているため、入力側トランジスタのゲート電圧が出力側トランジスタのゲートに印加され、出力側トランジスタにもドレイン電流が流れ、出力電流として出力される。
【０００５】
ここで、入力電流と同等または定数倍の電流値の出力電流が出力されるように設計しても、入力側トランジスタおよび出力側トランジスタの特性にばらつきが大きいと、実際に出力される出力電流の電流値の誤差が大きくなる。従って、トランジスタ対を構成するトランジスタの特性には高い比精度（相対精度）が要求される。
【０００６】
なお、特許文献１には、出力側トランジスタとして、それぞれヒューズを介して電源に並列接続された複数のトランジスタを配置し、ヒューズを切断することで、出力電流の電流値を調整するトリミングを行うカレントミラー回路が開示されている。
【０００７】
また、特許文献２には、１つの活性領域に２つのゲート電極を平行に形成し、２つのゲート電極で挟まれた領域にソース拡散層を形成し、このソース拡散層に対して２つのゲート電極の反対側の領域にドレイン拡散層を形成したミラーＭＯＳＦＥＴ構造を有するミラーＭＯＳＦＥＴが開示されている。また、特許文献２には、上述したミラーＭＯＳＦＥＴを２つ配置して構成されたカレントミラー回路が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００９−１４７８８１号公報
【特許文献２】特開２００３−３１８２７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述したように、トランジスタ対を構成するトランジスタには、設計通りの電流が流れるのが理想であり、そのためには、各トランジスタの特性に高い比精度が要求される。
【００１０】
しかしながら、トランジスタの特性を決める要素は、製造プロセスに依存してばらつくため、トランジスタの特性にもばらつきが生じる。
【００１１】
ここで、トランジスタの特性を決める要素としては、飽和領域におけるドレイン電流Ｉｄが、電流Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示されることから、例えば、キャリア移動度（μ）、チャネル長（Ｌ）、チャネル幅（Ｗ）、および閾値電圧（Ｖｔｈ）がある。
【００１２】
また、トランジスタの特性を決める要素としては、他にも、寄生抵抗がある。
【００１３】
特許文献１に開示のカレントミラー回路によれば、トリミングにより出力電流の電流値を調整することで、出力電流の誤差が低減される。また、特許文献２に開示のカレントミラー回路によれば、上述したミラーＭＯＳＦＥＴを２つ配置した構成とすることで、チャネル長のばらつきが低減され、出力電流の誤差が低減される。
【００１４】
一方、本願発明者は、高い比精度が要求される複数のトランジスタの特性に関し、寄生抵抗および閾値電圧に起因する特性ばらつきを低減する余地があることを見出した。
【００１５】
以下では、寄生抵抗および閾値電圧に起因するトランジスタの特性ばらつきについて説明する。
【００１６】
まず、寄生抵抗に起因する特性ばらつきについて説明する。
【００１７】
カレントミラー回路やオペアンプの差動入力段などに用いられるトランジスタ対は、キャリア供給側の電極を共通電位とする。なお、以下では、キャリア供給側の電極が、ＭＯＳトランジスタのソース拡散層であるとして説明する。一般的に、拡散層に給電するために、その拡散層と配線とがコンタクトプラグにより接続される。このとき、コンタクトプラグと拡散層や配線との接続箇所にはコンタクト抵抗が存在し、寄生抵抗となる。
【００１８】
高い比精度が要求される複数のトランジスタでコンタクト抵抗が異なると、各トランジスタの特性のばらつきが生じ、設計通りの電流値を得ることができない。特に、カレントミラー回路では、設計通りの出力倍率の出力電流が得られないことになる。
【００１９】
また、コンタクト抵抗のばらつきは、半導体装置の微細化によってコンタクトプラグ自体が高抵抗化されると更に顕在化する。
【００２０】
次に、閾値電圧に起因する特性ばらつきについて説明する。
【００２１】
トランジスタのソース／ドレイン拡散層を形成するため、ゲート電極の左右の領域に、基板に対して斜め方向からイオン注入が施されることがある。通常、ソース拡散層とドレイン拡散層とは対称になるように設計されるが、斜めイオン注入により対称性が低くなる場合がある。この場合、斜めイオン注入により形成された拡散層のうち、どちらをソースまたはドレインにするかで閾値電圧が異なる現象が生じ得る。高い比精度が要求される複数のトランジスタで閾値電圧が異なると、各トランジスタの特性ばらつきが生じる。
【課題を解決するための手段】
【００２２】
本発明の第１の半導体装置は、
半導体基板上に配置された第１のトランジスタと、
前記半導体基板上に配置され、前記半導体基板上で見たキャリアのドリフト方向が前記第１のトランジスタのキャリアのドリフト方向と同じ方向となる向きに配置された第２のトランジスタと、
前記半導体基板上に形成され、前記第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層と、
前記第１および第２のトランジスタのキャリア供給側の拡散層または該拡散層同士を接続する拡散層の表面に接続され、前記第１および第２のトランジスタのキャリア供給側の拡散層に給電するためのコンタクトプラグと、を備える。
【００２３】
本発明の第２の半導体装置は、
第１の方向に順に形成された第１の拡散層、第１の制御電極、および、第２の拡散層を有し、前記第１の拡散層がキャリア供給側の主電極である第１のトランジスタと、
前記第１の方向に順に形成された第３の拡散層、第２の制御電極、および、第４の拡散層を有し、前記第３の拡散層がキャリア供給側の主電極である第２のトランジスタと、
前記第１の拡散層と前記第３の拡散層とを接続する第５の拡散層と、
前記第１の拡散層、前記第３の拡散層、および、前記第５の拡散層の少なくとも１つに接続され、該第１の拡散層、前記第３の拡散層、および、前記第５の拡散層に給電するためのコンタクトプラグと、を備える。
【発明の効果】
【００２４】
本発明の第１の半導体装置は、第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層を備える。
【００２５】
また、本発明の第２の半導体装置は、キャリア供給側である、第１のトランジスタの第１の拡散層と第２のトランジスタの第３の拡散層とを接続する第５の拡散層を備える。
【００２６】
従って、本発明の第１および第２の半導体装置はともに、第１および第２のトランジスタのキャリア供給側の拡散層同士が接続される。
【００２７】
このように、第１および第２のトランジスタのキャリア供給側の拡散層同士を接続することで、各拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがある場合にも、そのばらつきが第１および第２のトランジスタの特性に一様に影響を及ぼすようになり、特性ばらつきを低減することができる。
【００２８】
さらに、本発明の第１の半導体装置は、キャリアのドリフト方向が同じ方向となるとなる向きに配置された第１および第２のトランジスタを備える。
【００２９】
また、本発明の第２の半導体装置は、第１の方向に順に形成されたキャリア供給側である第１の拡散層、第１の制御電極、および、第２の拡散層を有する第１のトランジスタと、第１の方向に順に形成されたキャリア供給側である第３の拡散層、第２の制御電極、および、第４の拡散層を有する第２のトランジスタと、を備える。ここで、キャリア供給側の拡散層から他方の拡散層へと向かう方向にキャリアのドリフトが起こるので、本発明の第２の半導体装置の第１および第２のトランジスタのキャリアのドリフト方向はともに、第１の方向となる。すなわち、本発明の第２の半導体装置は、キャリアのドリフト方向が同じ方向となる向きに配置された第１および第２のトランジスタを備える。
【００３０】
従って、本発明の第１および第２の半導体装置はともに、キャリアのドリフト方向が同じ方向となる向きに配置された第１および第２のトランジスタを備える。
【００３１】
このように、第１および第２のトランジスタをキャリアのドリフト方向が同じ方向となる向きに配置することで、第１および第２のトランジスタの閾値電圧にばらつきが生じ難くなり、特性ばらつきを低減することができる。
【図面の簡単な説明】
【００３２】
【図１】１出力カレントミラー回路の回路図である。
【図２】本発明の第１の実施形態の半導体装置の構成を示す平面図である。
【図３】図２に示す半導体装置の基板面の平面図である。
【図４】図２に示すＸ−Ｘ’線に沿った断面図である。
【図５】関連する半導体装置の構成を示す図である。
【図６】関連する半導体装置の他の構成を示す図である。
【図７】本発明の第１の実施形態の半導体装置の他の構成を示す図である。
【図８】５出力カレントミラー回路の回路図である。
【図９】本発明の第２の実施形態の半導体装置の構成を示す図である。
【図１０】本発明の第２の実施形態の半導体装置の他の構成を示す図である。
【図１１】本発明の第２の実施形態の半導体装置の更に他の構成を示す図である。
【図１２】ダブルゲート型のトランジスタの構成を示す平面図である。
【図１３】本発明の第３の実施形態の半導体装置の構成を示す図である。
【図１４】本発明の第３の実施形態の半導体装置の他の構成を示す図である。
【図１５】本発明の第３の実施形態の半導体装置の更に他の構成を示す図である。
【図１６】本発明の第４の実施形態の半導体装置の構成を示す図である。
【図１７】本発明の第４の実施形態の半導体装置の他の構成を示す図である。
【発明を実施するための形態】
【００３３】
以下に、本発明を実施するための形態について図面を参照して説明する。
【００３４】
（第１の実施形態）
図１は、１出力カレントミラー回路の回路図である。なお、図１（ａ）は、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合の回路図を、図１（ｂ）は、Ｎ型ＭＯＳトランジスタである場合の回路図を示す。
【００３５】
図１（ａ）および（ｂ）に示すように、１出力カレントミラー回路は、トランジスタＴｒ１とトランジスタＴｒ２とを対にしたトランジスタ対を有する。
【００３６】
トランジスタＴｒ１，Ｔｒ２がＰ型ＭＯＳトランジスタである場合、図１（ａ）に示すように、トランジスタＴｒ１，Ｔｒ２はゲート同士が接続されることで同電位となり、ソースには、電源電位ＶＤＤが接続される。また、トランジスタＴｒ１は、ドレインには、トランジスタＴｒ１，Ｔｒ２のゲートと端子Ａ１とが接続される。また、トランジスタＴｒ２は、ドレインには、端子Ａ２が接続される。
【００３７】
一方、トランジスタＴｒ１，Ｔｒ２がＮ型ＭＯＳトランジスタである場合、図１（ｂ）に示すように、トランジスタＴｒ１，Ｔｒ２は、ソースには接地電位ＶＳＳが接続される。なお、その他の接続関係は、図１（ａ）と同様であるので説明を省略する。
【００３８】
次に、図１に示すカレントミラー回路の動作について説明する。
【００３９】
トランジスタＴｒ１にドレイン電流Ｉ１が流れると、トランジスタＴｒ１，Ｔｒ２はゲート同士が接続されているため、トランジスタＴｒ１のゲート電圧がトランジスタＴｒ２のゲートにも印加される。ゲート電圧が印加されることで、トランジスタＴｒ２に、ドレイン電流Ｉ２が流れる。
【００４０】
上述したように、トランジスタのドレイン電流Ｉｄは、Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示される。また、図１に示すカレントミラー回路においては、トランジスタＴｒ１，Ｔｒ２のゲート電圧は等しい。そこで、例えば、トランジスタＴｒ１，Ｔｒ２のキャリア移動度（μ）および閾値電圧（Ｖｔｈ）が等しいとすると、電流Ｉ１，Ｉ２はそれぞれのトランジスタのチャネル寸法のみに依存することになる。
【００４１】
従って、電流Ｉ２の電流値は、例えば、トランジスタＴｒ１，Ｔｒ２のチャネル幅およびチャネル長が同じであれば電流Ｉ１の電流値と同じになり、トランジスタＴｒ２のチャネル長がトランジスタＴｒ１のチャネル長の半分なら電流Ｉ１の電流値の倍となり、トランジスタＴｒ２のチャネル幅がトランジスタＴｒ１のチャネル幅の半分なら電流Ｉ１の電流値の半分となる。
【００４２】
ここで、電流Ｉ２の電流値が電流Ｉ１の電流値と同等または定数倍となるように設計されていても、トランジスタＴｒ１，Ｔｒ２の特性のばらつきが大きいと、設計された通りの電流Ｉ２を得ることができない。従って、トランジスタ対を構成するトランジスタＴｒ１，Ｔｒ２の特性には高い比精度が要求される。
【００４３】
次に、本実施形態の半導体装置１の構成を説明する。
【００４４】
図２は、本実施形態の半導体装置１の平面図である。また、図３は、半導体装置１の基板面の平面図である。また、図４は、図２に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。
【００４５】
図２および図４を参照すると、半導体装置１は、２つのトランジスタＴｒ１，Ｔｒ２を備える。
【００４６】
詳細には、半導体基板上にゲート絶縁膜１１ａ，１１ｂが形成され、ゲート絶縁膜１１ａ，１１ｂ上にそれぞれ、ゲート電極２１ａ，２１ｂが形成される。ゲート電極２１ａ，２１ｂの左右の領域にそれぞれ拡散層が形成される。
【００４７】
半導体基板面に形成される拡散層の詳細について図３を参照して説明する。なお、図３において、実線で囲まれた領域は、ソース拡散層やドレイン拡散層などが形成される活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【００４８】
図３を参照すると、チャネル領域３１ａは、活性領域ＡＣＴ内のうち図２に示すゲート電極２１ａの直下の領域であり、拡散層４１ａ，５１ａは、活性領域ＡＣＴ内のうちチャネル領域３１ａの左右に隣接するように形成されている。また、チャネル領域３１ｂは、活性領域ＡＣＴ内のうち図２に示すゲート電極２１ｂの直下の領域であり、拡散層４１ｂ，５１ｂは、活性領域ＡＣＴ内のうちチャネル領域３１ｂの左右に隣接するように形成されている。なお、隣り合う拡散層４１ａ，５１ｂは、素子分離領域により隔てられている。
【００４９】
さらに、半導体装置１においては、拡散層５１ａの一部から突出し、拡散層４１ａ，４１ｂと素子分離領域により隔てられるようにして、拡散層５１ｂまで延びる拡散層５１ｃが形成されている。拡散層５１ｃが形成されることにより、拡散層５１ａ〜５１ｃが連続的に形成された状態となり、拡散層５１ａ，５１ｂが接続される。なお、拡散層５１ｃの形状は、図３に示す形状に限定されるものではなく、拡散層４１ａ，４１ｂと接続せずに、拡散層５１ａから拡散層５１ｂに延びていれば、いかなる形状でもよい。
【００５０】
ここで、拡散層５１ａ，５１ｂ、これらの拡散層を接続する拡散層５１ｃ、および拡散層４１ａ，４１ｂは同じ導電型であり、チャネル領域３１ａ，３１ｂとは逆の導電型である。
【００５１】
また、図３においては、説明の便宜上、拡散層５１ａ〜５１ｃを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５１ａ〜５１ｃからなる拡散層を一体として拡散層５１と称する。
【００５２】
再び、図２および図４を参照すると、拡散層４１ａは、拡散層４１ａの表面に接続するコンタクトプラグ６１ａを介して配線７１ａと接続される。拡散層４１ｂは、コンタクトプラグ６１ｂを介して配線７１ｂと接続される。拡散層５１は、コンタクトプラグ６１ｃ〜１６ｈを介して配線７１ｃと接続される。
【００５３】
配線７１ａは、端子Ａ１に接続される。また、ゲート電極２１ａ，２１ｂが、端子Ａ１に接続され、同電位となる。
【００５４】
配線７１ｂは、端子Ａ２に接続される。
【００５５】
配線７１ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７１ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７１ｃと接続される拡散層５１は、キャリア供給側の拡散層、すなわち、ソース拡散層となる。以下では、拡散層５１（５１ａ〜５１ｃ）をソース拡散層５１（５１ａ〜５１ｃ）と称する。また、配線７１ａと接続される拡散層４１ａ、および、配線７１ｂと接続される拡散層４１ｂをそれぞれ、ドレイン拡散層４１ａ，４１ｂと称する。
【００５６】
図２から図４を参照して説明したように、半導体装置１は、ソース拡散層５１ａ、ゲート電極２１ａ、および、ドレイン拡散層４１ａを有するトランジスタＴｒ１と、ソース拡散層５１ｂ、ゲート電極２１ｂ、および、ドレイン拡散層４１ｂを有するトランジスタＴｒ２と、を備える。
【００５７】
トランジスタＴｒ１，Ｔｒ２はゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置１は、図１に示すカレントミラー回路に対応する。
【００５８】
以上、図２から図４を参照して、本実施形態の半導体装置１の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【００５９】
半導体装置１は、その構成において、以下の２つの特徴点を有する。
【００６０】
１つめの特徴点は、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層であるソース拡散層５１ａ，５１ｂをソース拡散層５１ｃを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１，Ｔｒ２をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【００６１】
以下、それぞれの特徴点について、詳細に説明する。
【００６２】
まず、１つめの特徴点について説明する。
【００６３】
半導体装置１との比較のために、図５（ａ）には、関連する半導体装置の平面図を、図５（ｂ）には、図５（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図を示す。なお、図５（ａ），（ｂ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００６４】
図５（ａ），（ｂ）に示す半導体装置は、半導体装置１と比較して、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとが、素子分離領域ＳＴＩにより隔てられ、配線７１ｃのみによって接続されている点が異なる。
【００６５】
上述したように、トランジスタ対を構成するトランジスタのソース拡散層は共通電位となる。各トランジスタのソース拡散層を共通電位とするためには、例えば、図５（ａ），（ｂ）に示す半導体装置のように、トランジスタＴｒ１のソース拡散層５１ａをコンタクトプラグ６１ｃを介して配線７１ｃと接続し、トランジスタＴｒ２のソース拡散層５１ｂをコンタクトプラグ６１ｈを介して配線７１ｃと接続すればよい。
【００６６】
一方、半導体装置１においては、トランジスタＴｒ１のソース拡散層５１ａからトランジスタＴｒ２のソース拡散層５１ｂまで延びるソース拡散層５１ｃが形成されている。ソース拡散層５１ｃが形成されることにより、ソース拡散層５１ａ〜５１ｃが連続的に形成された状態となり、ソース拡散層５１ａ，５１ｂ同士が接続される。すなわち、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５１ａ〜５１ｃからなるソース拡散層５１を共有している。
【００６７】
なお、拡散層５１ａ〜５１ｃが連続的に形成された状態とは、これらの拡散層の導電型が同じである状態をいう。また、拡散層内の抵抗のばらつきを低減するために、拡散層５１ａ〜５１ｃは、キャリア濃度、深さ、キャリアのドリフト方向に見た幅などが一様となるように形成されることが望ましい。
【００６８】
ここで、拡散層は、半導体基板にイオン注入処理や熱処理を施すことで形成される。従って、拡散層５１ａ〜５１ｃを形成する際には、これらの拡散層を同一工程で形成することで、同じ導電型となり、また、キャリア濃度や深さなどを一様にすることができる。なお、同一工程により形成するとは、例えば、同じイオン注入処理や同じ熱処理を施すことで拡散層を形成することをいう。
【００６９】
ソース拡散層５１ａ，５１ｂを接続して、トランジスタＴｒ１，Ｔｒ２でソース拡散層を共有させることで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【００７０】
以下では、図４および図５（ｂ）に示すコンタクトプラグ６１ｃ，６１ｈそれぞれの、ソース拡散層との接続箇所のコンタクト抵抗が異なるものとし、このコンタクト抵抗のばらつきがトランジスタＴｒ１，Ｔｒ２の特性に与える影響について説明する。
【００７１】
図５（ａ），（ｂ）に示す半導体装置ように、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとを配線７１ｃのみによって接続した場合、コンタクトプラグ６１ｃとソース拡散層５１ａとの間のコンタクト抵抗は、トランジスタＴｒ１に流れる電流の電流値にのみ影響を及ぼし、コンタクトプラグ６１ｈとソース拡散層５１ｂとの間のコンタクト抵抗は、トランジスタＴｒ２に流れる電流の電流値にのみ影響を及ぼす。従って、両トランジスタの特性が独立に変動してしまい、カレントミラー回路として設計した電流比が実現されなくなる。
【００７２】
一方、半導体装置１のように、トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとをソース拡散層５１ｃを形成して接続した場合、コンタクトプラグ６１ｃ，６１ｈとソース拡散層５１との接続箇所それぞれのコンタクト抵抗にばらつきがあったとしても、これらのコンタクト抵抗は、トランジスタＴｒ１，Ｔｒ２にそれぞれ流れる両方の電流の電流値に同様に影響する。言い換えれば、コンタクトプラグ６１ｃ，６１ｈは、同じソース拡散層５１に接続しているため、各コンタクトプラグとソース拡散層５１との間のコンタクト抵抗は、そのソース拡散層５１を共有するトランジスタＴｒ１，Ｔｒ２に対して一様に影響を及ぼす。従って、コンタクトプラグ６１ｃ，６１ｈとソース拡散層５１との接続箇所それぞれのコンタクト抵抗にばらつきがあったとしても、各トランジスタの特性に異なる影響を及ぼすことはない。よって、高い比精度が要求される複数のトランジスタの特性ばらつきを低減することができる。
【００７３】
なお、図２から図４においては、トランジスタＴｒ１，Ｔｒ２が共有するソース拡散層５１には複数のコンタクトプラグが接続されているが、ソース拡散層５１に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【００７４】
次に、２つめの特徴点について説明する。
【００７５】
半導体装置１との比較のために、図６（ａ）には、関連する半導体装置の平面図を、図６（ｂ）には、図６（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図を示す。なお、図６（ａ），（ｂ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００７６】
図６（ａ），（ｂ）に示す半導体装置は、半導体装置１と比較して、トランジスタＴｒ２のソース拡散層５１ｂとドレイン拡散層４１ｂとの配置関係を反転させた点が異なる。すなわち、図６に（ａ），（ｂ）に示す半導体装置は、ゲート電極２１ａ，２１ｂに挟まれる領域に形成された拡散層５１ｄを、コンタクトプラグ６１ｉを介して電源電位ＶＤＤまたは接地電位ＶＳＳに接続された配線７１ｃと接続することで、ソース拡散層としている。以下では、拡散層５１ｄをソース拡散層５１ｄと称する。
【００７７】
半導体装置１の１つめの特徴点である、トランジスタＴｒ１，Ｔｒ２でソース拡散層を共有させるためには、図６（ａ），（ｂ）に示す半導体装置のように、トランジスタＴｒ１，Ｔｒ２のゲート電極２１ａ，２１ｂに挟まれる領域に形成されたソース拡散層５１ｄを共有させればよい。この場合、図６（ａ）の白抜き矢印で示すように、トランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向（ソース拡散層からドレイン拡散層に向かう方向）が反転する。
【００７８】
一方、半導体装置１においては、トランジスタＴｒ１のソース拡散層５１ａ、ゲート電極２１ａ、ドレイン拡散層４１ａがこの順に形成される方向と、トランジスタＴｒ２のソース拡散層５１ｂ、ゲート電極２１ｂ、ドレイン拡散層４１ｂがこの順に形成される方向とは同じのまま、ソース拡散層５１ｃを形成してソース拡散層５１ａ，５１ｂを接続している。
【００７９】
そのため、図２の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じになる。
【００８０】
ここで、ソース／ドレイン拡散層、または、ソース／ドレイン拡散層とチャネル領域との間に低濃度の不純物領域を設けたＬＤＤ（Lightly Doped Drain）構造を形成する工程では、ゲート電極の側方下部に正常に不純物を注入するため、基板に対して斜め方向からイオン注入を施すことがある。通常、ソース／ドレイン拡散層は、対称に設計されるが、ゲート電極の左側方下部に施す斜めイオン注入と右側方下部に施す斜めイオン注入とで、入射角を完全に一致させるのは難しい。そのため、ゲート電極の左右側方下部で、チャネル領域近傍の不純物が異なり、ソース／ドレイン拡散層の対称性が低くなることが懸念される。
【００８１】
ソース／ドレイン拡散層の対称性が低いと、左右どちらの拡散層をソースまたはドレイン拡散層にするかによって、閾値電圧が異なる現象が起こり得る。言い換えれば、基板上に配置したトランジスタにおいて左右どちらの向きにキャリアをドリフトさせるかによって、閾値電圧が異なるという現象が起こり得る。
【００８２】
ここで、図６（ａ），（ｂ）に示す半導体装置では、トランジスタＴｒ１，Ｔｒ２のソース／ドレイン拡散層の配置関係が反転（キャリアのドリフト方向が反転）している。そのため、各トランジスタの閾値電圧が相違することがある。
【００８３】
一方、半導体装置１では、トランジスタＴｒ１，Ｔｒ２のソース／ドレイン拡散層の配置関係が同じ（キャリアのドリフト方向が同じ）である。そのため、各トランジスタでソース／ドレインの拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【００８４】
このように、本実施形態の半導体装置１は、その構成において、上述した第１および第２の特徴点を有している。
【００８５】
すなわち、半導体装置１は、第１のトランジスタとしてのトランジスタＴｒ１と、半導体基板上で見たキャリアのドリフト方向がトランジスタＴｒ１と同じ方向となる向きに配置された第２のトランジスタとしてのトランジスタＴｒ２と、トランジスタＴｒ１，Ｔｒ２のキャリア供給側の拡散層としてのソース拡散層５１ａ，５１ｂを接続するソース拡散層５１ｃと、を備えている。
【００８６】
換言すれば、半導体装置１は、第１の拡散層としてのソース拡散層５１ａ、第１の制御電極としてのゲート電極２１ａ、および、第２の拡散層としてのドレイン拡散層４１ａを有する第１のトランジスタとしてのトランジスタＴｒ１と、第３の拡散層としてのソース拡散層５１ｂ、第２の制御電極としてのゲート電極２１ｂ、および、第４の拡散層としてのドレイン拡散層４１ｂを有する第２のトランジスタとしてのトランジスタＴｒ２と、ソース拡散層５１ａ，５１ｂを接続する第５の拡散層としてのソース拡散層５１ｃと、を備え、トランジスタＴｒ１，Ｔｒ２それぞれのソース拡散層、ゲート電極、ドレイン拡散層は、同じ方向（第１の方向）に順に形成されている。
【００８７】
トランジスタＴｒ１のソース拡散層５１ａとトランジスタＴｒ２のソース拡散層５１ｂとをソース拡散層５１ｃを形成して接続し、各トランジスタでソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、そのばらつきがソース拡散層を共有するトランジスタの特性に一様に影響を及ぼすため、各トランジスタの特性ばらつきを低減することができる。
【００８８】
また、キャリアのドリフト方向が同じ方向となるとなる向きにトランジスタＴｒ１，Ｔｒ２を配置することで、各トランジスタの閾値電圧にばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【００８９】
なお、本実施形態においては、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して左右に隣り合うように配置した半導体装置１を例として説明したが、これに限られるものではなく、ゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置２の構成を図７に示す。なお、図７（ａ）は、半導体装置２の平面図であり、図７（ｂ）は、半導体装置２の基板面の平面図であり、図７（ｃ）は、図７（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。また、図７（ａ）〜（ｃ）において、図２から図４に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【００９０】
図７に示す半導体装置２は、ゲート電極２１ｃを共有し、ゲート電極２１ｃの延在方向に対して上下に隣り合うトランジスタＴｒ１，Ｔｒ２を備える。ゲート電極２１ｃが形成された領域の左右の領域にそれぞれ拡散層が形成される。
【００９１】
半導体装置２の半導体基板面に形成される拡散層の詳細について図７（ｂ）を参照して説明する。
【００９２】
図７（ｂ）を参照すると、チャネル領域３１ａ，３１ｂは、活性領域ＡＣＴ内のうち図７（ａ）に示すゲート電極２１ｃの直下の領域である。拡散層４１ａ，５１ａは、活性領域ＡＣＴ内のうちチャネル領域３１ａの左右に隣接するように形成され、拡散層４１ｂ，５１ｂは、チャネル領域３１ｂの左右に隣接するように形成されている。
【００９３】
さらに、半導体装置２においては、拡散層５１ａの一部から突出し、拡散層５１ｂまで延びる拡散層５１ｅが形成されている。拡散層５１ｅが形成されることにより、拡散層５１ａ，５１ｂ，５１ｅが連続的に形成された状態となり、拡散層５１ａ，５１ｂが接続される。なお、拡散層５１ｅの形状は、図７（ｂ）に示す形状に限定されるものではなく、拡散層４１ａ，４１ｂと接続せずに、拡散層５１ａから拡散層５１ｂまで延びていれば、いかなる形状でもよい。
【００９４】
ここで、拡散層５１ａ，５１ｂ、これらの拡散層を接続する拡散層５１ｅ、および拡散層４１ａ，４１ｂは同じ導電型であり、チャネル領域３１ａ，３１ｂとは逆の導電型である。
【００９５】
また、図７（ｂ）においては、説明の便宜上、拡散層５１ａ，５１ｂ，５１ｅを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５１ａ，５１ｂ，５１ｅからなる拡散層を一体として拡散層５１と称する。
【００９６】
再び、図７（ａ）を参照すると、拡散層５１は、複数のコンタクトプラグ６１を介して配線７１ｃと接続される。
【００９７】
配線７１ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７１ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７１ｃと接続される拡散層５１は、ソース拡散層となる。以下では、拡散層５１（５１ｅ）をソース拡散層５１（５１ｅ）と称する。
【００９８】
図７（ａ），（ｂ）を参照して説明したように、半導体装置２は、ソース拡散層５１ａ、ゲート電極２１ｃ、および、ドレイン拡散層４１ａを有するトランジスタＴｒ１と、ソース拡散層５１ｂ、ゲート電極２１ｃ、および、ドレイン拡散層４１ｂを有するトランジスタＴｒ２と、を備える。
【００９９】
トランジスタＴｒ１、Ｔｒ２は、ゲート電極２１ｃを共有し、ゲートが同電位となる。また、トランジスタＴｒ１，Ｔｒ２のソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置２は、図１に示すカレントミラー回路に対応する。
【０１００】
ここで、半導体装置２においては、図７（ｂ）に示すように、ソース拡散層５１ｅが形成されることにより、ソース拡散層５１ａ，５１ｂが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５１ａ，５１ｂ，５１ｅからなるソース拡散層５１を共有している。
【０１０１】
また、半導体装置２においては、図７（ａ）の白抜き矢印で示すキャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１，Ｔｒ２が配置されている。
【０１０２】
すなわち、半導体装置２は、上述した半導体装置１の第１および第２の特徴点と同じ特徴を有している。
【０１０３】
上述したように、半導体装置１は、第１および第２の特徴点を有することで、トランジスタＴｒ１，Ｔｒ２の特性ばらつきを低減することができる。従って、半導体装置２も、半導体装置１と同様に、各トランジスタの特性ばらつきを低減することができる。
【０１０４】
（第２の実施形態）
図８は、５出力カレントミラー回路の回路図である。なお、図８（ａ）は、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合の回路図を、図８（ｂ）は、Ｎ型ＭＯＳトランジスタである場合の回路図を示す。
【０１０５】
以下では、図８（ａ）に示す、カレントミラー回路を構成するトランジスタがＰ型ＭＯＳトランジスタである場合を例として説明する。
【０１０６】
図８（ａ）に示すカレントミラー回路は、６つのトランジスタＴｒ１〜Ｔｒ６からなるトランジスタ群を有する。
【０１０７】
トランジスタＴｒ１〜Ｔｒ６のソースは、電源電位ＶＤＤが接続される。
【０１０８】
トランジスタＴｒ１のゲートは、トランジスタＴｒ２のゲートが接続され、ドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続される。
【０１０９】
トランジスタＴｒ２のゲートは、トランジスタＴｒ１，Ｔｒ３のゲートが接続され、ドレインは、端子Ａ２が接続される。
【０１１０】
トランジスタＴｒ３のゲートは、トランジスタＴｒ２，Ｔｒ４のゲートが接続され、ドレインは、端子Ａ３が接続される。
【０１１１】
トランジスタＴｒ４のゲートは、トランジスタＴｒ３，Ｔｒ５のゲートが接続され、ドレインは、端子Ａ４が接続される。
【０１１２】
トランジスタＴｒ５のゲートは、トランジスタＴｒ４，Ｔｒ６のゲートが接続され、ドレインは、端子Ａ５が接続される。
【０１１３】
トランジスタＴｒ６のゲートは、トランジスタＴｒ５のゲートが接続され、ドレインは、端子Ａ６が接続される。
【０１１４】
カレントミラー回路を構成するトランジスタがＮ型ＭＯＳトランジスタである場合、図８（ｂ）に示すように、トランジスタＴｒ１〜Ｔｒ６は、ソースには接地電位ＶＳＳが接続される。なお、その他の接続関係は、図８（ａ）と同様であるので説明を省略する。
【０１１５】
次に、図８に示すカレントミラー回路の動作について説明する。
【０１１６】
トランジスタＴｒ１にドレイン電流Ｉ１が流れると、トランジスタＴｒ１〜Ｔｒ６はゲート同士が接続されているため、各ゲートは同電位となり、トランジスタＴｒ１のゲート電圧がトランジスタＴｒ２〜Ｔｒ６のゲートにも印加される。ゲート電圧が印加されることで、トランジスタＴｒ２〜Ｔｒ６には、それぞれのドレイン電流Ｉ２〜Ｉ６が流れる。
【０１１７】
上述したように、トランジスタのドレイン電流Ｉｄは、Ｉｄ∝μＷ／Ｌ・（Ｖｇｓ−Ｖｔｈ）2と示される。また、トランジスタＴｒ１〜Ｔｒ６で、ゲート電圧は等しい。そこで、例えば、トランジスタＴｒ１〜Ｔｒ６で、キャリア移動度（μ）および閾値電圧（Ｖｔｈ）が等しいとすると、電流Ｉ１〜Ｉ６はそれぞれのトランジスタＴｒ１〜Ｔｒ６のチャネル寸法のみに依存することになる。
【０１１８】
従って、電流Ｉ２〜Ｉ６の電流値は、例えば、トランジスタＴｒ１〜Ｔｒ６のチャネル幅およびチャネル長が同じであれば電流Ｉ１の電流値と同じになり、トランジスタＴｒ２〜Ｔｒ６のチャネル長がトランジスタＴｒ１のチャネル長の半分なら電流Ｉ１の電流値の倍となり、トランジスタＴｒ２〜Ｔｒ６のチャネル幅がトランジスタＴｒ１のチャネル幅の半分なら電流Ｉ１の電流値の半分となる。
【０１１９】
ここで、電流Ｉ２〜Ｉ６の電流値がそれぞれ、電流Ｉ１の電流値と同等または定数倍となるように設計されていても、トランジスタＴｒ１〜Ｔｒ６の特性にばらつきが大きいと、設計された電流Ｉ２〜Ｉ６を得ることができない。従って、トランジスタ群を構成するトランジスタＴｒ１〜Ｔｒ６の特性には高い比精度が要求される。
【０１２０】
次に、本発明の第２の実施形態の半導体装置３の構成について図９を参照して説明する。なお、図９（ａ）は、半導体装置３の平面図であり、図９（ｂ）は、半導体装置３の基板面の平面図である。
【０１２１】
図９（ａ）に示すように、半導体装置３は、トランジスタＴｒ１〜Ｔｒ６を備える。
【０１２２】
詳細には、互いに交差する列および行に沿ってトランジスタＴｒ１〜Ｔｒ６のゲート電極２２ａ〜２２ｆが形成されている。なお、１行目にゲート電極２２ａ〜２２ｃが、２行目にゲート電極２２ｄ〜２２ｆが形成されている。また、ゲート電極２２ａとゲート電極２２ｄとが、ゲート電極２２ｂとゲート電極２２ｅとが、ゲート電極２２ｃとゲート電極２２ｆとが、それぞれ接続される。ゲート電極２２ａ〜２２ｆの左右の領域にそれぞれ拡散層が形成される。
【０１２３】
半導体基板面に形成される拡散層の詳細について図９（ｂ）を参照して説明する。なお、図９（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１２４】
図９（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆはそれぞれ、活性領域ＡＣＴ内のうち図９（ａ）に示すゲート電極２２ａ〜２２ｆの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。
【０１２５】
さらに、半導体装置３においては、拡散層５２ａの一部から突出し、拡散層４２ａ〜４２ｆと素子分離領域により隔てられるようにして、拡散層５２ｂ〜５２ｆそれぞれまで延びる拡散層５２ｇが形成されている。拡散層５２ｇが形成されることにより、拡散層５２ａ〜５２ｇが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｇは、図９（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、拡散層５２ａから拡散層５２ｂ〜５２ｆそれぞれまで延びていれば、いかなる形状でもよい。
【０１２６】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｇ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１２７】
また、図９（ｂ）においては、説明の便宜上、拡散層５２ａ〜５２ｇを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ａ〜５２ｇからなる拡散層を一体として拡散層５２と称する。
【０１２８】
再び、図９（ａ）を参照すると、拡散層４２ａは、コンタクトプラグ６２ａを介して配線７２ａと接続される。同様に、拡散層４２ｂ〜４２ｆはそれぞれ、コンタクトプラグ６２ｂ〜６２ｆを介して配線７２ｂ〜７２ｆと接続される。また、拡散層５２は、複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１２９】
配線７２ａは、端子Ａ１に接続される。また、ゲート電極２２ａ〜２２ｃが、端子Ａ１に接続される。上述したように、ゲート電極２２ａ〜２２ｃがそれぞれ、ゲート電極２２ｄ〜２２ｆと接続される。そのため、ゲート電極２２ａ〜２２ｆは同電位となる。
【０１３０】
配線７２ｂは、端子Ａ２に接続される。同様に、配線７２ｃ〜７２ｆはそれぞれ、端子Ａ３〜Ａ６と接続される。
【０１３１】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ａ〜５２ｇ）をソース拡散層５２（５２ａ〜５２ｇ）と称する。また、配線７２ａ〜７２ｆとそれぞれ接続される拡散層４２ａ〜４２ｆを、ドレイン拡散層４２ａ〜４２ｆと称する。
【０１３２】
図９（ａ），（ｂ）を参照して説明したように、半導体装置３は、互いに交差する行および列に沿って２行３列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。なお、以下では、複数のトランジスタを互いに交差する行および列に沿って配置する配置方法をマトリクス配置と称する。
【０１３３】
トランジスタＴｒ１〜Ｔｒ６は，ゲート同士が同電位となり、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。トランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、本実施形態の半導体装置３は、図８に示すカレントミラー回路に対応する。
【０１３４】
以上、図９（ａ），（ｂ）を参照して、半導体装置３の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０１３５】
半導体装置３は、その構成において、以下の２つの特徴点を有する。
【０１３６】
１つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５２ａ〜５２ｆをソース拡散層５２ｇを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０１３７】
まず、１つめの特徴点について説明する。
【０１３８】
半導体装置３においては、トランジスタＴｒ１のソース拡散層５２ａからソース拡散層５２ｂ〜５２ｆそれぞれまで延びるソース拡散層５２ｇが形成されている。ソース拡散層５２ｇが形成されることにより、ソース拡散層５２ａ〜５２ｇが連続的に形成された状態となり、ソース拡散層５２ａ〜５２ｆが接続される。すなわち、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｇからなるソース拡散層５２を共有している。
【０１３９】
ここで、トランジスタＴｒ１〜Ｔｒ６がソース拡散層５２を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【０１４０】
なお、図９（ａ）においては、ソース拡散層５２には複数のコンタクトプラグ６２が接続されているが、ソース拡散層５２に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０１４１】
次に、２つめの特徴点について説明する。
【０１４２】
半導体装置３においては、ソース拡散層５２ｇを形成することで、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。
【０１４３】
そのため、図９（ａ）の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１〜Ｔｒ６のキャリアのドリフト方向が同じ方向となる。
【０１４４】
ここで、キャリアのドリフト方向が同じ向きとなるように各トランジスタを配置することで、ソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０１４５】
このように、本実施形態の半導体装置３は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５２ａ〜５２ｆをソース拡散層５２ｇを形成して接続し、各トランジスタでソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、各トランジスタの特性ばらつきを低減することができる。
【０１４６】
また、本実施形態の半導体装置３は、キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１〜Ｔｒ６を配置することで、各トランジスタの閾値のばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０１４７】
なお、３つ以上のトランジスタから構成されるカレントミラー回路では、全てのトランジスタのソース拡散層を接続し、各トランジスタでソース拡散層を共有させるのは、構造上困難である。その上でさらに、各トランジスタのキャリアのドリフト方向を揃えるには、本実施形態のように、各トランジスタのソース拡散層を引き回して接続する構成は特に有用である。
【０１４８】
なお、本実施形態においては、トランジスタＴｒ１〜Ｔｒ６を２行３列にマトリクス配置した半導体装置３を例として説明したが、これに限られるものではない。
【０１４９】
配置領域の制約を勘案して、例えば、トランジスタＴｒ１〜Ｔｒ６をゲート電極の延在方向に対して左右に隣り合うように配置してもよい。このような半導体装置４の構成を図１０に示す。図１０（ａ）は、半導体装置４の平面図を、図１０（ｂ）は、半導体装置４の基板面の平面図である。なお、図１０において、図９に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０１５０】
図１０（ａ）に示すように、半導体装置４は、ゲート電極の延在方向に対して左右に隣り合うように配置された、トランジスタＴｒ１〜Ｔｒ６を備える。トランジスタＴｒ１〜Ｔｒ６のゲート電極２２ａ〜２２ｆの左右の領域にそれぞれ拡散層が形成される。
【０１５１】
半導体装置４の半導体基板面に形成される拡散層の詳細について図１０（ｂ）を参照して説明する。
【０１５２】
図１０（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆは、活性領域ＡＣＴ内のうち図１０（ａ）に示すゲート電極２２ａ〜２２ｆの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。なお、隣り合う拡散層４２と拡散層５２とは、素子分離領域により隔てられている。
【０１５３】
さらに、半導体装置４においては、拡散層５２ａの一部から突出し、拡散層４２ａ〜４２ｆと素子分離領域により隔てられるようにして、拡散層５２ｂ〜５２ｆのそれぞれまで延びる拡散層５２ｈが形成されている。拡散層５２ｈが形成されることにより、拡散層５２ａ〜５２ｆ，５２ｈが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｈは、図１０（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、拡散層５２ａから拡散層５２ｂ〜５２ｆそれぞれまで延びていれば、いかなる形状でもよい。
【０１５４】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｈ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１５５】
また、図１０（ｂ）においては、説明の便宜上、拡散層５２ａ〜５２ｆ，５２ｈを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ａ〜５２ｆ，５２ｈからなる拡散層を一体として拡散層５２と称する。
【０１５６】
再び、図１０（ａ）を参照すると、拡散層５２は複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１５７】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ｈ）をソース拡散層５２（５２ｈ）と称する。
【０１５８】
図１０（ａ），（ｂ）を参照して説明したように、半導体装置４は、ゲート電極の延在方向に対して左右に一列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。
【０１５９】
トランジスタＴｒ１〜Ｔｒ６は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。このトランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置４は、図８に示すカレントミラー回路に対応する。
【０１６０】
また、トランジスタＴｒ１〜Ｔｒ６をゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置５の構成を図１１に示す。図１１（ａ）は、半導体装置５の平面図を、図１１（ｂ）は、半導体装置５の基板面の平面図である。なお、図１１において、図９に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０１６１】
図１１（ａ）に示すように、半導体装置５は、ゲート電極２２ｇを共有し、ゲート電極２２ｇの延在方向に対して上下に隣り合うように配置された、トランジスタＴｒ１〜Ｔｒ６を備える。ゲート電極２２ｇの左右の領域にそれぞれ拡散層が形成される。
【０１６２】
半導体装置５の半導体基板面に形成される拡散層の詳細について図１１（ｂ）を参照して説明する。
【０１６３】
図１１（ｂ）を参照すると、チャネル領域３２ａ〜３２ｆは、活性領域ＡＣＴ内のうち図１１（ａ）に示すゲート電極２２ｇの直下の領域である。拡散層４２ａ，５２ａは、活性領域ＡＣＴ内のうちチャネル領域３２ａの左右に隣接するように形成され、拡散層４２ｂ，５２ｂは、活性領域ＡＣＴ内のうちチャネル領域３２ｂの左右に隣接するように形成され、拡散層４２ｃ，５２ｃは、活性領域ＡＣＴ内のうちチャネル領域３２ｃの左右に隣接するように形成され、拡散層４２ｄ，５２ｄは、活性領域ＡＣＴ内のうちチャネル領域３２ｄの左右に隣接するように形成され、拡散層４２ｅ，５２ｅは、活性領域ＡＣＴ内のうちチャネル領域３２ｅの左右に隣接するように形成され、拡散層４２ｆ，５２ｆは、活性領域ＡＣＴ内のうちチャネル領域３２ｆの左右に隣接するように形成されている。
【０１６４】
さらに、半導体装置５においては、上下に隣り合う拡散層５２ａ〜５２ｆ同士を接続する拡散層５２ｉ〜５２ｍが形成されている。拡散層５２ｉ〜５２ｍが形成されることにより、拡散層５２ａ〜５２ｆ，５２ｉ〜５２ｍが連続的に形成された状態となり、拡散層５２ａ〜５２ｆが接続される。なお、拡散層５２ｉ〜５２ｍは、図１１（ｂ）に示す形状に限定されるものではなく、拡散層４２ａ〜４２ｆと接続せずに、上下に隣り合う拡散層５２ａ〜５２ｆ同士まで延びていれば、いかなる形状でもよい。
【０１６５】
ここで、拡散層５２ａ〜５２ｆ、これらの拡散層を接続する拡散層５２ｉ〜５２ｍ、および拡散層４２ａ〜４２ｆは同じ導電型であり、チャネル領域３２ａ〜３２ｆとは逆の導電型である。
【０１６６】
また、図１１（ｂ）においては、説明の便宜上、拡散層５２ｂ〜５２ｆ，５２ｉ〜５２ｍを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５２ｂ〜５２ｆ，５２ｉ〜５２ｍからなる拡散層を一体として拡散層５２と称する。
【０１６７】
再び、図１１（ａ）を参照すると、拡散層５２は複数のコンタクトプラグ６２を介して配線７２ｇと接続される。
【０１６８】
配線７２ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７２ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７２ｇと接続される拡散層５２は、ソース拡散層となる。以下では、拡散層５２（５２ｉ〜５２ｍ）をソース拡散層５２（５２ｉ〜５２ｍ）と称する。
【０１６９】
図１１（ａ），（ｂ）を参照して説明したように、半導体装置５は、ゲート電極２２ｇの延在方向に対して上下に一列に配置されたトランジスタＴｒ１〜Ｔｒ６を備える。
【０１７０】
トランジスタＴｒ１〜Ｔｒ６は、ゲート電極２２ｇを共有するため、ゲート同士が同電位となり、ソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜Ｔｒ６のドレインはそれぞれ、端子Ａ２〜Ａ６が接続される。このトランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置５は、図８に示すカレントミラー回路に対応する。
【０１７１】
ここで、半導体装置４においては、図１０（ｂ）に示すように、ソース拡散層５２ｈが形成されることにより、ソース拡散層５２ａ〜５２ｆが接続され、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｆ，５２ｈからなるソース拡散層５２を共有している。
【０１７２】
また、半導体装置５においては、図１１（ｂ）に示すように、ソース拡散層５２ｉ〜５２ｍが形成されることにより、ソース拡散層５２ａ〜５２ｆが接続され、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５２ａ〜５２ｆ，５２ｉ〜５２ｍからなるソース拡散層５２を共有している。
【０１７３】
すなわち、半導体装置４および半導体装置５は、上述した半導体装置３の第１の特徴点と同じ特徴を有している。
【０１７４】
さらに、半導体装置４においては、ソース拡散層５２ｈが形成されることにより、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。そのため、図１０（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０１７５】
また、半導体装置５においては、ソース拡散層５２ｉ〜５２ｍが形成されることにより、トランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層がこの順に形成される方向は同じのまま、ソース拡散層５２ａ〜５２ｆが接続されている。そのため、図１１（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０１７６】
すなわち、半導体装置４および半導体装置５は、上述した半導体装置３の第２の特徴点と同じ特徴を有している。
【０１７７】
上述したように、半導体装置３は、第１および第２の特徴点を有することで、トランジスタＴｒ１〜Ｔｒ６の特性ばらつきを低減することができる。従って、半導体装置４および半導体装置５も、半導体装置３と同様に、トランジスタの特性ばらつきを低減することができる。
【０１７８】
このように本実施形態の半導体装置によれば、高い比精度が要求されるトランジスタが３つ以上である場合にも、各トランジスタの特性ばらつきを低減することができる。
【０１７９】
なお、基板上に配置された複数のトランジスタでは、その距離が離れるほど、特性ばらつきが生じやすい。この点では、半導体装置３は、半導体装置４および半導体装置５と比較して、最遠のトランジスタ同士の距離を小さくすることができるため、各トランジスタの特性ばらつきをより低減することができる。
【０１８０】
また、本実施形態においては、５出力カレントミラー回路を例として説明したが、カレントミラー回路からの出力数は５に限られるものではない。
【０１８１】
（第３の実施形態）
第３の実施形態の半導体装置は、第１の実施形態の半導体装置１と比較して、トランジスタ対を構成するトランジスタをダブルゲート型のトランジスタに変更した点が異なる。
【０１８２】
まず、ダブルゲート型のトランジスタの構成について説明する。
【０１８３】
図１２（ａ）は、ダブルゲート型のトランジスタの平面図であり、図１２（ｂ）は、ダブルゲート型のトランジスタの半導体基板面の平面図であり、図１２（ｃ）は、図１２（ａ）に示すＸ−Ｘ’線に沿って矢印方向に見た断面図である。
【０１８４】
図１２（ａ），（ｃ）を参照すると、半導体基板上にゲート絶縁膜１ａ，１ｂが形成され、ゲート絶縁膜１ａ，１ｂ上にそれぞれ、ゲート電極２ａ，２ｂが形成される。また、ゲート電極２ａ，２ｂに挟まれた領域と、その領域に対してゲート電極２ａ，２ｂそれぞれの反対側の領域と、に拡散層が形成される。
【０１８５】
半導体基板面に形成される拡散層の詳細について図１２（ｂ）を参照して説明する。なお、図１２（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１８６】
図１２（ｂ）を参照すると、チャネル領域３ａ，３ｂは、活性領域ＡＣＴ内のうち図１２（ａ）に示すゲート電極２ａ，２ｂの直下の領域であり、拡散層４ａは、活性領域ＡＣＴ内のうちチャネル領域３ａ，３ｂに挟まれる領域に、チャネル領域３ａ，３ｂに隣接するように形成されている。さらに、拡散層５ａは、活性領域ＡＣＴ内のうち拡散層４ａが形成された領域に対してチャネル領域３ａの反対側の領域に、チャネル領域３ａに隣接するように形成され、拡散層５ｂは、活性領域ＡＣＴのうち拡散層４ａが形成された領域に対してチャネル領域３ｂの反対側の領域に、チャネル領域３ｂに隣接するように形成されている。
【０１８７】
再び、図１２（ａ），（ｃ）を参照すると、拡散層５ａは、コンタクトプラグ６ａを介して配線７ａと接続され、拡散層５ｂは、コンタクトプラグ６ｂを介して配線７ｂと接続され、拡散層４ａは、コンタクトプラグ６ｃを介して配線７ｃと接続される。
【０１８８】
配線７ａ，７ｂはともに、ソース端子に接続され、配線７ａと接続される拡散層５ａ、および、配線７ｂと接続される拡散層５ｂは、ソース拡散層となる。以下では、拡散層５ａ，５ｂをソース拡散層５ａ，５ｂと称する。
【０１８９】
配線７ｃは、ドレイン端子に接続される。以下では、配線７ｃと接続される拡散層４ａをドレイン拡散層４ａと称する。
【０１９０】
ゲート電極２ａ，２ｂはともに、ゲート端子と接続され、同電位となる。
【０１９１】
上述したような、２つのゲート電極２ａ，２ｂを有するダブルゲート型のトランジスタにおいて、ゲート電極２ａ，２ｂにゲート電圧が印加されると、ソース拡散層５ａからドレイン拡散層４ａに向かうキャリアのドリフトと、ソース拡散層５ｂからドレイン拡散層４ａに向かうキャリアのドリフトとが起こる。ドレイン端子からは、２方向からのキャリアのドリフトによるドレイン電流がまとめて出力される。従って、ダブルゲート型のトランジスタは、２つのゲート電極を有しているが、１つのトランジスタとして動作する。
【０１９２】
次に、本実施形態の半導体装置６の構成について説明する。
【０１９３】
図１３（ａ）は、半導体装置６の平面図であり、図１３（ｂ）は、半導体装置６の基板面の平面図である。
【０１９４】
図１３（ａ）を参照すると、半導体装置６は、ダブルゲート型のトランジスタであるトランジスタＴｒ１，Ｔｒ２を備える。
【０１９５】
詳細には、半導体基板上に形成された不図示のゲート絶縁膜上にゲート電極２３ａ〜２３ｄが形成される。ゲート電極２３ａの左側の領域と、左右に隣り合うゲート電極に挟まれる領域と、ゲート電極２３ｄの右側の領域と、に拡散層が形成される。
【０１９６】
半導体装置６の半導体基板面に形成される拡散層の詳細について図１３（ｂ）を参照して説明する。なお、図１３（ｂ）において、実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０１９７】
図１３（ｂ）を参照すると、チャネル領域３３ａ〜３３ｄは、活性領域ＡＣＴ内のうち図１３（ａ）に示すゲート電極２３ａ〜２３ｄの直下の領域である。拡散層５３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａの左側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ａ，３３ｂに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｂ，３３ｃに挟まれる領域に、チャネル領域３３ｂ，３３ｃに隣接するように形成され、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうちチャネル領域３３ｄの右側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０１９８】
さらに、半導体装置６においては、拡散層５３ａの一部から突出し、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ｂ，５３ｃそれぞれまで延びる拡散層５３ｅが形成されている。拡散層５３ｅが形成されることにより、拡散層５３ａ〜５３ｃ，５３ｅが連続的に形成された状態となり、拡散層５３ａ〜５３ｃが接続される。なお、拡散層５３ｅは、図１３（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ｂ，５３ｃそれぞれまで延びていれば、いかなる形状でもよい。
【０１９９】
ここで、拡散層５３ａ〜５３ｃ、これらの拡散層を接続する拡散層５３ｅ、および拡散層４２ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２００】
また、図１３（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｃ，５３ｅを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｃ，５３ｅからなる拡散層を一体として拡散層５３と称する。
【０２０１】
再び、図１３（ａ）を参照すると、拡散層４３ａは、コンタクトプラグ６３ａを介して配線７３ａと接続され、拡散層４３ｂは、コンタクトプラグ６３ｂを介して配線７３ｂと接続され、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２０２】
配線７３ａは、端子Ａ１に接続される。また、ゲート電極２３ａ〜２３ｄが、端子Ａ１に接続され、同電位となる。
【０２０３】
配線７３ｂは、端子Ａ２に接続される。
【０２０４】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ａ〜５３ｃ，５３ｅ）をソース拡散層５３（５３ａ〜５３ｃ，５３ｅ）と称する。また、配線７３ａと接続される拡散層４３ａ、および、配線７３ｂと接続される拡散層４３ｂをそれぞれ、ドレイン拡散層４３ａ，４３ｂと称する。
【０２０５】
図１３（ａ），（ｂ）を参照して説明したように、半導体装置６は、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、ソース拡散層５３ｂがこの順に形成されたダブルゲート型のトランジスタと、ソース拡散層５３ｂ、ゲート電極２３ｃ、ドレイン拡散層４３ｂ、ゲート電極２３ｄ、ソース拡散層５３ｃがこの順に形成されたダブルゲート型のトランジスタと、を備える。
【０２０６】
上述したように、ダブルゲート型のトランジスタは、１つのトランジスタとして動作するので、以下では、ゲート電極２３ａ，２３ｂを有するダブルゲート型のトランジスタをトランジスタＴｒ１と称し、ゲート電極２３ｃ，２３ｄを有するダブルゲート型のトランジスタをトランジスタＴｒ２と称する。
【０２０７】
トランジスタＴｒ１，Ｔｒ２は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。トランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、図１３に示す半導体装置６は、図１に示すカレントミラー回路に対応する。
【０２０８】
以上、図１３（ａ），（ｂ）を参照して、半導体装置６の構成を説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０２０９】
半導体装置６は、その構成において、以下の２つの特徴点を有する。
【０２１０】
１つめの特徴点は、トランジスタＴｒ１、Ｔｒ２のソース拡散層５３ａ〜５３ｃを拡散層５３ｅを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１，Ｔｒ２をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０２１１】
まず、１つめの特徴点について説明する。
【０２１２】
半導体装置６においては、ソース拡散層５３ａから拡散層５３ｂ，５３ｃそれぞれまで延びるソース拡散層５３ｅが形成されている。ソース拡散層５３ｅが形成されることにより、ソース拡散層５３ａ〜５３ｃ，５３ｅが連続的に形成された状態となり、ソース拡散層５３ａ〜５３ｃが接続される。すなわち、トランジスタＴｒ１、Ｔｒ２は、ソース拡散層５３ａ〜５３ｃ，５３ｅからなるソース拡散層５３を共有している。
【０２１３】
トランジスタＴｒ１，Ｔｒ２がソース拡散層５３を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性ばらつきを低減することができる。
【０２１４】
なお、図１３（ａ）においては、ソース拡散層５３には複数のコンタクトプラグ６３が接続されているが、ソース拡散層５３に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０２１５】
次に、２つめの特徴点について説明する。
【０２１６】
半導体装置６においては、ソース拡散層５３ｅを形成することで、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｃが接続されている。
【０２１７】
すなわち、半導体装置６は、第１の方向に順に形成された、第１の拡散層としてのソース拡散層５３ａ、第１の制御電極としてのゲート電極２３ａ、第２の拡散層としてのドレイン拡散層４３ａ、第３の制御電極としてのゲート電極２３ｂ、および、第６の拡散層としてのソース拡散層５３ｂを有するトランジスタＴｒ１と、第１の方向に順に形成された、第３の拡散層としてのソース拡散層５３ｂ、第２の制御電極としてのゲート電極２３ｃ、第４の拡散層としてのドレイン拡散層４３ｂ、第４の制御電極としてのゲート電極２３ｄ、および、第７の拡散層としてのソース拡散層５３ｃを有するトランジスタＴｒ２と、ソース拡散層５３ａ〜５３ｃを接続する第５の拡散層としてのソース拡散層５３ｅと、を備え、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層は、同じ方向（第１の方向）に順に形成されている。
【０２１８】
そのため、図１３（ａ）の白抜き矢印で示すように、半導体基板上で見たトランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じとなる。なお、上述したように、ダブルゲート型のトランジスタにおいては、キャリアのドリフト方向は、一方のソース拡散層からドレイン拡散層に向かう方向および他方のソース拡散層からドレイン拡散層に向かう方向の２方向となる。トランジスタＴｒ１、Ｔｒ２は、一方のソース拡散層からドレイン拡散層に向かうキャリアのドリフト方向同士、また、他方のソース拡散層からドレイン拡散層に向かうキャリアのドリフト方向同士が同じ方向となるように配置されている。
【０２１９】
キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１，Ｔｒ２を配置することで、各トランジスタでソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違は生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２２０】
このように、本実施形態の半導体装置６によれば、高い比精度が要求されるトランジスタ対のトランジスタがダブルゲート型のトランジスタである場合にも、各トランジスタの特性ばらつきを低減することができる。
【０２２１】
なお、本実施形態においては、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して左右に隣り合うように配置した半導体装置６を例として説明したが、これに限られるものではない。
【０２２２】
例えば、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して上下に隣り合うように配置してもよい。このような半導体装置７の構成を図１４に示す。なお、図１４（ａ）は、半導体装置７の平面図を、図１４（ｂ）は、半導体装置７の基板面の平面図である。また、図１４において、図１３に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２２３】
図１４（ａ）に示すように、半導体装置７は、ゲート電極の延在方向に対して上下に隣り合うように配置されたトランジスタＴｒ１，Ｔｒ２を備える。トランジスタＴｒ１のゲート電極２３ａとトランジスタＴｒ２のゲート電極２３ｃとは接続され、トランジスタＴｒ１のゲート電極２３ｂとトランジスタＴｒ２のゲート電極２３ｄとは接続される。ゲート電極２３ａ，２３ｂに挟まれる領域と、その領域に対してゲート電極２３ａ，２３ｂそれぞれの反対側の領域と、に拡散層が形成される。また、ゲート電極２３ｃ，２３ｄに挟まれる領域と、その領域に対してゲート電極２３ｃ，２３ｄそれぞれの反対側の領域と、に拡散層が形成される。
【０２２４】
半導体装置７の半導体基板面に形成される拡散層の詳細について図１４（ｂ）を参照して説明する。
【０２２５】
図１４（ｂ）を参照すると、チャネル領域３３ａ〜３３ｄは、活性領域ＡＣＴ内のうち図１４（ａ）に示すゲート電極２３ａ〜２３ｄの直下の領域である。拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ａ，３３ｂに隣接するように形成され、拡散層５３ａは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ａの反対側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ｂの反対側の領域に、チャネル領域３３ｂに隣接するように形成されている。また、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｃの反対側の領域に、チャネル領域３３ｂに隣接するように形成され、拡散層５３ｄは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｄの反対側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０２２６】
さらに、半導体装置７においては、拡散層５３ａの一部から突出し、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ｂ，５３ｃ，５３ｄそれぞれまで延びる拡散層５３ｆが形成されている。拡散層５３ｆが形成されることにより、拡散層５３ａ〜５３ｄ，５３ｆが連続的に形成された状態となり、拡散層５３ａ〜５３ｄが接続される。なお、拡散層５３ｆは、図１４（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ａから拡散層５３ｂ，５３ｃ，５３ｄそれぞれまで延びていれば、いかなる形状でもよい。
【０２２７】
ここで、拡散層５３ａ〜５３ｄ、これらの拡散層を接続する拡散層５３ｆ、および拡散層４３ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２２８】
また、図１４（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｄ，５３ｆを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｄ，５３ｆからなる拡散層を一体として拡散層５３と称する。
【０２２９】
再び、図１４（ａ）を参照すると、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２３０】
配線７３ｃは、端子Ａ１に接続される。また、ゲート電極２３ａ，２３ｂが、端子Ａ１に接続される。なお、上述したように、ゲート電極２３ａとゲート電極２３ｃとが、また、ゲート電極２３ｂとゲート電極２３ｄとが接続されている。そのため、ゲート電極２３ａ〜２３ｄは同電位となる。
【０２３１】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ｆ）をソース拡散層５３（５３ｆ）と称する。
【０２３２】
図１４（ａ），（ｂ）を参照して説明したように、半導体装置７は、ゲート電極の延在方向に対して上下に隣り合う、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、および、ソース拡散層５３ｂを有するダブルゲート型のトランジスタであるトランジスタＴｒ１と、ソース拡散層５３ｃ、ゲート電極２３ｃ、ドレイン拡散層４３ｃ、ゲート電極２３ｄ、および、ソース拡散層５３ｄを有するダブルゲート型のトランジスタであるトランジスタＴｒ２と、を備える。
【０２３３】
トランジスタＴｒ１，Ｔｒ２は、各ゲートが同電位であり、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。このトランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、図１４に示す半導体装置７は、図１に示すカレントミラー回路に対応する。
【０２３４】
また、図１５は、半導体装置７とは別の、トランジスタＴｒ１，Ｔｒ２をゲート電極の延在方向に対して上下に隣り合うように配置した半導体装置８の構成を示す図である。なお、図１５（ａ）は、半導体装置８の平面図を、図１５（ｂ）は、半導体装置８の基板面の平面図である。なお、図１５において、図１３に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２３５】
図１５（ａ）に示すように、半導体装置８は、ゲート電極２３ｅ，２３ｆを共有し、ゲート電極の延在方向に対して上下に隣り合うトランジスタＴｒ１，Ｔｒ２を備える。ゲート電極２３ｅ，２３ｆに挟まれる領域と、その領域に対してゲート電極２３ｅ，２３ｆそれぞれの反対側の領域と、に拡散層が形成される。
【０２３６】
半導体装置８の半導体基板面に形成される拡散層の詳細について図１５（ｂ）を参照して説明する。
【０２３７】
図１５（ｂ）を参照すると、チャネル領域３３ａ，３３ｃは、活性領域ＡＣＴ内のうち図１５（ａ）に示すゲート電極２３ｅの直下の領域であり、チャネル領域３３ｂ，３３ｃは、活性領域ＡＣＴ内のうち図１５（ａ）に示すゲート電極２３ｆの直下の領域である。拡散層４３ａは、活性領域ＡＣＴ内のうちチャネル領域３３ａ，３３ｂに挟まれる領域に、チャネル領域３３ｂ，３３ｃに隣接するように形成され、拡散層５３ａは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ａの反対側の領域に、チャネル領域３３ａに隣接するように形成され、拡散層５３ｂは、活性領域ＡＣＴ内のうち拡散層４３ａが形成された領域に対してチャネル領域３３ｂの反対側の領域に、チャネル領域３３ｂに隣接するように形成されている。また、拡散層４３ｂは、活性領域ＡＣＴ内のうちチャネル領域３３ｃ，３３ｄに挟まれる領域に、チャネル領域３３ｃ，３３ｄに隣接するように形成され、拡散層５３ｃは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｃの反対側の領域に、チャネル領域３３ｃに隣接するように形成され、拡散層５３ｄは、活性領域ＡＣＴ内のうち拡散層４３ｂが形成された領域に対してチャネル領域３３ｄの反対側の領域に、チャネル領域３３ｄに隣接するように形成されている。
【０２３８】
さらに、半導体装置８においては、拡散層４３ａ，４３ｂと素子分離領域により隔てられるようにして、拡散層５３ａの一部から突出し、拡散層５３ｃまで延びる拡散層５３ｇと、拡散層５３ｂの一部から突出し、拡散層５３ｄまで延びる拡散層５３ｈと、拡散層５３ｃの一部から突出し、拡散層５３ｄまで延びる拡散層５３ｉと、が形成されている。拡散層５３ｇ〜５３ｉが形成されることにより、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉが連続的に形成された状態となり、拡散層５３ａ〜５３ｄが接続される。なお、拡散層５３ｇ〜５３ｉそれぞれは、図１５（ｂ）に示した形状に限定されるものではなく、拡散層４３ａ，４３ｂと接続せずに、拡散層５３ａから拡散層５３ｃまで、拡散層５３ｂから拡散層５３ｄまで、拡散層５３ｃから拡散層５３ｄまで延びていれば、いかなる形状でもよい。
【０２３９】
ここで、拡散層５３ａ〜５３ｄ、これらの拡散層を接続する拡散層５３ｇ〜５３ｉ、および拡散層４３ａ，４３ｂは同じ導電型であり、チャネル領域３３ａ〜３３ｄとは逆の導電型である。
【０２４０】
また、図１５（ｂ）においては、説明の便宜上、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉからなる拡散層を一体として拡散層５３と称する。
【０２４１】
再び、図１５（ａ）を参照すると、拡散層５３は、複数のコンタクトプラグ６３を介して配線７３ｃと接続される。
【０２４２】
配線７３ｃは、端子Ａ１に接続される。また、ゲート電極２３ｅ，２３ｆが、端子Ａ１に接続され、同電位となる。
【０２４３】
配線７３ｃは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７３ｃが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７３ｃと接続される拡散層５３は、ソース拡散層となる。以下では、拡散層５３（５３ｇ〜５３ｉ）をソース拡散層５３（５３ｇ〜５３ｉ）と称する。
【０２４４】
図１５（ａ），（ｂ）を参照して説明したように、半導体装置８は、ゲート電極の延在方向に対して上下に隣り合う、ソース拡散層５３ａ、ゲート電極２３ａ、ドレイン拡散層４３ａ、ゲート電極２３ｂ、および、ソース拡散層５３ｂを有するダブルゲート型のトランジスタであるトランジスタＴｒ１と、ソース拡散層５３ｃ、ゲート電極２３ｃ、ドレイン拡散層４３ｃ、ゲート電極２３ｄ、および、ソース拡散層５３ｄを有するダブルゲート型のトランジスタであるトランジスタＴｒ２と、を備える。
【０２４５】
トランジスタＴｒ１，Ｔｒ２は、ゲート同士が接続され、ソースは、電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１，Ｔｒ２の各ゲートおよび端子Ａ１が接続され、トランジスタＴｒ２のドレインは、端子Ａ２が接続される。トランジスタＴｒ１，Ｔｒ２の接続関係は、図１に示すカレントミラー回路のトランジスタ対と同じ接続関係である。従って、半導体装置８は、図１に示すカレントミラー回路に対応する。
【０２４６】
ここで、半導体装置７においては、図１４（ｂ）に示すように、ソース拡散層５３ｆが形成されることにより、ソース拡散層５３ａ〜５３ｄが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５３ａ〜５３ｄ，５３ｆからなるソース拡散層５３を共有している。
【０２４７】
また、半導体装置８においては、図１５（ｂ）に示すように、ソース拡散層５３ｇ〜５３ｉが形成されることにより、ソース拡散層５３ａ〜５３ｄが接続され、トランジスタＴｒ１，Ｔｒ２は、ソース拡散層５３ａ〜５３ｄ，５３ｇ〜５３ｉからなるソース拡散層５３を共有している。
【０２４８】
すなわち、半導体装置７および半導体装置８は、上述した半導体装置６の第１の特徴点と同じ特徴を有している。
【０２４９】
さらに、半導体装置７においては、ソース拡散層５３ｆが形成されることにより、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｄが接続されている。そのため、図１０（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０２５０】
また、半導体装置８においては、ソース拡散層５３ｇ〜５３ｉが形成されることにより、トランジスタＴｒ１，Ｔｒ２のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５３ａ〜５３ｄが接続されている。そのため、図１１（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタＴｒ１，Ｔｒ２のキャリアのドリフト方向が同じ方向となる。
【０２５１】
すなわち、半導体装置７および半導体装置８は、上述した半導体装置６の第２の特徴点と同じ特徴を有している。
【０２５２】
上述したように、半導体装置６は、第１および第２の特徴点を有することで、トランジスタＴｒ１，Ｔｒ２の特性のばらつきを低減することができる。従って、半導体装置７および半導体装置８も、半導体装置６と同様に、各トランジスタの特性ばらつきを低減することができる。
【０２５３】
（第４の実施形態）
本発明の第４の実施形態の半導体装置は、第２の実施形態の半導体装置３と比較して、トランジスタ群を構成するトランジスタをダブルゲート型のトランジスタに変更した点が異なる。
【０２５４】
本実施形態の半導体装置９の構成について説明する。
【０２５５】
図１６（ａ）は、半導体装置９の平面図を、図１６（ｂ）は、半導体装置９の基板面の平面図である。
【０２５６】
図１６（ａ）を参照すると、半導体装置９は、２行３列にマトリクス配置された、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６を備える。
【０２５７】
詳細には、半導体基板上に形成された不図示のゲート絶縁膜上にゲート電極２４ａ〜２４ｌが形成される。なお、ゲート電極２４ａとゲート電極２４ｇとが、ゲート電極２４ｂとゲート電極２４ｈとが、ゲート電極２４ｃとゲート電極２４ｉとが、ゲート電極２４ｄとゲート電極２４ｊとが、ゲート電極２４ｅとゲート電極２４ｋとが、ゲート電極２４ｆとゲート電極２４ｌとが、それぞれ接続される。ゲート電極２４ａ，２４ｇの左側の領域と、左右に隣り合うゲート電極に挟まれる領域と、ゲート電極２４ｆ，２４ｌの右側の領域と、に拡散層が形成される。
【０２５８】
半導体装置９の半導体基板面に形成される拡散層の詳細について図１６（ｂ）を参照して説明する。なお、図１６（ｂ）実線で囲まれた領域は、活性領域ＡＣＴを示す。活性領域ＡＣＴは素子分離領域で囲まれている。
【０２５９】
図１６（ｂ）を参照すると、チャネル領域３４ａ〜３４ｌは、活性領域ＡＣＴ内のうち図１６（ａ）に示すゲート電極２４ａ〜２４ｌの直下の領域である。拡散層５４ａは、活性領域ＡＣＴ内のうちチャネル領域３４ａの左側の領域に、チャネル領域３４ａに隣接するように形成され、拡散層４４ａは、活性領域ＡＣＴ内のうちチャネル領域３４ａ，３４ｂに挟まれる領域に、チャネル領域３４ａ，３４ｂに隣接するように形成され、拡散層５４ｂは、活性領域ＡＣＴ内のうちチャネル領域３４ｂ，３４ｃに挟まれる領域に、チャネル領域３４ｂ，３４ｃに隣接するように形成され、拡散層４４ｂは、活性領域ＡＣＴ内のうちチャネル領域３４ｃ，３４ｄに挟まれる領域に、チャネル領域３４ｃ，３４ｄに隣接するように形成され、拡散層５４ｃは、活性領域ＡＣＴ内のうちチャネル領域３４ｄ，３４ｅに挟まれる領域に、チャネル領域３４ｄ，３４ｅに隣接するように形成され、拡散層４４ｃは、活性領域ＡＣＴ内のうちチャネル領域３４ｅ，３４ｆに挟まれる領域に、チャネル領域３４ｅ，３４ｆに隣接するように形成され、拡散層５４ｄは、活性領域ＡＣＴ内のうちチャネル領域３４ｆの右側の領域に、チャネル領域３４ｆに隣接するように形成されている。また、拡散層５４ｅは、活性領域ＡＣＴ内のうちチャネル領域３４ｇの左側の領域に、チャネル領域３４ｇに隣接するように形成され、拡散層４４ｄは、活性領域ＡＣＴ内のうちチャネル領域３４ｇ，３４ｈに挟まれる領域に、チャネル領域３４ｇ，３４ｈに隣接するように形成され、拡散層５４ｆは、活性領域ＡＣＴ内のうちチャネル領域３４ｈ，３４ｉに挟まれる領域に、チャネル領域３４ｈ，３４ｉに隣接するように形成され、拡散層４４ｅは、活性領域ＡＣＴ内のうちチャネル領域３４ｉ，３４ｊに挟まれる領域に、チャネル領域３４ｉ，３４ｊに隣接するように形成され、拡散層５４ｇは、活性領域ＡＣＴ内のうちチャネル領域３４ｊ，３４ｋに挟まれる領域に、チャネル領域３４ｊ，３４ｋに隣接するように形成され、拡散層４４ｆは、活性領域ＡＣＴ内のうちチャネル領域３４ｋ，３４ｌに挟まれる領域に、チャネル領域３４ｋ，３４ｌに隣接するように形成され、拡散層５４ｈは、活性領域ＡＣＴ内のうちチャネル領域３４ｌの右側の領域に、チャネル領域３４ｌに隣接するように形成されている。
【０２６０】
さらに半導体装置９においては、拡散層５４ａの一部から突出し、拡散層４４ａ〜４４ｆと素子分離領域により隔てられるようにして、拡散層５４ｂ〜５４ｈそれぞれまで延びる拡散層５４ｉが形成されている。拡散層５４ｉが形成されることにより、拡散層５４ａ〜５４ｉが連続的に形成された状態となり、拡散層５４ａ〜５４ｈが接続される。なお、拡散層５４ｉは、図１６（ｂ）に示した形状に限定されるものではなく、拡散層４４ａ〜４４ｆと接続せずに、拡散層５４ｂ〜５４ｈそれぞれまで延びていれば、いかなる形状でもよい。
【０２６１】
ここで、拡散層５４ａ〜５４ｈ、これらの拡散層を接続する拡散層５４ｉ、および拡散層４４ａ〜４４ｆは同じ導電型であり、チャネル領域３４ａ〜３４ｌとは逆の導電型である。
【０２６２】
また、図１６（ｂ）においては、説明の便宜上、拡散層５４ａ〜５４ｉを分けて説明したが、これらの拡散層は、連続的に形成され、一体となっている。以下では、拡散層５４ａ〜５４ｉからなる拡散層を一体として拡散層５４と称する。
【０２６３】
再び、図１６（ａ）を参照すると、拡散層４４ａ〜４４ｆはそれぞれ、コンタクトプラグ６４ａ〜６４ｆを介して配線７４ａ〜７４ｆと接続される。また、拡散層５４は、複数のコンタクトプラグ６４を介して配線７４ｇと接続される。
【０２６４】
配線７４ａは、端子Ａ１に接続される。また、ゲート電極２４ａ〜２４ｆが、端子Ａ１に接続される。上述したように、ゲート電極２４ａ〜２４ｆがそれぞれ、ゲート電極２４ｇ〜２４ｌと接続されている。従って、ゲート電極２４ａ〜２４ｌは同電位となる。
【０２６５】
配線７４ｂから配線７４ｆはそれぞれ、端子Ａ２から端子Ａ６に接続される。
【０２６６】
配線７４ｇは、電源電位ＶＤＤまたは接地電位ＶＳＳに接続される。配線７４ｇが電源電位ＶＤＤまたは接地電位ＶＳＳに接続されることで、配線７４ｇと接続される拡散層５４は、ソース拡散層となる。以下では、拡散層５４（５４ａ〜５４ｉ）をソース拡散層５４（５４ａ〜５４ｉ）と称する。また、配線７４ａ〜７４ｆとそれぞれ接続される拡散層４４ａ〜４４ｆを、ドレイン拡散層４４ａ〜４４ｆと称する。
【０２６７】
図１６（ａ），（ｂ）を参照して説明したように、半導体装置９は、ソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、および、ソース拡散層を有する、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６を備える。
【０２６８】
トランジスタＴｒ１〜Ｔｒ６は，ゲート同士が同電位であり、ソースは電源電位ＶＤＤまたは接地電位ＶＳＳが接続される。また、トランジスタＴｒ１のドレインは、トランジスタＴｒ１〜Ｔｒ６のゲートおよび端子Ａ１が接続され、トランジスタＴｒ２〜６のドレインにはそれぞれ、端子Ａ２〜Ａ６が接続される。トランジスタＴｒ１〜Ｔｒ６の接続関係は、図８に示すカレントミラー回路のトランジスタ群と同じ接続関係である。従って、半導体装置９は、図８に示すカレントミラー回路に対応する。
【０２６９】
以上、本実施形態の半導体装置９の構成について、図１６（ａ），（ｂ）を参照して説明したが、以下では、その構成における特徴点についてより詳細に説明する。
【０２７０】
半導体装置９は、その構成において、以下の２つの特徴点を有する。
【０２７１】
１つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６のソース拡散層５４ａ〜５４ｈをソース拡散層５４ｉを形成して接続した点である。２つめの特徴点は、トランジスタＴｒ１〜Ｔｒ６をキャリアのドリフト方向が同じ方向となる向きに配置した点である。
【０２７２】
まず、１つめの特徴点について説明する。
【０２７３】
半導体装置９においては、トランジスタＴｒ１のソース拡散層５４ａからソース拡散層５４ｂ〜５４ｈそれぞれまで延びるソース拡散層５４ｉが形成されている。ソース拡散層５４ｉが形成されることにより、ソース拡散層５４ａ〜５４ｉが連続的に形成された状態となり、ソース拡散層５４ａ〜５４ｈが接続される。すなわち、トランジスタＴｒ１〜Ｔｒ６は、ソース拡散層５４ａ〜５４ｉからなるソース拡散層５４を共有している。
【０２７４】
ここで、トランジスタＴｒ１〜Ｔｒ６がソース拡散層５４を共有することで、コンタクト抵抗のばらつきが各トランジスタで共有されるようになり、結果として、各トランジスタの特性のばらつきを低減することができる。
【０２７５】
なお、図１６（ａ）においては、ソース拡散層５４には複数のコンタクトプラグ６４が接続されているが、ソース拡散層５４に給電するためのコンタクトプラグは１つでもよい。接続するコンタクトプラグを１つとすることで、コンタクト抵抗のばらつきによる各トランジスタの特性のばらつきを無くすことができる。
【０２７６】
次に、２つめの特徴点について説明する。
【０２７７】
半導体装置９においては、ソース拡散層５４ｉを形成することで、ダブルゲート型のトランジスタであるトランジスタＴｒ１〜Ｔｒ６のソース拡散層、ゲート電極、ドレイン拡散層、ゲート電極、ソース拡散層がこの順に形成される方向は同じのまま、ソース拡散層５４ａ〜５４ｈを接続している。そのため、図１６（ａ）の白抜き矢印で示すように、半導体基板上で見た各トランジスタのキャリアのドリフト方向が同じ方向となる。
【０２７８】
ここで、キャリアのドリフト方向が同じ向きとなるように配置することで、ソース／ドレイン拡散層の対称性のばらつきが低減され、閾値電圧の相違が生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２７９】
このように、本実施形態の半導体装置９は、トランジスタＴｒ１〜Ｔｒ６でソース拡散層を共有させることで、ソース拡散層に接続する複数のコンタクトプラグのコンタクト抵抗にばらつきがあっても、各トランジスタの特性ばらつきを低減することができる。
【０２８０】
また、本実施形態の半導体装置９は、キャリアのドリフト方向が同じ方向となる向きにトランジスタＴｒ１〜Ｔｒ６を配置することで、各トランジスタの閾値電圧のばらつきが生じ難くなり、各トランジスタの特性ばらつきを低減することができる。
【０２８１】
なお、３つ以上のトランジスタから構成されるカレントミラー回路では、全てのトランジスタのソース拡散層を接続し、各トランジスタでソース拡散層を共有させるのは、構造上困難である。その上でさらに、各トランジスタのキャリアのドリフト方向を揃えるには、本実施形態のように、各トランジスタのソース拡散層を引き回して接続する構成は特に有用である。
【０２８２】
このように本実施形態の半導体装置によれば、高い比精度が要求されるトランジスタが３つ以上であり、かつ、そのトランジスタがダブルゲート型のトランジスタである場合にも、各トランジスタの特性ばらつきを低減することができる。
【０２８３】
なお、本実施形態においては、トランジスタＴｒ１〜Ｔｒ６を２行３列にマトリクス配置した半導体装置９を例として説明したが、これに限られるものではない。
【０２８４】
配置領域の制約を勘案して、トランジスタＴｒ１〜Ｔｒ６を、ゲート電極の延在方向に対して左右に隣り合うように配置してもよい。また、トランジスタＴｒ１〜Ｔｒ６を、ゲート電極の延在方向に対して上下に隣り合うように配置してもよい。
【０２８５】
また、本実施形態においては、１行目（トランジスタＴｒ１〜Ｔｒ３）と２行目（トランジスタＴｒ４〜Ｔｒ６）との間に、拡散層５４と接続するコンタクトプラグ６４を１列に配置した場合を例として説明したが、これに限られるものではない。
【０２８６】
例えば、図１７に示すように、１行目（トランジスタＴｒ１〜Ｔｒ３）と２行目（トランジスタＴｒ４〜Ｔｒ６）との間に、コンタクトプラグ６４を２列に配置してもよい。このようにコンタクトプラグを配置すると、大電流が流れる箇所などで、コンタクト抵抗の抵抗値を下げることができる。なお、図１７において、図１６に示す構成に対応する構成については同じ符号を付し、説明を省略する。
【０２８７】
なお、上述したトランジスタ対（トランジスタ群）は、カレントミラー回路のトランジスタ対（トランジスタ群）のみならず、カレントミラー回路自体を負荷として用いるトランジスタ対（トランジスタ群）などといった、高い比精度が求められるトランジスタ対（トランジスタ群）に適用しても、各トランジスタの特性ばらつきを低減するという効果が得られる。例えば、オペアンプの差動入力段に用いられるトランジスタ対などに適用することができる。オペアンプは、例えば、ＤＲＡＭ（Dynamic Random Access Memory）において、メモリセルへの入力データを参照電圧（Ｖｒｅｆ）と比較して増幅するために用いられる。
【０２８８】
また、第１から第４の実施形態においては、トランジスタは電界効果トランジスタであるとして説明したが、これに限られるものではなく、例えば、バイポーラトランジスタであってもよい。
【０２８９】
バイポーラトランジスタを用いたカレントミラー回路では、入力側トランジスタと出力側トランジスタとは、ベース同士が接続され、エミッタには電源が接続される。また、入力側トランジスタのコレクタは、ベースに接続される。このような回路構成において、入力側トランジスタのコレクタ電圧が出力側トランジスタのベースに供給され、出力側トランジスタにコレクタ電流が流れ、出力電流として出力される。
【０２９０】
第１から第４の実施形態の半導体装置をバイポーラトランジスタを用いて実現する場合には、複数のトランジスタでベース拡散層が共有され、その共有ベース拡散層の中で、複数のトランジスタのエミッタ拡散層を接続した構成となる。
【符号の説明】
【０２９１】
１〜９ 半導体装置
Ｔｒ１〜Ｔｒ６ トランジスタ
１ａ，１ｂ，１１ａ，１１ｂ ゲート絶縁膜
２ａ，２ｂ，２１ａ，２１ｂ，２２ａ〜２２ｇ，２３ａ〜２３ｆ，２４ａ〜２４ｌ ゲート電極
３ａ，３ｂ，３１ａ，３１ｂ，３２ａ〜３２ｆ，３３ａ〜３３ｄ，３４ａ〜３４ｌ チャネル領域
４ａ，４１ａ，４１ｂ，４２ａ〜４２ｆ，４３ａ，４３ｂ，４４ａ〜４４ｆ ドレイン拡散層
５ａ〜５ｂ，５１，５１ａ〜５１ｅ，５２，５２ａ〜５２ｍ，５３，５３ａ〜５３ｉ，５４ａ〜５４ｉ ソース拡散層
６ａ〜６ｃ，６１，６１ａ〜６１ｉ，６２，６２ａ〜６２ｆ，６３，６３ａ，６３ｂ，６４，６４ａ〜６４ｆ コンタクトプラグ
７ａ〜７ｃ，７１ａ〜７１ｃ，７２ａ〜７２ｆ，７３ａ〜７３ｃ，７４ａ〜７４ｇ 配線
ＡＣＴ 活性領域
ＳＴＩ 素子分離領域
【特許請求の範囲】
【請求項１】
半導体基板上に配置された第１のトランジスタと、
前記半導体基板上に配置され、前記半導体基板上で見たキャリアのドリフト方向が前記第１のトランジスタのキャリアのドリフト方向と同じ方向となる向きに配置された第２のトランジスタと、
前記半導体基板上に形成され、前記第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層と、
前記第１および第２のトランジスタのキャリア供給側の拡散層または該拡散層同士を接続する拡散層の表面に接続され、前記第１および第２のトランジスタのキャリア供給側の拡散層に給電するためのコンタクトプラグと、を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタは、カレントミラー回路の入力側トランジスタであり、
前記第２のトランジスタは、前記カレントミラー回路の出力側トランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第２のトランジスタは複数配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１のトランジスタおよび前記複数の第２のトランジスタは、互いに交差する行および列に沿って配置されていることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、同電位の２つのゲート電極を有するダブルゲート型の電界効果トランジスタであって、前記キャリア供給側の拡散層は、前記２つのゲート電極に挟まれた領域とは反対側の前記半導体基板に形成されていることを特徴とする半導体装置。
【請求項７】
第１の方向に順に形成された第１の拡散層、第１の制御電極、および、第２の拡散層を有し、前記第１の拡散層がキャリア供給側の主電極である第１のトランジスタと、
前記第１の方向に順に形成された第３の拡散層、第２の制御電極、および、第４の拡散層を有し、前記第３の拡散層がキャリア供給側の主電極である第２のトランジスタと、
前記第１の拡散層と前記第３の拡散層とを接続する第５の拡散層と、
前記第１の拡散層、前記第３の拡散層、および、前記第５の拡散層の少なくとも１つに接続され、該第１の拡散層、前記第３の拡散層、および、前記第５の拡散層に給電するためのコンタクトプラグと、を備えることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２の拡散層と前記第１および第２の制御電極とが同電位であることを特徴とする半導体装置。
【請求項９】
請求項７または８記載の半導体装置において、
前記第２のトランジスタは、複数配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１および第２のトランジスタは、互いに交差する行および列に沿って配置されていることを特徴とする半導体装置。
【請求項１１】
請求項７から１０のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【請求項１２】
請求項７から１１のいずれか１項に記載の半導体装置において、
前記第１のトランジスタは、前記第２の拡散層の前記第１の制御電極とは反対側に、前記第１の方向の順に形成された第３の制御電極、および、キャリア供給側の主電極である第６の拡散層をさらに有し、
前記第２のトランジスタは、前記第４の拡散層の前記第２の制御電極とは反対側に、前記第１の方向の順に形成された第４の制御電極、および、キャリア供給側の主電極である第７の拡散層をさらに有し、
前記第１および第３の制御電極が同電位であるとともに、前記第２および第４の制御電極が同電位であり、
前記第５の拡散層は、前記第１の拡散層と前記第３の拡散層と前記第６の拡散層と前記第７の拡散層とを接続する、ことを特徴とする半導体装置。
【請求項１】
半導体基板上に配置された第１のトランジスタと、
前記半導体基板上に配置され、前記半導体基板上で見たキャリアのドリフト方向が前記第１のトランジスタのキャリアのドリフト方向と同じ方向となる向きに配置された第２のトランジスタと、
前記半導体基板上に形成され、前記第１および第２のトランジスタのキャリア供給側の拡散層同士を接続する拡散層と、
前記第１および第２のトランジスタのキャリア供給側の拡散層または該拡散層同士を接続する拡散層の表面に接続され、前記第１および第２のトランジスタのキャリア供給側の拡散層に給電するためのコンタクトプラグと、を備えることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第１のトランジスタは、カレントミラー回路の入力側トランジスタであり、
前記第２のトランジスタは、前記カレントミラー回路の出力側トランジスタであることを特徴とする半導体装置。
【請求項３】
請求項１または２記載の半導体装置において、
前記第２のトランジスタは複数配置されていることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、
前記第１のトランジスタおよび前記複数の第２のトランジスタは、互いに交差する行および列に沿って配置されていることを特徴とする半導体装置。
【請求項５】
請求項１から４のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【請求項６】
請求項１から５のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、同電位の２つのゲート電極を有するダブルゲート型の電界効果トランジスタであって、前記キャリア供給側の拡散層は、前記２つのゲート電極に挟まれた領域とは反対側の前記半導体基板に形成されていることを特徴とする半導体装置。
【請求項７】
第１の方向に順に形成された第１の拡散層、第１の制御電極、および、第２の拡散層を有し、前記第１の拡散層がキャリア供給側の主電極である第１のトランジスタと、
前記第１の方向に順に形成された第３の拡散層、第２の制御電極、および、第４の拡散層を有し、前記第３の拡散層がキャリア供給側の主電極である第２のトランジスタと、
前記第１の拡散層と前記第３の拡散層とを接続する第５の拡散層と、
前記第１の拡散層、前記第３の拡散層、および、前記第５の拡散層の少なくとも１つに接続され、該第１の拡散層、前記第３の拡散層、および、前記第５の拡散層に給電するためのコンタクトプラグと、を備えることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置において、
前記第２の拡散層と前記第１および第２の制御電極とが同電位であることを特徴とする半導体装置。
【請求項９】
請求項７または８記載の半導体装置において、
前記第２のトランジスタは、複数配置されていることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置において、
前記第１および第２のトランジスタは、互いに交差する行および列に沿って配置されていることを特徴とする半導体装置。
【請求項１１】
請求項７から１０のいずれか１項に記載の半導体装置において、
前記第１および第２のトランジスタは、電界効果トランジスタであることを特徴とする半導体装置。
【請求項１２】
請求項７から１１のいずれか１項に記載の半導体装置において、
前記第１のトランジスタは、前記第２の拡散層の前記第１の制御電極とは反対側に、前記第１の方向の順に形成された第３の制御電極、および、キャリア供給側の主電極である第６の拡散層をさらに有し、
前記第２のトランジスタは、前記第４の拡散層の前記第２の制御電極とは反対側に、前記第１の方向の順に形成された第４の制御電極、および、キャリア供給側の主電極である第７の拡散層をさらに有し、
前記第１および第３の制御電極が同電位であるとともに、前記第２および第４の制御電極が同電位であり、
前記第５の拡散層は、前記第１の拡散層と前記第３の拡散層と前記第６の拡散層と前記第７の拡散層とを接続する、ことを特徴とする半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−５４５０２（Ｐ２０１２−５４５０２Ａ）
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願番号】特願２０１０−１９７７９９（Ｐ２０１０−１９７７９９）
【出願日】平成２２年９月３日（２０１０．９．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年３月１５日（２０１２．３．１５）
【国際特許分類】
【出願日】平成２２年９月３日（２０１０．９．３）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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