【課題】不良回路ブロックを特定する時間を短くでき、また、各回路ブロックの信頼性加速試験での特性劣化を精度良く測定できる半導体集積回路を提供することを目的とする。
【解決手段】複数の回路ブロックＢ１、Ｂ２、・・・Ｂｎと、複数の回路ブロックに対応し、回路ブロックと電源端子２との接続を制御する複数のスイッチ回路Ｓａ１、Ｓａ２、・・・Ｓａｎと、複数のスイッチ回路に対応し、スイッチ回路へ回路ブロック選択信号を出力する複数のフリップフロップ回路ＤＦＦ１、ＤＦＦ２、・・・ＤＦＦｎとを備え、複数のフリップフロップ回路は、シフトレジスタ回路を構成し、外部信号の入力に基づいて、２以上のスイッチ回路を選択して回路ブロック選択信号を出力し、当該回路ブロック選択信号を入力された２以上のスイッチ回路は、当該２以上のスイッチ回路それぞれに対応する回路ブロックと電源端子とを接続する半導体集積回路１００。 （もっと読む）

【課題】基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路を提供する。
【解決手段】再構成可能集積回路は、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備える。入力端子から出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、不揮発性記憶素子が入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成するため、不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。 （もっと読む）

【課題】デジタル信号処理回路だけで構成でき、半導体装置内のＮＭＯＳおよびＰＭＯＳのソースドレイン間電流を個別に測定できるオンチップ型のモニタ回路を提供する。
【解決手段】このモニタ回路１０Ａは、ＰＮ電流比の異なる３個のリングオシレータＲＯ０〜ＲＯ２と、リングオシレータＲＯ０〜ＲＯ２の出力をカウントするカウンタＣＯ０〜ＣＯ２と、各カウンタＣＯ０〜ＣＯ２のカウント値Ｎ₁，Ｎ₂の差分を演算する減算器ＳＵＢとを備える。 （もっと読む）

【課題】既存のＣＭＯＳ回路を含んでその高速化が簡単にできる半導体集積回路装置及び高速化方法を提供する。
【解決手段】半導体集積回路装置に設けられた複数の信号伝達経路は、複数の論理ゲート回路がエンハンスメント型ＭＯＳＦＥＴで構成されて、その信号伝達遅延時間が許容される信号伝達遅延時間以下とされる第１信号伝達経路と、複数の論理ゲート回路のうちエンハンスメント型ＭＯＳＦＥＴで構成したときに上記許容される信号伝達遅延時間よりも大きな遅延時間を持つものが、ディプレッション型ＭＯＳＦＥＴに置き換えられることによってその信号伝達遅延時間が上記許容される信号伝達遅延時間以下とされる。複数の論理ゲート回路は、しきい値電圧が互いに異なる５種類のＣＭＯＳにより構成される。
【選択図】図５
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【課題】信頼性を高め、かつ消費電力の増加を低減することのできる半導体装置を提供する。
【解決手段】通信装置と無線信号の送受信を行うためのアンテナと、アンテナに電気的に接続された複数の機能回路と、を有し、複数の機能回路のうち、いずれか一の機能回路は、いずれか他の機能回路の電源回路より出力される電源電圧を制御するための電源制御回路を有し、いずれか他の機能回路における電源制御回路は、第１端子が電源回路の出力端子に電気的に接続され、第２端子がグラウンド線に電気的に接続されたトランジスタを有し、トランジスタのゲート端子がいずれか一の機能回路が有する電源制御回路に電気的に接続されている。 （もっと読む）

【課題】デューティ比を調整する際の設計工数を短縮する。
【解決手段】ＧＮＤ配線１１とＶＤＤ配線１２の一部を２辺とする略矩形の領域にそれぞれ設けられた基本バッファ回路１４と、トランジスタ抵抗領域１３とを備える。基本バッファ回路１４は、Ｐウェル２１と、Ｎウェル２２と、Ｐウェル２１の中に設けられたＮｃｈトランジスタＭＮ１と、Ｎウェル２２の中に設けられたＰｃｈトランジスタＭＰ１と、を含む。トランジスタ抵抗領域１３が、Ｐウェル２１の中に設けられたＮｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６を含む。Ｎｃｈトランジスタ抵抗ＭＲ１〜ＭＲ６のうち、任意の数のトランジスタ抵抗がＰｃｈトランジスタＭＰ１とＮｃｈトランジスタＭＮ１のドレイン間に直列、並列、あるいは直列並列組み合わせた形態で接続可能とされる。 （もっと読む）

【課題】集積度を低下させずに、信頼性あるように積層することができる半体素子が提供され、かような半導体素子を備えるスタックモジュール、カード及びシステムを提供する。
【解決手段】半導体素子１００は基板１０５を備え、回路１１０は基板上に提供される。一つ以上のパッド１２０は、回路のテストのために基板上に提供される。一つ以上のターミナル１３５は、回路にアクセスするために基板上に提供される。一本以上の第１配線ライン１４０は、一つ以上のパッド及び回路を電気的に接続する。一本以上の第２配線ライン１４５は、一つ以上のターミナル及び回路を電気的に接続する。そして、スイッチング素子１５０ａは、一本以上の第１配線ラインの中間に挿入され、一つ以上のパッド及び回路の電気的な接続を制御する。 （もっと読む）

【課題】複雑な構造によらずに必要な信号配線経路の確保が実現され、この点において高い信頼性を有する半導体装置を提供する。
【解決手段】半導体装置（１）は、半導体基板に複数の回路セルの集合として把握される複数の回路ブロックを有する。前記複数の回路セルの一部は、回路セル間に給電経路を形成するために配置されたフィラーセル（４０，４１，４２）であり、前記フィラーセルとして、前記給電経路に接続された電源安定化容量を有する第１フィラーセル（４０，４２）と、前記第１フィラーセルから電源安定化容量を削除した第２フィラーセル（４１）とを有する。配線が混み合う場所（３５）には第２フィラーセルを用いることにより、複雑な構造によらずに必要な信号配線経路を確保することができる。 （もっと読む）

【課題】 チップをパッケージングした後に電子回路のトリミングを可能とする半導体装置において、回路規模のオーバーヘッドやピン数の増加が生じる。
【解決手段】 トリミング回路部４のツェナーダイオードＺkのザッピングにより回路構成を変更する際に、通常動作時にはＧＮＤと同電位とされるＶsubをＧＮＤに対して所定電位差とする。これにより、ＧＮＤとＶsubとの間の電流路を形成するトランジスタＱfk，Ｒk3及びＲk4の中間位置における電位をＱfkのオン／オフに応じて変化させることが可能となる。その中間位置の電位を、Ｚkに直列に接続されるトランジスタＱekのベースに印加し、そのオン／オフを制御する。Ｖzに高電圧のザッピングパルスを与えた場合に、オン状態とされたＱekに対応するＺkに選択的に逆バイアス状態とされ、破壊・短絡され、回路構成が変更される。Ｑfkのベースに接続される端子は、通常動作時に使用される他の回路端子と共用され、ピン数の増加が抑制される。 （もっと読む）

【課題】アンチヒューズリンクを短絡するために用いられる電力によって周囲の回路素子が損傷を受けることのないようなアンチヒューズデバイスを提供する。
【解決手段】一実施形態において、一方法は、第１の電力源(204)に結合されるバイポーラ接合トランジスタ(202)を提供する。第２の電力源は、前記バイポーラ接合トランジスタ(202)をターンオンするために利用される。更に、前記バイポーラ接合トランジスタ(202)は、オーバードライブされる。 （もっと読む）

【課題】 回路面積を縮小すると共に、回路速度を高速化する。
【解決手段】 本発明の一態様に従った半導体集積回路は、複数の第１のトランジスタから構成された第１の論理回路としての標準セルと、前記第１のトランジスタよりも低いしきい値を有する複数の第２のトランジスタから構成された第２の論理回路と、前記第２のトランジスタよりも高いしきい値を有する第３のトランジスタを用いて前記第２の論理回路への電源のオンオフを制御するスイッチング回路と、前記第２の論理回路のスタンバイ時に、前記第２の論理回路の出力レベルを所定レベルに保持するレベル保持回路とを有した第１のセルと、前記第２の論理回路と前記スイッチング回路とを有した第２のセルとを備え、前記標準セル、前記第１のセル及び前記第２のセルがクリティカルパス上にあることを特徴とする。 （もっと読む）

【課題】 半導体装置の配線構造の微細化に対応して、ＬＴ法での歩留まり低下を防止し、ヒューズ部構造の信頼性を確保できる半導体装置及び半導体装置の製造方法を得ることを目的とする。
【解決手段】 この発明の半導体装置は、メモリ部救済用の金属製のヒューズ配線を搭載しており、ヒューズ配線０１上にＳｉＣＮ膜０５、ビア層間絶縁膜０６、パッシベーション膜を形成後、パッシベーション膜をエッチングで除去し、ビア層間絶縁膜０６をエッチバックして除去する。その結果ヒューズ配線０１上にはＳｉＣＮ膜０５のみを備えている。 （もっと読む）