再構成可能集積回路
【課題】基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路を提供する。
【解決手段】再構成可能集積回路は、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備える。入力端子から出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、不揮発性記憶素子が入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成するため、不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。
【解決手段】再構成可能集積回路は、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備える。入力端子から出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、不揮発性記憶素子が入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成するため、不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路により構成される再構成可能集積回路に関し、特に、基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路に関する。
【背景技術】
【０００２】
自在に回路構成を変更できるＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に代表される再構成可能集積回路は、デバイスに内蔵された記憶素子に回路構成情報を記憶することによって、ルーティング配線の結線状態やロジックブロックにおける論理機能、ルーティング配線とロジックブロックの相互接続状態を自由かつ柔軟に変更することが可能なデバイスである。ユーザは、デバイス内部の記憶素子に外部から回路構成情報を書き込むことによって、所望の規模、所望の機能を有する論理回路を構成することができる。
【０００３】
再構成可能集積回路における柔軟な再構成機能を実現するため、再構成可能集積回路においては、複数の基本理回路ブロックおよび当該基本回路ブロックの間の結線状態を制御する複数の配線スイッチブロックに複数のプログラマブル配線スイッチが実装される。
【０００４】
プログラマブル配線スイッチは、スイッチ機能の電界効果トランジスタ（スイッチＦＥＴ）と、スイッチＦＥＴの導通状態もしくは非導通状態を記憶するための記憶素子から構成されている。
【０００５】
ルーティング配線同士もしくはルーティング配線とロジックブロックとの配線を、プログラマブル配線スイッチを介して接続することによって、ルーティング配線同士もしくはルーティング配線とロジックブロックの接続もしくは非接続を、プログラマブル配線スイッチに内蔵される記憶素子の記憶状態で決定することができる。
【０００６】
プログラマブル配線スイッチは、複数の入力端子と１つの出力端子を有し、この複数の入力への信号電圧を選択的に出力することが可能なマルチプレクサ回路を構成する複数のスイッチＦＥＴと、このマルチプレクサ回路を構成するスイッチＦＥＴの導通状態もしくは非導通状態を記憶するための複数の記憶素子とを有する。この記憶素子としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ Ｍｅｍｏｒｙ）が用いられる。
【０００７】
このようなプログラマブル配線スイッチについては、ＦＰＧＡのコンフィギャレーション情報の盗聴防止や、プログラマブル配線スイッチ、特に記憶素子の消費電力低減を目的として、特許文献１，２，３，４，５，６に示されるように、情報記憶素子としては、不揮発性記憶素子を用いたプログラマブル配線スイッチが提案されている。
【０００８】
例えば、特許文献１または特許文献２に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチでは、スイッチＦＥＴと、電子をトンネリングする機能かつフローティングゲート蓄積電荷量を確認する機能を有する素子が、フローティングゲートを共有し、２つのＦＥＴが一つの基本素子を構成しているものが用いられる。
【０００９】
また、特許文献３，特許文献４，特許文献５，または特許文献６に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチでは、スイッチＦＥＴと、電子をトンネリングする機能を有する素子と、フローティングゲート蓄積電荷量を確認する機能を有する素子が、フローティングゲートを共有し、３つのＦＥＴが一つの基本素子を構成しているものが用いられる。
【特許文献１】米国特許第５８３８０４０号明細書
【特許文献２】米国特許第５６３３５１８号明細書
【特許文献３】米国特許第５７７３８６２号明細書
【特許文献４】米国特許第５８９４１４８号明細書
【特許文献５】米国特許第５７６４０９６号明細書
【特許文献６】米国特許第６２５２２７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１または特許文献２に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチにおいては、２つのＦＥＴが一つの基本素子を構成しているので、スイッチ面積が増加するという問題点がある。
【００１１】
また、特許文献３，特許文献４，特許文献５，または特許文献６に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチにおいては、３つのＦＥＴが一つの基本素子を構成しているので、スイッチ面積が増加するという問題点がある。
【００１２】
さらに、特許文献１，特許文献２，特許文献３，特許文献４，特許文献５，特許文献６に記載されている不揮発性記憶素子を有するプログラマブル配線スイッチは、マルチプレクサ型のプログラマブル配線スイッチに対応していないという問題点がある。マルチプレクサ型のプログラマブル配線スイッチは、ＦＰＧＡで現在主流となっている。
【００１３】
本発明は、上記のような問題を解決するためになされたものであり、本発明の目的は、基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記のような目的を達成するため、本発明による再構成可能集積回路は、基本的な構成として、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備えた再構成可能集積回路であって、前記入力端子から前記出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、前記不揮発性記憶素子が前記入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成し、前記不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶するための制御信号線を備える。
【００１５】
本発明の再構成可能集積回路においては、マルチプレクサ型のプログラマブル配線スイッチを構成する複数段の不揮発性記憶素子に対して、導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。
【００１６】
また、本発明による再構成可能集積回路は、一つの態様として、基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、前記スイッチマトリックスにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、前記マルチプレクサ型のプログラマブル配線スイッチを構成する各段の不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える。
【００１７】
また、本発明による再構成可能集積回路は、別の態様として、基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、前記機能ブロックにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、前記マルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える。
【００１８】
この場合に、本発明の再構成可能集積回路において、消去動作を行う場合には、プログラマブル配線スイッチを構成するすべての不揮発性記憶素子を選択し、不揮発性記憶素子に対して一括して消去動作を行う。
【発明の効果】
【００１９】
従来の不揮発性記憶素子を備えたプログラマブル配線スイッチが、スイッチＦＥＴ、確認読みし用ＦＥＴと、書き込み動作、消去動作用デバイスの３種類、もしくは、スイッチＦＥＴと書き込み動作、消去動作かつ確認読み出し用ＦＥＴの２種類のＦＥＴが必要であったのに対して、本発明によるプログラマブル配線スイッチでは、スイッチＦＥＴ、書き込み動作、消去動作、確認読み出し動作のすべての機能を一つの電界効果トランジスタ構造の不揮発性記憶素子で行うことができるので、プログラマブル配線スイッチの面積を小さくすることができる。
【００２０】
本発明によるマルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子を備えた再構成可能集積回路は、プログラマブル配線スイッチを構成する不揮発性記憶素子に対して直接的に消去動作、書き込み動作、確認読み出し動作を行うことが可能であり、それと同時に、不揮発性記憶素子は、プログラマブル配線スイッチとしての機能を有しているので、従来の不揮発性記憶装置を有する再構成可能集積回路と比べて専有面積を小さくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施する一形態について、図面を参照して説明する。図１は、本発明による再構成可能集積回路を構成する基本の回路要素である基本タイルの構造を説明する図である。基本タイル１００は、機能ブロック１０１、スイッチマトリックス１０２、ルーティング配線１０３、およびプログラマブル配線スイッチを構成する不揮発性記憶素子のための制御信号線１０５から構成される。機能ブロック１０１は、論理機能を外部から書き換え可能なロジックブロックを用いたロジックブロックまたはＩ／Ｏブロックとして構成される。プログラマブル配線スイッチを構成する不揮発性記憶素子はスイッチマトリックス１０２に内蔵されるが、機能ブロック１０１の一部にプログラマブル配線スイッチが内蔵されるような構成とされても良い。
【００２２】
スイッチマトリックス１０２には、複数のプログラマブル配線スイッチが内蔵される。機能ブロック１０１とスイッチマトリックス１０２とは、図示されていないが配線で相互に接続されている。スイッチマトリックス１０２の内部のプログラマブル配線スイッチの導通状態もしくは非導通状態により、電圧信号をルーティング配線１０３の間で伝搬させたり、ルーティング配線１０３から機能ブロック１０１へ伝搬させたり、機能ブロック１０１で処理した電圧信号をルーティング配線１０３へ伝搬させたりする。
【００２３】
スイッチマトリックス１０２および機能ブロック１０１に内蔵されているプログラマブル配線スイッチを構成する複数の不揮発性記憶素子は、この不揮発性記憶素子の導通状態もしくは非導通状態を設定するため、制御信号線１０５によって書き込み、消去、確認読み出し動作が行われる。
【００２４】
図２は、本発明による再構成可能集積回路の全体の構成を説明する図である。本発明の再構成可能集積回路は、基本タイル１００をアレイ状に配置した構造である。不揮発性記憶素子を制御するための制御信号線１０５は、制御回路１０４に接続される。
【００２５】
制御回路１０４は、プログラマブル配線スイッチを構成する不揮発性記憶素子の導通状態もしくは非導通状態を設定するための書き込み回路、消去回路、確認読み出し回路を備えている。制御回路１０４は、典型的には、従来から公知の不揮発性記憶装置を構成する不揮発性記憶素子に対する書き込みおよび読み出しを制御する制御回路を用いる。このような制御回路の構成は公知であり、ここでの詳細な説明は省略する。
【００２６】
制御回路１０４は、再構成可能集積回路の全体の不揮発性記憶素子を制御するように構成される。または、所定の数の基本タイルの区画に対して、複数の不揮発性記憶素子の集合を形成し、その複数の不揮発性記憶素子の集合に対して、その不揮発性記憶素子の集合のそれぞれに対して制御回路を設け、それぞれの集合を個別に制御するように構成されても良い。
【００２７】
図３は、本発明の再構成可能集積回路のマルチプレクサ型のプログラマブル配線スイッチの構成を説明する図であり、図４は、本発明の再構成可能集積回路で用いられるプログラマブル配線スイッチを構成する不揮発性記憶素子のドレイン電流−制御ゲート電圧特性を説明する図である。これらの図を参照して説明する。
【００２８】
図３に示すように、プログラマブル配線スイッチ２１７は、複数の不揮発性記憶素子２１６がマルチプレクサ型のスイッチング回路を構成するように配置されたスイッチ構造となっている。プログラマブル配線スイッチを構成する個々の不揮発性記憶素子２１６としては、フラッシュメモリセルタイプの不揮発性記憶素子を用いる。このフラッシュメモリセルタイプの不揮発性記憶素子は、フローティングゲート構造を有しており、フローティングゲートに対して、もしくはフローティングゲートから電子をトンネリングすることにより、図４に示すように、フローティングゲートに蓄積された電荷量に対応した正のしきい値電圧＋Ｖｔと負のしきい値電圧−Ｖｔの状態となって、導通状態もしくは非導通状態が制御されるものである。このような特性については、フラッシュメモリセルタイプの不揮発性記憶素子として周知である。
【００２９】
ここでのマルチプレクサ型のプログラマブル配線スイッチ２１７を構成する不揮発性記憶素子２１６は、正のしきい値電圧と負のしきい値電圧を、制御端子によって選択的に書き込み可能である不揮発性記憶素子であれば、いずれのタイプのトランジスタ構造でも利用できる。
【００３０】
マルチプレクサ型のプログラマブル配線スイッチ２１７は、複数の信号入力端子２００−２０７と、１つの信号出力端子２１５と、複数の不揮発性記憶素子２１６と、複数の不揮発性記憶素子２１６の導通状態または非導通状態を制御するための制御信号を入力する制御端子２０８−２１４とを有しており、複数の不揮発性記憶素子２１６が入力端子から出力端子の方向に多段に接続された構造となっているスイッチである。
【００３１】
プログラマブル配線スイッチ２１７では、複数の信号入力端子２００−２０７に入力される電圧信号の１つが選択されて１つの信号出力端子２１５に出力される信号の伝搬経路をスイッチング機能により形成する。この選択される信号の伝搬経路は、各スイッチ機能の要素の不揮発性記憶素子２１６に記憶される回路情報により設定される。
【００３２】
プログラマブル配線スイッチ２１７においては、信号入力端子２００−２０７から信号出力端子２１５への信号の伝搬経路にスイッチ機能の不揮発性記憶素子２１６を複数段の二分木構造で配置する。各段において、二つの制御端子（２０８−２０９，２１０−２１１，２１２−２１３）を設け、一つの制御端子に、各段のそれぞれの子の一方の不揮発性記憶素子２１６の制御ゲートを共通に接続する。残りの不揮発性記憶素子２１６の制御ゲートを共通としてもう一方の制御端子に接続する。
【００３３】
また、すべての不揮発性記憶素子２１６の基板領域（しきい値制御端子）は制御端子２１４に共通に接続される。不揮発性記憶素子２１６の制御ゲートに接続される制御端子２０８−２１３に適切な制御信号を入力することにより、信号経路に配置した不揮発性記憶素子の導通状態もしくは非導通状態が設定され、信号入力端子２００−２０７からのいずれかの入力信号が、選択的に信号出力端子２１５へ出力されるように配線経路が設定される。この配線経路の設定は、各不揮発性記憶素子２１６に記憶された記憶情報により設定される。
【００３４】
次に、具体的な不揮発性記憶素子２１６に配線経路を設定する記憶情報を記憶する動作について、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線動作の順に説明する。まず、消去動作を行い、消去動作を行ってから書き込み動作を行い、書き込まれた内容は確認読み出し動作により読み出しする。
【００３５】
消去動作について説明する。消去動作では、信号入力端子２００−２０７と信号出力端子２１５をフローティングとし、制御端子２０８−２１３は０Ｖとする。制御端子２１４に正の高電圧である消去電圧＋Ｖｅｒａを印加することよって、すべての不揮発性記憶素子２１６のフローティングゲートから基板へ電子がトンネルし、すべての不揮発性記憶素子２１６のしきい値電圧は負のしきい値電圧−Ｖｔとなる。これにより、消去動作が完了する。
【００３６】
次に、書き込み動作について説明する。書き込み動作は、消去動作が行われた後に行われる。書き込み動作は、二分木構造を構成している不揮発性記憶素子２１６の各段で順次に行われる。各段はそれぞれ二つの制御端子を設けているので、各段の各制御端子に接続されている複数の不揮発性記憶素子２１６ごとに書き込み動作を行う。ある段において、一方の制御端子（２０８または２０９）に接続される複数の不揮発性記憶素子２１６に、しきい値電圧を負の電圧−Ｖｔとして書き込んだ場合、もう一方の制御端子（２０９または２０８）に接続する複数の不揮発性記憶素子２１６には、しきい値電圧を正のしきい値電圧＋Ｖｔとなるように書き込む。この動作を、信号入力端子２００−２０７に近い側の段から出力信号端子２１５の方向へ順番に行う。
【００３７】
具体的に説明する。信号入力端子２００−２０７はフローティングとする。制御端子２１４は０Ｖとする。書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２０８または２０９）は、正の高電圧である書き込み電圧＋Ｖｐｇｍを印加し、書き込み選択段の書き込み対象となっていない非選択の不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２０９または２０８）は０Ｖを印加する。書き込み非選択段のすべての不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２１０−２１３）については正の電圧＋Ｖｐａｓｓを印加する。
【００３８】
書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に正のしきい値電圧＋Ｖｔを書き込む場合、信号出力端子２１５を０Ｖとする。制御端子（２１０−２１３）は正の電圧＋Ｖｐａｓｓを印加しているので、信号出力端子２１５に印加した０Ｖが書き込み非選択段の不揮発性記憶素子２１６を経由して書き込み選択段の書き込み選択不揮発性記憶素子２１６まで転送される。これにより、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の基板からフローティングゲートへ電子がトンネルし、その結果、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６のしきい値電圧は正の電圧＋Ｖｔとなる。
【００３９】
書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に負のしきい値電圧−Ｖｔを書き込む場合には、信号出力端子２１５を書き込み禁止電圧＋Ｖｉｈｔを印加する。この信号出力端子２１５に印加した＋Ｖｉｈｔは、書き込み非選択段の不揮発性記憶素子２１６を経由して書き込み選択段の書き込み選択不揮発性記憶素子２１６まで転送される。これにより、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の基板からフローティングゲートへの電子のトンネルを抑制し、その結果、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６のしきい値電圧は負の電圧−Ｖｔを維持する。
【００４０】
この場合において、書き込み非選択段のすべての不揮発性記憶素子２１６の制御ゲートに共通して接続する制御端子（２１０−２１３）に印加する正の電圧＋Ｖｐａｓｓは、信号出力端子２１５に印加する書き込み禁止電圧＋Ｖｉｈｔを、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に対して、電圧が減衰することなく転送できるだけの十分な電圧値であり、かつ正のしきい値電圧＋Ｖｔを有する不揮発性記憶素子２１６が十分に導通状態となる電圧である。
【００４１】
次に、確認読み出し動作について説明する。確認読み出し動作の場合には、読み出し選択段のすべての不揮発性記憶素子２１６に接続されている二つの制御端子を０Ｖとする。制御端子２１４は０Ｖとする。読み出し非選択段のすべての不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子は正の電圧＋Ｖｐａｓｓを印加する。信号出力端子２１５には読み出し電圧＋Ｖｒｅａｄを印加する。読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６が電気的に導通している信号入力端子の一つを０Ｖとし、それ以外の信号入力端子をフローティングとする。
【００４２】
この状態で、読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６の導通状態、もしくは非導通状態を判断し、読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６に所望のしきい値電圧（＋Ｖｔまたは−Ｖｔ）が書き込まれたかどうかを、プログラマブル配線スイッチ２１７を構成するすべての不揮発性記憶素子２１６に対して確認する。読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６に電気的に導通する信号入力端子が複数ある場合は、そのすべてを０Ｖとしてもよいし、そのいずれか一つだけを０Ｖとしてもよい。
【００４３】
次に、プログラマブル配線スイッチの動作について説明する。プログラマブル配線スイッチは、当該プログラマブル配線スイッチを構成している不揮発性記憶素子に記憶されている記憶状態にしたがって縦方向および横方向のルーティング配線の間で、電気信号を伝搬させる伝搬経路を形成する。動作において、まず、制御端子２０８−２１４を０Ｖとする。この状態で、入力信号端子２００−２０７から信号を入力する。二分木構造のプログラマブル配線スイッチ２１７において、ある段においては一方の不揮発性記憶素子２１６は正のしきい値電圧＋Ｖｔを有し、もう一方の不揮発性記憶素子２１６は負のしきい値電圧を有するので、どちらか一方が導通状態であり、もう一方は非導通状態となっている。これによって、信号入力端子２００−２０７のいずれか一つからの電圧信号が信号出力端子２１５へ伝搬する信号の伝搬経路が形成され、入力信号が信号出力端子２１５へ出力される。
【００４４】
図５は、本発明の再構成可能集積回路におけるプログラマブル配線スイッチ２１７のスイッチマトリックス１０２への適用例を説明する図である。
【００４５】
図５を参照すると、ルーティング配線３２６とルーティング配線３２７と間で信号伝搬の機能を提供するスイッチマトリックス１０２は、図３により説明したようなマルチプレクサ型のプログラマブル配線スイッチ３００−３０３が設けられ、これらのプログラマブル配線スイッチ３００−３０３を制御するための制御信号線３１６−３２３が設けられている。この制御に関係して、スイッチ電界効果トランジスタ３０４−３０７，３１２−３１５、マルチプレクサ回路３０８−３１０が設けられている。
【００４６】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１の制御端子は、制御信号線３１６に共通に接続されると共に、プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１の信号入力端子は、制御信号線３２２により制御されるルーティング配線３２７からの信号線が共通にスイッチ電界効果トランジスタ３１２，３１３を介して接続されている。
【００４７】
また、プログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３の制御端子は、制御信号線３１７に共通に接続されると共に、プログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３の信号入力端子は、制御信号線３２３により制御されるルーティング配線３２６からの信号線が共通にスイッチ電界効果トランジスタ３１４，３１５を介して接続されている。
【００４８】
プログラマブル配線スイッチ３００−３０３の信号入力端子にはそれぞれスイッチ電界効果トランジスタ（以下、スイッチＦＥＴと略称する）３１２−３１５が接続される。スイッチＦＥＴ３１２と３１３のそれぞれのゲートは制御信号線３２２に共通に接続され、スイッチＦＥＴ３１４と３１５のそれぞれのゲートは制御信号線３２３に共通に接続される。
【００４９】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０２の信号出力端子にはスイッチＦＥＴ３０４と３０６がそれぞれ接続され、これらを介して制御信号線３２４に共通に接続される。プログラマブル配線スイッチ３０１およびプログラマブル配線スイッチ３０３の信号出力端子にはスイッチＦＥＴ３０５と３０７がそれぞれ接続され、これらを介して制御信号線３２５に共通に接続される。
【００５０】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０２の信号出力端子は、マルチプレクサ回路３０８と３１０の入力端子の一方に、それぞれ接続される。プログラマブル配線スイッチ３０１およびプログラマブル配線スイッチ３０３の信号出力端子は、マルチプレクサ回路３０９と３１１の入力端子の一方に、それぞれ接続される。マルチプレクサ回路３０８−３１１の一方の入力端子は０Ｖに接地される。マルチプレクサ回路３０８と３０９の制御端子は制御信号線３２０に共通に接続され、制御信号線３２０からの信号によって、ルーティング配線３２６にプログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１からの出力信号か０Ｖを選択的に出力する。
【００５１】
また、マルチプレクサ回路３１０と３１１は制御信号線３２１に共通に接続され、制御信号線３２１からの信号によって、ルーティング配線３２７にプログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３からの出力信号か０Ｖを選択的に出力する。
【００５２】
制御信号線３１６−３２５は、図２において説明した制御回路１０４と同様な制御回路に接続されており、消去動作、書き込み動作、確認読み出し動作を行うために、プログラマブル配線スイッチ動作ごとに適切な信号をプログラマブル配線スイッチに伝搬する。
【００５３】
次に、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線スイッチ動作について説明する。
【００５４】
まず、消去動作について説明する。消去動作において、プログラマブル配線スイッチ３００−３０３を構成する不揮発性記憶素子の制御ゲートに接続される制御端子３１６と３１７には０Ｖを印加する。制御端子３２２と３２３を０Ｖとすることにより、スイッチＦＥＴ３１２−３１５を非導通状態とし、その結果、プログラマブル配線スイッチ３００−３０３の信号入力端子をフローティングとする。
【００５５】
制御信号線３１８と３１９には０Ｖを印加し、制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これにより、プログラマブル配線スイッチ３００−３０３の信号出力端子をフローティングとする。この状態でプログラマブル配線スイッチ３００−３０３を構成する不揮発性記憶素子の基板に接続されている制御信号線（図示せず）に正の高電圧である消去電圧＋Ｖｅｒａを印加する。これにより、不揮発性記憶素子のフローティングゲートから基板へ電子をトンネルする。
【００５６】
消去動作は、消去動作用制御信号線を共通に接続するプログラマブル配線スイッチごとに行ってもよいし、チップ全体で一括して行ってもよい。
【００５７】
次に書き込み動作について説明する。書き込みは、制御信号線３１６または３１７に共通に接続されている複数のプログラマブル配線スイッチ３００−３０３ごとに行う。プログラマブル配線スイッチ３００−３０３は、図３により説明したようなマルチプレクサ型のスイッチを構成するように不揮発性記憶素子が多段に配置されているので、各段の不揮発性記憶素子ごとに行う。
【００５８】
書き込み動作では、制御信号線３２２と３２３に０Ｖを印加し、スイッチＦＥＴ３１２−３１５を非導通状態とすることにより、プログラマブル配線スイッチ３００−３０３の信号入力端子をフローティングとする。
【００５９】
制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これによって、ルーティング配線３２６と３２７はすべて０Ｖとなる。書き込み対象となっている選択されたプログラマブル配線スイッチが、共通に接続される制御信号線、例えば制御信号線３１６には、図３で説明したように、それぞれに書き込み電圧＋Ｖｐｇｍおよび＋Ｖｐａｓｓの電圧を印加すると共に、スイッチＦＥＴ３０４と３０５を導通状態とするような信号電圧を制御信号線３１８に印加し、制御信号線３２４と３２５には０Ｖまたは書き込み禁止電圧＋Ｖｉｈｔを印加することにより、プログラマブル配線スイッチ３００−３０１の選択された不揮発性記憶素子に書き込み動作を行う。
【００６０】
書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３が共通に接続される制御信号線、例えば制御信号線３１７には０Ｖを印加すると共に、スイッチＦＥＴ３０６と３０７が非導通状態となるように制御信号線３１９に０Ｖを印加することにより、制御信号線３２４と３２５に印加した０Ｖもしくは書き込み禁止電圧＋Ｖｉｈｔが、書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３の信号出力端子への伝搬を遮断し、書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３の誤書き込みを防止する。
【００６１】
次に、確認読み出し動作について説明する。読み出し動作においては、書き込み動作と同様に、制御信号線３１６および制御線３１７のそれぞれで共通に接続されている複数のプログラマブル配線スイッチごとに行う。読み出し動作において、制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これによって、ルーティング配線３２６と３２７はすべて０Ｖとなる。
【００６２】
確認読み出しのために選択されたプログラマブル配線スイッチに共通に接続される制御信号線、例えば、制御信号線３１６には、図３で説明したように、電圧＋Ｖｐａｓｓまたは０Ｖの電圧を印加すると共に、スイッチＦＥＴ３０４と３０５を導通状態とするような信号電圧を制御信号線３１８に印加し、制御信号線３２４と３２５に読み出し電圧＋Ｖｒｅａｄを印加する。
【００６３】
確認読み出しのために選択されたプログラマブル配線スイッチ内の、読み出しのために選択された不揮発性記憶素子に対応した読み出し対象となっている選択されたプログラマブル配線スイッチの信号入力端子を０Ｖにするため、スイッチＦＥＴ３１２や３１３を順次導通状態となるように制御信号線３２２に適切な信号を入力する。読み出し対象となっていない非選択のプログラマブル配線スイッチが共通に接続される制御信号線、例えば、制御信号線３１７には０Ｖを印加すると共に、スイッチＦＥＴ３０６と３０７が非導通状態となるように制御信号線３１９に０Ｖを印加する。これにより、制御信号線３２４と３２５には、印加した読み出し電圧＋Ｖｒｅａｄｇａ，読み出し対象となっていない非選択のプログラマブル配線スイッチ３０２と３０３の信号出力端子への伝搬を遮断し、読み出し非選択プログラマブル配線スイッチ３０２と３０３の誤読み出しを防止する。
【００６４】
次に、プログラマブル配線スイッチの動作について説明する。プログラマブル配線スイッチを動作状態とするには、制御信号線３１６−３１９は０Ｖを印加する。プログラマブル配線スイッチ３００−３０３内の不揮発性記憶素子に書き込んだ正のしきい値電圧＋Ｖｔと負のしきい値電圧−Ｖｔに従って、複数の信号入力端子の一つから信号出力端子への信号伝搬経路が設定されるとともに、スイッチＦＥＴ３０４−３０７を非導通状態とする。制御信号線３２４と３２５は０Ｖとする。
【００６５】
制御信号線３２２と３２３は、スイッチＦＥＴ３１２−３１５が導通状態となるような電圧を印加し、すべてのプログラマブル配線スイッチの信号入力端子をルーティング配線３２６と３２７に接続する。制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が選択的に、プログラマブル配線スイッチ３００−３０３からの出力信号を出力するような制御信号を入力する。
【００６６】
本発明の再構成可能集積回路において、機能ブロック１０１の内部のプログラマブル配線スイッチは、上述したようなスイッチマトリックスにおけるプログラマブル配線スイッチと同様の回路構成であるので、スイッチマトリックス１０２の場合と同様に動作させることにより、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線スイッチ動作を機能ブロック１０１内部でも行うことができる。
【図面の簡単な説明】
【００６７】
【図１】本発明による再構成可能集積回路を構成する基本の回路要素である基本タイルの構造を説明する図である。
【図２】本発明による再構成可能集積回路の全体の構成を説明する図である。
【図３】本発明の再構成可能集積回路のマルチプレクサ型のプログラマブル配線スイッチの構成を説明する図である。
【図４】本発明の再構成可能集積回路で用いられるプログラマブル配線スイッチを構成する不揮発性記憶素子のドレイン電流−制御ゲート電圧特性を説明する図である。
【図５】本発明の再構成可能集積回路におけるプログラマブル配線スイッチのスイッチマトリックスへの適用例を説明する図である。
【符号の説明】
【００６８】
１００ 再構成可能集積回路の基本構造
１０１ 機能ブロック
１０２ スイッチマトリックス
１０３ ルーティング配線
１０４ 制御回路
１０５ 制御信号線
２００−２０７ 信号入力端子
２０８−２１４ 制御信号線
２１５ 信号出力端子
２１６ 不揮発性記憶素子
２１７ プログラマブル配線スイッチ
３００−３０３ プログラマブル配線スイッチ
３０４−３０７ スイッチＦＥＴ
３０８−３１１ マルチプレクサ回路
３１２−３１５ スイッチＦＥＴ
３１６−３２５ 制御信号線
３２６、３２７ ルーティング配線
【技術分野】
【０００１】
本発明は、半導体集積回路により構成される再構成可能集積回路に関し、特に、基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路に関する。
【背景技術】
【０００２】
自在に回路構成を変更できるＦＰＧＡ（Ｆｉｌｅｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）に代表される再構成可能集積回路は、デバイスに内蔵された記憶素子に回路構成情報を記憶することによって、ルーティング配線の結線状態やロジックブロックにおける論理機能、ルーティング配線とロジックブロックの相互接続状態を自由かつ柔軟に変更することが可能なデバイスである。ユーザは、デバイス内部の記憶素子に外部から回路構成情報を書き込むことによって、所望の規模、所望の機能を有する論理回路を構成することができる。
【０００３】
再構成可能集積回路における柔軟な再構成機能を実現するため、再構成可能集積回路においては、複数の基本理回路ブロックおよび当該基本回路ブロックの間の結線状態を制御する複数の配線スイッチブロックに複数のプログラマブル配線スイッチが実装される。
【０００４】
プログラマブル配線スイッチは、スイッチ機能の電界効果トランジスタ（スイッチＦＥＴ）と、スイッチＦＥＴの導通状態もしくは非導通状態を記憶するための記憶素子から構成されている。
【０００５】
ルーティング配線同士もしくはルーティング配線とロジックブロックとの配線を、プログラマブル配線スイッチを介して接続することによって、ルーティング配線同士もしくはルーティング配線とロジックブロックの接続もしくは非接続を、プログラマブル配線スイッチに内蔵される記憶素子の記憶状態で決定することができる。
【０００６】
プログラマブル配線スイッチは、複数の入力端子と１つの出力端子を有し、この複数の入力への信号電圧を選択的に出力することが可能なマルチプレクサ回路を構成する複数のスイッチＦＥＴと、このマルチプレクサ回路を構成するスイッチＦＥＴの導通状態もしくは非導通状態を記憶するための複数の記憶素子とを有する。この記憶素子としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓ Ｍｅｍｏｒｙ）が用いられる。
【０００７】
このようなプログラマブル配線スイッチについては、ＦＰＧＡのコンフィギャレーション情報の盗聴防止や、プログラマブル配線スイッチ、特に記憶素子の消費電力低減を目的として、特許文献１，２，３，４，５，６に示されるように、情報記憶素子としては、不揮発性記憶素子を用いたプログラマブル配線スイッチが提案されている。
【０００８】
例えば、特許文献１または特許文献２に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチでは、スイッチＦＥＴと、電子をトンネリングする機能かつフローティングゲート蓄積電荷量を確認する機能を有する素子が、フローティングゲートを共有し、２つのＦＥＴが一つの基本素子を構成しているものが用いられる。
【０００９】
また、特許文献３，特許文献４，特許文献５，または特許文献６に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチでは、スイッチＦＥＴと、電子をトンネリングする機能を有する素子と、フローティングゲート蓄積電荷量を確認する機能を有する素子が、フローティングゲートを共有し、３つのＦＥＴが一つの基本素子を構成しているものが用いられる。
【特許文献１】米国特許第５８３８０４０号明細書
【特許文献２】米国特許第５６３３５１８号明細書
【特許文献３】米国特許第５７７３８６２号明細書
【特許文献４】米国特許第５８９４１４８号明細書
【特許文献５】米国特許第５７６４０９６号明細書
【特許文献６】米国特許第６２５２２７３号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
特許文献１または特許文献２に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチにおいては、２つのＦＥＴが一つの基本素子を構成しているので、スイッチ面積が増加するという問題点がある。
【００１１】
また、特許文献３，特許文献４，特許文献５，または特許文献６に記載の不揮発性記憶素子が設けられているプログラマブル配線スイッチにおいては、３つのＦＥＴが一つの基本素子を構成しているので、スイッチ面積が増加するという問題点がある。
【００１２】
さらに、特許文献１，特許文献２，特許文献３，特許文献４，特許文献５，特許文献６に記載されている不揮発性記憶素子を有するプログラマブル配線スイッチは、マルチプレクサ型のプログラマブル配線スイッチに対応していないという問題点がある。マルチプレクサ型のプログラマブル配線スイッチは、ＦＰＧＡで現在主流となっている。
【００１３】
本発明は、上記のような問題を解決するためになされたものであり、本発明の目的は、基本の回路要素の基本タイルの間の配線状態を設定する複数のプログラマブル配線スイッチが不揮発性記憶素子で構成される再構成可能集積回路を提供することにある。
【課題を解決するための手段】
【００１４】
上記のような目的を達成するため、本発明による再構成可能集積回路は、基本的な構成として、複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備えた再構成可能集積回路であって、前記入力端子から前記出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されており、前記不揮発性記憶素子が前記入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成し、前記不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶するための制御信号線を備える。
【００１５】
本発明の再構成可能集積回路においては、マルチプレクサ型のプログラマブル配線スイッチを構成する複数段の不揮発性記憶素子に対して、導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える。
【００１６】
また、本発明による再構成可能集積回路は、一つの態様として、基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、前記スイッチマトリックスにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、前記マルチプレクサ型のプログラマブル配線スイッチを構成する各段の不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える。
【００１７】
また、本発明による再構成可能集積回路は、別の態様として、基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、前記機能ブロックにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、前記マルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える。
【００１８】
この場合に、本発明の再構成可能集積回路において、消去動作を行う場合には、プログラマブル配線スイッチを構成するすべての不揮発性記憶素子を選択し、不揮発性記憶素子に対して一括して消去動作を行う。
【発明の効果】
【００１９】
従来の不揮発性記憶素子を備えたプログラマブル配線スイッチが、スイッチＦＥＴ、確認読みし用ＦＥＴと、書き込み動作、消去動作用デバイスの３種類、もしくは、スイッチＦＥＴと書き込み動作、消去動作かつ確認読み出し用ＦＥＴの２種類のＦＥＴが必要であったのに対して、本発明によるプログラマブル配線スイッチでは、スイッチＦＥＴ、書き込み動作、消去動作、確認読み出し動作のすべての機能を一つの電界効果トランジスタ構造の不揮発性記憶素子で行うことができるので、プログラマブル配線スイッチの面積を小さくすることができる。
【００２０】
本発明によるマルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子を備えた再構成可能集積回路は、プログラマブル配線スイッチを構成する不揮発性記憶素子に対して直接的に消去動作、書き込み動作、確認読み出し動作を行うことが可能であり、それと同時に、不揮発性記憶素子は、プログラマブル配線スイッチとしての機能を有しているので、従来の不揮発性記憶装置を有する再構成可能集積回路と比べて専有面積を小さくすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施する一形態について、図面を参照して説明する。図１は、本発明による再構成可能集積回路を構成する基本の回路要素である基本タイルの構造を説明する図である。基本タイル１００は、機能ブロック１０１、スイッチマトリックス１０２、ルーティング配線１０３、およびプログラマブル配線スイッチを構成する不揮発性記憶素子のための制御信号線１０５から構成される。機能ブロック１０１は、論理機能を外部から書き換え可能なロジックブロックを用いたロジックブロックまたはＩ／Ｏブロックとして構成される。プログラマブル配線スイッチを構成する不揮発性記憶素子はスイッチマトリックス１０２に内蔵されるが、機能ブロック１０１の一部にプログラマブル配線スイッチが内蔵されるような構成とされても良い。
【００２２】
スイッチマトリックス１０２には、複数のプログラマブル配線スイッチが内蔵される。機能ブロック１０１とスイッチマトリックス１０２とは、図示されていないが配線で相互に接続されている。スイッチマトリックス１０２の内部のプログラマブル配線スイッチの導通状態もしくは非導通状態により、電圧信号をルーティング配線１０３の間で伝搬させたり、ルーティング配線１０３から機能ブロック１０１へ伝搬させたり、機能ブロック１０１で処理した電圧信号をルーティング配線１０３へ伝搬させたりする。
【００２３】
スイッチマトリックス１０２および機能ブロック１０１に内蔵されているプログラマブル配線スイッチを構成する複数の不揮発性記憶素子は、この不揮発性記憶素子の導通状態もしくは非導通状態を設定するため、制御信号線１０５によって書き込み、消去、確認読み出し動作が行われる。
【００２４】
図２は、本発明による再構成可能集積回路の全体の構成を説明する図である。本発明の再構成可能集積回路は、基本タイル１００をアレイ状に配置した構造である。不揮発性記憶素子を制御するための制御信号線１０５は、制御回路１０４に接続される。
【００２５】
制御回路１０４は、プログラマブル配線スイッチを構成する不揮発性記憶素子の導通状態もしくは非導通状態を設定するための書き込み回路、消去回路、確認読み出し回路を備えている。制御回路１０４は、典型的には、従来から公知の不揮発性記憶装置を構成する不揮発性記憶素子に対する書き込みおよび読み出しを制御する制御回路を用いる。このような制御回路の構成は公知であり、ここでの詳細な説明は省略する。
【００２６】
制御回路１０４は、再構成可能集積回路の全体の不揮発性記憶素子を制御するように構成される。または、所定の数の基本タイルの区画に対して、複数の不揮発性記憶素子の集合を形成し、その複数の不揮発性記憶素子の集合に対して、その不揮発性記憶素子の集合のそれぞれに対して制御回路を設け、それぞれの集合を個別に制御するように構成されても良い。
【００２７】
図３は、本発明の再構成可能集積回路のマルチプレクサ型のプログラマブル配線スイッチの構成を説明する図であり、図４は、本発明の再構成可能集積回路で用いられるプログラマブル配線スイッチを構成する不揮発性記憶素子のドレイン電流−制御ゲート電圧特性を説明する図である。これらの図を参照して説明する。
【００２８】
図３に示すように、プログラマブル配線スイッチ２１７は、複数の不揮発性記憶素子２１６がマルチプレクサ型のスイッチング回路を構成するように配置されたスイッチ構造となっている。プログラマブル配線スイッチを構成する個々の不揮発性記憶素子２１６としては、フラッシュメモリセルタイプの不揮発性記憶素子を用いる。このフラッシュメモリセルタイプの不揮発性記憶素子は、フローティングゲート構造を有しており、フローティングゲートに対して、もしくはフローティングゲートから電子をトンネリングすることにより、図４に示すように、フローティングゲートに蓄積された電荷量に対応した正のしきい値電圧＋Ｖｔと負のしきい値電圧−Ｖｔの状態となって、導通状態もしくは非導通状態が制御されるものである。このような特性については、フラッシュメモリセルタイプの不揮発性記憶素子として周知である。
【００２９】
ここでのマルチプレクサ型のプログラマブル配線スイッチ２１７を構成する不揮発性記憶素子２１６は、正のしきい値電圧と負のしきい値電圧を、制御端子によって選択的に書き込み可能である不揮発性記憶素子であれば、いずれのタイプのトランジスタ構造でも利用できる。
【００３０】
マルチプレクサ型のプログラマブル配線スイッチ２１７は、複数の信号入力端子２００−２０７と、１つの信号出力端子２１５と、複数の不揮発性記憶素子２１６と、複数の不揮発性記憶素子２１６の導通状態または非導通状態を制御するための制御信号を入力する制御端子２０８−２１４とを有しており、複数の不揮発性記憶素子２１６が入力端子から出力端子の方向に多段に接続された構造となっているスイッチである。
【００３１】
プログラマブル配線スイッチ２１７では、複数の信号入力端子２００−２０７に入力される電圧信号の１つが選択されて１つの信号出力端子２１５に出力される信号の伝搬経路をスイッチング機能により形成する。この選択される信号の伝搬経路は、各スイッチ機能の要素の不揮発性記憶素子２１６に記憶される回路情報により設定される。
【００３２】
プログラマブル配線スイッチ２１７においては、信号入力端子２００−２０７から信号出力端子２１５への信号の伝搬経路にスイッチ機能の不揮発性記憶素子２１６を複数段の二分木構造で配置する。各段において、二つの制御端子（２０８−２０９，２１０−２１１，２１２−２１３）を設け、一つの制御端子に、各段のそれぞれの子の一方の不揮発性記憶素子２１６の制御ゲートを共通に接続する。残りの不揮発性記憶素子２１６の制御ゲートを共通としてもう一方の制御端子に接続する。
【００３３】
また、すべての不揮発性記憶素子２１６の基板領域（しきい値制御端子）は制御端子２１４に共通に接続される。不揮発性記憶素子２１６の制御ゲートに接続される制御端子２０８−２１３に適切な制御信号を入力することにより、信号経路に配置した不揮発性記憶素子の導通状態もしくは非導通状態が設定され、信号入力端子２００−２０７からのいずれかの入力信号が、選択的に信号出力端子２１５へ出力されるように配線経路が設定される。この配線経路の設定は、各不揮発性記憶素子２１６に記憶された記憶情報により設定される。
【００３４】
次に、具体的な不揮発性記憶素子２１６に配線経路を設定する記憶情報を記憶する動作について、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線動作の順に説明する。まず、消去動作を行い、消去動作を行ってから書き込み動作を行い、書き込まれた内容は確認読み出し動作により読み出しする。
【００３５】
消去動作について説明する。消去動作では、信号入力端子２００−２０７と信号出力端子２１５をフローティングとし、制御端子２０８−２１３は０Ｖとする。制御端子２１４に正の高電圧である消去電圧＋Ｖｅｒａを印加することよって、すべての不揮発性記憶素子２１６のフローティングゲートから基板へ電子がトンネルし、すべての不揮発性記憶素子２１６のしきい値電圧は負のしきい値電圧−Ｖｔとなる。これにより、消去動作が完了する。
【００３６】
次に、書き込み動作について説明する。書き込み動作は、消去動作が行われた後に行われる。書き込み動作は、二分木構造を構成している不揮発性記憶素子２１６の各段で順次に行われる。各段はそれぞれ二つの制御端子を設けているので、各段の各制御端子に接続されている複数の不揮発性記憶素子２１６ごとに書き込み動作を行う。ある段において、一方の制御端子（２０８または２０９）に接続される複数の不揮発性記憶素子２１６に、しきい値電圧を負の電圧−Ｖｔとして書き込んだ場合、もう一方の制御端子（２０９または２０８）に接続する複数の不揮発性記憶素子２１６には、しきい値電圧を正のしきい値電圧＋Ｖｔとなるように書き込む。この動作を、信号入力端子２００−２０７に近い側の段から出力信号端子２１５の方向へ順番に行う。
【００３７】
具体的に説明する。信号入力端子２００−２０７はフローティングとする。制御端子２１４は０Ｖとする。書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２０８または２０９）は、正の高電圧である書き込み電圧＋Ｖｐｇｍを印加し、書き込み選択段の書き込み対象となっていない非選択の不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２０９または２０８）は０Ｖを印加する。書き込み非選択段のすべての不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子（２１０−２１３）については正の電圧＋Ｖｐａｓｓを印加する。
【００３８】
書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に正のしきい値電圧＋Ｖｔを書き込む場合、信号出力端子２１５を０Ｖとする。制御端子（２１０−２１３）は正の電圧＋Ｖｐａｓｓを印加しているので、信号出力端子２１５に印加した０Ｖが書き込み非選択段の不揮発性記憶素子２１６を経由して書き込み選択段の書き込み選択不揮発性記憶素子２１６まで転送される。これにより、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の基板からフローティングゲートへ電子がトンネルし、その結果、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６のしきい値電圧は正の電圧＋Ｖｔとなる。
【００３９】
書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に負のしきい値電圧−Ｖｔを書き込む場合には、信号出力端子２１５を書き込み禁止電圧＋Ｖｉｈｔを印加する。この信号出力端子２１５に印加した＋Ｖｉｈｔは、書き込み非選択段の不揮発性記憶素子２１６を経由して書き込み選択段の書き込み選択不揮発性記憶素子２１６まで転送される。これにより、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６の基板からフローティングゲートへの電子のトンネルを抑制し、その結果、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６のしきい値電圧は負の電圧−Ｖｔを維持する。
【００４０】
この場合において、書き込み非選択段のすべての不揮発性記憶素子２１６の制御ゲートに共通して接続する制御端子（２１０−２１３）に印加する正の電圧＋Ｖｐａｓｓは、信号出力端子２１５に印加する書き込み禁止電圧＋Ｖｉｈｔを、書き込み選択段の書き込み対象となっている選択された不揮発性記憶素子２１６に対して、電圧が減衰することなく転送できるだけの十分な電圧値であり、かつ正のしきい値電圧＋Ｖｔを有する不揮発性記憶素子２１６が十分に導通状態となる電圧である。
【００４１】
次に、確認読み出し動作について説明する。確認読み出し動作の場合には、読み出し選択段のすべての不揮発性記憶素子２１６に接続されている二つの制御端子を０Ｖとする。制御端子２１４は０Ｖとする。読み出し非選択段のすべての不揮発性記憶素子２１６の制御ゲートが共通して接続する制御端子は正の電圧＋Ｖｐａｓｓを印加する。信号出力端子２１５には読み出し電圧＋Ｖｒｅａｄを印加する。読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６が電気的に導通している信号入力端子の一つを０Ｖとし、それ以外の信号入力端子をフローティングとする。
【００４２】
この状態で、読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６の導通状態、もしくは非導通状態を判断し、読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６に所望のしきい値電圧（＋Ｖｔまたは−Ｖｔ）が書き込まれたかどうかを、プログラマブル配線スイッチ２１７を構成するすべての不揮発性記憶素子２１６に対して確認する。読み出し選択段の読み出し対象となっている選択された不揮発性記憶素子２１６に電気的に導通する信号入力端子が複数ある場合は、そのすべてを０Ｖとしてもよいし、そのいずれか一つだけを０Ｖとしてもよい。
【００４３】
次に、プログラマブル配線スイッチの動作について説明する。プログラマブル配線スイッチは、当該プログラマブル配線スイッチを構成している不揮発性記憶素子に記憶されている記憶状態にしたがって縦方向および横方向のルーティング配線の間で、電気信号を伝搬させる伝搬経路を形成する。動作において、まず、制御端子２０８−２１４を０Ｖとする。この状態で、入力信号端子２００−２０７から信号を入力する。二分木構造のプログラマブル配線スイッチ２１７において、ある段においては一方の不揮発性記憶素子２１６は正のしきい値電圧＋Ｖｔを有し、もう一方の不揮発性記憶素子２１６は負のしきい値電圧を有するので、どちらか一方が導通状態であり、もう一方は非導通状態となっている。これによって、信号入力端子２００−２０７のいずれか一つからの電圧信号が信号出力端子２１５へ伝搬する信号の伝搬経路が形成され、入力信号が信号出力端子２１５へ出力される。
【００４４】
図５は、本発明の再構成可能集積回路におけるプログラマブル配線スイッチ２１７のスイッチマトリックス１０２への適用例を説明する図である。
【００４５】
図５を参照すると、ルーティング配線３２６とルーティング配線３２７と間で信号伝搬の機能を提供するスイッチマトリックス１０２は、図３により説明したようなマルチプレクサ型のプログラマブル配線スイッチ３００−３０３が設けられ、これらのプログラマブル配線スイッチ３００−３０３を制御するための制御信号線３１６−３２３が設けられている。この制御に関係して、スイッチ電界効果トランジスタ３０４−３０７，３１２−３１５、マルチプレクサ回路３０８−３１０が設けられている。
【００４６】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１の制御端子は、制御信号線３１６に共通に接続されると共に、プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１の信号入力端子は、制御信号線３２２により制御されるルーティング配線３２７からの信号線が共通にスイッチ電界効果トランジスタ３１２，３１３を介して接続されている。
【００４７】
また、プログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３の制御端子は、制御信号線３１７に共通に接続されると共に、プログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３の信号入力端子は、制御信号線３２３により制御されるルーティング配線３２６からの信号線が共通にスイッチ電界効果トランジスタ３１４，３１５を介して接続されている。
【００４８】
プログラマブル配線スイッチ３００−３０３の信号入力端子にはそれぞれスイッチ電界効果トランジスタ（以下、スイッチＦＥＴと略称する）３１２−３１５が接続される。スイッチＦＥＴ３１２と３１３のそれぞれのゲートは制御信号線３２２に共通に接続され、スイッチＦＥＴ３１４と３１５のそれぞれのゲートは制御信号線３２３に共通に接続される。
【００４９】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０２の信号出力端子にはスイッチＦＥＴ３０４と３０６がそれぞれ接続され、これらを介して制御信号線３２４に共通に接続される。プログラマブル配線スイッチ３０１およびプログラマブル配線スイッチ３０３の信号出力端子にはスイッチＦＥＴ３０５と３０７がそれぞれ接続され、これらを介して制御信号線３２５に共通に接続される。
【００５０】
プログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０２の信号出力端子は、マルチプレクサ回路３０８と３１０の入力端子の一方に、それぞれ接続される。プログラマブル配線スイッチ３０１およびプログラマブル配線スイッチ３０３の信号出力端子は、マルチプレクサ回路３０９と３１１の入力端子の一方に、それぞれ接続される。マルチプレクサ回路３０８−３１１の一方の入力端子は０Ｖに接地される。マルチプレクサ回路３０８と３０９の制御端子は制御信号線３２０に共通に接続され、制御信号線３２０からの信号によって、ルーティング配線３２６にプログラマブル配線スイッチ３００およびプログラマブル配線スイッチ３０１からの出力信号か０Ｖを選択的に出力する。
【００５１】
また、マルチプレクサ回路３１０と３１１は制御信号線３２１に共通に接続され、制御信号線３２１からの信号によって、ルーティング配線３２７にプログラマブル配線スイッチ３０２およびプログラマブル配線スイッチ３０３からの出力信号か０Ｖを選択的に出力する。
【００５２】
制御信号線３１６−３２５は、図２において説明した制御回路１０４と同様な制御回路に接続されており、消去動作、書き込み動作、確認読み出し動作を行うために、プログラマブル配線スイッチ動作ごとに適切な信号をプログラマブル配線スイッチに伝搬する。
【００５３】
次に、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線スイッチ動作について説明する。
【００５４】
まず、消去動作について説明する。消去動作において、プログラマブル配線スイッチ３００−３０３を構成する不揮発性記憶素子の制御ゲートに接続される制御端子３１６と３１７には０Ｖを印加する。制御端子３２２と３２３を０Ｖとすることにより、スイッチＦＥＴ３１２−３１５を非導通状態とし、その結果、プログラマブル配線スイッチ３００−３０３の信号入力端子をフローティングとする。
【００５５】
制御信号線３１８と３１９には０Ｖを印加し、制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これにより、プログラマブル配線スイッチ３００−３０３の信号出力端子をフローティングとする。この状態でプログラマブル配線スイッチ３００−３０３を構成する不揮発性記憶素子の基板に接続されている制御信号線（図示せず）に正の高電圧である消去電圧＋Ｖｅｒａを印加する。これにより、不揮発性記憶素子のフローティングゲートから基板へ電子をトンネルする。
【００５６】
消去動作は、消去動作用制御信号線を共通に接続するプログラマブル配線スイッチごとに行ってもよいし、チップ全体で一括して行ってもよい。
【００５７】
次に書き込み動作について説明する。書き込みは、制御信号線３１６または３１７に共通に接続されている複数のプログラマブル配線スイッチ３００−３０３ごとに行う。プログラマブル配線スイッチ３００−３０３は、図３により説明したようなマルチプレクサ型のスイッチを構成するように不揮発性記憶素子が多段に配置されているので、各段の不揮発性記憶素子ごとに行う。
【００５８】
書き込み動作では、制御信号線３２２と３２３に０Ｖを印加し、スイッチＦＥＴ３１２−３１５を非導通状態とすることにより、プログラマブル配線スイッチ３００−３０３の信号入力端子をフローティングとする。
【００５９】
制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これによって、ルーティング配線３２６と３２７はすべて０Ｖとなる。書き込み対象となっている選択されたプログラマブル配線スイッチが、共通に接続される制御信号線、例えば制御信号線３１６には、図３で説明したように、それぞれに書き込み電圧＋Ｖｐｇｍおよび＋Ｖｐａｓｓの電圧を印加すると共に、スイッチＦＥＴ３０４と３０５を導通状態とするような信号電圧を制御信号線３１８に印加し、制御信号線３２４と３２５には０Ｖまたは書き込み禁止電圧＋Ｖｉｈｔを印加することにより、プログラマブル配線スイッチ３００−３０１の選択された不揮発性記憶素子に書き込み動作を行う。
【００６０】
書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３が共通に接続される制御信号線、例えば制御信号線３１７には０Ｖを印加すると共に、スイッチＦＥＴ３０６と３０７が非導通状態となるように制御信号線３１９に０Ｖを印加することにより、制御信号線３２４と３２５に印加した０Ｖもしくは書き込み禁止電圧＋Ｖｉｈｔが、書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３の信号出力端子への伝搬を遮断し、書き込み対象となっていない非選択のプログラマブル配線スイッチ３０２−３０３の誤書き込みを防止する。
【００６１】
次に、確認読み出し動作について説明する。読み出し動作においては、書き込み動作と同様に、制御信号線３１６および制御線３１７のそれぞれで共通に接続されている複数のプログラマブル配線スイッチごとに行う。読み出し動作において、制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が０Ｖを出力するように選択する信号を印加する。これによって、ルーティング配線３２６と３２７はすべて０Ｖとなる。
【００６２】
確認読み出しのために選択されたプログラマブル配線スイッチに共通に接続される制御信号線、例えば、制御信号線３１６には、図３で説明したように、電圧＋Ｖｐａｓｓまたは０Ｖの電圧を印加すると共に、スイッチＦＥＴ３０４と３０５を導通状態とするような信号電圧を制御信号線３１８に印加し、制御信号線３２４と３２５に読み出し電圧＋Ｖｒｅａｄを印加する。
【００６３】
確認読み出しのために選択されたプログラマブル配線スイッチ内の、読み出しのために選択された不揮発性記憶素子に対応した読み出し対象となっている選択されたプログラマブル配線スイッチの信号入力端子を０Ｖにするため、スイッチＦＥＴ３１２や３１３を順次導通状態となるように制御信号線３２２に適切な信号を入力する。読み出し対象となっていない非選択のプログラマブル配線スイッチが共通に接続される制御信号線、例えば、制御信号線３１７には０Ｖを印加すると共に、スイッチＦＥＴ３０６と３０７が非導通状態となるように制御信号線３１９に０Ｖを印加する。これにより、制御信号線３２４と３２５には、印加した読み出し電圧＋Ｖｒｅａｄｇａ，読み出し対象となっていない非選択のプログラマブル配線スイッチ３０２と３０３の信号出力端子への伝搬を遮断し、読み出し非選択プログラマブル配線スイッチ３０２と３０３の誤読み出しを防止する。
【００６４】
次に、プログラマブル配線スイッチの動作について説明する。プログラマブル配線スイッチを動作状態とするには、制御信号線３１６−３１９は０Ｖを印加する。プログラマブル配線スイッチ３００−３０３内の不揮発性記憶素子に書き込んだ正のしきい値電圧＋Ｖｔと負のしきい値電圧−Ｖｔに従って、複数の信号入力端子の一つから信号出力端子への信号伝搬経路が設定されるとともに、スイッチＦＥＴ３０４−３０７を非導通状態とする。制御信号線３２４と３２５は０Ｖとする。
【００６５】
制御信号線３２２と３２３は、スイッチＦＥＴ３１２−３１５が導通状態となるような電圧を印加し、すべてのプログラマブル配線スイッチの信号入力端子をルーティング配線３２６と３２７に接続する。制御信号線３２０と３２１には、マルチプレクサ回路３０８−３１１が選択的に、プログラマブル配線スイッチ３００−３０３からの出力信号を出力するような制御信号を入力する。
【００６６】
本発明の再構成可能集積回路において、機能ブロック１０１の内部のプログラマブル配線スイッチは、上述したようなスイッチマトリックスにおけるプログラマブル配線スイッチと同様の回路構成であるので、スイッチマトリックス１０２の場合と同様に動作させることにより、消去動作、書き込み動作、確認読み出し動作、プログラマブル配線スイッチ動作を機能ブロック１０１内部でも行うことができる。
【図面の簡単な説明】
【００６７】
【図１】本発明による再構成可能集積回路を構成する基本の回路要素である基本タイルの構造を説明する図である。
【図２】本発明による再構成可能集積回路の全体の構成を説明する図である。
【図３】本発明の再構成可能集積回路のマルチプレクサ型のプログラマブル配線スイッチの構成を説明する図である。
【図４】本発明の再構成可能集積回路で用いられるプログラマブル配線スイッチを構成する不揮発性記憶素子のドレイン電流−制御ゲート電圧特性を説明する図である。
【図５】本発明の再構成可能集積回路におけるプログラマブル配線スイッチのスイッチマトリックスへの適用例を説明する図である。
【符号の説明】
【００６８】
１００ 再構成可能集積回路の基本構造
１０１ 機能ブロック
１０２ スイッチマトリックス
１０３ ルーティング配線
１０４ 制御回路
１０５ 制御信号線
２００−２０７ 信号入力端子
２０８−２１４ 制御信号線
２１５ 信号出力端子
２１６ 不揮発性記憶素子
２１７ プログラマブル配線スイッチ
３００−３０３ プログラマブル配線スイッチ
３０４−３０７ スイッチＦＥＴ
３０８−３１１ マルチプレクサ回路
３１２−３１５ スイッチＦＥＴ
３１６−３２５ 制御信号線
３２６、３２７ ルーティング配線
【特許請求の範囲】
【請求項１】
複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備えた再構成可能集積回路であって、
前記入力端子から前記出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されて、前記不揮発性記憶素子が前記入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成し、前記不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶するための制御信号線を備える
ことを特徴とする再構成可能集積回路。
【請求項２】
請求項１に記載の再構成可能集積回路において、
マルチプレクサ型のプログラマブル配線スイッチを構成する複数段の不揮発性記憶素子に対して、導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項３】
基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、
前記スイッチマトリックスにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、
前記マルチプレクサ型のプログラマブル配線スイッチを構成する各段の不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項４】
基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、
前記機能ブロックにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、
前記マルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項５】
請求項２乃至４に記載の再構成可能集積回路において、
消去動作を行う場合には、プログラマブル配線スイッチを構成するすべての不揮発性記憶素子を選択し、不揮発性記憶素子に対して一括して消去動作を行う
ことを特徴とする再構成可能集積回路。
【請求項１】
複数の入力端子と出力端子を備えるマルチプレクサ型のプログラマブル配線スイッチを構成する複数の不揮発性記憶素子を備えた再構成可能集積回路であって、
前記入力端子から前記出力端子への信号電圧の伝搬経路にスイッチ機能を有する電界効果トランジスタ構造の不揮発性記憶素子が配置されて、前記不揮発性記憶素子が前記入力端子からの信号電圧を選択的に出力端子に伝搬するマルチプレクサ型のプログラマブル配線スイッチを構成し、前記不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶するための制御信号線を備える
ことを特徴とする再構成可能集積回路。
【請求項２】
請求項１に記載の再構成可能集積回路において、
マルチプレクサ型のプログラマブル配線スイッチを構成する複数段の不揮発性記憶素子に対して、導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、結線情報を消去する消去動作と、不揮発性記憶素子の導通状態もしくは非導通状態を確認する読み出し動作を直接行う制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項３】
基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、
前記スイッチマトリックスにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、
前記マルチプレクサ型のプログラマブル配線スイッチを構成する各段の不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項４】
基本の回路要素である基本タイルの複数個がアレイ状に配置された構造であり、前記基本タイルの間を結線するルーティング配線、前記ルーティング配線の間を結線するスイッチマトリックス、前記スイッチマトリックスに接続された機能ブロックから前記基本タイルが構成されている再構成可能集積回路において、
前記機能ブロックにスイッチ機能を有する複数段の電界効果トランジスタ構造の不揮発性記憶素子から構成されるマルチプレクサ型のプログラマブル配線スイッチを備え、
前記マルチプレクサ型のプログラマブル配線スイッチを構成する不揮発性記憶素子に対して導通状態もしくは非導通状態とする結線情報を記憶する書き込み動作、前記結線情報を読み出す確認読み出し動作、および前記結線情報を消去する消去動作のための制御信号線および制御回路を備える
ことを特徴とする再構成可能集積回路。
【請求項５】
請求項２乃至４に記載の再構成可能集積回路において、
消去動作を行う場合には、プログラマブル配線スイッチを構成するすべての不揮発性記憶素子を選択し、不揮発性記憶素子に対して一括して消去動作を行う
ことを特徴とする再構成可能集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１０−１０９６８３（Ｐ２０１０−１０９６８３Ａ）
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願番号】特願２００８−２７９５７３（Ｐ２００８−２７９５７３）
【出願日】平成２０年１０月３０日（２００８．１０．３０）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
【公開日】平成２２年５月１３日（２０１０．５．１３）
【国際特許分類】
【出願日】平成２０年１０月３０日（２００８．１０．３０）
【出願人】（３０１０２１５３３）独立行政法人産業技術総合研究所 (6,529)
【Ｆターム（参考）】
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