半導体集積装置
【課題】ＳｉＰのチップ間を接続するための端子数が増加する。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積装置に関するものである。
【背景技術】
【０００２】
従来の半導体集積装置の技術として、特許文献１のような技術がある。図５に、特許文献１の半導体集積装置１のブロック構成を示す。
【０００３】
半導体集積装置１では、アナログ調整部６に入力された調整用の情報に基づいて、アナログ調整部６から発生された信号は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生部１８の特性を調整する。
【０００４】
なお、特許文献２のように、マルチチップパッケージにおいて、デジタル回路を含むチップとアナログ回路を含むチップとが高速シリアル入出力インターフェイスを介して通信する技術もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１１５９５号公報
【特許文献２】特開２００５−３２２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の半導体集積装置１において、アナログ調整部６から第３のアナログ回路２３へ出力される信号を送信する接続端子数は、特性調整に必要な信号数だけ必要であり、第２のチップ内に特性調整が必要なアナログ回路が複数ある場合、接続端子数がさらに増える。このように、接続端子やボンディング本数の増加により、製品コストが増加する問題がある。
【課題を解決するための手段】
【０００７】
本発明は、パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路である。
【０００８】
本発明は、第１の半導体チップと第２の半導体チップ間をシリアルデータ線で接続することで、第１の半導体チップと第２の半導体チップの入出力端子数を削減することができる。
【発明の効果】
【０００９】
本発明は、半導体チップ間の端子数の増加を抑えることにより、製品コストの増大を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体集積装置（ＳｉＰ）のブロック構成である。
【図２】実施の形態１にかかるラダー抵抗の一例である。
【図３】実施の形態１にかかる半導体集積装置（ＳｉＰ）のメモリ部に格納されるデータの格納工程を示すフローチャートである。
【図４】実施の形態１にかかる半導体集積装置（ＳｉＰ）の動作を示すフローチャートである。
【図５】従来の集積回路のブロック構成である。
【発明を実施するための形態】
【００１１】
発明の実施の形態１
【００１２】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を複数の半導体装置（半導体チップ）が１つのパッケージに含まれるＳｉＰ（System in Package）に適用したものである。
【００１３】
図１に本実施の形態１にかかるＳｉＰ１００の構成を示す。ここで、本実施の形態１では、ＳｉＰ内の複数の半導体チップがそれぞれアナログ回路を有する場合を想定する。
【００１４】
図１に示すように、ＳｉＰ１００は、半導体チップを有する。半導体チップ１０１は、ＣＰＵ１１１と、メモリ部１１２と、通信部１１３と、内部バス１１４、アナログ回路１３１とを有する。半導体チップ１０２は、通信部１２１と、アナログ回路１３２〜１３ｎ（ｎ：２以上の整数）とを有する。
【００１５】
ＣＰＵ１１１は、内部バス１１４を介して、メモリ部１１２、通信部１１３、アナログ回路１３１と接続される。ＣＰＵ１１１は、ＳｉＰ１００の中央演算処理装置であり、ＲＯＭ（不図示）等に格納されているプログラムやデータに従って演算実行処理を行う。その処理結果に応じて、ＳｉＰ１００のシステム全体を制御する。例えば、プログラムに従って、メモリ部１１２に格納されている特性調整データ（後述）を読み出し、アナログ回路１３１〜１３ｎが備える各特性調整用レジスタ１４１（後述）に送信する。
【００１６】
メモリ部１１２は、内部バス１１４と接続される。メモリ部１１２は、不揮発性メモリであり、例えばＮＡＮＤ型フラッシュメモリ等が考えられる。メモリ部１１２は、不揮発性メモリであるため、記憶（格納）したデータを電源供給がなくても保持することができる。メモリ部１１２は、アナログ回路１３１〜１３ｎにそれぞれ対応する特性調整データ１〜ｎを格納する。この特性調整データ１〜ｎは、それぞれアナログ回路１３１〜１３ｎが備えるアナログ素子の特性調整を行うためのデータである。これらのデータは、例えばアナログ回路１３１〜１３ｎが備えるアナログ素子の出力特性を外部テスタで測定し、その測定結果に応じて外部テスタにより生成された値をメモリ部１１２に書き込むようにする。
【００１７】
通信部１１３は、内部バス１１４と接続される。ＣＰＵ１１１が読み出したメモリ部１１２に格納されている特性調整データを、シリアルデータに変換して、半導体チップ１０２の通信部１２１にシリアルバスを経由して送信する。なお、シリアルバスに平行して同期用クロック信号もクロック信号線経由で通信部１２１に送信される。但し、半導体チップ間のシリアル通信が、例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）である場合は、同期用クロック信号線が必要なく、シリアルバスのみでよい。
【００１８】
通信部１２１は、通信部１１３から送信されるシリアルデータを受信する。受信したシリアルデータは、アナログ回路１３２〜１３ｎが備える各特性調整用レジスタ１４１に格納される特性調整データに再変換され、それぞれアナログ回路１３２〜１３ｎに送信される。
【００１９】
アナログ回路１３１は、半導体チップ１０１に搭載される。アナログ回路１３２〜１３ｎは、それぞれ半導体チップ１０２に搭載される。アナログ回路１３１〜１３ｎは、それぞれ特性調整用レジスタ１４１と、特性調整部１４２とを有する。
【００２０】
アナログ回路１３１〜１３ｎは、例えば差動増幅器等のアナログ信号を扱うアナログ素子を備える。ここで、差動増幅器等のアナログ信号を扱うアナログ素子は製造プロセスばらつきにより、オフセット等の出力特性ばらつきが発生する。このため、オフセット調整等の特性調整を必要とする。
【００２１】
特性調整部１４２は、アナログ回路１３１〜１３ｎが備える、例えば差動増幅器のようなアナログ素子の出力ばらつきの特性を、特性調整用レジスタ１４１が格納する値（データ）に応じて調整（補正）する機構を有する。例えば、アナログ回路１３１〜１３ｎが差動増幅器を有する場合、その差動増幅器の出力オフセットを調整するためのオフセット調整トリミング抵抗やラダー抵抗等が考えられる。
【００２２】
以下では、特に断らない限り、アナログ回路１３１〜１３ｎがアナログ素子として差動増幅器を備え、特性調整部１４２として、その差動増幅器の出力端子に、トリミング抵抗もしくはラダー抵抗が接続される構成を想定する。
【００２３】
トリミング抵抗が接続される場合には、このトリミング抵抗に対して並列にヒューズが接続されており、そのヒューズが特性調整用レジスタ１４１の格納する特性調整データに応じて電気的に溶断されるようにする。このような構成では、ヒューズが切断処理されていない場合、そのトリミング抵抗の抵抗値を無視できるが、ヒューズが切断処理されている場合（以下、トリミング処理と称す）にはトリミング抵抗の抵抗値を含めた合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。
【００２４】
また、ラダー抵抗（Ｒ−２Ｒ型）が接続される場合には、図２のようにスイッチが特性調整用レジスタ１４１の格納する特性調整データ（本例では、３ｂｉｔ）に応じてオン、オフが制御されるようにしてもよい。このスイッチの制御により、ラダー抵抗の合成抵抗を増減することができ、その合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。
【００２５】
特性調整用レジスタ１４１は、メモリ部１１２から転送される特性調整データを格納する。この特性調整用レジスタ１４１に格納される特性調整データに応じて、特性調整部１４２はアナログ素子の出力ばらつきの特性を調整する。
【００２６】
例えば、特性調整部１４２がオフセット調整用のトリミング抵抗で構成される場合、特性調整用レジスタ１４１は、特性調整データとしてそのトリミング抵抗をトリミング処理するか否かを決定するための値を格納する。例えば、特性調整用レジスタ１４１に格納される値が、「１」である場合はトリミング処理を行い、「０」である場合はトリミング処理を行わない。なお、この値は、複数ビットであってもよく、この場合、各ビット桁に対応する複数のトリミング抵抗が存在することになる。
【００２７】
また、例えば、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１は、特性調整データとしてスイッチをオン、オフするための値を格納する。例えば、特性調整用レジスタ１４１に格納される値が、「１」である場合はスイッチをオンし、「０」である場合はスイッチをオフする。この値は、スイッチの数が３個の場合、３ｂｉｔとなり、各ｂｉｔ桁がそれぞれのスイッチに対応する。
【００２８】
ＣＰＵ１１１は、トリミング抵抗のトリミング調整を行うとき、メモリ部１１２からアナログ回路１３１〜１３ｎにそれぞれ対応する特性調整データ１〜ｎを読み出し、それら特性調整データ１〜ｎが対応するアナログ回路１３１〜１３ｎの各特性調整用レジスタ１４１に転送する。この特性調整データ１〜ｎは、例えば、半導体装置組み立て時のアナログ回路１３１〜１３ｎのアナログ素子（差動増幅器）の良品判定試験を外部テスタにより行い、その結果に応じた値として外部テスタにより生成される。そして、外部テスタによりメモリ部１１２に書き込まれるようにしてもよい。
【００２９】
図３に、この良品判定試験のフローチャートを示す。図３に示すように、まず、良品判定試験を開始し、半導体チップ１０１のアナログ回路１３１の特性測定を行う（Ｓ１０１）。例えば、上記例では、差動増幅器の出力オフセットを外部テスタが測定する。そして、この測定結果からアナログ回路１３１の備えるアナログ素子の特性を調整するのに必要な特性調整データ１を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０２）。上記例では、トリミング抵抗のトリミング処理を行うか否か、スイッチのオン、オフを制御するためのデータが格納される。
【００３０】
次に、半導体チップ１０２のアナログ回路１３２の特性測定を行う（Ｓ１０３）。そして、この測定結果からアナログ回路１３２の備えるアナログ素子の特性を調整するのに必要な特性調整データ２を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０４）。
【００３１】
次に、半導体チップ１０２のアナログ回路１３３の特性測定を行う（Ｓ１０５）。そして、この測定結果からアナログ回路１３３の備えるアナログ素子の特性を調整するのに必要な特性調整データ３を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０６）。
【００３２】
上記と同様の処理動作を繰り返し、最後に、半導体チップ１０２のアナログ回路１３ｎの特性測定を行う（Ｓ１０７）。そして、この測定結果からアナログ回路１３ｎの備えるアナログ素子の特性を調整するのに必要な特性調整データｎを、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０８）。ＳｉＰ１００が備える全てのアナログ回路の特性測定が終了し、特性調整データをメモリ部１１２に格納したら良品判定試験を終了する。
【００３３】
次に、図４に、半導体集積装置１００の電源投入（起動）後の動作フローチャートを示す。なお、メモリ部１１２に格納されている特性調整データ１〜ｎの値は、図３で説明した良品判定試験の値が格納されている。
【００３４】
図４に示すように、まず、ＳｉＰ１００に電源が投入される（Ｓ２０１）。電源が安定化するのを待ち（Ｓ２０２）、半導体チップ１０１が備えるＲＯＭからリセットシーケンス（初期シーケンス）プログラムがＣＰＵ１１１に読み込まれ、実行される。そのリセットシーケンスにおいて、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３１に対応する特性調整データ１を読み出し（Ｓ２０３）、アナログ回路１３１の特性調整用レジスタ１４１に転送する（Ｓ２０４）。このアナログ回路１３１の特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、アナログ回路１３１の備えるアナログ素子の特性調整が行われる。上述したように特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、トリミング抵抗のトリミング処理が行われる。もしくは、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、スイッチのオン、オフが制御される。
【００３５】
なお、本例で想定するリセットシーケンスでは、ＣＰＵ１１１と同じ半導体チップ１０１内に存在するアナログ回路１３１を優先的に特性調整処理し、次に続くアナログ回路特性調整シーケンスにより半導体チップ１０２内にあるアナログ回路１３２〜１３ｎを特性調整処理するものとする。
【００３６】
次に、アナログ回路１３２の特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３２に対応する特性調整データ２を読み出し（Ｓ２０５）、通信部１１３に転送する（Ｓ２０６）。そして、通信部１１３は、この転送された特性調整データ２をシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２０７）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データ２に再び変換し、アナログ回路１３２の特性調整用レジスタ１４１に転送する（Ｓ２０８）。このアナログ回路１３２の特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、アナログ回路１３２の備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、スイッチのオン、オフが制御される。
【００３７】
次に、アナログ回路１３３の特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３３に対応する特性調整データ３を読み出し（Ｓ２０９）、通信部１１３に転送する（Ｓ２１０）。そして、通信部１１３は、この転送された特性調整データ３をシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２１１）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データ３に再び変換し、アナログ回路１３３の特性調整用レジスタ１４１に転送する（Ｓ２１２）。このアナログ回路１３３の特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、アナログ回路１３３の備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、スイッチのオン、オフが制御される。
【００３８】
上記と同様の処理動作を繰り返し、最後に、アナログ回路１３ｎの特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３ｎに対応する特性調整データｎを読み出し（Ｓ２１３）、通信部１１３に転送する（Ｓ２１４）。そして、通信部１１３は、この転送された特性調整データｎをシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２１５）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データｎに再び変換し、アナログ回路１３ｎの特性調整用レジスタ１４１に転送する（Ｓ２１６）。このアナログ回路１３ｎの特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、アナログ回路１３ｎの備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、スイッチのオン、オフが制御される。
【００３９】
その後は、上記シーケンス動作からＣＰＵ１１１がリリースされ（Ｓ２１７）、半導体チップ１０１が備えるＲＯＭが格納するメインルーチンプログラムが実行される（Ｓ２１８）。
【００４０】
以上、本実施の形態１では、従来技術のアナログ調整部６に相当する特性調整部１４２、特性調整用レジスタ１４１をアナログ回路１３１〜１３ｎそれぞれに設けている。そして、その特性調整用レジスタ１４１に対してメモリ部１１２に格納されている特性調整データを転送するが、半導体チップ１０１と１０２のように転送先のアナログ回路が別チップに存在する場合、そのチップ間データ転送をシリアルデータ通信で行う。このことにより、各半導体チップ間を接続する配線数及び各半導体チップが必要とする端子数を削減することができる。
【００４１】
例えば、従来技術では、第２のチップ１０２にアナログ回路がｍ個ある場合、少なくともｍ本のデータ送信用の配線が必要となり、その配線に接続される端子も必要となっていた。しかし、本実施の形態１では、上述のように、半導体チップ１０１と１０２間のデータを送信用配線は１本だけでよく、各半導体チップの端子数を削減することが可能となる。また、端子数削減によって、半導体チップの回路規模の削減やボンディング本数の削減が可能となり、製品コストが増加する問題を解決することができる。
【００４２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、一般的にＳｉＰ内の複数の半導体チップはそれぞれ通信用端子を有する。例えば、各半導体チップを制御するコントローラ同士がデータの送受信を行う場合に使用する通信端子を、上述した実施の形態１の構成のものと共用すれば、アナログ回路の特性調整専用に通信部と端子を用意する必要が無く、やはり回路規模の削減等が可能となる。半導体チップ間の通信として、例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）やＣＳＩ（Common System Interface）等がある。
【００４３】
また、実施の形態１では、半導体チップ１０１と１０２の２つのみの場合を示したが、更に複数であってもよい。また、それら複数の半導体チップ間の接続は、シリーズ接続でもカスケード接続であってもよい。
【符号の説明】
【００４４】
１００ ＳｉＰ（System in Package）
１１１ ＣＰＵ
１１２ メモリ部
１１３ 通信部
１１４ 内部バス
１２１ 通信部
１３１〜１３ｎ アナログ回路
１４１ 特性調整用レジスタ
１４２ 特性調整部
【技術分野】
【０００１】
本発明は、半導体集積装置に関するものである。
【背景技術】
【０００２】
従来の半導体集積装置の技術として、特許文献１のような技術がある。図５に、特許文献１の半導体集積装置１のブロック構成を示す。
【０００３】
半導体集積装置１では、アナログ調整部６に入力された調整用の情報に基づいて、アナログ調整部６から発生された信号は、第１のチップ１０１上に搭載されている第１のアナログ回路３の特性を調整すると共に、第２のチップ１０２上に搭載されている第３のアナログ回路２３及び基準電圧・電流発生部１８の特性を調整する。
【０００４】
なお、特許文献２のように、マルチチップパッケージにおいて、デジタル回路を含むチップとアナログ回路を含むチップとが高速シリアル入出力インターフェイスを介して通信する技術もある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−３１１５９５号公報
【特許文献２】特開２００５−３２２９３４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の半導体集積装置１において、アナログ調整部６から第３のアナログ回路２３へ出力される信号を送信する接続端子数は、特性調整に必要な信号数だけ必要であり、第２のチップ内に特性調整が必要なアナログ回路が複数ある場合、接続端子数がさらに増える。このように、接続端子やボンディング本数の増加により、製品コストが増加する問題がある。
【課題を解決するための手段】
【０００７】
本発明は、パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路である。
【０００８】
本発明は、第１の半導体チップと第２の半導体チップ間をシリアルデータ線で接続することで、第１の半導体チップと第２の半導体チップの入出力端子数を削減することができる。
【発明の効果】
【０００９】
本発明は、半導体チップ間の端子数の増加を抑えることにより、製品コストの増大を抑制することができる。
【図面の簡単な説明】
【００１０】
【図１】実施の形態１にかかる半導体集積装置（ＳｉＰ）のブロック構成である。
【図２】実施の形態１にかかるラダー抵抗の一例である。
【図３】実施の形態１にかかる半導体集積装置（ＳｉＰ）のメモリ部に格納されるデータの格納工程を示すフローチャートである。
【図４】実施の形態１にかかる半導体集積装置（ＳｉＰ）の動作を示すフローチャートである。
【図５】従来の集積回路のブロック構成である。
【発明を実施するための形態】
【００１１】
発明の実施の形態１
【００１２】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。この実施の形態１は、本発明を複数の半導体装置（半導体チップ）が１つのパッケージに含まれるＳｉＰ（System in Package）に適用したものである。
【００１３】
図１に本実施の形態１にかかるＳｉＰ１００の構成を示す。ここで、本実施の形態１では、ＳｉＰ内の複数の半導体チップがそれぞれアナログ回路を有する場合を想定する。
【００１４】
図１に示すように、ＳｉＰ１００は、半導体チップを有する。半導体チップ１０１は、ＣＰＵ１１１と、メモリ部１１２と、通信部１１３と、内部バス１１４、アナログ回路１３１とを有する。半導体チップ１０２は、通信部１２１と、アナログ回路１３２〜１３ｎ（ｎ：２以上の整数）とを有する。
【００１５】
ＣＰＵ１１１は、内部バス１１４を介して、メモリ部１１２、通信部１１３、アナログ回路１３１と接続される。ＣＰＵ１１１は、ＳｉＰ１００の中央演算処理装置であり、ＲＯＭ（不図示）等に格納されているプログラムやデータに従って演算実行処理を行う。その処理結果に応じて、ＳｉＰ１００のシステム全体を制御する。例えば、プログラムに従って、メモリ部１１２に格納されている特性調整データ（後述）を読み出し、アナログ回路１３１〜１３ｎが備える各特性調整用レジスタ１４１（後述）に送信する。
【００１６】
メモリ部１１２は、内部バス１１４と接続される。メモリ部１１２は、不揮発性メモリであり、例えばＮＡＮＤ型フラッシュメモリ等が考えられる。メモリ部１１２は、不揮発性メモリであるため、記憶（格納）したデータを電源供給がなくても保持することができる。メモリ部１１２は、アナログ回路１３１〜１３ｎにそれぞれ対応する特性調整データ１〜ｎを格納する。この特性調整データ１〜ｎは、それぞれアナログ回路１３１〜１３ｎが備えるアナログ素子の特性調整を行うためのデータである。これらのデータは、例えばアナログ回路１３１〜１３ｎが備えるアナログ素子の出力特性を外部テスタで測定し、その測定結果に応じて外部テスタにより生成された値をメモリ部１１２に書き込むようにする。
【００１７】
通信部１１３は、内部バス１１４と接続される。ＣＰＵ１１１が読み出したメモリ部１１２に格納されている特性調整データを、シリアルデータに変換して、半導体チップ１０２の通信部１２１にシリアルバスを経由して送信する。なお、シリアルバスに平行して同期用クロック信号もクロック信号線経由で通信部１２１に送信される。但し、半導体チップ間のシリアル通信が、例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）である場合は、同期用クロック信号線が必要なく、シリアルバスのみでよい。
【００１８】
通信部１２１は、通信部１１３から送信されるシリアルデータを受信する。受信したシリアルデータは、アナログ回路１３２〜１３ｎが備える各特性調整用レジスタ１４１に格納される特性調整データに再変換され、それぞれアナログ回路１３２〜１３ｎに送信される。
【００１９】
アナログ回路１３１は、半導体チップ１０１に搭載される。アナログ回路１３２〜１３ｎは、それぞれ半導体チップ１０２に搭載される。アナログ回路１３１〜１３ｎは、それぞれ特性調整用レジスタ１４１と、特性調整部１４２とを有する。
【００２０】
アナログ回路１３１〜１３ｎは、例えば差動増幅器等のアナログ信号を扱うアナログ素子を備える。ここで、差動増幅器等のアナログ信号を扱うアナログ素子は製造プロセスばらつきにより、オフセット等の出力特性ばらつきが発生する。このため、オフセット調整等の特性調整を必要とする。
【００２１】
特性調整部１４２は、アナログ回路１３１〜１３ｎが備える、例えば差動増幅器のようなアナログ素子の出力ばらつきの特性を、特性調整用レジスタ１４１が格納する値（データ）に応じて調整（補正）する機構を有する。例えば、アナログ回路１３１〜１３ｎが差動増幅器を有する場合、その差動増幅器の出力オフセットを調整するためのオフセット調整トリミング抵抗やラダー抵抗等が考えられる。
【００２２】
以下では、特に断らない限り、アナログ回路１３１〜１３ｎがアナログ素子として差動増幅器を備え、特性調整部１４２として、その差動増幅器の出力端子に、トリミング抵抗もしくはラダー抵抗が接続される構成を想定する。
【００２３】
トリミング抵抗が接続される場合には、このトリミング抵抗に対して並列にヒューズが接続されており、そのヒューズが特性調整用レジスタ１４１の格納する特性調整データに応じて電気的に溶断されるようにする。このような構成では、ヒューズが切断処理されていない場合、そのトリミング抵抗の抵抗値を無視できるが、ヒューズが切断処理されている場合（以下、トリミング処理と称す）にはトリミング抵抗の抵抗値を含めた合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。
【００２４】
また、ラダー抵抗（Ｒ−２Ｒ型）が接続される場合には、図２のようにスイッチが特性調整用レジスタ１４１の格納する特性調整データ（本例では、３ｂｉｔ）に応じてオン、オフが制御されるようにしてもよい。このスイッチの制御により、ラダー抵抗の合成抵抗を増減することができ、その合成抵抗が差動増幅器の出力端子の負荷として影響し、差動増幅器のオフセット調整が可能となる。
【００２５】
特性調整用レジスタ１４１は、メモリ部１１２から転送される特性調整データを格納する。この特性調整用レジスタ１４１に格納される特性調整データに応じて、特性調整部１４２はアナログ素子の出力ばらつきの特性を調整する。
【００２６】
例えば、特性調整部１４２がオフセット調整用のトリミング抵抗で構成される場合、特性調整用レジスタ１４１は、特性調整データとしてそのトリミング抵抗をトリミング処理するか否かを決定するための値を格納する。例えば、特性調整用レジスタ１４１に格納される値が、「１」である場合はトリミング処理を行い、「０」である場合はトリミング処理を行わない。なお、この値は、複数ビットであってもよく、この場合、各ビット桁に対応する複数のトリミング抵抗が存在することになる。
【００２７】
また、例えば、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１は、特性調整データとしてスイッチをオン、オフするための値を格納する。例えば、特性調整用レジスタ１４１に格納される値が、「１」である場合はスイッチをオンし、「０」である場合はスイッチをオフする。この値は、スイッチの数が３個の場合、３ｂｉｔとなり、各ｂｉｔ桁がそれぞれのスイッチに対応する。
【００２８】
ＣＰＵ１１１は、トリミング抵抗のトリミング調整を行うとき、メモリ部１１２からアナログ回路１３１〜１３ｎにそれぞれ対応する特性調整データ１〜ｎを読み出し、それら特性調整データ１〜ｎが対応するアナログ回路１３１〜１３ｎの各特性調整用レジスタ１４１に転送する。この特性調整データ１〜ｎは、例えば、半導体装置組み立て時のアナログ回路１３１〜１３ｎのアナログ素子（差動増幅器）の良品判定試験を外部テスタにより行い、その結果に応じた値として外部テスタにより生成される。そして、外部テスタによりメモリ部１１２に書き込まれるようにしてもよい。
【００２９】
図３に、この良品判定試験のフローチャートを示す。図３に示すように、まず、良品判定試験を開始し、半導体チップ１０１のアナログ回路１３１の特性測定を行う（Ｓ１０１）。例えば、上記例では、差動増幅器の出力オフセットを外部テスタが測定する。そして、この測定結果からアナログ回路１３１の備えるアナログ素子の特性を調整するのに必要な特性調整データ１を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０２）。上記例では、トリミング抵抗のトリミング処理を行うか否か、スイッチのオン、オフを制御するためのデータが格納される。
【００３０】
次に、半導体チップ１０２のアナログ回路１３２の特性測定を行う（Ｓ１０３）。そして、この測定結果からアナログ回路１３２の備えるアナログ素子の特性を調整するのに必要な特性調整データ２を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０４）。
【００３１】
次に、半導体チップ１０２のアナログ回路１３３の特性測定を行う（Ｓ１０５）。そして、この測定結果からアナログ回路１３３の備えるアナログ素子の特性を調整するのに必要な特性調整データ３を、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０６）。
【００３２】
上記と同様の処理動作を繰り返し、最後に、半導体チップ１０２のアナログ回路１３ｎの特性測定を行う（Ｓ１０７）。そして、この測定結果からアナログ回路１３ｎの備えるアナログ素子の特性を調整するのに必要な特性調整データｎを、外部テスタが出力し、メモリ部１１２に格納する（Ｓ１０８）。ＳｉＰ１００が備える全てのアナログ回路の特性測定が終了し、特性調整データをメモリ部１１２に格納したら良品判定試験を終了する。
【００３３】
次に、図４に、半導体集積装置１００の電源投入（起動）後の動作フローチャートを示す。なお、メモリ部１１２に格納されている特性調整データ１〜ｎの値は、図３で説明した良品判定試験の値が格納されている。
【００３４】
図４に示すように、まず、ＳｉＰ１００に電源が投入される（Ｓ２０１）。電源が安定化するのを待ち（Ｓ２０２）、半導体チップ１０１が備えるＲＯＭからリセットシーケンス（初期シーケンス）プログラムがＣＰＵ１１１に読み込まれ、実行される。そのリセットシーケンスにおいて、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３１に対応する特性調整データ１を読み出し（Ｓ２０３）、アナログ回路１３１の特性調整用レジスタ１４１に転送する（Ｓ２０４）。このアナログ回路１３１の特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、アナログ回路１３１の備えるアナログ素子の特性調整が行われる。上述したように特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、トリミング抵抗のトリミング処理が行われる。もしくは、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ１の値に応じて、スイッチのオン、オフが制御される。
【００３５】
なお、本例で想定するリセットシーケンスでは、ＣＰＵ１１１と同じ半導体チップ１０１内に存在するアナログ回路１３１を優先的に特性調整処理し、次に続くアナログ回路特性調整シーケンスにより半導体チップ１０２内にあるアナログ回路１３２〜１３ｎを特性調整処理するものとする。
【００３６】
次に、アナログ回路１３２の特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３２に対応する特性調整データ２を読み出し（Ｓ２０５）、通信部１１３に転送する（Ｓ２０６）。そして、通信部１１３は、この転送された特性調整データ２をシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２０７）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データ２に再び変換し、アナログ回路１３２の特性調整用レジスタ１４１に転送する（Ｓ２０８）。このアナログ回路１３２の特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、アナログ回路１３２の備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ２の値に応じて、スイッチのオン、オフが制御される。
【００３７】
次に、アナログ回路１３３の特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３３に対応する特性調整データ３を読み出し（Ｓ２０９）、通信部１１３に転送する（Ｓ２１０）。そして、通信部１１３は、この転送された特性調整データ３をシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２１１）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データ３に再び変換し、アナログ回路１３３の特性調整用レジスタ１４１に転送する（Ｓ２１２）。このアナログ回路１３３の特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、アナログ回路１３３の備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データ３の値に応じて、スイッチのオン、オフが制御される。
【００３８】
上記と同様の処理動作を繰り返し、最後に、アナログ回路１３ｎの特性調整シーケンスが開始され、ＣＰＵ１１１は、メモリ部１１２に格納されているアナログ回路１３ｎに対応する特性調整データｎを読み出し（Ｓ２１３）、通信部１１３に転送する（Ｓ２１４）。そして、通信部１１３は、この転送された特性調整データｎをシリアルデータに変換して、半導体チップ１０２の通信部１２１に転送する（Ｓ２１５）。その後、通信部１２１は、通信部１１３からのシリアルデータを特性調整データｎに再び変換し、アナログ回路１３ｎの特性調整用レジスタ１４１に転送する（Ｓ２１６）。このアナログ回路１３ｎの特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、アナログ回路１３ｎの備えるアナログ素子の特性調整が行われ、特性調整部１４２がトリミング抵抗の場合、特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、トリミング抵抗のトリミング処理が行われる。また、特性調整部１４２がラダー抵抗で構成される場合、特性調整用レジスタ１４１に転送された特性調整データｎの値に応じて、スイッチのオン、オフが制御される。
【００３９】
その後は、上記シーケンス動作からＣＰＵ１１１がリリースされ（Ｓ２１７）、半導体チップ１０１が備えるＲＯＭが格納するメインルーチンプログラムが実行される（Ｓ２１８）。
【００４０】
以上、本実施の形態１では、従来技術のアナログ調整部６に相当する特性調整部１４２、特性調整用レジスタ１４１をアナログ回路１３１〜１３ｎそれぞれに設けている。そして、その特性調整用レジスタ１４１に対してメモリ部１１２に格納されている特性調整データを転送するが、半導体チップ１０１と１０２のように転送先のアナログ回路が別チップに存在する場合、そのチップ間データ転送をシリアルデータ通信で行う。このことにより、各半導体チップ間を接続する配線数及び各半導体チップが必要とする端子数を削減することができる。
【００４１】
例えば、従来技術では、第２のチップ１０２にアナログ回路がｍ個ある場合、少なくともｍ本のデータ送信用の配線が必要となり、その配線に接続される端子も必要となっていた。しかし、本実施の形態１では、上述のように、半導体チップ１０１と１０２間のデータを送信用配線は１本だけでよく、各半導体チップの端子数を削減することが可能となる。また、端子数削減によって、半導体チップの回路規模の削減やボンディング本数の削減が可能となり、製品コストが増加する問題を解決することができる。
【００４２】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、一般的にＳｉＰ内の複数の半導体チップはそれぞれ通信用端子を有する。例えば、各半導体チップを制御するコントローラ同士がデータの送受信を行う場合に使用する通信端子を、上述した実施の形態１の構成のものと共用すれば、アナログ回路の特性調整専用に通信部と端子を用意する必要が無く、やはり回路規模の削減等が可能となる。半導体チップ間の通信として、例えばＵＡＲＴ（Universal Asynchronous Receiver Transmitter）やＣＳＩ（Common System Interface）等がある。
【００４３】
また、実施の形態１では、半導体チップ１０１と１０２の２つのみの場合を示したが、更に複数であってもよい。また、それら複数の半導体チップ間の接続は、シリーズ接続でもカスケード接続であってもよい。
【符号の説明】
【００４４】
１００ ＳｉＰ（System in Package）
１１１ ＣＰＵ
１１２ メモリ部
１１３ 通信部
１１４ 内部バス
１２１ 通信部
１３１〜１３ｎ アナログ回路
１４１ 特性調整用レジスタ
１４２ 特性調整部
【特許請求の範囲】
【請求項１】
パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、
前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、
前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、
前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する
半導体集積回路。
【請求項２】
前記第１の半導体チップは、少なくとも１つ以上のアナログ回路を備え、
前記メモリ部が、前記第１の半導体チップのアナログ回路の特性調整用データを格納し、
前記第１の半導体チップのアナログ回路の特性調整用データを、内部バスを介して前記第１の半導体チップのアナログ回路に転送する
請求項１に記載の半導体集積回路。
【請求項３】
前記アナログ回路はそれぞれ
転送された前記特性調整用データを格納する特性調整用記憶部と、
前記特性調整用記憶部が格納する前記特性調整用データに応じて前記アナログ回路の出力特性を調整する特性調整部と、を有する
請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記アナログ回路は、差動増幅器であり、
前記特性調整部が、前記特性調整用記憶部に格納された値に応じて、前記差動増幅器のオフセット調整を行うラダー抵抗である
請求項３に記載の半導体集積回路。
【請求項５】
前記メモリ部が格納するアナログ回路の特性調整用データは、外部テスタが測定したアナログ回路の出力特性に応じて決定される
請求項１〜請求項４のいずれか１項に記載の半導体集積回路。
【請求項１】
パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、
前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、
前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、
前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する
半導体集積回路。
【請求項２】
前記第１の半導体チップは、少なくとも１つ以上のアナログ回路を備え、
前記メモリ部が、前記第１の半導体チップのアナログ回路の特性調整用データを格納し、
前記第１の半導体チップのアナログ回路の特性調整用データを、内部バスを介して前記第１の半導体チップのアナログ回路に転送する
請求項１に記載の半導体集積回路。
【請求項３】
前記アナログ回路はそれぞれ
転送された前記特性調整用データを格納する特性調整用記憶部と、
前記特性調整用記憶部が格納する前記特性調整用データに応じて前記アナログ回路の出力特性を調整する特性調整部と、を有する
請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記アナログ回路は、差動増幅器であり、
前記特性調整部が、前記特性調整用記憶部に格納された値に応じて、前記差動増幅器のオフセット調整を行うラダー抵抗である
請求項３に記載の半導体集積回路。
【請求項５】
前記メモリ部が格納するアナログ回路の特性調整用データは、外部テスタが測定したアナログ回路の出力特性に応じて決定される
請求項１〜請求項４のいずれか１項に記載の半導体集積回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−４６５４（Ｐ２０１３−４６５４Ａ）
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願番号】特願２０１１−１３３０１０（Ｐ２０１１−１３３０１０）
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２５年１月７日（２０１３．１．７）
【国際特許分類】
【出願日】平成２３年６月１５日（２０１１．６．１５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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