【課題】第１のマイコンの異常を第２のマイコンにより確実に監視することが出来る電子制御装置を提供する。
【解決手段】少なくとも２個のマイクロコンピュータを有し、第１のマイクロコンピュータ（３）が主に制御対象の制御を司り、第２のマイクロコンピュータ（４）が、主に第１のマイクロコンピュータ（３）の異常の監視を行なうように構成された電子制御装置であって、第１マイクロコンピュータ（３）は、自身が制御量の演算に用いるデータの少なくとも一部を、自身の演算リソースを用いずに第２のマイクロコンピュータ（４）に送信するように構成され、第２のマイクロコンピュータ（４）は、送信されたデータに基づいて第１のマイクロコンピュータ（３）の異常の有無を判断するように構成されている。 （もっと読む）

【課題】ＳｉＰのチップ間を接続するための端子数が増加する。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。 （もっと読む）

【課題】メモリカードに保存したマイコンのアプリケーション命令コードを読み出しを高速化する。
【解決手段】メインマイコンＬＳＩ１１００とカードホストＬＳＩ１２００とメモリカード１３００ａとがそれぞれ所定のカードバス仕様に準拠したカードバスの信号線ＣＤ１１１０ａ，ＣＤ１２００ａ及びクロック信号線ＣＫ１１１０ａ，ＣＫ１２００ａにより接続されている。ｂｏｏｔ検出回路１２４０のバススイッチ制御信号１２４０ａによりＩ／Ｏ回路１２５０ａ、１２５０ｂの制御方向をアプリケーション命令コードを読み出す方向に設定する。 （もっと読む）

【課題】内部プロセッサ、メインメモリ用のメモリＩ／Ｆ、外部プロセッサを有するデバイス用の外部Ｉ／Ｆ、及びレジスタを備えた半導体集積回路において、内部プロセッサからレジスタ制御を行った場合と外部プロセッサからレジスタ制御を行った場合との応答性能差異を少なくすると共に、外部プロセッサからメインメモリへのアクセス制御を行う場合の応答性能を向上させ処理速度を含めたシステム全体の性能を向上させる。
【解決手段】半導体集積回路（ＳｏＣ１ｃで例示）は、プロセッサ１１、メモリコントローラ１５がバス接続された第１の内部バス（バス１０で例示）とレジスタ３１がバス接続された第２の内部バス（バス３０で例示）とを含む複数の内部バスを備え、且つプロセッサ１１及び外部プロセッサの両方からレジスタ３１にアクセス可能なように構成される。外部Ｉ／Ｆ１６は第１の内部バスと第２の内部バスとに接続された他の内部バスにバス接続される。 （もっと読む）

【課題】制御基板の部品点数を抑えることで、実装面積やコストを抑えた制御基板を提供することを目的とする。
【解決手段】１つ以上の抵抗で構成されたプルアップ抵抗４（若しくはプルダウン抵抗）と、プルアップ抵抗４に接続されたスイッチ３と、マイコン端子８を介してロムライタ１２によるオンボード書き込み可能なマイコン２を備えた制御基板１であって、マイコン２へのデータ書き込み時には、制御基板１とロムライタ１２を接続し、プルアップ抵抗４を介して、マイコン２へのデータ書き込みが行われ、マイコン２にデータが書き込まれた後は、制御基板１とロムライタ１２との接続を切り離し、マイコン２のユーザプログラム実行時には、マイコン２はプルアップ抵抗４を介して、スイッチ３を制御する。 （もっと読む）

【課題】本願における開示された主題の実施例によれば、複数の電圧調節器（「VR」）を備えた電力管理システムを用いて、多コア・プロセッサ内のコアに電力を供給することができる。
【解決手段】各VRは電力をコア、又はコアの一部に供給することができる。別々のVRが、複数の電圧を多コア・プロセッサ内のコア／一部に供給することができる。VRの出力電圧の値は、電圧調節器が電力を供給する先のコア／一部の方向下で調節することができる。一実施例では、複数のVRをコアと単一のダイに一体化することができる。別の実施例では、複数のVRを備えた電力管理システムは、多コア・プロセッサのダイとは別個のダイ（「VRダイ」）上にあり得る。VRダイは、多コア・プロセッサ・ダイと同じパッケージに含めることができる。 （もっと読む）

【課題】ＬＣＤダイレクトドライブのための制御にハードウェアを用いることで、ユーザプログラム作成の負担軽減を図る。
【解決手段】クロック信号を形成可能なタイマパルスユニット（１０３）と、表示用データを液晶ディスプレイへＤＭＡ転送可能なＤＭＡコントローラ（１１０）と、上記ＤＭＡ転送に用いられる第１クロック信号と、上記液晶ディスプレイへの表示に用いられる第２クロック信号とを選択的に上記液晶ディスプレイのクロック入力端子へ伝達可能なセレクタ（１０５）とを設ける。また上記セレクタの選択状態を設定可能なレジスタ（１０６）と、上記レジスタの設定情報に基づいて、上記セレクタの選択状態を上記ＤＭＡ転送に同期して制御するための制御論理（１０７）とを設ける。ユーザプログラムにおいては、ＬＣＤダイレクトドライブのための制御に関して上記レジスタへの設定を行うだけで良いので、ユーザプログラム作成の負担を軽減できる。 （もっと読む）

【課題】同一チップ上に複数のマルチプロセッサを含む場合、異なるアーキテクチャごとに独立したバスと外部バスI/Fを持つことで、高性能のマルチプロセッサを得ることを目的とする。
【解決手段】本発明におけるマルチプロセッサ装置は、例えばCPU1〜8、SIMD型超並列プロセッサ31，32、DSP41，42のようにアーキテクチャの異なる第1，第2のプロセッサ群を含む複数のプロセッサと、第1のプロセッサ群が接続されているCPU10バスである第1のバスと、第2のプロセッサ群が接続されて第1のバスとは独立した内部周辺バス14である第2のバスと、第1のバスが接続されている第1の外部バスI/Fと、第2のバスが接続されている第2の外部バスI/Fとを一の半導体チップ上に備える。 （もっと読む）

【課題】従来のフェールセーフＬＳＩは、チップ内のプロセッサや比較回路の配置について言及されていたが、パッケージの信号ピン配置までは言及されていなかった。また、多様な周辺回路や高速な外部メモリへの対応も考慮されていなかった。
【解決手段】２つのプロセッサからの出力を照合して一本化された内部インタフェースを共通系内部バスに接続し、その共通系内部バスに複数の外部インタフェース回路を接続する。また、２つの系統に関する信号ピンをパッケージの対角に配置するともに、それらの間に共通系に関する信号ピンを配置するようにする。 （もっと読む）

【課題】信頼性の高い統計多重制御が可能な統計多重装置を提供する
【解決手段】本発明によるマイクロコンピュータ１０は、ステータスレジスタ５に設定された状態フラグ１０２に応じて、ユーザモードとプログラミングモードの一方を選択し、ユーザモードが選択された場合、不揮発性メモリ２内のユーザプログラムを実行し、プログラミングモードが選択された場合、不揮発性メモリ２へのユーザプログラムの書き込み又は消去を制御する書き込み用ファームウェア３を実行する。 （もっと読む）

【課題】ダブルデータレート（ＤＤＲ）方式のシンクロナスＤＲＡＭを高速アクセス可能なマイクロコンピュータを提供する。
【解決手段】中央処理ユニット、メモリ制御手段、及びクロック制御部を有するマイクロコンピュータは、クロック制御部から供給されたクロックを外部クロックとしてマイクロコンピュータの外部に出力し、外部クロックを反転したクロックをマイクロコンピュータの外部に出力する。メモリ制御手段は、前記クロックに対応し、第１の電位状態と第２の電位状態とに遷移するデータストローブ信号を生成する。メモリ制御手段によって制御されるメモリは、データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータの入出力を行うＤＤＲ方式の同期型メモリである。メモリ制御手段は、同期型メモリにデータを書き込むとき、前記データストローブ信号の立ち上がりエッジと立ち下がりエッジに同期してデータを外部に出力する。 （もっと読む）

【課題】新たなインタフェース仕様に対応することが可能なマイクロコンピュータを提供する。
【解決手段】バスコントローラ３０は、固定バス制御部３４と、可変バス制御部３５とを含む。ＣＰＵ１０は、固定バス制御部３４を介して内部ＲＯＭ５０にアクセスし、可変バス制御論理情報を読み出して、プログラム可能な可変バス制御論理部３５にマッピングする。そして、ＣＰＵ１０は、可変バス制御論理部３５を介して外部バス６２と接続された外部メモリに対してアクセスする。 （もっと読む）

【課題】書き換え可能なメモリがＩＣチップの外部に配置されていても消費電力を抑えることができる情報処理装置を提供することを目的とする。
【解決手段】本発明に係る情報処理装置は、ＣＰＵ、内部メモリ及び前記ＣＰＵと前記内部メモリとを接続する内部配線が搭載されたＩＣチップと、前記ＩＣチップの外部にあり、インターフェースで前記内部配線と接続される外部メモリと、処理待機時に前記内部メモリ内の待機プログラムを前記ＣＰＵに実行させ、外部からの処理要求時に前記外部メモリ内の処理プログラムを前記ＣＰＵに実行させる実行番地遷移手段と、前記処理待機時に前記外部メモリを停止させ、前記処理要求時に前記外部メモリを動作させる外部メモリ制御手段と、を備える （もっと読む）

【課題】接続している別のデータプロセッサから、当該データプロセッサの内部機能若しくは当該データプロセッサの外付け回路を効率良く利用する方法を提供する。
【解決手段】一のデータプロセッサ１０１に他のデータプロセッサ１００との接続を可能にするためのインタフェース手段１１９を設け、このインタフェース手段に、一のデータプロセッサ内の内部バス１０８に他のデータプロセッサをバスマスタとして接続可能にする機能を設け、内部バスにメモリマップされた周辺機能を前記インタフェース手段を介して外部より当該他のデータプロセッサが直接操作できるようにする。これにより、データプロセッサは、実行中のプログラムを中断することなく、別のデータプロセッサの周辺機能等を使うことが可能となる。要するに、一のデータプロセッサは別のデータプロセッサの周辺リソースを共有することが可能になる。 （もっと読む）

【課題】電子制御装置におけるタイマ回路が正常なことを短い時間で確認可能にする。
【解決手段】イグニッションスイッチ（ＩＧＳＷ）のオンにより電源が供給されて動作するマイコンと、常時電源供給されるソークタイマとを備えた車載電子制御装置にて、マイコンは、ＩＧＳＷのオンにより起動すると、ソークタイマ異常検出処理を一定時間毎に実行する。その処理では、初回の実行時に、ソークタイマを起動し（Ｓ３２０）、ソークタイマのカウント値であるタイマ値が１つ変化する時間（１カウント時間）を計測するためのカウンタＣＴ１をクリアする（Ｓ３３０）。そして、毎回、カウンタＣＴ１をインクリメントし（Ｓ３５０）、タイマ値が変化したと判定すると（Ｓ３７０：ＹＥＳ）、その時点でのカウンタＣＴ１の値により、ソークタイマの正常／異常を判定する（Ｓ３８０〜Ｓ３９５）。よって、ソークタイマが正常なことをほぼ１カウント時間で確認できる。 （もっと読む）

【課題】車両用電子制御装置（以下、ＥＣＵ）に用いられると共に、他の半導体チップが内部のバスに接続可能なマイコンチップにおいて、その半導体チップが接続されない使用形態での消費電流を低減する。
【解決手段】ＥＣＵに用いられるマイコンの本体チップ１は、車両及びＥＣＵの開発時においては、内部のバス１１にキャリブレーション用チップ２が接続端子２２を介して接続されるが、車両及びＥＣＵの量産時には、上記チップ２が接続されずに使用される。このため、本体チップ１において、接続端子２２につながるバス１１の信号線へ信号を出力するための少なくとも１つの出力回路４３は、それの信号出力能力が、入力端子Ｘ１〜Ｘ３から与えられる制御信号Ｓ１〜Ｓ３によって変わるように構成されている。このため、上記チップ２が接続されない場合には、バス１１の信号線への信号出力能力を小さくして消費電流を低減できる。 （もっと読む）

【課題】
プロセッサコア数を可変とすることによるスケーラブルな演算性能、および自由度が高く再構成可能なプロセッサコア間結合トポロジを特徴とする、組み込み向け低コストマルチプロセッサを実現する。
【解決手段】
少なくともプロセッサコアとメモリとを有するユニットチップを複数積層して構成されるマルチプロセッサであって、前記ユニットチップは、複数のプロセッサコアと、複数のメモリと、前記プロセッサコアと前記メモリとチップ外部との接続関係を設定する構成制御部と、前記プロセッサあるいは前記メモリあるいは前記構成制御部と、積層接続される他のユニットチップとのトランザクションを伝送するチップ接続部とを有する構成とし、前記チップ接続部は当該ユニットチップの辺部に回転対称に配設され、積層構成される前記ユニットチップのいずれかのユニットチップが回転接続されるようにした。 （もっと読む）

【課題】システム・オン・チップ（ＳｏＣ）システムにおいて、ＰＣ互換を実現する方法を提供する。
【解決手段】ＰＣＩベースのシステムＡＸＩ／ＯＣＰ技術などの異種リソースの使用を可能にするため、ＰＣ互換ＳｏＣ構成部分のトランザクション・レベルのモジュラーな相互接続を行う。ＳｏＣ構成部分の仕様の規定の物理レベルからトランザクション・レベルを分離することが可能であるので、ＰＣＩ（又は他のバスベースの）システムをポイントツーポイント（ＰｔＰ）相互接続システムにマッピングするための機能、ターゲットベースの復号化をＰｔＰ相互接続するための機能、及び、ＰＣ互換システムにおいて、ターゲットベースの復号化及び他のＰＣ互換機能をロジックを介して実現する。 （もっと読む）

【課題】従来技術の欠点を低減するために受領信号を形成する装置および方法を提供することである。
【解決手段】受領信号の形成装置であって、プロセッサは、プロセッサクロック信号によりクロッキングされ、中断命令に基づいて静止状態からウェークアップされ、動作状態において前記中断命令を処理し、該中断命令の処理後または該中断命令の処理中に、プロセッサクロック信号に同期する受領信号を形成し、少なくとも1つの周辺機器は、前記プロセッサクロック信号には非同期で経過する周辺機器クロック信号によりクロッキングされ、前記中断命令を周辺機器クロック信号に同期して前記プロセッサに送信し、第1の論理回路は、プロセッサクロック信号に同期する受領信号から周辺機器クロック信号に同期する受領信号を形成し、該同期する受領信号により周辺機器に対して、中断命令が処理されたことが通知される、ことを特徴とする。 （もっと読む）

【課題】半導体集積回路における一の入力端子をシリアル受信及び外部割り込みに兼用可能にする。
【解決手段】半導体集積回路（１０）は、ＣＰＵ（１２）と、シリアル通信データ信号及び外部割り込み信号に共通の入力端子（１１）と、ＣＰＵ（１２）にシリアル受信割り込み又は外部割り込みを通知する割り込み通知部（１５）とを備えている。割り込み通知部（１５）は、入力端子（１１）を介して入力された外部信号からデータフレームが検出できたか否かに基づいて、ＣＰＵ（１２）に割り込み通知を行う。 （もっと読む）