【課題】電源を省電力化することができるＩＣ出力ポート制御装置を提供する。
【解決手段】ワイヤレスキーシステムの照合ＥＣＵ４は、自身のメモリに記憶されたプログラムにて所定周期で動作するソフトウェア制御部１９と、自身に元から備わるＰＷＭリソースとを有する。照合ＥＣＵ４のスリープ中、車両受信機が受信待機動作をとるパルスＰ４の１周期前のパルスＰ３で電源ポート１１をソフトウェア制御からＰＷＭ制御に変更することにより、電源ポート１１をＰＷＭ制御に切り換える。このため、ＰＷＭ制御のパルスＰｘがＨｉレベルに立ち上がってからの時間が電源安定待ち時間Ｔｓとして車両受信機に供給される。 （もっと読む）

【課題】ＳｉＰのチップ間を接続するための端子数が増加する。
【解決手段】パッケージ内部に第１の半導体チップと第２の半導体チップが集積される半導体集積回路であって、前記第１の半導体チップは、第１の通信部と、複数のアナログ回路とを備え、前記第２の半導体チップは、第２の通信部と、前記複数のアナログ回路の特性調整用データを格納するメモリ部とを備え、前記第１の通信部と前記第２の通信部とがシリアルデータ通信線で接続され、前記シリアルデータ線を経由して前記第１の半導体チップが備える複数のアナログ回路の特性調整用データをそれぞれ複数のアナログ回路に転送する半導体集積回路。 （もっと読む）

【課題】ＣＰＵが、例え、低消費電力モード中に外来ノイズの影響を受けたとしても外部信号端子はハイインピーダンス状態となっているので、その端子によって外部デバイスが駆動されることはなく、信頼性を向上する。
【解決手段】端子制御手段は、ＣＰＵが低消費電力モードに移行する場合に出力するコマンドに応じて、外部信号端子４２に接続される出力バッファ４３Ａをハイインピーダンス状態に設定するための信号を出力する。そして、前記出力信号は、前記ＣＰＵが動作している期間に前記外部信号端子４２を制御するために出力されるポート制御信号と共に、論理ゲート４１を介して前記出力バッファ４３Ａに与えられる。 （もっと読む）

【課題】外部のデバイスに接続される回路とＬＳＩ内部の回路との間におけるタイミング設計を不要とすること。
【解決手段】半導体集積回路装置は、外部デバイスに対して接続されるインタフェース回路であって第１のクロック信号が供給される第１の回路と、第１のクロック信号を分周した第２のクロック信号が供給される第２の回路と、第２のクロック信号を第１のクロック信号に基いて遅延させた送受信タイミング信号を生成するタイミング生成回路と、第２の回路から受信した信号を第１のクロック信号に同期してサンプリングする複数段のシフトレジスタと該複数段のシフトレジスタに対する入出力信号に含まれるハイレベルの信号とロウレベルの信号の多数決を送受信タイミング信号に同期して行うとともに多数決により決定された信号を第１の回路に出力する多数決回路とを有する第１の位相調整回路とを備えている。 （もっと読む）

【課題】スタンバイモード時であってもＩＯ出力を保持することができ、かつＩＯバッファのレイアウト、および電源／信号配線について制約の少ないマイクロコンピュータを提供すること
【解決手段】常時ＯＮ電源領域と電源遮断可能領域の周囲に、ＩＯ電源系で動作するＩＯバッファと、ＩＯバッファの夫々を分離するカットセルと、を配置する。常時ＯＮ電源領域から出力されるＩＯ出力保持を指示する信号をＩＯバッファとカットセルを周回させる。カットセルにはＩＯ電源系で動作するレベルシフタを備え、ＩＯバッファの電源系に合わせてＩＯ出力保持を指示する信号をレベルシフトしてＩＯバッファに供給する。 （もっと読む）

【課題】従来の出力回路において、出力バッファの貫通電流に起因するノイズを低減するための遅延回路を出力回路に挿入しているので、出力回路の数が増加するほど回路面積が増加するという課題がある。
【解決手段】制御部２は、ＣＰＵ１からの書き込み要求Ｑを受け付けて出力回路５に対するイネーブル信号Ｓｉを生成するとともに書き込みデータＤｗを一時的に保持し出力回路５へ転送する機能を有し、出力回路５は、複数の１ビット出力部５１〜５４をもち、個々の１ビット出力部は、制御部２から送られてくる書き込みデータＤｗをイネーブル信号Ｓｉのタイミングで書き込むためのレジスタＲとレジスタのデータを外部へ出力するための出力バッファＢとを備え、さらに、複数の１ビット出力部５１〜５４におけるデータ書き込みの実効的なタイミングをずらす機能を制御部２またはＣＰＵ１に持たせた構成としている。 （もっと読む）

【課題】従来の半導体集積回路は、電源ノイズが発生するためデータの送信を精度良く行うことができないという問題があった。
【解決手段】本発明にかかる半導体集積回路は、ＳｏＣ回路１００と、ＳｏＣ回路１００から送信されたデータを受信するＳＤＲＡＭ回路１０１と、を備え、ＳｏＣ回路１００は、送信データを出力するか、出力をハイインピーダンス状態にするか、が切り替わるデータ出力回路２０３と、データ出力回路２０３において、データ送信時には送信データを出力し、データ送信後にさらに別のデータを送信する場合には、先のデータ送信後から所定の期間、先のデータ送信時に最後に出力した送信データを出力し続けるように、データ出力回路２０３に対して制御信号２３０を出力する制御回路２０５と、を備える。このような回路構成により、データの送信を精度良く行うことができる。 （もっと読む）

【課題】ＣＰＵのクロックが停止しているスリープモードにおいて出力端子のレベルを変える機能を有するマイクロコンピュータにおいて、出力端子のレベルを変えるまでの時間と出力端子のレベルを変えてからスリープモードを解除するまでの時間を自在に設定できるようにする。
【解決手段】ＣＰＵと、ＣＰＵのスリープモードの設定と解除を制御するスタンバイ制御部と、出力端子と、第１のタイマと、前記ＣＰＵがスリープモードのときに第１のタイマがあらかじめ定められた計時を行うと、スリープモードを保ったまま、出力端子のレベルを変える出力端子制御部と、スリープモードにおいて出力端子制御部が出力端子のレベルを変えるときに計時を開始する第２のタイマと、を備え、スタンバイ制御部は、第２のタイマが所定の計時を行うとＣＰＵのスリープモードを解除する。 （もっと読む）

【課題】Ｉ／Ｏセルを効率良く配置できる集積回路装置及び電子機器等を提供すること。
【解決手段】集積回路装置は、各Ｉ／ＯセルがＩ／Ｏ回路及びパッドで構成される複数のＩ／Ｏセルと、コア回路１０２とを含み、チップ外縁部１０１からコア回路１０２へ向かう方向を第１の方向とした場合に、複数のＩ／Ｏセルのうちの第１のＩ／Ｏセル１０の第１のＩ／Ｏ回路１１及び複数のＩ／Ｏセルのうちの第２のＩ／Ｏセル２０の第２のＩ／Ｏ回路２１は、第１の方向に沿って並んで配置され、第１の方向に直交する方向を第２の方向とした場合に、第１のＩ／Ｏセル１０の第１のパッド１２は、第１のＩ／Ｏ回路１１の第２の方向に配置される。 （もっと読む）

【課題】車両に搭載するマイクロコンピュータを備える表示部の制御装置を提案する。
【解決手段】異なる仕様ごとに固有の特性データを記憶しており、入力端子４２〜４６と出力端子６１〜６３を有するマイクロコンピュータ２１と、入力端子４２〜４６に接続される仕様設定用制御回路４１と、車両のインストルメントパネルに配設される操作スイッチ１１〜１６と、操作スイッチ１１〜１６の操作に応じて駆動状態が変更される被操作部材と、被操作部材の駆動状態を表示する表示部１７〜１９と、出力端子６１〜６３に接続される表示部用駆動回路３１とを備え、マイクロコンピュータ２１は、仕様設定用制御回路４１からの入力信号に応じて特性データが設定され、設定された特性データに応じた信号を表示部用駆動回路３１へ出力することにより、表示部１７〜１９の表示が切換わる。 （もっと読む）

【課題】ＰＷＭパルス生成の信頼性の向上を図る。
【解決手段】ＣＰＵ（１６）とＰＷＭタイマ（２５）とを設ける。上記ＰＷＭタイマは、上記ＰＷＭパルスのデューティ値パターンをセット可能なＲＡＭと（２５１）、ＰＷＭパルスの生成を可能とするＰＷＭコントローラ（２５４，２５５）とを含む。上記ＰＷＭコントローラは、ＰＷＭカウンタを含み、上記ＰＷＭパルスの単位波形は、上記ＲＡＭ内のデューティ値と上記ＰＷＭカウンタの出力値とのコンペアマッチにより生成され、上記コンペアマッチ毎に次のデューティ値が上記ＣＰＵの介在無しに上記ＲＡＭからロードされることで、上記ＰＷＭパルスのデューティ値の時系列変化が可能にされる。それによりＰＷＭパルスの生成においてＣＰＵのバストラフィックの混雑の影響を避け、ＣＰＵからの書込みの一時的なトラップの発生を回避する。 （もっと読む）

【課題】従来技術の欠点を低減するために受領信号を形成する装置および方法を提供することである。
【解決手段】受領信号の形成装置であって、プロセッサは、プロセッサクロック信号によりクロッキングされ、中断命令に基づいて静止状態からウェークアップされ、動作状態において前記中断命令を処理し、該中断命令の処理後または該中断命令の処理中に、プロセッサクロック信号に同期する受領信号を形成し、少なくとも1つの周辺機器は、前記プロセッサクロック信号には非同期で経過する周辺機器クロック信号によりクロッキングされ、前記中断命令を周辺機器クロック信号に同期して前記プロセッサに送信し、第1の論理回路は、プロセッサクロック信号に同期する受領信号から周辺機器クロック信号に同期する受領信号を形成し、該同期する受領信号により周辺機器に対して、中断命令が処理されたことが通知される、ことを特徴とする。 （もっと読む）

【課題】割り込み処理の影響を受けずに、出力データをビット単位に切り替え可能なポート回路、マイクロコンピュータ、及びデータの出力方法を提供することにある。
【解決手段】本発明による出力ポート回路３は、複数の出力バッファ２４への出力データを保持する複数の第１保持回路２２と、複数の第１保持回路２２へ出力すべきデータを保持する複数の第２保持回路２０と、複数の第２保持回路２０の出力データが複数の第１保持回路２２に取り込まれるか否かを個別に設定するビットパタンデータを保持する複数の第３保持回路２１とを具備する。複数の第２保持回路２０へのデータ入力と複数の第３保持回路２１へのデータ入力とは同一タイミングで制御される。 （もっと読む）

【課題】制御プログラムにより処理を行うマイクロコンピュータが複数の動作モードを有する入出力回路を内蔵する場合に、動作モードの意図しない再設定を抑止する。
【解決手段】少なくとも、制御信号発生部と、制御信号発生部からの第１の出力信号に応答して制御信号発生部からの第２の出力信号を保持し、保持した信号の論理値に応じた書込信号を発生する書込抑止回路と、書込信号に応答して制御信号発生部からの第３の出力信号を保持し、保持した信号の論理値に応じた制御信号を発生する制御回路とを備え、制御信号発生部からの第２の出力信号の論理値に応じた書込信号は、一方は論理値が固定した信号であり、他方は制御信号発生部からの第１の出力信号のバッファ信号であって、制御信号は、少なくともデータレジスタ回路を含む複数の信号発生回路の中から、外部へ信号を伝える信号発生回路を選択する選択回路へ供給されるようにする。 （もっと読む）

【課題】ＥＣなどのプロセッサのポートピンを効率的に利用することができる処理回路装置、この処理回路装置に含まれるプロセッサ、及び処理方法を提供すること。
【解決手段】プレゼンス信号線２と、ＬＥＤ８の点灯制御線３とが共用線１により並列的に接続され、ＥＣ５は、共用ポート１１及び共用線１を介して、プレゼンス信号を取得する。また、ＥＣは、共用ポート１１及び共用線１を介して、点灯制御線３にＬＥＤ８の制御信号である第１の制御信号を出力することができる。これにより、ポートピンの枯渇を解消し、ポートピンを効率的に利用することができる。 （もっと読む）

【課題】本発明は、自己の動作を確実に自己検証できるマイクロコンピュータチップを得ることを目的とする。
【解決手段】本発明によるマイクロコンピュータは、チップ（１）外部との信号授受のための複数のパッド（８、１５、１９）と、同一のパッド（８、１５）に接続された出力バッファ（７、１４）および入力バッファ（９、１６）と、入力バッファ（９、１６）の後段に設けられ、対応する出力バッファ（７、１４）から出力される信号を入力バッファ（９、１６）を介して受ける第１のラッチ（１１、１８）とを備え、第１のラッチ（１１、１８）は、複数のパッド（８、１５、１９）のうちの一のパッド（１９）を介して外部より付与される書き込み信号に応答して、入力バッファ（９、１６）を介して受ける信号をラッチし、第１のラッチ（１１、１８）にラッチされた信号を検証する検証機能を装備されたＣＰＵ（３）をさらに備える。 （もっと読む）

【課題】データ処理装置が高速になるに従って命令の実行の追跡が複雑になることに対処して、追跡中に作られるデータ・ストリームの大きさを削減する方法を開示する。
【解決手段】追跡論理（４０）は命令ストリーム内の命令の処理を検出する監視論理（４２）を含み、命令ストリーム内の命令のどれが条件付き直接分岐命令か、条件付き間接分岐命令か、無条件間接分岐命令かを検出する。追跡論理（４０）は更に圧縮論理（５０）を含み、前記条件付き直接分岐命令、条件付き間接分岐命令、または間接分岐命令をマーカ命令に指定し、マーカ命令毎に、マーカ命令を実行したことを示す実行標識またはマーカ命令を実行しなかったことを示す不実行標識は出力し、処理したがマーカ命令でない命令に関するデータは出力しない。 （もっと読む）

【課題】早急なパルス出力の要求があった場合でも、パルス出力を精度よく行う。
【解決手段】マイクロコンピュータ（１）は、タイマ（２）と、タイマを制御するＣＰＵ（３）とを備える。タイマは、カウンタ（１０）、コンペアレジスタ（１１）、強制コンペアマッチ制御回路（１２）、比較回路（１３）及び出力制御回路（１４）を有する。カウンタは、クロック信号をカウントする。コンペアレジスタは、ＣＰＵがアクセス可能であって、所定の設定値を保持する。比較回路は、カウンタのカウンタ値とレジスタの設定値とを比較する。強制コンペアマッチ制御回路は、ＣＰＵにより、強制コンペアマッチ要求フラグＦＧがセットされると、カウンタのカウンタ値をコンペアレジスタにロードすると共に、比較回路からタイマ出力信号をエッジ変化させるための一致信号（１７）を出力させる。出力制御回路は、一致信号に応じてタイマ出力信号（２０）をエッジ変化させる。 （もっと読む）

【課題】外部から目視によるマイクロコンピュータ素子の動作確認を容易にする
こと。
【解決手段】データの読出しのみ可能なＲＯＭ１２、データの読出し及び書込の
可能なＲＡＭ１３、演算を行うＣＰＵ１１が形成されたマイクロコンピュータチ
ップ１をパッケージングしたマイクロコンピュータ素子において、パッケージン
グの外部に光を出力する発光素子３２と、ＣＰＵ１１が動作中であることを検出
する検出手段と、検出手段によりＣＰＵが動作中であるとことが検出された場合
には、発光素子から光を出力する発光素子制御手段とを設けた。これによりマイ
クロコンピュータ素子の外部からＣＰＵが動作中か否かを容易に検出することが
できる。 （もっと読む）