半導体装置
【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリとの間など）におけるデータ転送には、より高いデータ転送レートが要求されている。データ転送レートをより高くする必要から、入出力信号レベルの振幅がますます小さくなってきている。入出力信号が小さくなると、正確な振幅の信号を出力するため、出力バッファのインピーダンスに対する要求精度が厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によりばらつくだけでなく、半導体装置の実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変動する。このため、出力バッファに高いインピーダンス精度が要求される場合、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション（Calibration）回路」と呼ばれる、半導体装置内に設けられた回路を用いて行われる（特許文献１参照）。
【０００４】
特許文献１に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーションを行う場合、半導体チップがパッケージに封入された状態で、そのパッケージが有するキャリブレーション用の外部端子に外部抵抗を接続する。このような状態で、このキャリブレーション用の外部端子にボンディングワイヤー等を介して接続される半導体チップ上のキャリブレーションパッドに現れる電圧と基準電圧とを比較し、比較結果に応じてレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることにより、出力バッファのインピーダンスを所望の値に調整する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２８３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の通り、キャリブレーション動作においては、半導体チップ上のキャリブレーションパッドに現れる電圧と基準電圧とを比較する。しかしながら、キャリブレーションに用いられる外部抵抗は、パッケージに封入された状態でパッケージ上のキャリブレーション端子に接続されることから、半導体チップ上のキャリブレーションパッドとパッケージ上のキャリブレーション端子との間には、ある程度の抵抗成分が存在する。このため、レプリカバッファのインピーダンスは、外部抵抗の抵抗値とパッケージ上の抵抗成分との和が目標値となってしまい、所望の値からずれてしまう。つまり、レプリカバッファのインピーダンスは必ずしも外部抵抗のインピーダンスと一致しない。
【０００７】
このインピーダンスのずれは、ウエハー状態においてキャリブレーション動作の評価（半導体チップにおいてキャリブレーション回路が正常に動作し、出力バッファのインピーダンスが所望の値に設定されたか否かの評価）をする際、さらに顕著となる。ウエハー状態の評価では、半導体チップのキャリブレーションパッドに、外部抵抗と接続されたプローブカードの針（プローブ）を接触させる。プローブカードの針とパッドとの接触抵抗により、また、例えば、針先にごみが付着した場合など、キャリブレーションに用いられる外部抵抗のインピーダンスが見かけ上大きな値となり、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。また、プローブカード上の配線抵抗のインピーダンスもキャリブレーションに用いられる外部抵抗のインピーダンスに上乗せされ、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。
【０００８】
また、半導体装置のテストとして、試験装置（テスタ）により複数の半導体チップをウエハー状態において同時に測定するパラレルテストが行われている。このパラレルテストにおいて、キャリブレーション動作の評価を行う場合、評価の精度を上げるため、外部抵抗を各半導体チップに設けて評価する必要があり、外部抵抗を接続するドライバが、同時に測定する半導体チップの数（パラレル測定数）に対応した数だけテスタ側に必要となる。そのため、ドライバの少ないテスタではパラレル測定数を増加させることができず、各半導体チップのキャリブレーション動作の評価時間が伸びてしまい、テストの実施を容易に行うことができないという問題がある。
【０００９】
このように、ウエハー状態におけるキャリブレーション動作の評価では、レプリカバッファのインピーダンス調整を行う際、正確に外部抵抗をキャリブレーション端子に接続して評価を行うことが困難であるため、キャリブレーション動作を高精度に評価できないという問題がある。
また、パラレルテストにおいて、キャリブレーション動作の評価を、容易に行うことができないという問題がある。
【課題を解決するための手段】
【００１０】
本発明は、キャリブレーション端子を駆動するレプリカバッファと、前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１１】
本発明は、キャリブレーション回路に可変インピーダンス回路を備えるので、ウエハー状態におけるテストにおいて、キャリブレーション端子に、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスを接続することができる。そのため、ウエハー状態におけるキャリブレーション動作の評価において、レプリカバッファのインピーダンス調整を行う際に外部抵抗を用いる必要がなく、キャリブレーション動作の評価を高精度、かつ、容易に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】図１に示すデータ入出力回路１００の構成を示すブロック図である。
【図３】図１及び図２に示す単位バッファ１１１の回路図である。
【図４】図１及び図２に示すキャリブレーション回路１３０の構成を示すブロック図である。
【図５】図２に示す前段回路１４１の回路図である。
【図６】インピーダンス設定動作を説明するためのフローチャートである。
【図７】キャリブレーション動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１４】
半導体装置１０は、クロック入力回路２１、ＤＬＬ回路８０、コマンド入力回路３１、
コマンドデコーダ３２、モードレジスタ５３、アドレス入力回路４１、アドレスラッチ回路４２、ロウ系制御回路５１、カラム系制御回路５２、ロウデコーダ６１、カラムデコーダ６２、センス回路６３、メモリセルアレイ７０、データアンプ６４、及びデータ入出力回路１００を含んで構成される。
本発明の半導体装置１０の特徴部分となるデータ入出力回路１００は、キャリブレーション回路１３０において、内蔵するレプリカバッファのインピーダンスを調整し、この調整結果を単位バッファ１１１〜１１ｎに反映させることで、複数の単位バッファのインピーダンスを一括して設定する。このキャリブレーション動作に関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１５】
半導体装置１０は、外部端子（半導体チップ上のパッド）として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子ＤＱ、キャリブレーション端子ＺＱ及び電源端子ＶＤＤＱ，ＶＳＳＱを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１００に供給する。
【００１６】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンド入力回路３１に入力される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
【００１７】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に入力される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に入力される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に入力され、カラムアドレスについてはカラム系制御回路５２に入力される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に入力され、これによってモードレジスタ５３の内容が更新される。
【００１８】
ロウ系制御回路５１の出力は、ロウデコーダ６１に入力される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１９】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に入力される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路１００に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路１００から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２０】
データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路１００に接続されている。図１に示すように、データ入出力回路１００には複数の単位バッファ１１１〜１１ｎが含まれている。また、データ入出力回路１００はキャリブレーション端子ＺＱにも接続されている。このデータ入出力回路１００において、内部コマンドＩＣＭＤがキャリブレーション動作を指示している場合には、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０において、キャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファ１１１〜１１ｎに対して共通に設定される。その詳細については後述する。
なお、図１にはデータ入出力端子ＤＱを１つだけ示しているが、データ入出力端子ＤＱの数が１つである必要はなく、複数個設けても構わない。データ入出力端子ＤＱを複数個設ける場合には、データ入出力回路１００をデータ入出力端子ＤＱと同数設ける必要がある。
【００２１】
図２は、本発明の第１の実施形態によるデータ入出力回路１００の構成を示すブロック図である。図２に示すように、データ入出力回路１００は、いずれもデータ入出力端子ＤＱに接続されたｎ個の単位バッファ１１１〜１１ｎ及び入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路であるが、その回路構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
【００２２】
単位バッファ１１１〜１１ｎは、リード動作時においてデータ入出力端子ＤＱを駆動する回路であり、図２に示すようにデータ入出力端子ＤＱに対して並列に接続されている。従って、一つの単位バッファのインピーダンスをＸとすると、出力インピーダンスをＸ／ｉ（ｉは単位バッファの総数であるｎ以下の自然数）とすることが可能となる。図２に示すように、本実施形態では、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとが個別出力配線部１６１〜１６ｎを介して互いに独立して接続されている。
【００２３】
本実施形態では、ｎ個の単位バッファ１１１〜１１ｎの前段にそれぞれ前段回路１４１〜１４ｎが設けられている。前段回路１４１〜１４ｎは、それぞれ対応する単位バッファ１１１〜１１ｎに含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン（導通）またはオフ（非導通）は、動作信号１４１Ｐ〜１４ｎＰ及び動作信号１４１Ｎ〜１４ｎＮによって選択される。図２に示すように、前段回路１４１〜１４ｎには、キャリブレーション回路１３０からインピーダンスコードＤＲＺＱが共通に供給されるとともに、出力制御回路１５０から選択信号１５１Ｐ〜１５ｎＰ及び選択信号１５１Ｎ〜１５ｎＮが個別に供給される。
【００２４】
出力制御回路１５０は、複数の単位バッファ１１１〜１１ｎのうち活性化させる単位バッファを指定するとともに、活性化させる単位バッファの出力論理レベルを指定する回路である。活性化させる単位バッファの出力論理レベルは、リードライトバスＲＷＢＳを介して供給されるリードデータＲＤに基づいて定められる。また、選択信号１５１Ｐ〜１５ｎＰ，１５１Ｎ〜１５ｎＮは、ＤＬＬ回路８０から供給される内部クロックＬＣＬＫに同期して出力される。以下、データ入出力回路１００を構成する各回路ブロックについてより詳細に説明する。
【００２５】
図３は、単位バッファ１１１の回路図である。図３（ａ）に示すように、単位バッファ１１１は、電源端子ＶＤＤＱにソースが接続されたＰＭＯＳトランジスタ２１１〜２１５（出力トランジスタ）と、ＰＭＯＳトランジスタ２１１〜２１５の各ドレインとデータ入出力端子ＤＱとの間にそれぞれ接続された抵抗Ｒｕ２１〜Ｒｕ２５と、を備える。また、単位バッファ１１１は、電源端子ＶＳＳＱにソースが接続されたＮＭＯＳトランジスタ２２１〜２２５（出力トランジスタ）と、ＮＭＯＳトランジスタ２２１〜２２５の各ドレインとデータ入出力端子ＤＱとの間にそれぞれ接続された抵抗Ｒｄ２１〜Ｒｄ２５と、を備える。単位バッファ１１１のうち、ＰＭＯＳトランジスタ２１１〜２１５、抵抗Ｒｕ２１〜Ｒｕ２５からなる並列回路はプルアップ回路ＰＵ１を構成し、ＮＭＯＳトランジスタ２２１〜２２５、抵抗Ｒｄ２１〜Ｒｄ２５からなる並列回路はプルダウン回路ＰＤ１を構成している。なお、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１各々において、並列回路をトランジスタ及び抵抗からなる直列回路５つから構成しているが、２以上であればよく、インピーダンス調整の精度を上げるため、５より大きく増やしてもよい。
【００２６】
ＰＭＯＳトランジスタ２１１〜２１５のゲートには、動作信号１４１Ｐを構成する５つの動作信号１４１Ｐ１〜１４１Ｐ５がそれぞれ入力され、ＮＭＯＳトランジスタ２２１〜２２５のゲートには、動作信号１４１Ｎを構成する５つの動作信号１４１Ｎ１〜１４１Ｎ５がそれぞれ入力される。これにより、単位バッファ１１１に含まれる１０個の出力トランジスタは、１０本の動作信号１４１Ｐ１〜１４１Ｐ５及び動作信号１４１Ｎ１〜１４１Ｎ５によって、個別にオンまたはオフ制御される。
【００２７】
プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１は、導通時に所定のインピーダンス（例えば２４０Ω）となるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。
【００２８】
単位バッファ１１１のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、ＰＭＯＳトランジスタ２１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、ＰＭＯＳトランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、ＮＭＯＳトランジスタ２２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、ＮＭＯＳトランジスタ２２２〜２２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。
【００２９】
同様に、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の抵抗を互いに異ならせることが好ましく、これらも出力トランジスタと同様に、２のべき乗の重み付けをすることが好ましい。すなわち、抵抗Ｒｕ２１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ２２〜Ｒｕ２５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。同様に、抵抗Ｒｄ２１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｄ２２〜Ｒｄ２５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。
【００３０】
これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。抵抗Ｒｕ２１〜Ｒｕ２５、抵抗Ｒｄ２１〜Ｒｄ２５としては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。
【００３１】
なお、単位バッファ１１１の構成は、図３（ｂ）に示す構成としてもよい。この場合、ＰＭＯＳトランジスタ２１１〜２１５からなる並列トランジスタのオン抵抗を１２０Ω、プルアップ回路ＰＵ１の抵抗Ｒを１２０Ω、ＮＭＯＳトランジスタ２２１〜２２５からなる並列トランジスタのオン抵抗を１２０Ω、プルダウン回路ＰＤ１の抵抗Ｒを１２０Ωとする。これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。
【００３２】
他の単位バッファ１１２〜１１ｎについても、図２に示すように、それぞれ動作信号１４２Ｐ〜１４ｎＰ及び動作信号１４２Ｎ〜１４ｎＮが入力されるほかは、図３に示す単位バッファ１１１と同じ回路構成を有している。つまり、単位バッファ１１２〜１１ｎ各々において、図３に示す単位バッファ１１１と同じく、単位バッファに含まれる１０個の出力トランジスタは、１０本の動作信号によって、個別にオンまたはオフ制御される。
【００３３】
続いて、データ入出力回路１００に含まれるキャリブレーション回路１３０及び前段回路１４１〜１４ｎの回路構成について説明する。
図４は、キャリブレーション回路１３０の回路図である。図４に示すように、キャリブレーション回路１３０は、プルアップ回路１３１，１３２と、プルダウン回路１３３と、プルアップ回路１３１，１３２の動作を制御するテストカウンタ１３４と、プルダウン回路１３３の動作を制御するテストカウンタ１３５と、テストカウンタ１３４を制御するコンパレータ１３６と、テストカウンタ１３５を制御するコンパレータ１３７とを備えている。また、キャリブレーション回路１３０は、基準電圧発生回路１３９、可変インピーダンス回路１７０、セレクタ１７１、及びセレクタ１７２を備えている。
【００３４】
可変インピーダンス回路１７０は、後述するように、インピーダンス設定動作において、テストカウンタ１７３の出力により、プルダウン回路１７４のインピーダンスを変化させながら、レプリカバッファ（プルアップ回路１３１）の出力インピーダンスを変化させる際に目標となるインピーダンスを、プルダウン回路１７４に設定する（テストカウンタ１７３の出力であるインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理を確定する）。
これにより、キャリブレーション動作においては、レプリカバッファのインピーダンス調整は、キャリブレーション端子ＺＱに外部抵抗を接続することなく、可変インピーダンス回路１７０のプルダウン回路１７４にインピーダンス設定動作において設定された目標インピーダンスにより実行され、インピーダンスコード（ＤＲＺＱＮ、ＤＲＺＱＰ）が得られる。このインピーダンスコードが上述した複数の単位バッファ１１１〜１１ｎに対して共通に設定され、データ入出力回路１００のデータ出力動作が実行される。
【００３５】
また、基準電圧発生回路１３９は、プルアップ回路１３１及び１３２に供給される電源端子ＶＤＤＱから供給される電源電圧と、電源端子ＶＳＳＱに供給される接地電圧との中間の電圧を発生する回路であり、その出力は、コンパレータ１３６及び１３７の反転入力端子（−）に接続される。
【００３６】
図４に示すように、プルアップ回路１３１は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１と同じ回路構成を有している。つまり、プルアップ回路１３１は、電源端子ＶＤＤＱに対して接続された５つのＰＭＯＳトランジスタ３１１〜３１５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｕ３１〜Ｒｕ３５とを備え、抵抗Ｒｕ３１〜Ｒｕ３５の他端がキャリブレーション端子ＺＱに共通接続されている。プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は、図３（ａ）に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、例えば、トランジスタ３１１〜３１５のＷ／Ｌ比は、それぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５と、図３（ａ）に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００３７】
抵抗Ｒｕ３１〜Ｒｕ３５も、図３（ａ）に示した抵抗Ｒｕ２１〜Ｒｕ２５に対応しており、したがって、その抵抗値は、抵抗Ｒｕ３１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ３２〜Ｒｕ３５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。
なお、プルアップ回路１３１は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１が図３（ｂ）に示す回路構成をとるときは、プルアップ回路ＰＵ１と同じ構成とする必要がある。
【００３８】
トランジスタ３１１〜３１５のゲートには、テストカウンタ１３４からインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ入力され、これによってプルアップ回路１３１の動作が制御される。インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、それぞれプルアップ回路ＰＵ１に入力される動作信号１４１Ｐ１〜１４１Ｐ５に対応する。
【００３９】
プルアップ回路１３２についても、各抵抗の他端が接続点Ａに接続されているほかは、プルアップ回路１３１と同一の回路構成を有している。また、プルアップ回路１３２に含まれる５つのトランジスタのゲートには、プルアップ回路１３１と同様にインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ入力される。
【００４０】
プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１と実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、電源端子ＶＳＳＱに対して接続された５つのＮＭＯＳトランジスタ３２１〜３２５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｄ３１〜Ｒｄ３５とを備え、抵抗Ｒｄ３１〜Ｒｄ３５の他端が接続点Ａに共通接続されている。プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は、図３（ａ）に示したトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗Ｒｄ３１〜Ｒｄ３５も、図３（ａ）に示した抵抗Ｒｄ２１〜Ｒｄ２５に対応している。
【００４１】
トランジスタ３２１〜３２５のゲートには、テストカウンタ１３５からインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ入力され、これによってプルダウン回路１３３の動作が制御される。インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５は、それぞれプルダウン回路ＰＤ１に入力される動作信号１４１Ｎ１〜１４１Ｎ５に対応する。
【００４２】
このように、プルアップ回路１３１，１３２は、いずれも単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１と実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１と実質的に同じ回路構成を有している。したがって、プルアップ回路１３１，１３２及びプルダウン回路１３３のインピーダンスを、例えば可変インピーダンス回路１７０の２４０Ωの出力インピーダンスが設定されたプルダウン回路１７４を用いて調整する。そして、この調整結果であるインピーダンスコード（ＤＲＺＱＰ１〜５、ＤＲＺＱＮ１〜５）を、単位バッファ１１１〜１１ｎに共通に設定することで、単位バッファ１１１〜１１ｎのインピーダンスは一括して同じインピーダンス（本実施形態では２４０Ω）に設定される。
【００４３】
図４に示すように、プルアップ回路１３２とプルダウン回路１３３は、単位バッファ１１１と同じ回路構成をもった「レプリカバッファ」（レプリカバッファ１３８）を構成する。レプリカバッファ１３８の出力端である接続点Ａは、図４に示すように、コンパレータ１３７の非反転入力端子（＋）に接続される。
【００４４】
テストカウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は基準電圧発生回路１３９に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション端子ＺＱの電圧レベルと基準電圧発生回路１３９が出力する中間電圧レベル（ＶＤＤＱ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
【００４５】
また、テストカウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接続点Ａに接続され、反転入力端子（−）は基準電圧発生回路１３９に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファ１３８の出力電圧レベルと基準電圧発生回路１３９が出力する中間電圧レベル（ＶＤＤＱ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
【００４６】
テストカウンタ１３４，１３５は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、テストカウンタ１３４のカウント値はインピーダンスコードＤＲＺＱＰとして用いられ、テストカウンタ１３５のカウント値はインピーダンスコードＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンスコードＤＲＺＱは、図２に示す前段回路１４１〜１４ｎに対して共通に供給される。
【００４７】
可変インピーダンス回路１７０は、テストカウンタ１７３、及びプルダウン回路１７４を含んで構成される。
プルダウン回路１７４は、例えばプルアップ回路１３１と同じ回路構成を有している。つまり、プルダウン回路１７４は、接続点Ｂに対して接続された５つのＰＭＯＳトランジスタ７１１〜７１５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｕ７１〜Ｒｕ７５とを備え、抵抗Ｒｕ７１〜Ｒｕ７５の他端が、接地電圧が供給される電源端子ＶＳＳまたは電源端子ＶＳＳＱに共通接続されている。プルダウン回路１７４に含まれるＰＭＯＳトランジスタ７１１〜７１５は、プルアップ回路１３１と同様に、図３（ａ）に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ出力トランジスタ２１１〜２１５と同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、ＰＭＯＳトランジスタ７１１〜７１５のＷ／Ｌ比もそれぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルダウン回路１７４に含まれるトランジスタ７１１〜７１５と、図３（ａ）に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００４８】
抵抗Ｒｕ７１〜Ｒｕ７５も、図３（ａ）に示した抵抗Ｒｕ２１〜Ｒｕ２５に対応しており、したがって、その抵抗値は、抵抗Ｒｕ７１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ７２〜Ｒｕ７５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。なお、プルダウン回路１７４は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１が図３（ｂ）に示す回路構成をとるときは、プルアップ回路ＰＵ１と同じ構成としてもよい。
【００４９】
トランジスタ７１１〜７１５のゲートには、テストカウンタ１７３からインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５がそれぞれ入力され、これによってプルダウン回路１７４のインピーダンスが調整され、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の論理レベルが固定されると、本実施形態ではプルダウン回路１７４には２４０Ωのインピーダンスが設定される。
【００５０】
テストカウンタ１７３は、テスト信号ＴＥＳＴ Ｓｉｇ．２が活性化するとカウントダウンするカウンタである。テスト信号ＴＥＳＴ Ｓｉｇ．２が活性化する前の初期状態において、テストカウンタ１７３のカウント値は、一例として、オール１（本例では、「１１１１１」）にリセットされており、テストカウンタ１７３の出力であるインピーダンス制御信号ＤＲＺＱＰＴ１〜５は、いずれもハイレベルである。従って、プルダウン回路１７４に含まれるＰＭＯＳトランジスタ７１１〜７１５は全てオフ状態（非導通状態）となっている。
【００５１】
テストカウンタ１７３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を活性化すると、カウントダウンを進め、これに応じてＰＭＯＳトランジスタ７１１〜７１５のオン（導通）またはオフ（非導通）状態が切り替わる。具体的には、ＰＭＯＳトランジスタ７１１〜７１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、テストカウンタ１７３の出力のうち、最下位ビット（ＬＳＢ）をインピーダンス制御信号ＤＲＺＱＰＴ１とし、最上位ビット（ＭＳＢ）をインピーダンス制御信号ＤＲＺＱＰＴ５とすることで、プルダウン回路１７４のインピーダンスを最小ピッチで変化させることができる。
【００５２】
このようなテストカウンタ１７３によるカウントダウンが進むに連れて、プルダウン回路１７４のインピーダンスは目標とするインピーダンス（２４０Ω）近傍まで低下する。その後、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化し、テストカウンタ１７３のカウント動作を停止させる。これにより、テストカウンタ１７３のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の論理レベルが確定する。以上の動作により、プルダウン回路１７４のインピーダンス設定を終了する。
【００５３】
また、テストカウンタ１７３は、不揮発性記憶素子を含んで構成される記憶部１７３ｍを有し、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化すると、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルを、この不揮発性記憶素子に書き込む。なお、不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。
また、後述するように、レプリカ回路（プルアップ回路１３１）のキャリブレーション動作において制御信号ＡＣＴ１が活性化されると、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルがテストカウンタ１７３から読み出され、これによりプルダウン回路１７４には、目標となるインピーダンスが設定される。また、このプルダウン回路１７４は、セレクタ１７２を介してキャリブレーション端子ＺＱに接続され、レプリカ回路（プルアップ回路１３１）の出力インピーダンスがプルダウン回路１７４の出力インピーダンス（目標インピーダンス）と一致するように調整される。
【００５４】
セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が活性化すると、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に接続状態とする。つまり、接続点Ｂには、電源端子ＶＤＤまたは電源端子ＶＤＤＱに供給される電源電圧レベルが現れる。このとき、セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が非活性であり、接続点Ｂとキャリブレーション端子ＺＱとを電気的に非接続状態としている。
【００５５】
セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が活性化すると、接続点Ｂとキャリブレーション端子ＺＱとを電気的に接続状態とする。このとき、セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が非活性であり、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に非接続状態としている。つまり、キャリブレーション端子ＺＱには、調整後のプルダウン回路１７４の出力インピーダンス（本実施形態では２４０Ω）が接続される。
【００５６】
図５は、前段回路１４１の回路図である。図５に示すように、前段回路１４１は、５つのＯＲ回路４１１〜４１５と、５つのＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
【００５７】
ＯＲ回路４１１〜４１５の出力である動作信号１４１Ｐ１〜１４１Ｐ５（動作信号１４１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１４１Ｎ１〜１４１Ｎ５（動作信号１４１Ｎを構成する）は、図３に示したように、単位バッファ１１１に供給され、それぞれ対応するトランジスタを制御する。
他の前段回路１４２〜１４ｎも、図５に示す前段回路１４１と同様の回路構成を有しており、前段回路１４２〜１４ｎに含まれるＯＲ回路及びＡＮＤ回路には、図２に示すように、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎ〜１５ｎＰ，１５ｎＮがそれぞれ供給される。
【００５８】
以上が、本実施形態によるデータ入出力回路１００の構成である。次に、本実施形態によるデータ入出力回路１００の動作について、可変インピーダンス回路１７０へのインピーダンス設定動作、単位バッファのキャリブレーション動作、単位バッファのデータ出力動作、及びＯＤＴ動作の順に説明する。
【００５９】
［インピーダンス設定動作］
まず、可変インピーダンス回路１７０へのインピーダンス設定動作について説明する。可変インピーダンス回路１７０へのインピーダンス設定動作は、半導体装置１０が、ウエハー状態にあるときに、プローブカードを介してテスタに接続され、テスタから電源電圧及び制御信号の供給を受けることにより、可変インピーダンス回路１７０において実行される。また、可変インピーダンス回路１７０へのインピーダンス設定動作においては、テスタから、電源端子ＶＤＤまたは電源端子ＶＤＤＱに電源電圧を供給する。なお、この際、テスタの電源電圧供給ピンは、テスタが備える電流計にも接続され、テスタは供給する電源電圧供給ピンから流れ出る電流量をモニターしている。初期状態において、セレクタ１７１は非活性であるが、電源端子ＶＤＤまたは電源端子ＶＤＤＱは、半導体装置１０における他の回路にも接続されているので、この段階でテスタは定常的な電流量（スタンバイ電流量）を検出する。
【００６０】
図６は、可変インピーダンス回路１７０へのインピーダンス設定動作を説明するためのフローチャートである。
まず、テスタからテストコマンドをコマンド入力回路３１に供給すると、コマンドデコーダ３２は、インピーダンス設定動作が指示されたと解釈する（ステップＳ１１−ＹＥＳ）。モードレジスタ５３は、コマンドデコーダ３２が、解釈結果に基づいて出力する内部コマンド信号ＩＣＭＤが入力され、モード信号ＭＲのうちテスト信号ＴＥＳＴ Ｓｉｇ．１を活性レベルにする（ステップＳ１２）。これにより、セレクタ１７１は、電源端子ＶＤＤまたは電源端子ＶＤＤＱと接続点Ｂとを電気的に接続状態とする。
【００６１】
続いて、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を活性レベルにする（ステップＳ１３）。これにより、テストカウンタ１７３は、カウントダウンを開始する。カテストカウンタ１７３によるカウントダウンが進むに連れて、プルダウン回路１７４のインピーダンスは低下する。
テスタは、電源電圧供給ピンから流れ出る電流量の定常的な電流量からの電流増加量ΔＩが、所定の電流量Ｉｄｅｆ（例えば、電源電圧供給ピンに２．４Ｖを印加する場合、２．４Ｖ／２４０Ω＝１０ｍＡ）を超えると（ステップＳ１４−Ｙｅｓ）、テスト終了コマンド（ＥｘｉｔＴＥＳＴ）を、コマンド入力回路３１へ供給する。
これにより、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化し（ステップＳ１５）、これを受けてテストカウンタ１７３はカウント動作を停止する。また、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．１を非活性化し（ステップＳ１６）、これを受けてセレクタ１７１は接続点Ｂをフローティング状態とする。
テストカウンタ１７３は、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベル（プルダウン回路１７４のインピーダンスが２４０Ωとなるときの各制御信号の論理レベル）を、内部の不揮発性記憶素子に保持する。この不揮発性記憶素子にされたインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルが続く、キャリブレーション動作において用いられる。
【００６２】
［キャリブレーション動作］
続いて、キャリブレーション動作について説明する。キャリブレーション動作は、図１及び図２に示す単位バッファ１１１〜１１ｎのインピーダンスを調整するために行う動作である。このキャリブレーション動作は、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う動作である。したがって、単位バッファの出力インピーダンスに高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。ここで、実際の動作とは、半導体装置１０をパッケージに封入し組立品にした後に行う選別試験等のテスト動作、或いは実機に搭載された製品としての通常動作のみならず、半導体装置１０がウエハー状態にある状態で、プローブカードを介してテスタに接続されて行われるＰ／Ｗテスト動作を含む動作である。以下、キャリブレーション動作を具体的に説明する。
【００６３】
ウエハー状態でキャリブレーション動作を行う場合には、従来の様に、予めキャリブレーション端子ＺＱに外部抵抗を接続しておくことが不要となる。この外部抵抗の代替となる抵抗が、プルダウン回路１７４に設定されるインピーダンスとなる。プルダウン回路１７４に設定されるインピーダンスは、単位バッファ１１１〜１１ｎの目標値（これは、プルアップ回路１３１、プルアップ回路１３２、プルダウン回路１３３のインピーダンスと等しい）と同じインピーダンスになるように、上述したインピーダンス設定動作において調整されている。つまり、本実施形態において、単位バッファ１１１〜１１ｎの目標値が２４０Ωであるので、プルダウン回路１７４に２４０Ωのインピーダンスが設定されるようにインピーダンス設定動作において、インピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理レベルが確定している。
【００６４】
図７は、キャリブレーション動作を説明するためのフローチャートである。
まず、テスタからテストコマンドをコマンド入力回路３１に供給すると、コマンドデコーダ３２は、テスト動作が指示されたと解釈し、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．３を活性レベルにする。セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が活性レベルとなると、接続点Ｂとキャリブレーション端子ＺＱとを電気的に接続状態とする。
続いて、テスタからテストコマンド（キャリブレーションコマンド）をコマンド入力回路３１に供給すると、コマンドデコーダ３２は、キャリブレーション動作が指示されたと解釈する（ステップＳ２１−ＹＥＳ）。モードレジスタ５３は、コマンドデコーダ３２が、解釈結果に基づいて出力する内部コマンド信号ＩＣＭＤが入力され、モード信号ＭＲのうち制御信号ＡＣＴ１を活性レベルにする（ステップＳ２２）。
【００６５】
テストカウンタ１７３は、制御信号ＡＣＴ１が活性レベルとなると、内部の不揮発性素子から論理レベルが確定したインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５を、プルダウン回路１７４のＰＭＯＳトランジスタ７１１〜７１５の各ゲートに出力する。これにより、プルダウン回路１７４には、目標となるインピーダンス（本実施形態において２４０Ω）が設定される。
つまり、キャリブレーション端子ＺＱには、調整後のプルダウン回路１７４の出力インピーダンス（本実施形態では２４０Ω）が、外部抵抗に代って接続される。なお、このとき、セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が非活性であり、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に非接続状態としている。
【００６６】
また、キャリブレーション回路１３０に含まれるテストカウンタ１３４は、制御信号ＡＣＴ１が活性レベルになると、カウント動作を開始する。
キャリブレーション動作の初期状態においては、テストカウンタ１３４のカウント値は、一例としてオール１（本例では、「１１１１１」）にリセットされており、そのため、テストカウンタ１３４の出力であるインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、いずれもハイレベルである。したがって、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は全てオフ状態となり、その結果、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はローレベルとなる。
【００６７】
テストカウンタ１３４はカウントダウンを進め、これに応じてトランジスタ３１１〜３１５のオンまたはオフ状態を切り替える。上述の通り、本実施形態ではトランジスタ３１１〜３１５のＷ／Ｌ比はそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、テストカウンタ１３４の最下位ビット（ＬＳＢ）がインピーダンスコードＤＲＺＱＰ１に割り当てられ、テストカウンタ１３４の最上位ビット（ＭＳＢ）がインピーダンスコードＤＲＺＱＰ５に割り当てられる。これにより、プルアップ回路１３１のインピーダンスを最小ピッチで変化させることができる。
【００６８】
カウントダウンが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に低下し、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、プルアップ回路１３１のインピーダンスが目標とするインピーダンス（プルダウン回路１７４に設定された２４０Ω）未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧（基準電圧発生回路の出力である電圧であって、電源端子ＶＤＤＱに供給される電圧の１／２の電圧）を超える。これにより、コンパレータ１３６は、出力である比較信号ＣＯＭＰ１をハイレベルに反転する。また、比較信号ＣＯＭＰ１がハイレベルになることに応答して、テストカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。
【００６９】
テストカウンタ１３４はカウントアップを進め、これに応じてトランジスタ３１１〜３１５のオンまたはオフ状態を切り替える。このようなカウントアップが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に上昇し、キャリブレーション端子ＺＱの電位は徐々に低下する。そして、プルアップ回路１３１のインピーダンスが目標とするインピーダンス未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧を超える。これにより、コンパレータ１３６は、出力である比較信号ＣＯＭＰ１はローレベルに反転する。また、比較信号ＣＯＭＰ１がローレベルになることに応答して、テストカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。
【００７０】
このようなカウントアップ及びカウントダウン動作を繰り返すことにより、キャリブレーション端子ＺＱの電位は中間電圧近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、テストカウンタ１３４のカウント動作を停止させる（ステップＳ２３）。また、テスト信号ＴＥＳＴ Ｓｉｇ．３を非活性化し、セレクタ１７２は、可変インピーダンス回路１７０とキャリブレーション端子ＺＱとを電気的に非接続状態とする。
制御信号ＡＣＴ１を非活性化したことにより、テストカウンタ１３４のカウント値は固定され、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５（＝ＤＲＺＱＰ）のレベルが確定する。インピーダンスコードＤＲＺＱＰは、プルアップ回路１３２にも供給されていることから、プルアップ回路１３１とプルアップ回路１３２のインピーダンスが２４０Ωに調整される。
【００７１】
次に、制御信号ＡＣＴ２を活性化し、キャリブレーション回路１３０に含まれるテストカウンタ１３５のカウント動作を開始させる（ステップＳ２４）。初期状態においては、テストカウンタ１３５のカウント値は、一例としてオール０（本例では、「０００００」）にリセットされており、そのため、テストカウンタ１３５の出力であるインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもローレベルである。したがって、プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は全てオフ状態となり、その結果、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はハイレベルとなる。
【００７２】
これに応答してテストカウンタ１３５はカウントアップを進め、これに応じて、トランジスタ３２１〜３２５のオンまたはオフ状態が切り替わる。この場合も、トランジスタ３２１〜３２５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、テストカウンタ１３５の最下位ビット（ＭＬＢ）がインピーダンスコードＤＲＺＱＮ１に割り当てられ、テストカウンタ１３５の最上位ビット（ＭＳＢ）がインピーダンスコードＤＲＺＱＮ５に割り当てられる。これにより、プルダウン回路１３３のインピーダンスを最小ピッチで変化させることができる。
【００７３】
このようなカウントアップが進むに連れて、プルダウン回路１３３のインピーダンスは徐々に低下し、接続点Ａの電位は徐々に低下する。そして、プルダウン回路１３３のインピーダンスが目標とするインピーダンス（２４０Ω）未満まで低下すると、接続点Ａの電位は中間電圧（ＶＤＤＱ／２）を下回るため、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はローレベルに反転する。これに応答してテストカウンタ１３５はカウントダウンを進め、今度はプルダウン回路１３３のインピーダンスを上昇させる。
【００７４】
このようなカウントアップ及びカウントダウン動作を繰り返すことにより、接続点Ａの電位は中間電圧（ＶＤＤＱ／２）近傍で安定する。その後、制御信号ＡＣＴ２を非活性化し、テストカウンタ１３５のカウント動作を停止させる（ステップＳ１５）。これにより、テストカウンタ１３５のカウント値は固定され、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５（＝ＤＲＺＱＮ）のレベルが確定する。
以上の動作により、プルダウン回路１３３のインピーダンスも、プルアップ回路１３１及びプルアップ回路１３２と同様に２４０Ωに調整される。
そして、ステップＳ１１に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、上記一連の動作を再び実行する。
【００７５】
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンスコードＤＲＺＱ（インピーダンスコードＤＲＺＱＰ及びＤＲＺＱＮ）は、図２に示す前段回路１４１〜１４ｎに共通に供給されることから、前段回路１４１〜１４ｎによって制御される単位バッファ１１１〜１１ｎについても、正確に２４０Ωのインピーダンスで動作することが可能となる。つまり、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。続いて、データ出力動作及びＯＤＴ動作について説明する。
【００７６】
［データ出力動作］
データ出力動作において、いずれの単位バッファを動作させるかは、図１に示すモードレジスタ５３より供給されるモード信号ＭＲによって指定される。つまり、モード信号ＭＲにより指定される出力インピーダンスが２４０Ω／ｉ（１≦ｉ≦ｎ）である場合、出力制御回路１５０は単位バッファ１１１〜１１ｎのいずれかｉ個を活性化させ、残りを非活性化させる。
図２に示すように、出力制御回路１５０はリードデータＲＤの論理レベルに基づいて、選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうちｉ個の組合せを所定の論理レベルに設定する。
【００７７】
具体的には、リードデータＲＤがハイレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうち、ｉ個の組合せを（ローレベル，ローレベル）に設定し、（ｎ−ｉ）個の組合せを（ハイレベル，ローレベル）に設定する。
これにより、前段回路１４１〜１４ｎに含まれるＯＲ回路（図５参照）のうち、選択信号１５１Ｐ〜１５ｎＰがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてローレベルになっているＯＲ回路は、ローレベルの動作信号１４１Ｐ〜１４５Ｐを出力する。
また、前段回路１４１〜１４ｎに含まれるＯＲ回路のうち、選択信号１５１Ｐ〜１５ｎＰがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてハイレベルになっているＯＲ回路は、ハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＯＲ回路のうち、選択信号１５１Ｐ〜１５ｎＰがハイレベルに設定されるＯＲ回路は、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、ハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する
一方、前段回路１４１〜１４ｎに含まれるＡＮＤ回路は、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
【００７８】
これにより、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１のうち、ｉ個のプルアップ回路ＰＵ１は目標である２４０Ωのインピーダンスでオン（導通）し、（ｎ−ｉ）個のプルアップ回路ＰＵ１はオフ（非導通）状態を維持する。また、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１は、全てオフ（非導通）状態を維持する。
つまり、ｎ個の単位バッファ１１１〜１１ｎのうち、ｉ個の単位バッファに含まれるプルアップ回路ＰＵ１が全て正確に、目標とする２４０Ωでオンすることから、データ入出力端子ＤＱは、正確に２４０Ω／ｉのインピーダンスでハイレベル（単位バッファにＶＤＤＱ端子から供給される電圧レベル）に駆動されることになる。
【００７９】
また、リードデータＲＤがローレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうち、ｉ個の組合せを（ハイレベル，ハイレベル）に設定し、（ｎ−ｉ）個の組合せを（ハイレベル，ローレベル）に設定する。
これにより、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがハイレベルに設定され、かつ、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がキャリブレーション動作においてハイレベルになっているＡＮＤ回路は、ハイレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてハイレベルになっているＡＮＤ回路は、ローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがローレベルに設定されるＡＮＤ回路は、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、ローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する
一方、前段回路１４１〜１４ｎに含まれるＯＲ回路は、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する。
【００８０】
これにより、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１のうち、ｉ個のプルダウン回路ＰＤ１は目標である２４０Ωのインピーダンスでオン（導通）し、（ｎ−ｉ）個のプルダウン回路ＰＤ１はオフ（非導通）状態を維持する。また、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１は、全てオフ（非導通）状態を維持する。
つまり、ｎ個の単位バッファ１１１〜１１ｎのうち、ｉ個の単位バッファに含まれるプルダウン回路ＰＤ１が全て正確に、目標とする２４０Ωでオンすることから、データ入出力端子ＤＱは、正確に２４０Ω／ｉのインピーダンスでローレベル（単位バッファにＶＳＳＱ端子から供給される電圧レベル）に駆動されることになる。
【００８１】
このように、可変インピーダンス回路１７０に設定したインピーダンスをＸ（上記例では２４０Ω）とした場合、キャリブレーション動作において、単位バッファのインピーダンスをＸとするインピーダンス調整動作を行い、モード信号ＭＲで活性化する単位バッファの数ｉ（ｉは単位バッファの総数であるｎ以下の自然数）を指定する。こにより、データ入出力回路１００は、Ｘ／ｉの出力インピーダンスでデータ出力動作することが可能となる。
【００８２】
［ＯＤＴ動作］
ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数の半導体装置１０が並列接続される場合、データ入出力回路１００がハイインピーダンス状態（Ｈｉ−Ｚ）となっている半導体装置１０によって、外部バス上に信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、半導体装置１０のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ（On Die Termination）機能が備えられている。
このＯＤＴ機能を使用する場合には、要求されるＯＤＴインピーダンスに応じ、動作させる単位バッファ１１１〜１１ｎに対応する選択信号１５１Ｐ〜１５ｎＰをローレベルとし、選択信号１５１Ｎ〜１５ｎＮをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１ともオンすることから、終端抵抗として機能する。
【００８３】
このように、半導体装置１０は、キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路１４０と、を備える。
【００８４】
これにより、本発明は、ウエハー状態におけるテストにおいて、ウエハー状態におけるテストにおいて、キャリブレーション端子ＺＱに、レプリカバッファ（プルアップ回路１３１、１３２、プルダウン回路１３３）の出力インピーダンスを変化させる際に目標となるインピーダンス（可変インピーダンス回路１７０のインピーダンス）を接続することができる。そのため、ウエハー状態におけるテストにおいて、従来の様に外部抵抗を用いてレプリカバッファのインピーダンス調整を行う必要がなく、キャリブレーション動作を高精度、かつ、容易に評価することができる。
【００８５】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【００８６】
例えば、ウエハー状態において可変インピーダンス回路１７０に設定される目標インピーダンスに対応するインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理は、上述の通り、可変インピーダンス回路１７０のテストカウンタ１７３が内蔵する不揮発性記憶素子に書き込まれる。このインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理を、半導体装置１０の組み立て後のキャリブレーション動作に用いてもよい。この場合、ウエハー状態におけるキャリブレーション動作と同様に、キャリブレーション端子ＺＱに外部抵抗を接続することなしにキャリブレーション動作を実行できる。
【００８７】
また、可変インピーダンス回路１７０におけるプルダウン回路１７４の回路構成を、プルアップ回路１３１と同じ構成としたが、これは必ずしも必須ではなく、プルダウン回路１７４のインピーダンスを所定の値に精度よく設定するため、よりトランジスタの数、インピーダンス制御信号の数を増やして、インピーダンス設定動作において、テストカウンタ１７３によりインピーダンス制御信号の論理を決定する構成としてもよい。
【００８８】
また、基準電圧発生回路１３９の出力を、電源端子ＶＤＤＱに供給される電圧レベルの１／２（中間電圧）と固定したが、この例に限られることはない。例えば、インピーダンス設定動作において可変インピーダンス回路１７０に設定されるインピーダンスの所定の値からのずれを考慮して、基準電圧をオフセットさせるように、複数の基準電圧を予め設定し、この複数の基準電圧のいずれかを基準電圧発生回路１３９が選択的に出力し、コンパレータ１３６及び１３７に入力する構成としてもよい。
【符号の説明】
【００８９】
１０…半導体装置、１１ａ…クロック端子、１２ａ…コマンド端子、ＶＤＤＱ，ＶＳＳＱ，ＶＤＤ，ＶＳＳ…電源端子、ＺＱ…キャリブレーション端子、ＤＱ…データ入出力端子、２１…クロック入力回路、８０…ＤＬＬ回路、３１…コマンド入力回路、３２…コマンドデコーダ、５３…モードレジスタ、４１…アドレス入力回路、４２…アドレスラッチ回路、５１…ロウ系制御回路、５２…カラム系制御回路、６１…ロウデコーダ、６２…カラムデコーダ、ＳＡ…センスアンプ、６３…センス回路、７０…メモリセルアレイ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、６４…データアンプ、１００…データ入出力回路、１３０…キャリブレーション回路、１１１，１１２…単位バッファ、１２０…入力バッファ、１５０…出力制御回路、１４１，１４２…前段回路、１３９…基準電圧発生回路、１３１，１３２，ＰＵ１…プルアップ回路、１３３，１７４，ＰＤ１…プルダウン回路、１３４，１３５，１７３…テストカウンタ、１３６，１３７…コンパレータ、１３８…レプリカバッファ、１７１，１７２…セレクタ、Ｒｕ２１，Ｒｕ２２，Ｒｄ２１，Ｒｄ２２，Ｒｕ３１，Ｒｕ３２，Ｒｄ３１，Ｒｕ７１，Ｒｕ７２，Ｒ…抵抗、Ａ，Ｂ…接続点、ＴＥＳＴ…テスト信号、ＡＣＴ１，ＡＣＴ２…制御信号、ＤＲＺＱＰＴ１，ＤＲＺＱＰＴ５…インピーダンス制御信号、ＤＲＺＱＰ１，ＤＲＺＱＰ５，ＤＲＺＱＮ１，ＤＲＺＱＮ５，ＤＲＺＱＰ，ＤＲＺＱＮ，ＤＲＺＱ…インピーダンスコード、１４１Ｐ，１４２Ｐ，１４１Ｐ１，１４１Ｎ，１４２Ｎ，１４１Ｎ１…動作信号，１５１Ｐ，１５２Ｐ，１５１Ｎ…選択信号、ＣＯＭＰ１，ＣＯＭＰ２…比較信号、４１１…ＯＲ回路、４２１…ＡＮＤ回路
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
近年、半導体装置間（ＣＰＵとメモリとの間など）におけるデータ転送には、より高いデータ転送レートが要求されている。データ転送レートをより高くする必要から、入出力信号レベルの振幅がますます小さくなってきている。入出力信号が小さくなると、正確な振幅の信号を出力するため、出力バッファのインピーダンスに対する要求精度が厳しくなる。
【０００３】
出力バッファのインピーダンスは、製造時のプロセス条件によりばらつくだけでなく、半導体装置の実使用時においても、周辺温度の変化や電源電圧の変動の影響を受けて変動する。このため、出力バッファに高いインピーダンス精度が要求される場合、インピーダンス調整機能を持った出力バッファが採用される。このような出力バッファに対するインピーダンスの調整は、一般に「キャリブレーション（Calibration）回路」と呼ばれる、半導体装置内に設けられた回路を用いて行われる（特許文献１参照）。
【０００４】
特許文献１に記載されているように、キャリブレーション回路には出力バッファと同じ構成を有するレプリカバッファが含まれている。そして、キャリブレーションを行う場合、半導体チップがパッケージに封入された状態で、そのパッケージが有するキャリブレーション用の外部端子に外部抵抗を接続する。このような状態で、このキャリブレーション用の外部端子にボンディングワイヤー等を介して接続される半導体チップ上のキャリブレーションパッドに現れる電圧と基準電圧とを比較し、比較結果に応じてレプリカバッファのインピーダンスを調整する。そして、レプリカバッファの調整内容を出力バッファに反映させることにより、出力バッファのインピーダンスを所望の値に調整する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２２８３３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述の通り、キャリブレーション動作においては、半導体チップ上のキャリブレーションパッドに現れる電圧と基準電圧とを比較する。しかしながら、キャリブレーションに用いられる外部抵抗は、パッケージに封入された状態でパッケージ上のキャリブレーション端子に接続されることから、半導体チップ上のキャリブレーションパッドとパッケージ上のキャリブレーション端子との間には、ある程度の抵抗成分が存在する。このため、レプリカバッファのインピーダンスは、外部抵抗の抵抗値とパッケージ上の抵抗成分との和が目標値となってしまい、所望の値からずれてしまう。つまり、レプリカバッファのインピーダンスは必ずしも外部抵抗のインピーダンスと一致しない。
【０００７】
このインピーダンスのずれは、ウエハー状態においてキャリブレーション動作の評価（半導体チップにおいてキャリブレーション回路が正常に動作し、出力バッファのインピーダンスが所望の値に設定されたか否かの評価）をする際、さらに顕著となる。ウエハー状態の評価では、半導体チップのキャリブレーションパッドに、外部抵抗と接続されたプローブカードの針（プローブ）を接触させる。プローブカードの針とパッドとの接触抵抗により、また、例えば、針先にごみが付着した場合など、キャリブレーションに用いられる外部抵抗のインピーダンスが見かけ上大きな値となり、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。また、プローブカード上の配線抵抗のインピーダンスもキャリブレーションに用いられる外部抵抗のインピーダンスに上乗せされ、レプリカバッファのインピーダンスが目標値以上の値となってしまうという問題がある。
【０００８】
また、半導体装置のテストとして、試験装置（テスタ）により複数の半導体チップをウエハー状態において同時に測定するパラレルテストが行われている。このパラレルテストにおいて、キャリブレーション動作の評価を行う場合、評価の精度を上げるため、外部抵抗を各半導体チップに設けて評価する必要があり、外部抵抗を接続するドライバが、同時に測定する半導体チップの数（パラレル測定数）に対応した数だけテスタ側に必要となる。そのため、ドライバの少ないテスタではパラレル測定数を増加させることができず、各半導体チップのキャリブレーション動作の評価時間が伸びてしまい、テストの実施を容易に行うことができないという問題がある。
【０００９】
このように、ウエハー状態におけるキャリブレーション動作の評価では、レプリカバッファのインピーダンス調整を行う際、正確に外部抵抗をキャリブレーション端子に接続して評価を行うことが困難であるため、キャリブレーション動作を高精度に評価できないという問題がある。
また、パラレルテストにおいて、キャリブレーション動作の評価を、容易に行うことができないという問題がある。
【課題を解決するための手段】
【００１０】
本発明は、キャリブレーション端子を駆動するレプリカバッファと、前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、を備えることを特徴とする半導体装置である。
【発明の効果】
【００１１】
本発明は、キャリブレーション回路に可変インピーダンス回路を備えるので、ウエハー状態におけるテストにおいて、キャリブレーション端子に、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスを接続することができる。そのため、ウエハー状態におけるキャリブレーション動作の評価において、レプリカバッファのインピーダンス調整を行う際に外部抵抗を用いる必要がなく、キャリブレーション動作の評価を高精度、かつ、容易に行うことができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の好ましい実施形態による半導体装置１０の構成を示すブロック図である。
【図２】図１に示すデータ入出力回路１００の構成を示すブロック図である。
【図３】図１及び図２に示す単位バッファ１１１の回路図である。
【図４】図１及び図２に示すキャリブレーション回路１３０の構成を示すブロック図である。
【図５】図２に示す前段回路１４１の回路図である。
【図６】インピーダンス設定動作を説明するためのフローチャートである。
【図７】キャリブレーション動作を説明するためのフローチャートである。
【発明を実施するための形態】
【００１３】
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明を半導体装置、例えば外部から供給されるクロック信号に同期して動作するＳＤＲＡＭ（シンクロナス・ダイナミック・ランダム・アクセス・メモリ）に適用した場合の半導体装置１０の概略構成を示す。なお、図１に示されている各回路ブロックは、全て単結晶シリコンからなる同一の半導体チップ上に形成される。各回路ブロックは、例えば、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）及びＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）等の複数のトランジスタで構成される。また、○印で示されているのは、当該半導体チップに設けられる外部端子としてのパッドである。
【００１４】
半導体装置１０は、クロック入力回路２１、ＤＬＬ回路８０、コマンド入力回路３１、
コマンドデコーダ３２、モードレジスタ５３、アドレス入力回路４１、アドレスラッチ回路４２、ロウ系制御回路５１、カラム系制御回路５２、ロウデコーダ６１、カラムデコーダ６２、センス回路６３、メモリセルアレイ７０、データアンプ６４、及びデータ入出力回路１００を含んで構成される。
本発明の半導体装置１０の特徴部分となるデータ入出力回路１００は、キャリブレーション回路１３０において、内蔵するレプリカバッファのインピーダンスを調整し、この調整結果を単位バッファ１１１〜１１ｎに反映させることで、複数の単位バッファのインピーダンスを一括して設定する。このキャリブレーション動作に関する詳細については後述することとし、まず以下に、半導体装置１０の概略について説明する。
【００１５】
半導体装置１０は、外部端子（半導体チップ上のパッド）として、クロック端子１１ａ，１１ｂ、コマンド端子１２ａ〜１２ｅ、アドレス端子１３、データ入出力端子ＤＱ、キャリブレーション端子ＺＱ及び電源端子ＶＤＤＱ，ＶＳＳＱを備えている。その他、データストローブ端子やリセット端子なども備えられているが、これらについては図示を省略してある。
クロック端子１１ａ，１１ｂは、それぞれ外部クロック信号ＣＫ，／ＣＫが供給される端子であり、供給された外部クロック信号ＣＫ，／ＣＫは、クロック入力回路２１に供給される。本明細書において信号名の先頭に「／」が付されている信号は、対応する信号の反転信号又はローアクティブな信号であることを意味する。したがって、外部クロック信号ＣＫ，／ＣＫは互いに相補の信号である。クロック入力回路２１は、外部クロック信号ＣＫ，／ＣＫに基づいて単相の内部クロック信号ＰｒｅＣＬＫを生成し、これをＤＬＬ回路８０に供給する。ＤＬＬ回路８０は、内部クロック信号ＰｒｅＣＬＫに基づいて、位相制御された内部クロックＬＣＬＫを生成し、データ入出力回路１００に供給する。
【００１６】
コマンド端子１２ａ〜１２ｅは、それぞれロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ、チップセレクト信号／ＣＳ、及びオンダイターミネーション信号ＯＤＴが供給される端子である。これらの端子に入力される信号の組合せによりコマンド信号ＣＭＤが構成される。このコマンド信号ＣＭＤは、コマンド入力回路３１に入力される。コマンド入力回路３１に供給されたこれらコマンド信号ＣＭＤは、コマンドデコーダ３２に供給される。コマンドデコーダ３２は、コマンド信号の保持、デコード及びカウントなどを行うことによって、各種内部コマンドＩＣＭＤを生成する回路である。生成された内部コマンドＩＣＭＤは、ロウ系制御回路５１、カラム系制御回路５２及びモードレジスタ５３に供給される。
【００１７】
アドレス端子１３は、アドレス信号ＡＤＤが供給される端子であり、供給されたアドレス信号ＡＤＤは、アドレス入力回路４１に入力される。アドレス入力回路４１の出力は、アドレスラッチ回路４２に入力される。アドレスラッチ回路４２にラッチされたアドレス信号ＡＤＤのうち、ロウアドレスについてはロウ系制御回路５１に入力され、カラムアドレスについてはカラム系制御回路５２に入力される。また、モードレジスタセットにエントリしている場合には、アドレス信号ＡＤＤはモードレジスタ５３に入力され、これによってモードレジスタ５３の内容が更新される。
【００１８】
ロウ系制御回路５１の出力は、ロウデコーダ６１に入力される。ロウデコーダ６１は、メモリセルアレイ７０に含まれるいずれかのワード線ＷＬを選択する回路である。メモリセルアレイ７０内においては、複数のワード線ＷＬと複数のビット線ＢＬが交差しており、その交点にはメモリセルＭＣが配置されている（図１では、１本のワード線ＷＬ、１本のビット線ＢＬ及び１個のメモリセルＭＣのみを示している）。ビット線ＢＬは、センス回路６３内の対応するセンスアンプＳＡに接続されている。
【００１９】
また、カラム系制御回路５２の出力は、カラムデコーダ６２に入力される。カラムデコーダ６２は、センス回路６３に含まれるいずれかのセンスアンプＳＡを選択する回路である。カラムデコーダ６２によって選択されたセンスアンプＳＡは、データアンプ６４に接続される。データアンプ６４は、リード動作時においてはセンスアンプＳＡによって増幅されたリードデータＲＤをさらに増幅し、リードライトバスＲＷＢＳを介してこれをデータ入出力回路１００に供給する。一方、ライト動作時においては、リードライトバスＲＷＢＳを介してデータ入出力回路１００から供給されるライトデータを増幅し、これをセンスアンプＳＡに供給する。
【００２０】
データ入出力端子ＤＱは、リードデータの出力及びライトデータの入力を行うための端子であり、データ入出力回路１００に接続されている。図１に示すように、データ入出力回路１００には複数の単位バッファ１１１〜１１ｎが含まれている。また、データ入出力回路１００はキャリブレーション端子ＺＱにも接続されている。このデータ入出力回路１００において、内部コマンドＩＣＭＤがキャリブレーション動作を指示している場合には、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０において、キャリブレーション動作が行われる。キャリブレーション動作によって得られたインピーダンスコードは、複数の単位バッファ１１１〜１１ｎに対して共通に設定される。その詳細については後述する。
なお、図１にはデータ入出力端子ＤＱを１つだけ示しているが、データ入出力端子ＤＱの数が１つである必要はなく、複数個設けても構わない。データ入出力端子ＤＱを複数個設ける場合には、データ入出力回路１００をデータ入出力端子ＤＱと同数設ける必要がある。
【００２１】
図２は、本発明の第１の実施形態によるデータ入出力回路１００の構成を示すブロック図である。図２に示すように、データ入出力回路１００は、いずれもデータ入出力端子ＤＱに接続されたｎ個の単位バッファ１１１〜１１ｎ及び入力バッファ１２０と、キャリブレーション端子ＺＱに接続されたキャリブレーション回路１３０とを備えている。入力バッファ１２０は、データ入力時に活性化される回路であるが、その回路構成やデータ入力動作の詳細は、本発明の要旨と直接関係がないため、本明細書での説明は省略する。
【００２２】
単位バッファ１１１〜１１ｎは、リード動作時においてデータ入出力端子ＤＱを駆動する回路であり、図２に示すようにデータ入出力端子ＤＱに対して並列に接続されている。従って、一つの単位バッファのインピーダンスをＸとすると、出力インピーダンスをＸ／ｉ（ｉは単位バッファの総数であるｎ以下の自然数）とすることが可能となる。図２に示すように、本実施形態では、各単位バッファ１１１〜１１ｎとデータ入出力端子ＤＱとが個別出力配線部１６１〜１６ｎを介して互いに独立して接続されている。
【００２３】
本実施形態では、ｎ個の単位バッファ１１１〜１１ｎの前段にそれぞれ前段回路１４１〜１４ｎが設けられている。前段回路１４１〜１４ｎは、それぞれ対応する単位バッファ１１１〜１１ｎに含まれる複数の出力トランジスタ（後述）のいずれをオンさせるかを指定する回路であり、これら出力トランジスタのオン（導通）またはオフ（非導通）は、動作信号１４１Ｐ〜１４ｎＰ及び動作信号１４１Ｎ〜１４ｎＮによって選択される。図２に示すように、前段回路１４１〜１４ｎには、キャリブレーション回路１３０からインピーダンスコードＤＲＺＱが共通に供給されるとともに、出力制御回路１５０から選択信号１５１Ｐ〜１５ｎＰ及び選択信号１５１Ｎ〜１５ｎＮが個別に供給される。
【００２４】
出力制御回路１５０は、複数の単位バッファ１１１〜１１ｎのうち活性化させる単位バッファを指定するとともに、活性化させる単位バッファの出力論理レベルを指定する回路である。活性化させる単位バッファの出力論理レベルは、リードライトバスＲＷＢＳを介して供給されるリードデータＲＤに基づいて定められる。また、選択信号１５１Ｐ〜１５ｎＰ，１５１Ｎ〜１５ｎＮは、ＤＬＬ回路８０から供給される内部クロックＬＣＬＫに同期して出力される。以下、データ入出力回路１００を構成する各回路ブロックについてより詳細に説明する。
【００２５】
図３は、単位バッファ１１１の回路図である。図３（ａ）に示すように、単位バッファ１１１は、電源端子ＶＤＤＱにソースが接続されたＰＭＯＳトランジスタ２１１〜２１５（出力トランジスタ）と、ＰＭＯＳトランジスタ２１１〜２１５の各ドレインとデータ入出力端子ＤＱとの間にそれぞれ接続された抵抗Ｒｕ２１〜Ｒｕ２５と、を備える。また、単位バッファ１１１は、電源端子ＶＳＳＱにソースが接続されたＮＭＯＳトランジスタ２２１〜２２５（出力トランジスタ）と、ＮＭＯＳトランジスタ２２１〜２２５の各ドレインとデータ入出力端子ＤＱとの間にそれぞれ接続された抵抗Ｒｄ２１〜Ｒｄ２５と、を備える。単位バッファ１１１のうち、ＰＭＯＳトランジスタ２１１〜２１５、抵抗Ｒｕ２１〜Ｒｕ２５からなる並列回路はプルアップ回路ＰＵ１を構成し、ＮＭＯＳトランジスタ２２１〜２２５、抵抗Ｒｄ２１〜Ｒｄ２５からなる並列回路はプルダウン回路ＰＤ１を構成している。なお、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１各々において、並列回路をトランジスタ及び抵抗からなる直列回路５つから構成しているが、２以上であればよく、インピーダンス調整の精度を上げるため、５より大きく増やしてもよい。
【００２６】
ＰＭＯＳトランジスタ２１１〜２１５のゲートには、動作信号１４１Ｐを構成する５つの動作信号１４１Ｐ１〜１４１Ｐ５がそれぞれ入力され、ＮＭＯＳトランジスタ２２１〜２２５のゲートには、動作信号１４１Ｎを構成する５つの動作信号１４１Ｎ１〜１４１Ｎ５がそれぞれ入力される。これにより、単位バッファ１１１に含まれる１０個の出力トランジスタは、１０本の動作信号１４１Ｐ１〜１４１Ｐ５及び動作信号１４１Ｎ１〜１４１Ｎ５によって、個別にオンまたはオフ制御される。
【００２７】
プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１は、導通時に所定のインピーダンス（例えば２４０Ω）となるように設計されている。しかしながら、出力トランジスタのオン抵抗は製造条件によってばらつくとともに、動作時における環境温度や電源電圧によって変動することから、必ずしも所望のインピーダンスが得られるとは限らない。このため、実際のインピーダンスを所望の値とするためには、オンさせるべき出力トランジスタの数を調整する必要があり、かかる目的のために、複数の出力トランジスタからなる並列回路が用いられている。
【００２８】
単位バッファ１１１のインピーダンスを微細且つ広範囲に調整するためには、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の出力トランジスタのＷ／Ｌ比（ゲート幅／ゲート長比）を互いに異ならせることが好ましく、２のべき乗の重み付けをすることが特に好ましい。すなわち、ＰＭＯＳトランジスタ２１１のＷ／Ｌ比を「１ＷＬｐ」とした場合、ＰＭＯＳトランジスタ２１２〜２１５のＷ／Ｌ比をそれぞれ「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定することが特に好ましい。同様に、ＮＭＯＳトランジスタ２２１のＷ／Ｌ比を「１ＷＬｎ」とした場合、ＮＭＯＳトランジスタ２２２〜２２５のＷ／Ｌ比をそれぞれ「２ＷＬｎ」、「４ＷＬｎ」、「８ＷＬｎ」、「１６ＷＬｎ」に設定することが特に好ましい。
【００２９】
同様に、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１を構成する複数の抵抗を互いに異ならせることが好ましく、これらも出力トランジスタと同様に、２のべき乗の重み付けをすることが好ましい。すなわち、抵抗Ｒｕ２１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ２２〜Ｒｕ２５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。同様に、抵抗Ｒｄ２１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｄ２２〜Ｒｄ２５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。
【００３０】
これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。抵抗Ｒｕ２１〜Ｒｕ２５、抵抗Ｒｄ２１〜Ｒｄ２５としては、例えば拡散層、タングステン（Ｗ）、窒化チタン（ＴｉＮ）などの高抵抗配線を用いることができる。
【００３１】
なお、単位バッファ１１１の構成は、図３（ｂ）に示す構成としてもよい。この場合、ＰＭＯＳトランジスタ２１１〜２１５からなる並列トランジスタのオン抵抗を１２０Ω、プルアップ回路ＰＵ１の抵抗Ｒを１２０Ω、ＮＭＯＳトランジスタ２２１〜２２５からなる並列トランジスタのオン抵抗を１２０Ω、プルダウン回路ＰＤ１の抵抗Ｒを１２０Ωとする。これにより、プルアップ回路ＰＵ１及びプルダウン回路ＰＤ１の少なくとも一方がオン状態となれば、データ入出力端子ＤＱからみた単位バッファ１１１のインピーダンスは２４０Ωとなる。
【００３２】
他の単位バッファ１１２〜１１ｎについても、図２に示すように、それぞれ動作信号１４２Ｐ〜１４ｎＰ及び動作信号１４２Ｎ〜１４ｎＮが入力されるほかは、図３に示す単位バッファ１１１と同じ回路構成を有している。つまり、単位バッファ１１２〜１１ｎ各々において、図３に示す単位バッファ１１１と同じく、単位バッファに含まれる１０個の出力トランジスタは、１０本の動作信号によって、個別にオンまたはオフ制御される。
【００３３】
続いて、データ入出力回路１００に含まれるキャリブレーション回路１３０及び前段回路１４１〜１４ｎの回路構成について説明する。
図４は、キャリブレーション回路１３０の回路図である。図４に示すように、キャリブレーション回路１３０は、プルアップ回路１３１，１３２と、プルダウン回路１３３と、プルアップ回路１３１，１３２の動作を制御するテストカウンタ１３４と、プルダウン回路１３３の動作を制御するテストカウンタ１３５と、テストカウンタ１３４を制御するコンパレータ１３６と、テストカウンタ１３５を制御するコンパレータ１３７とを備えている。また、キャリブレーション回路１３０は、基準電圧発生回路１３９、可変インピーダンス回路１７０、セレクタ１７１、及びセレクタ１７２を備えている。
【００３４】
可変インピーダンス回路１７０は、後述するように、インピーダンス設定動作において、テストカウンタ１７３の出力により、プルダウン回路１７４のインピーダンスを変化させながら、レプリカバッファ（プルアップ回路１３１）の出力インピーダンスを変化させる際に目標となるインピーダンスを、プルダウン回路１７４に設定する（テストカウンタ１７３の出力であるインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理を確定する）。
これにより、キャリブレーション動作においては、レプリカバッファのインピーダンス調整は、キャリブレーション端子ＺＱに外部抵抗を接続することなく、可変インピーダンス回路１７０のプルダウン回路１７４にインピーダンス設定動作において設定された目標インピーダンスにより実行され、インピーダンスコード（ＤＲＺＱＮ、ＤＲＺＱＰ）が得られる。このインピーダンスコードが上述した複数の単位バッファ１１１〜１１ｎに対して共通に設定され、データ入出力回路１００のデータ出力動作が実行される。
【００３５】
また、基準電圧発生回路１３９は、プルアップ回路１３１及び１３２に供給される電源端子ＶＤＤＱから供給される電源電圧と、電源端子ＶＳＳＱに供給される接地電圧との中間の電圧を発生する回路であり、その出力は、コンパレータ１３６及び１３７の反転入力端子（−）に接続される。
【００３６】
図４に示すように、プルアップ回路１３１は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１と同じ回路構成を有している。つまり、プルアップ回路１３１は、電源端子ＶＤＤＱに対して接続された５つのＰＭＯＳトランジスタ３１１〜３１５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｕ３１〜Ｒｕ３５とを備え、抵抗Ｒｕ３１〜Ｒｕ３５の他端がキャリブレーション端子ＺＱに共通接続されている。プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は、図３（ａ）に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、例えば、トランジスタ３１１〜３１５のＷ／Ｌ比は、それぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５と、図３（ａ）に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００３７】
抵抗Ｒｕ３１〜Ｒｕ３５も、図３（ａ）に示した抵抗Ｒｕ２１〜Ｒｕ２５に対応しており、したがって、その抵抗値は、抵抗Ｒｕ３１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ３２〜Ｒｕ３５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。
なお、プルアップ回路１３１は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１が図３（ｂ）に示す回路構成をとるときは、プルアップ回路ＰＵ１と同じ構成とする必要がある。
【００３８】
トランジスタ３１１〜３１５のゲートには、テストカウンタ１３４からインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ入力され、これによってプルアップ回路１３１の動作が制御される。インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、それぞれプルアップ回路ＰＵ１に入力される動作信号１４１Ｐ１〜１４１Ｐ５に対応する。
【００３９】
プルアップ回路１３２についても、各抵抗の他端が接続点Ａに接続されているほかは、プルアップ回路１３１と同一の回路構成を有している。また、プルアップ回路１３２に含まれる５つのトランジスタのゲートには、プルアップ回路１３１と同様にインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ入力される。
【００４０】
プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１と実質的に同じ回路構成を有している。つまり、プルダウン回路１３３は、電源端子ＶＳＳＱに対して接続された５つのＮＭＯＳトランジスタ３２１〜３２５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｄ３１〜Ｒｄ３５とを備え、抵抗Ｒｄ３１〜Ｒｄ３５の他端が接続点Ａに共通接続されている。プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は、図３（ａ）に示したトランジスタ２２１〜２２５に対応しており、それぞれ同一のインピーダンスを有している。この点は、プルアップ回路１３１と同様である。抵抗Ｒｄ３１〜Ｒｄ３５も、図３（ａ）に示した抵抗Ｒｄ２１〜Ｒｄ２５に対応している。
【００４１】
トランジスタ３２１〜３２５のゲートには、テストカウンタ１３５からインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ入力され、これによってプルダウン回路１３３の動作が制御される。インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５は、それぞれプルダウン回路ＰＤ１に入力される動作信号１４１Ｎ１〜１４１Ｎ５に対応する。
【００４２】
このように、プルアップ回路１３１，１３２は、いずれも単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１と実質的に同じ回路構成を有しており、プルダウン回路１３３は、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１と実質的に同じ回路構成を有している。したがって、プルアップ回路１３１，１３２及びプルダウン回路１３３のインピーダンスを、例えば可変インピーダンス回路１７０の２４０Ωの出力インピーダンスが設定されたプルダウン回路１７４を用いて調整する。そして、この調整結果であるインピーダンスコード（ＤＲＺＱＰ１〜５、ＤＲＺＱＮ１〜５）を、単位バッファ１１１〜１１ｎに共通に設定することで、単位バッファ１１１〜１１ｎのインピーダンスは一括して同じインピーダンス（本実施形態では２４０Ω）に設定される。
【００４３】
図４に示すように、プルアップ回路１３２とプルダウン回路１３３は、単位バッファ１１１と同じ回路構成をもった「レプリカバッファ」（レプリカバッファ１３８）を構成する。レプリカバッファ１３８の出力端である接続点Ａは、図４に示すように、コンパレータ１３７の非反転入力端子（＋）に接続される。
【００４４】
テストカウンタ１３４は、制御信号ＡＣＴ１が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３６の出力である比較信号ＣＯＭＰ１がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ１がローレベルである場合にはカウントダウンを続ける。コンパレータ１３６の非反転入力端子（＋）はキャリブレーション端子ＺＱに接続されており、反転入力端子（−）は基準電圧発生回路１３９に接続されている。かかる構成により、コンパレータ１３６は、キャリブレーション端子ＺＱの電圧レベルと基準電圧発生回路１３９が出力する中間電圧レベル（ＶＤＤＱ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ１をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ１をローレベルとする。
【００４５】
また、テストカウンタ１３５は、制御信号ＡＣＴ２が活性化するとカウントアップ又カウントダウンするカウンタであり、コンパレータ１３７の出力である比較信号ＣＯＭＰ２がハイレベルである場合にはカウントアップを続け、比較信号ＣＯＭＰ２がローレベルである場合にはカウントダウンを続ける。コンパレータ１３７の非反転入力端子（＋）はレプリカバッファの出力端である接続点Ａに接続され、反転入力端子（−）は基準電圧発生回路１３９に接続されている。かかる構成により、コンパレータ１３７は、レプリカバッファ１３８の出力電圧レベルと基準電圧発生回路１３９が出力する中間電圧レベル（ＶＤＤＱ／２）とを比較し、前者の方が高ければその出力である比較信号ＣＯＭＰ２をハイレベルとし、後者の方が高ければ比較信号ＣＯＭＰ２をローレベルとする。
【００４６】
テストカウンタ１３４，１３５は、制御信号ＡＣＴ１，ＡＣＴ２が非活性化するとカウント動作を停止し、現在のカウント値を保持する。上述のとおり、テストカウンタ１３４のカウント値はインピーダンスコードＤＲＺＱＰとして用いられ、テストカウンタ１３５のカウント値はインピーダンスコードＤＲＺＱＮとして用いられる。そして、これらの総称であるインピーダンスコードＤＲＺＱは、図２に示す前段回路１４１〜１４ｎに対して共通に供給される。
【００４７】
可変インピーダンス回路１７０は、テストカウンタ１７３、及びプルダウン回路１７４を含んで構成される。
プルダウン回路１７４は、例えばプルアップ回路１３１と同じ回路構成を有している。つまり、プルダウン回路１７４は、接続点Ｂに対して接続された５つのＰＭＯＳトランジスタ７１１〜７１５と、一端がこれらトランジスタの各ドレインに接続された抵抗Ｒｕ７１〜Ｒｕ７５とを備え、抵抗Ｒｕ７１〜Ｒｕ７５の他端が、接地電圧が供給される電源端子ＶＳＳまたは電源端子ＶＳＳＱに共通接続されている。プルダウン回路１７４に含まれるＰＭＯＳトランジスタ７１１〜７１５は、プルアップ回路１３１と同様に、図３（ａ）に示した出力トランジスタ２１１〜２１５に対応しており、それぞれ出力トランジスタ２１１〜２１５と同一のインピーダンスを有している。したがって、トランジスタ２１１〜２１５のＷ／Ｌ比と同様、ＰＭＯＳトランジスタ７１１〜７１５のＷ／Ｌ比もそれぞれ「１ＷＬｐ」、「２ＷＬｐ」、「４ＷＬｐ」、「８ＷＬｐ」、「１６ＷＬｐ」に設定されている。但し、インピーダンスが実質的に同じである限り、プルダウン回路１７４に含まれるトランジスタ７１１〜７１５と、図３（ａ）に示す出力トランジスタ２１１〜２１５とが全く同じトランジスタサイズである必要はなく、シュリンクしたトランジスタを用いても構わない。
【００４８】
抵抗Ｒｕ７１〜Ｒｕ７５も、図３（ａ）に示した抵抗Ｒｕ２１〜Ｒｕ２５に対応しており、したがって、その抵抗値は、抵抗Ｒｕ７１の抵抗値を「Ｒ０」とした場合、抵抗Ｒｕ７２〜Ｒｕ７５の抵抗値をそれぞれ「Ｒ０×１／２」、「Ｒ０×１／４」、「Ｒ０×１／８」、「Ｒ０×１／１６」に設定することが好ましい。なお、プルダウン回路１７４は、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１が図３（ｂ）に示す回路構成をとるときは、プルアップ回路ＰＵ１と同じ構成としてもよい。
【００４９】
トランジスタ７１１〜７１５のゲートには、テストカウンタ１７３からインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５がそれぞれ入力され、これによってプルダウン回路１７４のインピーダンスが調整され、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の論理レベルが固定されると、本実施形態ではプルダウン回路１７４には２４０Ωのインピーダンスが設定される。
【００５０】
テストカウンタ１７３は、テスト信号ＴＥＳＴ Ｓｉｇ．２が活性化するとカウントダウンするカウンタである。テスト信号ＴＥＳＴ Ｓｉｇ．２が活性化する前の初期状態において、テストカウンタ１７３のカウント値は、一例として、オール１（本例では、「１１１１１」）にリセットされており、テストカウンタ１７３の出力であるインピーダンス制御信号ＤＲＺＱＰＴ１〜５は、いずれもハイレベルである。従って、プルダウン回路１７４に含まれるＰＭＯＳトランジスタ７１１〜７１５は全てオフ状態（非導通状態）となっている。
【００５１】
テストカウンタ１７３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を活性化すると、カウントダウンを進め、これに応じてＰＭＯＳトランジスタ７１１〜７１５のオン（導通）またはオフ（非導通）状態が切り替わる。具体的には、ＰＭＯＳトランジスタ７１１〜７１５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、テストカウンタ１７３の出力のうち、最下位ビット（ＬＳＢ）をインピーダンス制御信号ＤＲＺＱＰＴ１とし、最上位ビット（ＭＳＢ）をインピーダンス制御信号ＤＲＺＱＰＴ５とすることで、プルダウン回路１７４のインピーダンスを最小ピッチで変化させることができる。
【００５２】
このようなテストカウンタ１７３によるカウントダウンが進むに連れて、プルダウン回路１７４のインピーダンスは目標とするインピーダンス（２４０Ω）近傍まで低下する。その後、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化し、テストカウンタ１７３のカウント動作を停止させる。これにより、テストカウンタ１７３のカウント値は固定され、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の論理レベルが確定する。以上の動作により、プルダウン回路１７４のインピーダンス設定を終了する。
【００５３】
また、テストカウンタ１７３は、不揮発性記憶素子を含んで構成される記憶部１７３ｍを有し、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化すると、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルを、この不揮発性記憶素子に書き込む。なお、不揮発性記憶素子の種類については特に限定されないが、電気的に書き込み可能な素子を用いることが好ましい。電気的に書き込み可能な素子としては、アンチヒューズが挙げられる。
また、後述するように、レプリカ回路（プルアップ回路１３１）のキャリブレーション動作において制御信号ＡＣＴ１が活性化されると、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルがテストカウンタ１７３から読み出され、これによりプルダウン回路１７４には、目標となるインピーダンスが設定される。また、このプルダウン回路１７４は、セレクタ１７２を介してキャリブレーション端子ＺＱに接続され、レプリカ回路（プルアップ回路１３１）の出力インピーダンスがプルダウン回路１７４の出力インピーダンス（目標インピーダンス）と一致するように調整される。
【００５４】
セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が活性化すると、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に接続状態とする。つまり、接続点Ｂには、電源端子ＶＤＤまたは電源端子ＶＤＤＱに供給される電源電圧レベルが現れる。このとき、セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が非活性であり、接続点Ｂとキャリブレーション端子ＺＱとを電気的に非接続状態としている。
【００５５】
セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が活性化すると、接続点Ｂとキャリブレーション端子ＺＱとを電気的に接続状態とする。このとき、セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が非活性であり、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に非接続状態としている。つまり、キャリブレーション端子ＺＱには、調整後のプルダウン回路１７４の出力インピーダンス（本実施形態では２４０Ω）が接続される。
【００５６】
図５は、前段回路１４１の回路図である。図５に示すように、前段回路１４１は、５つのＯＲ回路４１１〜４１５と、５つのＡＮＤ回路４２１〜４２５によって構成されている。ＯＲ回路４１１〜４１５には、出力制御回路１５０からの選択信号１５１Ｐが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がそれぞれ供給されている。一方、ＡＮＤ回路４２１〜４２５には、出力制御回路１５０からの選択信号１５１Ｎが共通に供給されているとともに、キャリブレーション回路１３０からのインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がそれぞれ供給されている。
【００５７】
ＯＲ回路４１１〜４１５の出力である動作信号１４１Ｐ１〜１４１Ｐ５（動作信号１４１Ｐを構成する）、並びに、ＡＮＤ回路４２１〜４２５の出力である動作信号１４１Ｎ１〜１４１Ｎ５（動作信号１４１Ｎを構成する）は、図３に示したように、単位バッファ１１１に供給され、それぞれ対応するトランジスタを制御する。
他の前段回路１４２〜１４ｎも、図５に示す前段回路１４１と同様の回路構成を有しており、前段回路１４２〜１４ｎに含まれるＯＲ回路及びＡＮＤ回路には、図２に示すように、出力制御回路１５０からの選択信号１５２Ｐ，１５２Ｎ〜１５ｎＰ，１５ｎＮがそれぞれ供給される。
【００５８】
以上が、本実施形態によるデータ入出力回路１００の構成である。次に、本実施形態によるデータ入出力回路１００の動作について、可変インピーダンス回路１７０へのインピーダンス設定動作、単位バッファのキャリブレーション動作、単位バッファのデータ出力動作、及びＯＤＴ動作の順に説明する。
【００５９】
［インピーダンス設定動作］
まず、可変インピーダンス回路１７０へのインピーダンス設定動作について説明する。可変インピーダンス回路１７０へのインピーダンス設定動作は、半導体装置１０が、ウエハー状態にあるときに、プローブカードを介してテスタに接続され、テスタから電源電圧及び制御信号の供給を受けることにより、可変インピーダンス回路１７０において実行される。また、可変インピーダンス回路１７０へのインピーダンス設定動作においては、テスタから、電源端子ＶＤＤまたは電源端子ＶＤＤＱに電源電圧を供給する。なお、この際、テスタの電源電圧供給ピンは、テスタが備える電流計にも接続され、テスタは供給する電源電圧供給ピンから流れ出る電流量をモニターしている。初期状態において、セレクタ１７１は非活性であるが、電源端子ＶＤＤまたは電源端子ＶＤＤＱは、半導体装置１０における他の回路にも接続されているので、この段階でテスタは定常的な電流量（スタンバイ電流量）を検出する。
【００６０】
図６は、可変インピーダンス回路１７０へのインピーダンス設定動作を説明するためのフローチャートである。
まず、テスタからテストコマンドをコマンド入力回路３１に供給すると、コマンドデコーダ３２は、インピーダンス設定動作が指示されたと解釈する（ステップＳ１１−ＹＥＳ）。モードレジスタ５３は、コマンドデコーダ３２が、解釈結果に基づいて出力する内部コマンド信号ＩＣＭＤが入力され、モード信号ＭＲのうちテスト信号ＴＥＳＴ Ｓｉｇ．１を活性レベルにする（ステップＳ１２）。これにより、セレクタ１７１は、電源端子ＶＤＤまたは電源端子ＶＤＤＱと接続点Ｂとを電気的に接続状態とする。
【００６１】
続いて、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を活性レベルにする（ステップＳ１３）。これにより、テストカウンタ１７３は、カウントダウンを開始する。カテストカウンタ１７３によるカウントダウンが進むに連れて、プルダウン回路１７４のインピーダンスは低下する。
テスタは、電源電圧供給ピンから流れ出る電流量の定常的な電流量からの電流増加量ΔＩが、所定の電流量Ｉｄｅｆ（例えば、電源電圧供給ピンに２．４Ｖを印加する場合、２．４Ｖ／２４０Ω＝１０ｍＡ）を超えると（ステップＳ１４−Ｙｅｓ）、テスト終了コマンド（ＥｘｉｔＴＥＳＴ）を、コマンド入力回路３１へ供給する。
これにより、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．２を非活性化し（ステップＳ１５）、これを受けてテストカウンタ１７３はカウント動作を停止する。また、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．１を非活性化し（ステップＳ１６）、これを受けてセレクタ１７１は接続点Ｂをフローティング状態とする。
テストカウンタ１７３は、インピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベル（プルダウン回路１７４のインピーダンスが２４０Ωとなるときの各制御信号の論理レベル）を、内部の不揮発性記憶素子に保持する。この不揮発性記憶素子にされたインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５の確定した論理レベルが続く、キャリブレーション動作において用いられる。
【００６２】
［キャリブレーション動作］
続いて、キャリブレーション動作について説明する。キャリブレーション動作は、図１及び図２に示す単位バッファ１１１〜１１ｎのインピーダンスを調整するために行う動作である。このキャリブレーション動作は、製造時のプロセス条件によるインピーダンスのばらつきを修正するのみならず、周辺温度の変化や電源電圧の変動によるインピーダンスの変化を修正するために行う動作である。したがって、単位バッファの出力インピーダンスに高い精度が要求される場合には、電源投入時やリセット時などの初期設定時に１回だけキャリブレーション動作を行うのではなく、実際の動作時においても定期的に実行することが好ましい。ここで、実際の動作とは、半導体装置１０をパッケージに封入し組立品にした後に行う選別試験等のテスト動作、或いは実機に搭載された製品としての通常動作のみならず、半導体装置１０がウエハー状態にある状態で、プローブカードを介してテスタに接続されて行われるＰ／Ｗテスト動作を含む動作である。以下、キャリブレーション動作を具体的に説明する。
【００６３】
ウエハー状態でキャリブレーション動作を行う場合には、従来の様に、予めキャリブレーション端子ＺＱに外部抵抗を接続しておくことが不要となる。この外部抵抗の代替となる抵抗が、プルダウン回路１７４に設定されるインピーダンスとなる。プルダウン回路１７４に設定されるインピーダンスは、単位バッファ１１１〜１１ｎの目標値（これは、プルアップ回路１３１、プルアップ回路１３２、プルダウン回路１３３のインピーダンスと等しい）と同じインピーダンスになるように、上述したインピーダンス設定動作において調整されている。つまり、本実施形態において、単位バッファ１１１〜１１ｎの目標値が２４０Ωであるので、プルダウン回路１７４に２４０Ωのインピーダンスが設定されるようにインピーダンス設定動作において、インピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理レベルが確定している。
【００６４】
図７は、キャリブレーション動作を説明するためのフローチャートである。
まず、テスタからテストコマンドをコマンド入力回路３１に供給すると、コマンドデコーダ３２は、テスト動作が指示されたと解釈し、モードレジスタ５３は、テスト信号ＴＥＳＴ Ｓｉｇ．３を活性レベルにする。セレクタ１７２は、テスト信号ＴＥＳＴ Ｓｉｇ．３が活性レベルとなると、接続点Ｂとキャリブレーション端子ＺＱとを電気的に接続状態とする。
続いて、テスタからテストコマンド（キャリブレーションコマンド）をコマンド入力回路３１に供給すると、コマンドデコーダ３２は、キャリブレーション動作が指示されたと解釈する（ステップＳ２１−ＹＥＳ）。モードレジスタ５３は、コマンドデコーダ３２が、解釈結果に基づいて出力する内部コマンド信号ＩＣＭＤが入力され、モード信号ＭＲのうち制御信号ＡＣＴ１を活性レベルにする（ステップＳ２２）。
【００６５】
テストカウンタ１７３は、制御信号ＡＣＴ１が活性レベルとなると、内部の不揮発性素子から論理レベルが確定したインピーダンス制御信号ＤＲＺＱＰＴ１〜ＤＲＺＱＰＴ５を、プルダウン回路１７４のＰＭＯＳトランジスタ７１１〜７１５の各ゲートに出力する。これにより、プルダウン回路１７４には、目標となるインピーダンス（本実施形態において２４０Ω）が設定される。
つまり、キャリブレーション端子ＺＱには、調整後のプルダウン回路１７４の出力インピーダンス（本実施形態では２４０Ω）が、外部抵抗に代って接続される。なお、このとき、セレクタ１７１は、テスト信号ＴＥＳＴ Ｓｉｇ．１が非活性であり、接続点Ｂと電源端子ＶＤＤまたは電源端子ＶＤＤＱとを電気的に非接続状態としている。
【００６６】
また、キャリブレーション回路１３０に含まれるテストカウンタ１３４は、制御信号ＡＣＴ１が活性レベルになると、カウント動作を開始する。
キャリブレーション動作の初期状態においては、テストカウンタ１３４のカウント値は、一例としてオール１（本例では、「１１１１１」）にリセットされており、そのため、テストカウンタ１３４の出力であるインピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５は、いずれもハイレベルである。したがって、プルアップ回路１３１に含まれるトランジスタ３１１〜３１５は全てオフ状態となり、その結果、コンパレータ１３６の出力である比較信号ＣＯＭＰ１はローレベルとなる。
【００６７】
テストカウンタ１３４はカウントダウンを進め、これに応じてトランジスタ３１１〜３１５のオンまたはオフ状態を切り替える。上述の通り、本実施形態ではトランジスタ３１１〜３１５のＷ／Ｌ比はそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることから、テストカウンタ１３４の最下位ビット（ＬＳＢ）がインピーダンスコードＤＲＺＱＰ１に割り当てられ、テストカウンタ１３４の最上位ビット（ＭＳＢ）がインピーダンスコードＤＲＺＱＰ５に割り当てられる。これにより、プルアップ回路１３１のインピーダンスを最小ピッチで変化させることができる。
【００６８】
カウントダウンが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に低下し、キャリブレーション端子ＺＱの電位は徐々に上昇する。そして、プルアップ回路１３１のインピーダンスが目標とするインピーダンス（プルダウン回路１７４に設定された２４０Ω）未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧（基準電圧発生回路の出力である電圧であって、電源端子ＶＤＤＱに供給される電圧の１／２の電圧）を超える。これにより、コンパレータ１３６は、出力である比較信号ＣＯＭＰ１をハイレベルに反転する。また、比較信号ＣＯＭＰ１がハイレベルになることに応答して、テストカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。
【００６９】
テストカウンタ１３４はカウントアップを進め、これに応じてトランジスタ３１１〜３１５のオンまたはオフ状態を切り替える。このようなカウントアップが進むに連れて、プルアップ回路１３１のインピーダンスは徐々に上昇し、キャリブレーション端子ＺＱの電位は徐々に低下する。そして、プルアップ回路１３１のインピーダンスが目標とするインピーダンス未満まで低下すると、キャリブレーション端子ＺＱの電位が中間電圧を超える。これにより、コンパレータ１３６は、出力である比較信号ＣＯＭＰ１はローレベルに反転する。また、比較信号ＣＯＭＰ１がローレベルになることに応答して、テストカウンタ１３４はカウントアップを進め、今度はプルアップ回路１３１のインピーダンスを上昇させる。
【００７０】
このようなカウントアップ及びカウントダウン動作を繰り返すことにより、キャリブレーション端子ＺＱの電位は中間電圧近傍で安定する。その後、制御信号ＡＣＴ１を非活性化し、テストカウンタ１３４のカウント動作を停止させる（ステップＳ２３）。また、テスト信号ＴＥＳＴ Ｓｉｇ．３を非活性化し、セレクタ１７２は、可変インピーダンス回路１７０とキャリブレーション端子ＺＱとを電気的に非接続状態とする。
制御信号ＡＣＴ１を非活性化したことにより、テストカウンタ１３４のカウント値は固定され、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５（＝ＤＲＺＱＰ）のレベルが確定する。インピーダンスコードＤＲＺＱＰは、プルアップ回路１３２にも供給されていることから、プルアップ回路１３１とプルアップ回路１３２のインピーダンスが２４０Ωに調整される。
【００７１】
次に、制御信号ＡＣＴ２を活性化し、キャリブレーション回路１３０に含まれるテストカウンタ１３５のカウント動作を開始させる（ステップＳ２４）。初期状態においては、テストカウンタ１３５のカウント値は、一例としてオール０（本例では、「０００００」）にリセットされており、そのため、テストカウンタ１３５の出力であるインピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５は、いずれもローレベルである。したがって、プルダウン回路１３３に含まれるトランジスタ３２１〜３２５は全てオフ状態となり、その結果、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はハイレベルとなる。
【００７２】
これに応答してテストカウンタ１３５はカウントアップを進め、これに応じて、トランジスタ３２１〜３２５のオンまたはオフ状態が切り替わる。この場合も、トランジスタ３２１〜３２５のＷ／Ｌ比がそれぞれ「１」、「２」、「４」、「８」、「１６」に設定されていることに対応して、テストカウンタ１３５の最下位ビット（ＭＬＢ）がインピーダンスコードＤＲＺＱＮ１に割り当てられ、テストカウンタ１３５の最上位ビット（ＭＳＢ）がインピーダンスコードＤＲＺＱＮ５に割り当てられる。これにより、プルダウン回路１３３のインピーダンスを最小ピッチで変化させることができる。
【００７３】
このようなカウントアップが進むに連れて、プルダウン回路１３３のインピーダンスは徐々に低下し、接続点Ａの電位は徐々に低下する。そして、プルダウン回路１３３のインピーダンスが目標とするインピーダンス（２４０Ω）未満まで低下すると、接続点Ａの電位は中間電圧（ＶＤＤＱ／２）を下回るため、コンパレータ１３７の出力である比較信号ＣＯＭＰ２はローレベルに反転する。これに応答してテストカウンタ１３５はカウントダウンを進め、今度はプルダウン回路１３３のインピーダンスを上昇させる。
【００７４】
このようなカウントアップ及びカウントダウン動作を繰り返すことにより、接続点Ａの電位は中間電圧（ＶＤＤＱ／２）近傍で安定する。その後、制御信号ＡＣＴ２を非活性化し、テストカウンタ１３５のカウント動作を停止させる（ステップＳ１５）。これにより、テストカウンタ１３５のカウント値は固定され、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５（＝ＤＲＺＱＮ）のレベルが確定する。
以上の動作により、プルダウン回路１３３のインピーダンスも、プルアップ回路１３１及びプルアップ回路１３２と同様に２４０Ωに調整される。
そして、ステップＳ１１に戻り、外部コマンドなどによるキャリブレーション動作の指示を待ち、キャリブレーション動作が指示されると（ステップＳ１１：ＹＥＳ）、上記一連の動作を再び実行する。
【００７５】
以上がキャリブレーション動作である。このようなキャリブレーション動作によって確定したインピーダンスコードＤＲＺＱ（インピーダンスコードＤＲＺＱＰ及びＤＲＺＱＮ）は、図２に示す前段回路１４１〜１４ｎに共通に供給されることから、前段回路１４１〜１４ｎによって制御される単位バッファ１１１〜１１ｎについても、正確に２４０Ωのインピーダンスで動作することが可能となる。つまり、複数の単位バッファに対するキャリブレーション動作を一括して行うことができる。続いて、データ出力動作及びＯＤＴ動作について説明する。
【００７６】
［データ出力動作］
データ出力動作において、いずれの単位バッファを動作させるかは、図１に示すモードレジスタ５３より供給されるモード信号ＭＲによって指定される。つまり、モード信号ＭＲにより指定される出力インピーダンスが２４０Ω／ｉ（１≦ｉ≦ｎ）である場合、出力制御回路１５０は単位バッファ１１１〜１１ｎのいずれかｉ個を活性化させ、残りを非活性化させる。
図２に示すように、出力制御回路１５０はリードデータＲＤの論理レベルに基づいて、選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうちｉ個の組合せを所定の論理レベルに設定する。
【００７７】
具体的には、リードデータＲＤがハイレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうち、ｉ個の組合せを（ローレベル，ローレベル）に設定し、（ｎ−ｉ）個の組合せを（ハイレベル，ローレベル）に設定する。
これにより、前段回路１４１〜１４ｎに含まれるＯＲ回路（図５参照）のうち、選択信号１５１Ｐ〜１５ｎＰがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてローレベルになっているＯＲ回路は、ローレベルの動作信号１４１Ｐ〜１４５Ｐを出力する。
また、前段回路１４１〜１４ｎに含まれるＯＲ回路のうち、選択信号１５１Ｐ〜１５ｎＰがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてハイレベルになっているＯＲ回路は、ハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＯＲ回路のうち、選択信号１５１Ｐ〜１５ｎＰがハイレベルに設定されるＯＲ回路は、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、ハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する
一方、前段回路１４１〜１４ｎに含まれるＡＮＤ回路は、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、全てローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
【００７８】
これにより、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１のうち、ｉ個のプルアップ回路ＰＵ１は目標である２４０Ωのインピーダンスでオン（導通）し、（ｎ−ｉ）個のプルアップ回路ＰＵ１はオフ（非導通）状態を維持する。また、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１は、全てオフ（非導通）状態を維持する。
つまり、ｎ個の単位バッファ１１１〜１１ｎのうち、ｉ個の単位バッファに含まれるプルアップ回路ＰＵ１が全て正確に、目標とする２４０Ωでオンすることから、データ入出力端子ＤＱは、正確に２４０Ω／ｉのインピーダンスでハイレベル（単位バッファにＶＤＤＱ端子から供給される電圧レベル）に駆動されることになる。
【００７９】
また、リードデータＲＤがローレベルである場合には、動作させる単位バッファ１１１〜１１ｎに対応した選択信号（１５１Ｐ，１５１Ｎ）〜（１５ｎＰ，１５ｎＮ）のｎ個の信号の組合せのうち、ｉ個の組合せを（ハイレベル，ハイレベル）に設定し、（ｎ−ｉ）個の組合せを（ハイレベル，ローレベル）に設定する。
これにより、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがハイレベルに設定され、かつ、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５がキャリブレーション動作においてハイレベルになっているＡＮＤ回路は、ハイレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがローレベルに設定され、かつ、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５がキャリブレーション動作においてハイレベルになっているＡＮＤ回路は、ローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する。
また、前段回路１４１〜１４ｎに含まれるＡＮＤ回路のうち、選択信号１５１Ｎ〜１５ｎＮがローレベルに設定されるＡＮＤ回路は、インピーダンスコードＤＲＺＱＮ１〜ＤＲＺＱＮ５のレベルにかかわらず、ローレベルの動作信号１４１Ｎ１〜１４１Ｎ５を出力する
一方、前段回路１４１〜１４ｎに含まれるＯＲ回路は、インピーダンスコードＤＲＺＱＰ１〜ＤＲＺＱＰ５のレベルにかかわらず、全てハイレベルの動作信号１４１Ｐ１〜１４１Ｐ５を出力する。
【００８０】
これにより、単位バッファ１１１〜１１ｎに含まれるプルダウン回路ＰＤ１のうち、ｉ個のプルダウン回路ＰＤ１は目標である２４０Ωのインピーダンスでオン（導通）し、（ｎ−ｉ）個のプルダウン回路ＰＤ１はオフ（非導通）状態を維持する。また、単位バッファ１１１〜１１ｎに含まれるプルアップ回路ＰＵ１は、全てオフ（非導通）状態を維持する。
つまり、ｎ個の単位バッファ１１１〜１１ｎのうち、ｉ個の単位バッファに含まれるプルダウン回路ＰＤ１が全て正確に、目標とする２４０Ωでオンすることから、データ入出力端子ＤＱは、正確に２４０Ω／ｉのインピーダンスでローレベル（単位バッファにＶＳＳＱ端子から供給される電圧レベル）に駆動されることになる。
【００８１】
このように、可変インピーダンス回路１７０に設定したインピーダンスをＸ（上記例では２４０Ω）とした場合、キャリブレーション動作において、単位バッファのインピーダンスをＸとするインピーダンス調整動作を行い、モード信号ＭＲで活性化する単位バッファの数ｉ（ｉは単位バッファの総数であるｎ以下の自然数）を指定する。こにより、データ入出力回路１００は、Ｘ／ｉの出力インピーダンスでデータ出力動作することが可能となる。
【００８２】
［ＯＤＴ動作］
ＤＲＡＭ（Dynamic Random Access Memory）のように、外部バス上に複数の半導体装置１０が並列接続される場合、データ入出力回路１００がハイインピーダンス状態（Ｈｉ−Ｚ）となっている半導体装置１０によって、外部バス上に信号の反射が生じることがある。このような信号の反射が生じると外部バス上の信号品質が低下することから、半導体装置１０のように高いデータ転送レートが要求される半導体装置においては、出力回路を終端抵抗として機能させるＯＤＴ（On Die Termination）機能が備えられている。
このＯＤＴ機能を使用する場合には、要求されるＯＤＴインピーダンスに応じ、動作させる単位バッファ１１１〜１１ｎに対応する選択信号１５１Ｐ〜１５ｎＰをローレベルとし、選択信号１５１Ｎ〜１５ｎＮをハイレベルとする。これにより、当該単位バッファに含まれるプルアップ回路ＰＵ１及びプルダウン回路ＰＤ１ともオンすることから、終端抵抗として機能する。
【００８３】
このように、半導体装置１０は、キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路１４０と、を備える。
【００８４】
これにより、本発明は、ウエハー状態におけるテストにおいて、ウエハー状態におけるテストにおいて、キャリブレーション端子ＺＱに、レプリカバッファ（プルアップ回路１３１、１３２、プルダウン回路１３３）の出力インピーダンスを変化させる際に目標となるインピーダンス（可変インピーダンス回路１７０のインピーダンス）を接続することができる。そのため、ウエハー状態におけるテストにおいて、従来の様に外部抵抗を用いてレプリカバッファのインピーダンス調整を行う必要がなく、キャリブレーション動作を高精度、かつ、容易に評価することができる。
【００８５】
本願の技術思想は、メモリ機能以外に様々な機能を有する半導体装置に適用できる。更に、図面で開示した各回路ブロック内の回路形式、その他の制御信号を生成する回路は、実施例が開示する回路形式に限られない。
また、本発明の半導体装置の技術思想は、様々な半導体装置に適用することができる。例えば、ＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Product）、メモリ（Memory）等の半導体装置全般に、本発明を適用することができる。このような本発明が適用された半導体装置の製品形態としては、例えば、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）などが挙げられる。これらの任意の製品形態、パッケージ形態を有する半導体装置に対して本発明を適用することができる。
また、トランジスタは、電界効果トランジスタ（Field Effect Transistor;FET）であれば良く、ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、TFT(Thin Film Transistor)等の様々なＦＥＴに適用できる。トランジスタ等の様々なＦＥＴに適用できる。更に、装置内に一部のバイポーラ型トランジスタを有しても良い。
更に、ＮＭＯＳトランジスタ（Ｎ型チャネルＭＯＳトランジスタ）は、第１導電型のトランジスタ、ＰＭＯＳトランジスタ（Ｐ型チャネルＭＯＳトランジスタ）は、第２導電型のトランジスタの代表例である。
また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であれば成し得る各種変形、修正を含むことは勿論である。
【００８６】
例えば、ウエハー状態において可変インピーダンス回路１７０に設定される目標インピーダンスに対応するインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理は、上述の通り、可変インピーダンス回路１７０のテストカウンタ１７３が内蔵する不揮発性記憶素子に書き込まれる。このインピーダンス制御信号ＤＲＺＱＰＴ１〜５の論理を、半導体装置１０の組み立て後のキャリブレーション動作に用いてもよい。この場合、ウエハー状態におけるキャリブレーション動作と同様に、キャリブレーション端子ＺＱに外部抵抗を接続することなしにキャリブレーション動作を実行できる。
【００８７】
また、可変インピーダンス回路１７０におけるプルダウン回路１７４の回路構成を、プルアップ回路１３１と同じ構成としたが、これは必ずしも必須ではなく、プルダウン回路１７４のインピーダンスを所定の値に精度よく設定するため、よりトランジスタの数、インピーダンス制御信号の数を増やして、インピーダンス設定動作において、テストカウンタ１７３によりインピーダンス制御信号の論理を決定する構成としてもよい。
【００８８】
また、基準電圧発生回路１３９の出力を、電源端子ＶＤＤＱに供給される電圧レベルの１／２（中間電圧）と固定したが、この例に限られることはない。例えば、インピーダンス設定動作において可変インピーダンス回路１７０に設定されるインピーダンスの所定の値からのずれを考慮して、基準電圧をオフセットさせるように、複数の基準電圧を予め設定し、この複数の基準電圧のいずれかを基準電圧発生回路１３９が選択的に出力し、コンパレータ１３６及び１３７に入力する構成としてもよい。
【符号の説明】
【００８９】
１０…半導体装置、１１ａ…クロック端子、１２ａ…コマンド端子、ＶＤＤＱ，ＶＳＳＱ，ＶＤＤ，ＶＳＳ…電源端子、ＺＱ…キャリブレーション端子、ＤＱ…データ入出力端子、２１…クロック入力回路、８０…ＤＬＬ回路、３１…コマンド入力回路、３２…コマンドデコーダ、５３…モードレジスタ、４１…アドレス入力回路、４２…アドレスラッチ回路、５１…ロウ系制御回路、５２…カラム系制御回路、６１…ロウデコーダ、６２…カラムデコーダ、ＳＡ…センスアンプ、６３…センス回路、７０…メモリセルアレイ、ＭＣ…メモリセル、ＷＬ…ワード線、ＢＬ…ビット線、６４…データアンプ、１００…データ入出力回路、１３０…キャリブレーション回路、１１１，１１２…単位バッファ、１２０…入力バッファ、１５０…出力制御回路、１４１，１４２…前段回路、１３９…基準電圧発生回路、１３１，１３２，ＰＵ１…プルアップ回路、１３３，１７４，ＰＤ１…プルダウン回路、１３４，１３５，１７３…テストカウンタ、１３６，１３７…コンパレータ、１３８…レプリカバッファ、１７１，１７２…セレクタ、Ｒｕ２１，Ｒｕ２２，Ｒｄ２１，Ｒｄ２２，Ｒｕ３１，Ｒｕ３２，Ｒｄ３１，Ｒｕ７１，Ｒｕ７２，Ｒ…抵抗、Ａ，Ｂ…接続点、ＴＥＳＴ…テスト信号、ＡＣＴ１，ＡＣＴ２…制御信号、ＤＲＺＱＰＴ１，ＤＲＺＱＰＴ５…インピーダンス制御信号、ＤＲＺＱＰ１，ＤＲＺＱＰ５，ＤＲＺＱＮ１，ＤＲＺＱＮ５，ＤＲＺＱＰ，ＤＲＺＱＮ，ＤＲＺＱ…インピーダンスコード、１４１Ｐ，１４２Ｐ，１４１Ｐ１，１４１Ｎ，１４２Ｎ，１４１Ｎ１…動作信号，１５１Ｐ，１５２Ｐ，１５１Ｎ…選択信号、ＣＯＭＰ１，ＣＯＭＰ２…比較信号、４１１…ＯＲ回路、４２１…ＡＮＤ回路
【特許請求の範囲】
【請求項１】
キャリブレーション端子を駆動するレプリカバッファと、
前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記可変インピーダンス回路は、
並列接続されたインピーダンスの異なる複数のトランジスタの中から、前記目標となるインピーダンスとなるトランジスタを選択し、選択したトランジスタを示す情報を、内部の記憶部に保持することにより、前記目標となるインピーダンスが設定されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記記憶部は、電気的に書き込み可能な不揮発性記憶素子であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記不揮発性記憶素子がアンチヒューズであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基準電圧を生成する基準電圧発生回路と、
前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、
データ出力端子と、
前記データ出力端子を駆動する出力バッファと、を備え、
前記出力バッファが前記レプリカバッファと同じ回路構成を有し、
前記出力バッファの出力インピーダンスは、前記インピーダンス調整回路によって調整されることを特徴とする請求項１から請求項４いずれか一項に記載の半導体装置。
【請求項６】
前記出力バッファは、前記データ出力端子に並列接続され、各々インピーダンス調整が可能な複数の単位バッファを有し、
前記インピーダンス調整回路は前記複数の単位バッファのインピーダンスを互いに同じインピーダンスに調整する回路であって、
要求されるインピーダンスに応じて、前記複数の単位バッファから活性化させる単位バ
ッファを選択する出力制御回路をさらに備えることを特徴とする請求項５に記載の半導体装置。
【請求項１】
キャリブレーション端子を駆動するレプリカバッファと、
前記レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、前記キャリブレーション端子に接続される可変インピーダンス回路と、
を備えることを特徴とする半導体装置。
【請求項２】
前記可変インピーダンス回路は、
並列接続されたインピーダンスの異なる複数のトランジスタの中から、前記目標となるインピーダンスとなるトランジスタを選択し、選択したトランジスタを示す情報を、内部の記憶部に保持することにより、前記目標となるインピーダンスが設定されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記記憶部は、電気的に書き込み可能な不揮発性記憶素子であることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記不揮発性記憶素子がアンチヒューズであることを特徴とする請求項３に記載の半導体装置。
【請求項５】
基準電圧を生成する基準電圧発生回路と、
前記キャリブレーション端子に現れる電圧と前記基準電圧とを比較する比較回路と、
前記比較回路による比較の結果に基づいて前記レプリカバッファの出力インピーダンスを変化させるインピーダンス調整回路と、
データ出力端子と、
前記データ出力端子を駆動する出力バッファと、を備え、
前記出力バッファが前記レプリカバッファと同じ回路構成を有し、
前記出力バッファの出力インピーダンスは、前記インピーダンス調整回路によって調整されることを特徴とする請求項１から請求項４いずれか一項に記載の半導体装置。
【請求項６】
前記出力バッファは、前記データ出力端子に並列接続され、各々インピーダンス調整が可能な複数の単位バッファを有し、
前記インピーダンス調整回路は前記複数の単位バッファのインピーダンスを互いに同じインピーダンスに調整する回路であって、
要求されるインピーダンスに応じて、前記複数の単位バッファから活性化させる単位バ
ッファを選択する出力制御回路をさらに備えることを特徴とする請求項５に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２５３４８５（Ｐ２０１２−２５３４８５Ａ）
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願番号】特願２０１１−１２３２３２（Ｐ２０１１−１２３２３２）
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
【公開日】平成２４年１２月２０日（２０１２．１２．２０）
【国際特許分類】
【出願日】平成２３年６月１日（２０１１．６．１）
【出願人】（５００１７４２４７）エルピーダメモリ株式会社 (2,599)
【Ｆターム（参考）】
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