【課題】複数の回路ブロックの特性を正確に一致させる。
【解決手段】例えば、端子３１Ａ，３１Ｂと、これら端子間に設けられた回路１１０Ａ，１１０Ｂを備える。回路１１０Ａは端子３１Ａに接続され、端子３１Ａから端子３１Ｂへ向かって配置されたセル１２０Ａ，１３０Ａ，１４０Ａを含む。回路１１０Ｂは端子３１Ｂに接続され、端子３１Ｂから端子３１Ａへ向かって配置されたセル１２０Ｂ，１３０Ｂ，１４０Ｂを含む。セル１２０Ａ，１２０Ｂのレイアウトは、形状、サイズ及び向きがトランジスタレベルで同一である。セル１３０Ａ，１３０Ｂ及びセル１４０Ａ，１４０Ｂのレイアウトは、形状及びサイズが同一であり、トランジスタの向きが１８０°相違している。これにより各セルを対称配置しつつ、センシティブなセル１２０Ａ，１２０Ｂにおいては電流方向の違いによる特性差が生じない。 （もっと読む）

【課題】ウエハーテストにおいて、キャリブレーション動作の評価を、容易、かつ高精度に行うことができる半導体装置を提供する。
【解決手段】キャリブレーション端子ＺＱを駆動するレプリカバッファ（１３１）と、レプリカバッファの出力インピーダンスを変化させる際に目標となるインピーダンスが設定され、キャリブレーション端子ＺＱに接続される可変インピーダンス回路（１７０）と、を備える。 （もっと読む）

【課題】従来の入出力セルよりも回路面積の大きな入出力セルを面積効率良く配置する。
【解決手段】半導体装置において、複数の第１バッファセル３１〜３４は、基板の一辺に沿って１列に設けられる。複数の第２バッファセル２１，２２は、複数の第１バッファセルよりも基板の中央寄りの位置に、複数の第１バッファセルの配列方向に沿って１列に設けられる。複数の第１パッド８１〜８８は、複数の第１バッファセルの上部に上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、複数の第１パッドよりも基板の中央寄りの位置に、上記配列方向に沿って１列に設けられる。複数の第２パッド６１〜６６は、各々が、複数の第１バッファセルのいずれか１つと個別に接続される複数の第３のパッド６１，６３，６５，６６と、各々が、複数の第２バッファセルのいずれか１つと個別に接続される複数の第４パッド６２，６４とを含む。 （もっと読む）

【課題】より小型なｅヒューズモジュールを提供する。
【解決手段】半導体デバイスが、ｅヒューズモジュールおよびプログラミング電流生成器を有する。ｅヒューズモジュールが電気的にプログラミングするｅヒューズ素子（２２６）のアレイを含む。プログラミング電流発生器が、複数の基準トランジスタ素子（Ｍ０〜Ｍ６）のセットと、基準トランジスタ素子（Ｍ０〜Ｍ６）を活性化させて、選択された基準電流を生成するセレクタ（２５４）と、アレイの選択されたｅヒューズ素子（２２６）に、選択された基準電流に応じたプログラミング電流を印加して、ｅヒューズ素子（２２６）の抵抗をプログラミングするカレントミラー（Ｍ７、Ｍ８、Ｍ９）とを有する。 （もっと読む）

【課題】 例えば半導体集積回路等のチップに搭載する電気ヒューズの容量を省スペースで効率よく増加させることのできる電気ヒューズ、及び、それを備える半導体装置を提供する。
【解決手段】 電気ヒューズは、第１導電層４と、第１導電層４上に形成された第２導電層５とを有しフィラメント１を備える。そして、フィラメント１は、第１導電層４の状態及び第２導電層５の状態の組み合わせを変えることにより、少なくとも３つの識別可能な抵抗状態が生成されるように構成される。 （もっと読む）

【課題】周辺回路領域を整形された形状とすることによりチップ面積を縮小する。
【解決手段】Ｙ方向に延在する複数のデータバスＤＢがピッチＰ１でＸ方向に配列されたメモリセル領域４０と、対応する複数のデータバスＤＢにそれぞれ接続された複数のバッファ回路ＢＣが設けられたバッファ領域６１とを備える。バッファ領域６１上においては、Ｙ方向に延在する複数のデータバスＤＢがピッチＰ２でＸ方向に配列され、ピッチＰ２はピッチＰ１よりも小さい。本発明によれば、データバスＤＢの配列ピッチをバッファ領域上において縮小していることから、他の回路ブロックに割当可能な面積を十分に確保することが可能となる。これにより、当該回路ブロックの幅拡大や形状の変形が不要となることから、無駄な空きスペースが生じにくく、チップ面積を縮小することが可能となる。 （もっと読む）

【課題】レイアウト面積の増大を抑制しつつ、容量を拡張することが可能な不揮発性半導体記憶装置を提供する。
【解決手段】メモリセルに複数のアンチヒューズ素子Ｆ１、Ｆ２を設け、各アンチヒューズ素子Ｆ１、Ｆ２の電界効果トランジスタのゲートを互いに接続することで、アンチヒューズ素子Ｆ１、Ｆ２の一端をノードＡに共通に接続し、メモリセルを多値化する。 （もっと読む）

【課題】低消費電力で、且つ、動的コンフィギュレーションにも対応できる高速なコンフィギュレーションを可能とし、起動するための時間が短いプログラマブルＬＳＩを提供する。
【解決手段】複数のロジックエレメントと、複数のロジックエレメントに入力するためのコンフィギュレーションデータを記憶するメモリエレメントと、を有し、複数のロジックエレメントそれぞれは、コンフィギュレーションメモリを有し、コンフィギュレーションメモリに記憶されたコンフィギュレーションデータに応じて、異なる演算処理を行い、且つ、ロジックエレメント間の電気的接続を変更し、メモリエレメントは、チャネルが酸化物半導体層に形成されるトランジスタと、当該トランジスタがオフ状態となることによってフローティングとなるノードと、を有する記憶素子を用いて構成する。 （もっと読む）

【課題】ランダム・アクセス電気的プログラム可能なｅヒューズＲＯＭを提供する。
【解決手段】１回プログラム可能な読み出し専用メモリ（ＯＴＰＲＯＭ）が、アグレッシブにスケール縮小された、シリサイド移動可能なｅヒューズの２次元配列において実施される。ワード・ライン選択は、Ｖ_ＤＤにおいて動作するデコード論理によって実施され、一方ビット・ライン・ドライブは、Ｖ_ＤＤとプログラミングのためのより高い電圧Ｖ_Ｐとの間でスイッチ切替えされる。ＯＴＰＲＯＭは、それゆえコストを加算することなしに他の技術と適合可能で、統合することができ、そして、ヒューズ・プログラミングの間、電圧降下を最小にする高電流経路の最適化をサポートする。プログラム可能参照を有する差動センス増幅器は、センス・マージンを改善するために使用され、個々のヒューズに設けられるセンス増幅器の代りに、ビット・ライン全体をサポートすることができる。 （もっと読む）

【課題】省面積化を図ることが可能な半導体装置およびその動作方法を提供する。
【解決手段】各記憶素子２１は、Ｐ型の半導体層２１１Ｐと、半導体層２１１Ｐ内で互いに分離するように配設されたＮ型の半導体層２１２Ｎ，２１３Ｎと、半導体層２１２Ｎと電気的に接続された電極２１５Ａと、半導体層２１３Ｎと電気的に接続された電極２１５Ｂとを有する。駆動対象の記憶素子２１に対して、電極２１５Ａと電極２１５Ｂとの間に所定の閾値以上の電圧Ｖ１を印加して、半導体層２１２Ｎと半導体層２１３Ｎとの間の領域にそれらの半導体層同士を電気的に繋ぐ導電パスであるフィラメント２１０を形成することにより、情報の書き込み動作を行う。 （もっと読む）

【課題】回路特性を調整するためのトリミング時間を短縮する。
【解決手段】切断ポイントが座標Ｙ１に配列されたラダーヒューズＬＦＡと、切断ポイントが座標Ｙ２に配列されたラダーヒューズＬＦＢとを備える。回路特性を調整するための補正データが第１の範囲内にある場合はラダーヒューズＬＦＡ，ＬＦＢの両方に対してトリミング動作を行い、回路特性を調整するための補正データが第２の範囲内にある場合はラダーヒューズＬＦＡに対してトリミング動作を行うことなく、ラダーヒューズＬＦＢに対してトリミング動作を行う。これにより、補正データが第２の範囲内である場合には、ラダーヒューズＬＦＡに対してレーザ照射する必要がない。このため、例えば量産段階で必要となる調整範囲をラダーヒューズＬＦＢに割当てれば、１回のスキャンでトリミングを完了することが可能となる。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】良好な伝送性能と小さい配置面積を両立可能なデータバスを備える半導体装置を提供する。
【解決手段】本発明の半導体装置は、配線層Ｍ１、Ｍ２と、複数のデータ入出力端子と、Ｎ本のデータ線（ＤＵ、ＤＬ）を含むデータバスとを備え、Ｎ本のデータ線は所定の配線長の長短に応じた２種類のデータ線群を含む。配線層Ｍ１、Ｍ２にはデータ線（ＤＬ、ＤＵ）の各々に隣接する複数のシールド線（Ｓａ、Ｓｂ、Ｓｃ）が配置され、各データ線（ＤＬ、ＤＵ）は、配線層Ｍ１、Ｍ２の積層方向で互いに重ならない位置に配置される。このような配線構造により、各データ線（ＤＬ、ＤＵ）の間のカップリング容量を抑え、データバスのクロストークを防止することができる。 （もっと読む）

【課題】様々な導通状態にある電気ヒューズを其々誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】選択トランジスタ９０３を介して検出ノードＡに接続された電気ヒューズ９０２と、選択トランジスタ９０３をオフさせた状態で検出ノードＡをプリチャージするプリチャージトランジスタ９０４と、選択トランジスタ９０３をオンさせ、プリチャージトランジスタ９０４をオフさせた状態で、検出ノードＡにバイアス電流を流すバイアストランジスタ９０５と、検出ノードＡにバイアス電流が流れている状態で検出ノードＡの電位を検出する検出回路９０６とを備え、バイアストランジスタ９０５は、バイアス電流の量を段階的又は連続的に減少させる。 （もっと読む）

【課題】様々な導通状態にある複数の電気ヒューズを有する半導体装置において、複数の電気ヒューズによりプログラミングされた結果を誤判定なく読み出すことのできる半導体装置及び半導体装置の制御方法を提供する。
【解決手段】其々がプログラム状態又は非プログラム状態である複数のヒューズ素子と、複数のヒューズ素子のプログラム状態又は非プログラム状態に対応する判定結果信号ＦＬＤａ，ＦＬＤｂを其々出力する複数のヒューズ判定回路９２ａ，９２ｂと、第１のタイミング信号ＬＯＡＤ＿ＥＮＤを共通に受け、第１のタイミング信号ＬＯＡＤ＿ＥＮＤに同期して複数の判定結果信号ＦＬＤａ，ＦＬＤｂを其々ラッチ及び出力する複数のラッチ回路９３ａ，９３ｂとを備える。 （もっと読む）

【課題】コンタクトパッドを含む所定領域内に形成できる配線数を増加させることができ、設計レイアウトの自由度を向上させることができるパターンレイアウトを有する半導体装置を提供する。
【解決手段】第１方向に所定ピッチでラインとスペースが交互に配列された第１配線パターンと、第１配線パターンのライン間に配置され、所定ピッチの３倍の幅を有するコンタクトパッド３０Ｂとを有する。第１配線パターンのラインとコンタクトパッドとの間隔は所定ピッチであり、所定ピッチは１００ｎｍ以下である。 （もっと読む）

【課題】 半導体装置のレイアウト面積を大きくすることなく、内部電源回路の電流供給能力の向上を可能にする。
【解決手段】 半導体装置は、主領域１２と、第１の方向に沿って主領域に形成された複数の第１の電源配線１５と、第１の電源配線と交差しかつ電気的に接続されるように第２の方向に沿って主領域に形成された複数の第２の電源配線１６と、第１の方向に関して主領域の一方の側に隣接する第１の隣接領域１３に設けられ、第１の電源配線の一端にそれぞれ接続された第１の内部電源回路１７と、第２の方向に関して主領域の一方の側に隣接する第２の隣接領域１４に設けられ、複数の第２の電源配線のうち最も第１の電源配線の他端に近い電源配線の一端に接続された第２の内部電源回路１８と、を備える。 （もっと読む）

【課題】トランジスタのしきい電圧の変化を減らすことにより、半導体装置の信頼性を向上させることができる半導体装置のレイアウト方法及びその半導体装置を提供する。
【解決手段】半導体基板内に形成された少なくとも１つの第１電極と第２電極を有する複数個のトランジスタのアクチブ領域を配置する段階と、前記複数個のトランジスタのアクチブ領域のそれぞれの少なくとも１つの第１電極と第２電極との間に位置し、前記半導体基板上に所定の幅と長さを有する１つ以上の実質的に同一間隔に分離された前記複数個のトランジスタのゲートを配置する段階と、前記複数個のトランジスタの間に、所定の幅と長さを有し、前記半導体基板上に前記複数個のトランジスタの分離されたゲートの間隔と実質的に同一間隔に配置された複数個のダミーゲートを配置する段階とを有する。 （もっと読む）

【課題】低消費電力かつ低占有面積で、パッケージ実装後においてもプログラムを行なうことができるヒューズ素子を備えるヒューズプログラム回路を実現する。
【解決手段】ヒューズプログラム回路（ＦＰＫ１−ＦＰＫｎ）において、ヒューズ素子ＦＳを、多層メタル配線の第３層以上のメタル配線（Ｍ（ｉ））を用いて実現する。各ヒューズプログラム回路において、スキャンフリップフロップ（ＦＳＳＲおよびＰＳＲ）を用いてプログラム情報およびヒューズ選択情報を順次転送して、選択的に、１本ずつヒューズを電気的に切断する。 （もっと読む）

【課題】制御信号の系統を整理して、不定信号伝播防止回路等の検討漏れの危険性を回避し、さらに、自動化ツールへの搭載へ向けた検討を容易にし、また、チップ内部での電源遮断制御を容易化することができる半導体集積回路装置を提供する。
【解決手段】半導体集積回路装置において、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩごとに電源遮断の優先順を設け、優先順の高い回路がＯＮしている場合にはそれより優先順の低い電源領域はＯＦＦにできないという規則を設けて、設計方法の容易化を図る。また、各独立した電源領域ＡｒｅａＡ〜ＡｒｅａＩ内において、さらに別の電源を印加できる領域を設け、その領域に中継バッファ（リピータ）やクロックバッファ、情報退避用の情報保持ラッチを集積する。レイアウト上は、電源線の電流を分散させる目的でセルがロウ方向に並ぶ方向と垂直な方向にまとめてレイアウトすればよい。 （もっと読む）