半導体集積回路装置
【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計手法さらには互いに特性の異なる複数の回路をセルライブラリとして用意しておいてユーザーがその中から所望のものを選択して半導体集積回路を設計する場合に適用して有効な技術に関し、例えばＡＳＩＣ（Application Specific Integrated Circuit）の設計に利用して有効な技術に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal-Oxide-Semiconduction Field Effect Transistor）のような電界効果トランジスタを主体とする半導体論理集積回路においては、ＭＯＳＦＥＴのしきい値電圧が低いほど高速動作が可能である一方、しきい値が低いとオフ状態でのリーク電流が多くなって消費電力が増加することが知られている。また、ＭＯＳＦＥＴの特性として、ソースと基体（基板もしくはウェル領域）間の逆バイアス電圧を大きくするほどしきい値電圧が高くなるいわゆる基板バイアス効果がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６０−１３０１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２０（Ａ）、（Ｂ）に示すような基体（ｎウェル，ｐウェル）の電位が電源電圧Ｖｃｃ，基準電圧Ｖｓｓ（Ｖｃｃ>Ｖｓｓ）に固定されたインバータ回路ＩＮＶに代えて、図２１（Ａ），（Ｂ）に示すように基体（ｎウェル，ｐウェル）の電位を電源電圧Ｖｃｃ，基準電圧Ｖｓｓと基体バイアス電圧Ｖｂｐ（Ｖｂｐ>Ｖｃｃ），Ｖｂｎ（Ｖｂｎ<Ｖｓｓ）とに切換え可能なインバータ回路ＩＮＶを用い高速動作が可能で且つ低消費電力化を図る技術が提案されている。
【０００５】
この技術では、回路の動作時（アクティブ時）には基体（ｎウェル，ｐウェル）に電源・電圧Ｖｃｃ，Ｖｓｓを印加して、ソース・基体間に低い逆バイアス電圧を与えてＭＯＳＦＥＴを低しきい値にして高速動作させる。一方、回路の非動作時（スタンバイ時）には基体（ｎウェル，ｐウェル）に基板バイアスＶｂｐ，Ｖｂｎを印加して、ソース・基体（ウェル）間に高い逆バイアス電圧を与えてＭＯＳＦＥＴのしきい値を高くしてリーク電流を減らし低消費電力化させる。本発明者が、上記基板バイアス電圧に切替え可能なＭＯＳＦＥＴを用いた半導体集積回路装置を検討した結果、以下の問題があることが明らかとなった。
【０００６】
上記のような基板バイアス効果を利用してＭＯＳＦＥＴのしきい値を制御することで所望の特性のＩＣを実現しようとした場合には、各ＭＯＳＦＥＴの基体としてのウェル領域にバイアス電圧を供給するための配線が多数（Ｖｃｃ線，Ｖｂｐ／Ｖｃｃ線，Ｖｓｓ線，Ｖｂｎ／Ｖｓｓ線）必要となり、回路の占有面積ひいてはＩＣのチップサイズが増大するという不具合がある。
【０００７】
また、ＡＳＩＣ等の開発においては、ユーザーが、動作速度は遅くても低消費電力またはチップサイズの小さなＩＣを望む場合と、消費電力は多少多くても高速で動作可能なＩＣを望む場合とがある。上記ソース・基体（ウェル）間の逆バイアス電圧の高低で上記のような特性の異なるＩＣを実現しようとすると、メーカーにおいてはそれぞれのＩＣに適した基体電位固定型の回路セルと基体電位可変型の回路セルとを別々に設計して別々のセルライブラリとして用意しておかなくてはならない。このため、設計の負担が大きくなるとともに、これらの回路セルを用いてユーザーチップ設計したり評価したりする際に必要となる回路セルの遅延時間等の特性抽出や仕様書（データシートもしくはデータブック）への記述等の手間も多くなり、すなわち、各々のセルライブラリに対して各々の仕様書を準備する負担が大きくなる。
【０００８】
この発明の目的は、メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができる設計技術を提供することにある。
【０００９】
この発明の他の目的は、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報の形態で設計資源（リソース）として、ＡＳＩＣ等を構成するための複数の回路セルが登録されたセルライブラリに登録するようにしたものである。なお、このセルライブラリは、磁気ディスク、光ディスク、印刷物などの記憶媒体に記憶される。
【００１３】
上記回路セルの代表的なものとしては、例えば回路の最小単位の部類に属するＣＭＯＳインバータを構成する１対のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴからなるセルがある。また、上記セルライブラリに登録される回路セルとしてはその他に、論理ＬＳＩにおいて頻繁に使用されるフリップフロップやＮＯＲゲート、ＮＡＮＤゲートのような基本回路セル、制御回路としてのＣＰＵコアや記憶回路としてのランダム・アクセス・メモリ、タイマ回路やシリアルコミュニケーションインタフェース回路等のＣＰＵ周辺回路モジュール、信号処理回路としてとしてのＡ／Ｄ変換回路、Ｄ／Ａ変換回路のようなマクロセルが含まれる。
【００１４】
上記した手段によれば、メーカーにとっては、同一機能の回路に関しては１種類のセルのみを設計すればよいため、設計の負担および設計したセルの電圧依存性や温度依存性、遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、ひいてはコストダウンを図ることができる。
【００１５】
また、一つの半導体チップ上に、セルが使用される回路部分の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１７】
すなわち、半導体集積回路の設計においては、同一機能の回路に関しては１種類の回路セルのみを設計すればよいため、設計の負担および設計した回路セルの遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、コストダウンが達成される。また、一つの半導体チップ上に、回路セルが使用される回路部分の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明を適用したＣＭＯＳインバータの共通セルトポロジーの一例を示す平面レイアウトパターン図。
【図２】図１のII−II線に沿った断面構成例を示す断面図。
【図３】（ａ）はオブジェクトＡを示す平面レイアウトパターンであり、（ｂ）はオブジェクトＢを示す平面レイアウトパターンである。
【図４】（Ａ），（Ｂ）は各々ＣＭＯＳインバータの共通セルポトロジーを用いて構成した基体電位固定型のＣＭＯＳインバータ、および基体電位可変型のＣＭＯＳインバータのレイアウトパターンを示す平面図。
【図５】基体電位可変型のＣＭＯＳインバータセルを用いる場合の基体バイアス制御回路の構成例を示す回路図。
【図６】基体電位可変型のＣＭＯＳインバータセルを用いる場合の基体バイアス制御回路の他の例を示す回路図。
【図７】（Ａ）は、ＣＭＯＳインバータの共通セルトポロジーの他の例を示す平面レイアウトパターン図であり、（Ｂ）は、オブジェクトＢ’を示す平面レイアウトパターンである。
【図８】本発明を適用したメモリアレイの一例を示す平面レイアウト図。
【図９】本発明を適用したメモリセル給電部を有するメモリマットの一例を示す平面レイアウト図。
【図１０】メモリセル給電部の共通セルトポロジーの実施例を示す平面レイアウトパターン図および断面図。
【図１１】メモリセル給電部のオブジェクト構成例を示す平面レイアウトパターン図。
【図１２】メモリセルのセルトポロジーの実施例を示す平面レイアウトパターン図。
【図１３】メモリセルの一実施例を示す回路図。
【図１４】セルを登録したライブラリの作成手順を示すフローチャート。
【図１５】図１３のフローチャートのステップＳ３で用意されるインバータセルの部品の一部を示す説明図。
【図１６】本発明に係る共通セルトポロジーを使用して構成される半導体集積回路の一例としてのＡＳＩＣの構成例を示すブロック図。
【図１７】本発明に係る共通のセルトポロジーを使って設計可能にしたＬＳＩの他の実施例を示すブロック図。
【図１８】本発明を適用したＬＳＩの変形例を示す概念図。
【図１９】本発明の他の実施例としてのウェル分離構成のＬＳＩの構造を示す断面図およびオブジェクト構成例を示す平面レイアウトパターン図。
【図２０】（Ａ）は、基体電位固定型のＣＭＯＳインバータの等価回路を示す回路図であり、（Ｂ）は、（Ａ）の構造を示す断面図である。
【図２１】（Ａ）は、基体電位可変型のＣＭＯＳインバータの等価回路を示す回路図であり、（Ｂ）は、（Ａ）の構造を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。
先ず初めに、ＣＭＯＳ（Complementary ＭＯＳ）インバータセルＩＮＶを例に用いて共通セルトポロジーの考え方について説明する。
【００２０】
図１および図２は、１対のｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconducotr ＦＥＴ）ＱｐとｎチャネルＭＩＳＦＥＴＱｎからなるＣＭＯＳインバータセルＩＮＶの共通セルトポロジーの一例を示す。このうち図１は回路セルの平面レイアウトパターン例を、また図２は図１のII-II線に沿った断面構成例を示す。
【００２１】
図１，２において、１００は、例えば基体であるｐ−型単結晶シリコン基板、１００ｉは素子分離部、１０１，１０２は互いに接触して並設された比較的低濃度のｎ型半導領域およびｐ型半導体領域であるｎウェル領域（１０１ａ，１０１ｂ）およびｐウェル領域（１０２ａ,１０２ｂ）、１０３，１０４は上記ｎウェル領域１０１およびｐウェル領域１０２の上辺および下辺に沿ってそれぞれ配設された電源配線層としてのＶｃｃラインとＶｓｓライン、１０５，１０６は上記Ｖｃｃライン１０３およびＶｓｓライン１０４のさらに外側にこれらの配線層と平行に配設された基体電位供給配線層としてのＶＢＰラインとＶＢＮラインである。これらの電源供給ライン（１０３〜１０６）は、例えば一層目のメタル（アルミニウム）層により構成される。また、電源供給ライン（１０３〜１０６）は、セル列方向に延在するように構成されている。
【００２２】
また、１０７はｐチャネルＭＩＳＦＥＴＱｐが形成される活性領域であり、１０８はｎチャネルＭＩＳＦＥＴＱｎが形成される活性領域であり、活性領域１０７，１０８は素子分離部１００ｉにより規定される。１０７ａおよび１０７ｂは上記ｎウェル領域１０１且つ活性領域１０７に設けられた比較的低濃度のｐ−型半導体領域および比較的高濃度のｐ＋型半導体領域であり、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン領域として作用する。１０８ａ，１０８ｂは上記ｐウェル領域１０２且つ活性領域１０８に設けられた比較的低濃度のｎ−型半導体領域および比較的高濃度のｎ＋型半導体領域であり、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域として作用する。１０９は上記ｐウェル領域１０１とｎウェル領域１０２にまたがって上記電源ライン１０３，１０４と直交する方向に延在するように配設されたポリシリコン膜等からなるゲート電極であり、ゲート電極１０９はｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０９ｐおよびｎチャネルＭＩＳＦＥＴＱｎのゲート電極１０９ｎと一体に構成される。
【００２３】
ゲート電極１０９ｎ，１０９ｐはゲート絶縁膜１０９ｉを介してウェル１０１，１０２上に形成される。また、ｐチャネルみＳＦＥＴＱｐのチャネル形成領域はｎウェル領域１０１と一体に形成され、ｎチャネルＭＩＳＦＥＲＱｎのチャネル形成領域はｐウェル領域１０２と一体に形成される。
【００２４】
さらに、１１０は上記ｎウェル領域１０１およびｐウェル領域１０２にまたがって上記電源ライン１０３，１０４と直交する方向に配設された、例えば、１層目のメタル（アルミニウム）層等からなる共通ドレイン電極である。この共通ドレイン電極１１０は両端でそれぞれソース・ドレイン領域としての上記ｐ型半導体領域１０７ａ，ｂおよびｎ型半導体領域１０８ａ，ｂに、コンタクトホールＣＨ１，ＣＨ２を通して電気的に接続されるように設計されている。
【００２５】
なお、ＣＨ３は上記Ｖｃｃライン１０３を上記ｎウェル領域１０１に電気的に接続するためのコンタクトホール、ＣＨ４は上記Ｖｓｓラインを上記ウェル領域１０２に電気的に接続するためのコンタクトホール、ＣＨ５は上記ＶＢＰライン１０５を上記ｎウェル領域１０１にそれぞれ接続するためのコンタクトホール、ＣＨ６は上記Ｖｂｎライン１０６を上記ｐウェル領域１０２に電気的に接続するためのコンタクトホール、ＣＨ７は上記Ｖｃｃライン１０３をｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン領域としての上記ｐ型半導体領域１０７ａ，ｂに電気的に接続するためのコンタクトホール、ＣＨ８は上記Ｖｓｓライン１０４をチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域としての上記ｎ型半導体領域１０８ａ，ｂに電気的に接続するためのコンタクトホールである。そして、これらのコンタクトホールのうちウェル領域に電位を与えるためのコンタクトホールＣＨ３〜ＣＨ６に対応した基板表面位置には、接触抵抗を減らすための高濃度半導体領域からなるコンタクト領域１１１〜１１４が設けられている。
【００２６】
なお、コンタクト領域１１１,１１３はｎ＋型半導体領域であり、例えば半導体領域１０８ｂと同一工程で形成される。コンタクト領域１１１〜１１４及び活性領域１０７，１０８は素子分離部１００ｉにより規定される。素子分離部１００ｉは、基体１００に形成された溝に絶縁膜が埋め込まれた構造で構成される。
【００２７】
また、図１，２において、ＴＨ１は上記ゲート電極１０９をそれよりも上方のアルミニウム層等からなる第１層目メタル層（上層配線）１１０’に接続するための入力端子としてのスルーホール、ＴＨ２は上記ドレイン電極１１０をそれよりも上方のアルミニウム層等からなる第１層目メタル層（上層配線）１１０"に接続するための出力端子としてのスルーホールである。ＣＨ１〜ＣＨ９，ＴＨ１は、同一工程で形成される。
【００２８】
図２において、ソース・ドレイン領域１０７ａ、ｂ，１０８ａ、ｂおよびコンタクト領域１１１〜１１４の表面に形成された導電層１２０は低抵抗化のためのメタルシリサイド層（ＣｏＳｉ，ＴｉＳｉ等）で、ポリシリコンゲート電極１０９の表面にも形成されている。上記導電層１２０と電源供給ライン１０３〜１０６との間は、層間絶縁膜１２１で離間され、この層間絶縁膜１２１に形成されたコンタクトホールＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５〜ＣＨ８に充填されたタングステン等の導電体からなる接続体１２２によって電気的に接続されている。
【００２９】
この実施例においては、上記ＣＭＯＳインバータＩＮＶを構成する設計データは以下のオブジェクトＡ，Ｂ，ＣＰ，ＣＮ，ＤＷ，ＤＴＨ，Ｅ，Ｆ，Ｇ，Ｈに分割される、すなわち、上記ＶＢＰライン１０５およびＶＢＮライン１０６とこれらを上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれ接続するためのコンタクトホールＣＨ５，ＣＨ６、コンタクト領域１１３，１１４並びに上記ＶＢＰライン１０５およびＶＢＮライン１０６の直下のウェル領域１０１，１０２の一部ｎウェル１０１ａ，ｐウェル１０２ａは各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトＡとして用意されている（図３（ａ））。同様に上記Ｖｃｃライン１０３およびＶｓｓライン１０４を上記ｎウェル領域１０１およびｐウェル領域１０２に接続するためのコンタクトホールＣＨ３，ＣＨ４、コンタクト領域１１１，１１２並びに上記Ｖｃｃライン１０３およびＶｓｓライン１０４のコンタクトのための突出部１０３ａ，１０４ａは、各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトＢとして用意されている（図３（ｂ））。
【００３０】
インバータセルを構成するｐチャネルＭＩＳＦＥＴＱｐとして、活性領域１０７，ｐ型半導体領域１０７ａ，ｂとゲート電極１０９ｐは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＰとして用意されている（図３（ｃ））。インバータセルを構成するｎチャネルＭＩＳＦＥＴＱｎとして、活性領域１０８，ｎ型半導体領域１０８ａ，ｂとゲート電極１０９ｎは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＮとして用意されている（図３（ｄ））。
【００３１】
図３（ｃ）〜図３（ｋ）に示すように、他のオブジェクトも同様に設計データのまとまりとして構成される、すなわち、第１層目メタル層のドレイン電極１１０（オブジェクトＤＷ）とドレイン電極１１０を上層の配線層（信号線）に接続するためのスルーホールＴＨ２と出力コンタクト構造（オブジェクトＤＴＨ）、ゲート電極を上層の配線層（信号線）に接続するためのスルーホールＴＨ１と緩衝用導電層ＢＦＭとからなる入力コンタクト構造（オブジェクトＥ）、電源ライン１０３，１０４やドレイン電極１１０等の導電層を拡散層１０７ａ，ｂ，１０８ａ，ｂに接続するためのコンタクトホールＣＨ１，ＣＨ２，ＣＨ７，ＣＨ８と高濃度のコンタクト領域１０７’，１０８’とからなるコンタクト構造（オブジェクトＦ）、電源ライン１０３，１０４を構成する導電層パターン（オブジェクトＧ）、ウェル領域１０１ｂ，１０２ｂを提供するウェル構造（オブジェクトＨ）がある。
【００３２】
また、コンタクト領域１０７’，１０８’は実質的に各々ｐ型半導体領域１０７ａ，ｂ、ｎ型半導体領域１０８ａ，ｂと同一工程で形成され、且つ一体に形成されるので、図２における図示は図を見やすくするため省略している。なお、図３のオブジェクトＡ，Ｂ，Ｆ，Ｇにおいて一点鎖線及び二点鎖線はセルの外形を示す輪郭線であり、オブジェクトを構成する要素ではない。
【００３３】
上記オブジェクトＡ〜Ｈの設計データはそれぞれ製造プロセスにおいて使用されるマスクに対応された複数のレイヤと呼ばれる階層データに展開されるようになっており、例えばオブジェクトＡを除去するということはオブジェクトＡを構成するレイヤの情報を除去するということである。オブジェクトＡ〜Ｈに分割されてなる同一データ（階層データ）の合成により、製造プロセスで使用するマスクが作成される。例えば、オブジェクトＣＰのゲート電極１０９ｐとオブジェクトＣＮのゲート電極１０９ｎとは同一のレイヤ（階層データ）であり、これらの階層データを合成することによりポリシリコンゲート電極１０９を形成するためのマスクパターンが作成される。
【００３４】
また、オブジェクトＤＷの配線１１０，オブジェクトＧのＶｃｃライン１０３，Ｖｓｓライン１０４，オブジェクトＡのＶｂｐライン１０５，Ｖｂｎライン１０６は同一階層データであり、これらの階層データを適当に合成することにより、第１層メタル層を形成するためのマスクパターンが作成される。このように、同一のマスクパターンを形成するための設計データは同一の階層データを構成する。本実施例のインバータセルに関しては、オブジェクトＡ，Ｂの以外のオブジェクトについては異なるオブジェクトの要素に同一のレイヤを対応させるようにすることも可能である。
【００３５】
図１のＣＭＩＳインバータセルを形成するセルの設計データから上記オブジェクトＡの設計データを除去したデータを用いると（すなわちオブジェクトＢ〜Ｈの設計データを用いると）、図４（Ａ）に示すように、上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれＶｃｃライン１０３およびＶｓｓライン１０４を接続した図２０（Ａ）に示す回路構成の基体電位固定型のＣＭＩＳインバータＩＮＶが構成される。一方、図１のＣＭＩＳインバータを形成する設計データから上記オブジェクトＢの設計データを除去したデータを用いると（すなわち、オブジェクトＡ，ＣＮ，ＣＰ〜Ｈの設計データを用いると）、図４（Ｂ）に示すように、上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれＶＢＰライン１０５およびＶＢＮライン１０６を接続した図２１（Ａ）に示す回路構成の基体電位可変型のＣＭＩＳインバータＩＮＶが構成される。
【００３６】
すなわち、共通のセルレイアウトとしてオブジェクトＡ〜Ｈを有する設計データを用意しておき、この共通のセルレイアウトからオブジェクトＡ又はオブジェクトＢを除去することにより、基板電位固定型セルのライブラリー又は、基板電位可変型セルのライブラリーを形成することができる。このように、共通セルトポロジーとは、１つの共通セルパターンで２つのセルライブラリーを構成する方法及び手法等を意味するものである。
【００３７】
すなわち、１つの共通セルパターンをオブジェクトの集合体と考え、その共通セルパターンから所定のオブジェクトを追加することにより、２つのセルライブラリーを形成することができる。
【００３８】
なお、インバータセルと同様にＮＩＲゲート回路，ＮＡＮＤゲート回路，スイッチ回路ＳＷ１，ＳＷ２，ＲＡＭ等もオブジェクトＣＰ，ＣＮ，ＤＷ，ＤＴＷ，Ｅ，Ｆ，Ｈを適当に形成することにより、ＮＯＲゲート回路，ＮＡＮＤゲート回路，スイッチ回路ＳＷ１，Ｗ２，ＲＡＭ等の論理回路セルの共通レイアウトを構成できる。
【００３９】
この共通セルパターンから、基板電位共通型セルライブラリーとして形成するのは上記ＣＭＯＳインバータセルＩＮＶの場合と同様にして形成することができる。
【００４０】
また、この論理回路セルの共通レイアウトパターンは、上記インバータＣＭＯＳインバータセルＩＮＶの共通レイアウトパターンと同様のセル高さＨａ，Ｈｂを有するオブジェクトＡ，Ｇを含んでいる。これにより、図５に示すように、基板電位可変型セルライブラリーを用いた論理回路セルＣＥＬＬをセル列方向に配置した場合、対応する電源供給ライン（１０３〜１０６）がそれぞれ一体に形成され、且つセル方向に延在するように構成される。
【００４１】
すなわち、論理回路セルの共通レイアウトパターンから基板電位共通ライブラリー及び基板電位可変型セルライブラリーを作成し、一方のライブラリーを開いて論理回路ＣＥＬＬを配置結線することにより所望の論理回路を構成できる。この場合、論理回路ＣＥＬＬは隣接して配置され、電源供給ライン（１０３〜１０６）は、図５，図６に示すように、セル方向に一体に形成される。
【００４２】
そして、この基体電位可変型のＣＭＩＳインバータセル等ＣＥＬＬが選択される場合は、図５に示されているようなバイアス電圧発生回路ＢＶＧで発生されたバイアス電圧Ｖｂｐ，Ｖｂｎまたは電源電圧Ｖｃｃ，ＶｓｓをインバータセルＩＮＶに供給するための基体バイアス制御回路ＢＶＣが半導体チップの任意の位置に設けられて、制御信号ｓｔｂ１，ｓｔｂ２に応じて、例えば表１に示されているように、アクティブ時にはスタンバイ時の基体電位Ｖｂｐ（＝３．３Ｖ），Ｖｂｎ（＝−１．５Ｖ）に代えて、それよりもＭＩＳＦＥＴのソース・基板間の逆バイアス電圧を小さくするようなバイアス電圧Ｖｂｐ（＝１．８Ｖ），Ｖｂｎ（＝０Ｖ）をＶＢＰライン１０５，ＶＢＮライン１０６を通して各ウェル領域に印加するように制御される。図６に示すように、基本回路セルＣＥＬＬ方向は第１層目メタル層及び第２層目メタル層の配線を用いて結線され所望の論理回路を構成する。
【００４３】
なお、上記実施例において、オブジェクトＡ，Ｂは、さらに小さなオブジェクトの集まりとして用意しておいても良い。また、上記インバータセルと同様に、ＮＡＮＤゲート回路やＮＯＲゲート回路などの基本論理回路のセルをそれぞれ基体電位固定型回路または基体電位可変型回路のいずれにも構成できるように設計してライブラリに登録あるいはＲＡＭなどのメモリにおいて基体電位固定型回路または基体電位可変型回路のいずれも構成可能なセルを設計してライブラリに登録しておいてもよい。さらに、上記バイアス電圧発生回路ＢＶＧおよび基体バイアス制御回路ＢＶＣの設計情報もそれぞれ一つの回路セルとしてセルライブラリに登録しておくようにすることができる。バイアス電圧発生回路ＢＶＧを半導体チップ上に搭載する代わりに外部からバイアス電圧Ｖｂｐ，Ｖｂｎを与えるようにしてもよい。
【００４４】
図４の（Ａ）と（Ｂ）を比較すると明らかなように、図４（Ａ）の基体電位固定型のＣＭＩＳインバータセルの方が図４（Ｂ）の基体電位可変型のＣＭＩＳインバータセルよりもセル面積はＶＢＰライン１０５およびＶＢＮライン１０６の分だけ小さくなる。従って、高速動作が必要な回路を構成したい場合には基体電位固定型のＣＭＩＳインバータセルを選択することにより、チップサイズの低減を優先することができる。
【００４５】
すなわち、図４（Ａ）のセル高さＨａは図４（Ｂ）のセル高さよりも小さいので、図５に示すように、図４（Ａ）の基板電位固定型のセルＣＥＬＬを組み合わせて、論理を形成する場合、ＶＢＰライン１０５，ＶＢＮライン１０６の領域を配線領域として使用することができるので、チップサイズ低減及び高集積化、高機能化を図ることができる。
【００４６】
次に、図５および表１を用いて基体バイアス制御回路ＢＶＣの構成と動作を説明する。
この実施例の基体バイアス制御回路ＢＶＣは、基体電位供給ラインとしての図１の実施例のＶＢＰライン１０５とバイアス電圧発生回路ＢＶＧとの間に設けられ制御信号／ｓｔｂ１によって制御されるｐチャネルＭＩＳＦＥＴ Ｑｐ１および基体電位供給ラインとしてのＶＢＮライン１０６とバイアス電圧発生回路ＢＶＧとの間に設けられ制御信号ｓｔｂ２によって制御されるｎチャネルＭＩＳＦＥＴ Ｑｎ１からなる第１スイッチ回路ＳＷ１と、Ｖｃｃライン１０３とＶＢＰライン１０５との間に設けられ制御信号ｓｔｂ１によって制御されるｐチャネルＭＩＳＦＥＴ Ｑｐ２およびＶｓｓライン１０４とＶＢＮライン１０６との間に設けられ制御信号／ｓｔｂ２によって制御されるｎチャネルＭＩＳＦＥＴ Ｑｎ２からなる第２スイッチ回路ＳＷ２とにより構成されている。
【００４７】
上記第２スイッチ回路ＳＷ２は所定数の基本回路セル（インバータセルやＮＯＲ又はＮＡＮＤ等の論理回路（ゲート））ＣＥＬＬ毎に一つずつ、つまり１つのセル列ＣＲに複数個設けられ、第１スイッチ回路ＳＷ１は複数の第２スイッチ回路ＳＷ２に対して共通回路として設けられている。従って、第１スイッチ回路ＳＷ１を構成するＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１の素子サイズは第２スイッチ回路ＳＷ２を構成するＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２の素子サイズよりも大きく設計される。第２スイッチ回路ＳＷ２の配設ピッチは、ＬＳＩの動作周波数や電源ラインＶｃｃライン１０３，Ｖｓｓライン１０４の配線抵抗に応じて、動作周波数が高いほどまた電圧ドロップが大きいほど第２スイッチ回路ＳＷ２の配設ピッチを小さくして１つのセル列ＣＲに設けられる第２スイッチ回路ＳＷ２の数を多くするのが望ましい。これによって、回路動作に伴う基板電位の変動を抑え、ノイズによる回路の動作を防止することができる。
【００４８】
このように、基本回路セルＣＥＬＬを配置して、基本回路セルＣＥＬＬ間を第１層目メタル層１１０’及び第２層目メタル層１１０"の配線を用いて結線することにより所望の論理回路を構成する。なお、論理回路は図６に示すように複数のセル列ＣＲを配置して構成しても良い。この場合、第１スイッチ回路ＳＷ１は各セル列ＣＲ毎に設けても良いし、図６に示すように論理回路に１つ設けるようにしても良い。また、セル列ＣＲ間は配線領域として使用され、第１層目及び第２層目メタル層１１０’，１１０"の配線を用いて、セル列間又はセル内の結線が行われる。
【００４９】
また、上記基体バイアス制御回路ＢＶＣは、アクティブ時には表１に示すように、制御信号ｓｔｂ１はＶｓｓ（＝０Ｖ）、／ｓｔｂ１はＶｂｐ（＝３．３Ｖ）、ｓｔｂ２はＶｂｎ（＝−１．５Ｖ）、／ｓｔｂ２はＶｃｃ（＝１．８Ｖ）とされる。これによって、スイッチ回路ＳＷ１のＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１がオフ、ＳＷ２のＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２がオン状態とされて、インバータセルＩＮＶに接続されたＶＢＰライン１０５およびＶＢＮライン１０６には電源電圧Ｖｃｃ，Ｖｓｓが供給され、インバータセルＩＮＶのＭＩＳＦＥＴはソース・基体間に低い逆バイアス電圧は受けてしきい値が低くされ高速動作する。
【００５０】
【表１】
【００５１】
一方、回路の非動作時（スタンバイ時）には、表１に示すように、制御信号ｓｔｂ１はＶｂｐ（＝３．３Ｖ）、／ｓｔｂ１はＶｓｓ（＝０Ｖ）、ｓｔｂ２はＶｃｃ（＝１．８Ｖ）、／ｓｔｂ２はＶｂｎ（＝−１．５Ｖ）とされる。これによって、スイッチ回路ＳＷ１のＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１がオン、ＳＷ２のＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２がオフ状態とされて、インバータセルＩＮＶに接続されたＶＢＰライン１０５およびＶＢＮライン１０６にはバイアス電圧発生回路ＢＶＧで発生されたバイアス電圧Ｖｂｐ，Ｖｂｎが供給され、インバータセルＩＮＶのＭＩＳＦＥＴはソース・基体間に高い逆バイアス電圧が与えられてＭＩＳＦＥＴのしきい値が高くされ、これによってリーク電流が減少されるようになる。なお、表１は、外部から供給される電源電圧Ｖｃｃが１．８Ｖの場合のバイアス電圧の一例を示したもので、電源電圧Ｖｃｃが変わればバイアス電圧Ｖｂｐ（Ｖｂｐ>Ｖｃｃ），Ｖｂｎ（Ｖｂｎ<Ｖｓｓ）もそれに応じて適宜変更されるものである。
【００５２】
また、Ｖｂｎ電位及びＶｂｐ電位はウェル領域１０１，１０２に供電する電位なので、電流変動が少なく、図４（Ａ），（Ｂ）に示すように、ＶＢＰライン１０５及びＶＢＮライン１０６の配線幅は、Ｖｃｃライン１０３及びＶｓｓライン１０４の配線幅よりも細く構成する。これにより、ＶＢＰライン１０５及びＶＢＮライン１０６を設けることによるセルＣＥＬＬサイズの増大を低減することができる。
【００５３】
また、上記実施例では、ＶＢＰライン１０５およびＶＢＮライン１０６とこれらをｎウェル領域１０１およびｐウェル領域１０２にそれぞれ接続するためのコンタクトホールＣＨ５，ＣＨ６、コンタクト領域１１３，１１４並びに上記ＶＢＰライン１０５およびＶＢＮライン１０６の直下のウェル領域１０１，１０２の一部を構成する設計データは一つのまとまりのあるオブジェクトＡとして、またＶｃｃライン１０３およびＶｓｓライン１０４をｎウェル領域１０１およびｐウェル領域１０２に接続するためのコンタクトホールＣＨ３，ＣＨ４、コンタクト領域１１１，１１２並びに上記Ｖｃｃライン１０３およびＶｓｓライン１０４のコンタクトのための突出部１０３ａ，１０４ａを構成する設計データは一つのまとまりのあるオブジェクトＢとして用意すると説明したが、上記２つのオブジェクトＡ，Ｂを１つのオブジェクトＡ’とし、このオブジェクトＡ’とは別に、図７（Ａ）にハッチングで示すように、Ｖｃｃライン１０３およびＶｓｓライン１０４とＶＢＰライン１０５およびＶＢＮライン１０６との間隙を同一の導電体層（第１層目メタル（アルミニウム）層）で埋めるパターンＦＰ１，ＦＰ２の設計情報を他のオブジェクトＢ’（図７（Ｂ））として用意し、この隙間埋設用のオブジェクトＢ’を入れるか入れないかで基体電位固定型セルまたは基体電位可変型セルのいずれかを形成できるようにしてもよい。
【００５４】
また、オブジェクトＡ’とオブジェクトＢ’を１つのオブジェクトＡ"として、オブジェクトＢ’をオブジェクトＡ"から削除するか、残すようにするかで、基本電位固定型セル又は基本電位可変型セルのいずれか形成できるようにしても良い。
【００５５】
ただし、そのようにした場合には、いずれのセルも同一形状（外形）となるので、基体電位固定型セルを選択してもセル面積の低減の効果は得られないが、代わりに電源ラインの線幅の増加に伴う抵抗の低下、電源電位の安定化およびコンタクト数の増加によるウェル電位の安定化という論理回路の信頼性、性能向上という他の効果が得られる。
【００５６】
さらに、上記実施例では、Ｖｃｃライン１０３およびＶｓｓライン１０４とＶＢＰライン１０５およびＶＢＮライン１０６をそれぞれ対応するウェル領域１０１，１０２に接続するためのコンタクトホールＣＨ３〜ＣＨ６の情報をそれぞれの電源ラインの情報と同一のオブジェクトに入れると説明したが、コンタクトホールの情報は電源ラインの情報の入ったオブジェクトから外し、基体コンタクトホールは自動レイアウトエディッタ・プログラムによって各電源ライン下の空白領域に発生させるようにしてもよい。すなわち、論理回路セルの共通レアウトパターンを構成するオブジェクトは上記したものに限らず、本発明の主旨を変更しない範囲で、変更可能なことは勿論である。
【００５７】
次に、ＬＳＩに内蔵されるＲＡＭを構成するメモリセルの基体電位を固定または可変にする場合の共通セルトポロジーについて説明する。この実施例は、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成するようにしたものである。
【００５８】
図８（Ａ）にはメモリアレイ全体の構成が示されている。この実施例のメモリアレイは、各々３２×ｎ個のメモリセルＭＣがマトリックス状に配置されてなるメモリマットＭＡＴが、Ｘデコーダ回路Ｘ−ＤＥＣを挟んでその両側方に配設されてなる。Ｘデコーダ回路Ｘ−ＤＥＣに隣接してその両側にワード線を選択レベルに駆動するワードドライバＷ−ＤＲＶが配置される。また、斜線の領域で示すように、ワード線方向（図の横方向）のメモリマット間にはそれぞれ２層ワード線を適当なピッチで結合してレベルダウンを防止するためのワードシャント領域Ｗ−ＳＮＴが形成される。またデータ線方向（図の縦方向）において、メモリマットの一端部には、プリチャージ回路ＰＣおよびカラムスイッチ列ＹＳＷが配置され、さらに、チャージ回路ＰＣおよびカラムスイッチ列ＹＳＷに隣接してデータ線の信号を増幅するセンスアンプＳ−ＡＭＰおよびライトアンプＷ−ＡＭＰが配置されている。
【００５９】
図９にワード線を省略した状態のメモリマットＭＡＴの一つが示されている。図９に示されているように、メモリマット内にはデータ線方向（図の縦方向）に沿ってｎウェル領域ｎ−ＷＥＬＬとｐウェル領域ｐ−ＷＥＬＬが交互に配設されている。そして、この実施例では、上記ワードシャント領域ＷＳにワード線と直交する方向（データ縦方向）に沿って延在するように電源ラインＶＤＬ，ＶＳＬと基体電位Ｖｂｐ，Ｖｂｎを供給するラインＶＢＰ，ＶＢＮが配設されている。また、データ縦方向において、上記ワードシャント領域Ｗ−ＳＮＴの両端部にそれぞれ前述のスイッチ回路ＳＷ２に相当する回路が配置される。また、上記ワードシャント領域Ｗ−ＳＮＴにワード線方向のメモリセルの共通ウェル領域に対して給電を行なう給電部が設けられ、この給電部が共通セルトポロジーで構成されている。すなわち、給電部である上記ワードシャント領域Ｗ−ＳＮＴに、図８（Ｂ）に示すようなメモリ給電用セルであるＶＢＢ strapped セルが配置され、上記メモリ給電用セルが共通セルトポロジーで構成される。
【００６０】
図１０（Ａ）に、上記メモリセルへの給電部に配置されるＶＢＢ strapped セルの共通セルトポロジーの実施例が示されている。図１０（Ａ）の実施例はインバータセルの図１の実施例と同様な思想で設計された共通セルトポロジーであり、上記ワードシャント領域ＷＳに配設されるメモリ給電用セルである。図１０（Ａ）にはメモリ給電用セルの両側にメモリセルＭＣをそれぞれ１つずつ配置して示してある。
【００６１】
図１０（Ａ）において、３０１はメモリマット内のメモリセルのｐウェル領域ｐ−ＷＥＬＬと同一幅Ｗｐを有し、且つワード線方向にｐウェル領域がｐ−ＷＥＬＬと一体に構成されるように配置されるｐウェル領域、３０２はメモリセルのｎウェル領域ｎ−ＷＥＬＬと同一幅Ｗｎを有し、且つワード線方向にｎウェル領域ｎ−ＷＥＬＬと一体に構成されるように配置されるｎウェル領域、３０３はウェル領域３０１，３０２と交差する方向（図の縦方向であるデータ線方向）に配設された電源電圧Ｖｃｃを供給するための電源ライン（Ｖｃｃライン）、３０４はウェル領域３０１，３０２と交差するデータ縦方向に配設された基準電圧Ｖｓｓを供給するための電源ライン（Ｖｓｓライン）である。３０５は上記電源ライン３０３，３０４の外側にこれらと並行して配設され基体電位Ｖｂｐを供給する基体電位供給ラインとしてのＶＢＰラインであり、３０６は上記電源ライン３０３，３０４の外側にこれらと並行して配設され基体電位Ｖｂｎを供給する基体電位供給ラインとしてのＶＢＮラインである。特に制限されないが、上記電源ライン３０３，３０４および基体電位供給ライン３０５，３０６はアルミニウムなどの導電層からなる２層目メタル層により構成される。なお、第１層目メタル層は後述するようにメモリセル内の素子（ＭＩＳＦＥＴ）間の接続に使用される。
【００６２】
また、図１０（Ａ）において、ＣＨ３’，ＣＨ４’は上記電源ライン３０３，３０４を上記ｐウェル領域３０１，ｎウェル領域３０２にそれぞれ電気的に接続させるためのコンタクトホール、３１１は上記コンタクトホールＣＨ３’に対応してｐウェル領域３０１に形成された接触（コンタクト）抵抗を減らすためのｐ＋半導体領域からなるｐ型コンタクト領域、３１２は上記コンタクトホールＣＨ４’に対応してｎウェル領域３０２に形成された接触抵抗を減らすためのｎ＋半導体領域からなるｎ型コンタクト領域、ＣＨ５’，ＣＨ６’は上記基体電位供給ライン３０５，３０６を上記ｎウェル領域３０１，ｐウェル領域３０２にそれぞれ接触させるためのコンタクトホール、３１３は上記コンタクトホールＣＨ５’に対応してｐウェル領域３０１に形成されたｐ＋型半導体領域からなるコンタクト領域であり、３１４は上記コンタクトホールＣＨ６’に対応してｎウェル領域３０２に形成されたｎ＋型半導体領域からなるコンタクト領域である。
【００６３】
これらのＣＨ３’，ＣＨ４’，ＣＨ５’，ＣＨ６’の各々のコンタクトに対応したＣＨ３"，ＣＨ４"，ＣＨ５"，ＣＨ６"の各々のＶｉａ（コンタクトホール）を介して上層の２層目メタル層からなる電源ライン及び基体電位供給ライン（３０３〜３０６）に電気的に接続する。３１１ａ，３１２ａ，３１３ａ，３１４ａは半導体領域３１１，３１２，３１３，３１４から第２層目メタル層からなる電源ライン及び基板電位供給ライン３０３〜３０６にとりだすための緩衝用導電層として形成される。すなわち、緩衝用導電層３１１ａ，３１２ａ，３１３ａ，３１４ａは第１層目メタル層で構成される。
【００６４】
図１０（Ｃ）は図１０（Ａ）におけるＣ−Ｃ’線の位置で切った断面図であり、電源ラインである。
【００６５】
ＶＢＮライン３０６は、コンタクトホールＣＨ５"を介して緩衝用導電層３１３ａに電気的に接続され、緩衝用導電層３１３ａは、コンタクトホールＣＨ５’を介してｐ＋型半導体領域３１３に電気的に接続される。同様に、ＶＢＳライン３０１は、コンタクトホールＣＨ３"を介して緩衝用導電層３１１ａに電気的に接続され、緩衝用導電層３１１ａは、コンタクトホールＣＨ３’を介してｐ＋型半導体領域３１１に電気的に接続される。Ｖｃｃライン３０３も同様にして、コンタクトホールＣＨ４’，ＣＨ４"および緩衝用導電層３１２ａを介してｎ＋型半導体領域３１２に電気的に接続され、ＶＢＰライン３０５は、コンタクトホールＣＨ６’，ＣＨ６"および緩衝用導電層３１４ａを介してｎ＋型半導体領域３１４に電気的に接続される。
【００６６】
さらに、３２１は上記電源ライン３０３，３０４，３０５，３０６と交差する方向（図では横方向であるワード線方向）に配設され、且つメモリセル内のワード線と一体に形成されるとともに連続されるポリシリコン層などからなるワード線である。３２２はこのワード線３２１の上方に絶縁膜を介して配設されワード線３２１と同一の電圧波形が印加されるワードシャント線、３２３，３２４は上記ワード線３２１と並行して配設されメモリセルに電源電圧Ｖｃｃ，Ｖｓｓを供給するための横方向電源ラインである。特に制限されないが、この実施例では上記ワードシャント線３２２および電源ライン３２３，３２４はアルミニウムなどの導電層からなる第３層目メタル層により構成される。
【００６７】
ＴＨ１１は上記Ｖｃｃライン３０３を上記横方向Ｖｃｃライン３２３に電気的に接続させるためのスルーホール、ＴＨ１２は上記Ｖｓｓライン３０４を上記横方向Ｖｓｓライン３２４に電気的に接続させるためのスルーホール、ＴＨ１３，ＴＨ１４，ＴＨ１５は上記ワードシャント線３２２を上記ワード線３２１に接続するためのスルーホールで、ワードシャント線３２２が第３層目メタル層で形成されているので、直接にワード線３２１に接触させるのが困難であるため、間に第１層目メタル層からなる緩衝用導電層３２５，３２５’が形成され、この緩衝用導電層３２５，３２５’とスルーホールＴＨ１３，ＴＨ１４，ＴＨ１５とを介して上記ワードシャント線３２２は上記ワード線３２１に電気的に接続される。すなわち、ワードシャント線３２２は、スルーホールＴＨ１５を介して緩衝用導電層３２５’に電気的に接続され、緩衝用３２５’はスルーホールＴＨ１４を介して緩衝用導電層３２５に電気的に接続され、緩衝用導電層３２５はスルーホールＴＨ１３を介してワード線３２１に電気的に接続される。
【００６８】
この実施例では、図１１（Ｂ）に示すように上記コンタクトホールＣＨ３’，ＣＨ４’，コンタクト領域３１１，３１２およびＶｉａ領域ＣＨ３"，ＣＨ４"，第１層目メタル領域層からなる３１１ａ，３１２ａの各々は設計データを構成し、これらの設計データが一つのオブジェクトＡＭとして構成され、図１１（Ａ）に示すように上記コンタクトホールＣＨ５’，ＣＨ６’，Ｖｉａ領域ＣＨ５"，ＣＨ５"およびコンタクト領域３１３，３１４および第１層目のメタル層からなる緩衝用導電層が他のオブジェクトＢＭとして構成されている。
【００６９】
図１１（Ｃ）に示すように、ｐウェル領域３０１，ｎウェル領域３０２，Ｖｃｃライン３０３，Ｖｓｓライン３０４，ＶＢＰライン３０５，ＶＢＮライン３０６の各々は設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＭとして構成される。そして、共通のレイアウトパターンであるオブジェクトＣＭに、これらのオブジェクトＡＭ，ＢＭのうち一方を選択的に追加することにより、基板電位固定型セル又は基板可変型セルを構成する。すなわち、オブジェクトＡＭおよびＣＭを選択したときは当該給電部が基板電位固定型セル（メモリ給電用セル）として機能する。Ｖｃｃライン３０３はｎウェル領域ｎ−ＷＥＬＬ，３０２に電気的に接続され、メモリセルＭＣのｎウェル領域ｎ−ＷＥＬＬ，３０２に常時電源電圧Ｖｃｃが供給される。一方、Ｖｓｓライン３０４はｐウェル領域ｐ−ＷＥＬＬ，３０１に電気的に接続され、メモりセルＭＣのｐウェル領域ｐ−ＷＥＬＬ，３０１に電源電圧Ｖｓｓが供給される。
【００７０】
一方、オブジェクトＢＭ及びＣＭを選択したときは当該給電部が基板電位可変型セル（メモリ給電用セル）として機能する。すなわち、ＶＢＰライン３０５はｎウェル領域ｎ−ＷＥＬＬ，３０２に電気的に接続され、ＶＢＮライン３０６はｐウェル領域ｐ−ＷＥＬＬ，３０１に電気的に接続される。そして、前述の切り換え制御信号ｓｔｂ１，ｓｔｂ２に応じて、ＶＢＰライン３０５を通してメモリセルのｎウェル領域ｎ−ＷＥＬＬ、３０２に対して、動作時には電源電圧Ｖｃｃ、またスタンバイ時には３．３Ｖのようなバイアス電圧Ｖｂｐが供給される。一方、ＶＢＮライン３０６を通してｐウェル領域ｐ−ＷＥＬＬ，３０１に動作時には電源電圧Ｖｓｓ（ＯＶ）を、またスタンバイ時には−１．５Ｖのようなバイアス電圧Ｖｂｎが供給される。
【００７１】
なお、基板電位固定型セル又は基板電位可変型セルを図８（Ａ）に示すワードシャント領域Ｗ−ＳＮＴにデータ線方向に配置することにより、データ線方向においてメモリマットＭＡＴの両端に配置されたスイッチ回路ＳＷ２間がＶｓｓライン，ＶＢＮライン，ＶＢＰラインで電気的に接続される。
【００７２】
図１０（Ｂ）は、上記給電部の共通セルトポロジーの他の実施例を示す。この実施例はインバータセルの図７の実施例と同様な思想で設計された共通セルトポロジーであり、図１０（Ａ）と同一符号が付された部分は同一部位を示す。
【００７３】
この実施例は、図１０（Ａ）の実施例における２つのオブジェクトＢＭ，ＣＭを１つのオブジェクトＤＭとし、このオブジェクトＤＭとは別に、図１０（Ｂ）にハッチングで示すように、Ｖｃｃライン３０３およびＶｓｓライン３０４とＶＢＰライン３０５およびＶＢＮライン３０６との間隙を同一の導電体層（アルミニウム層からなる第２層目メタル層）で埋めるパターンＦＰ１’，ＦＰ２’の設計情報（設計データ）を他のオブジェクトＥＭ（図１１（Ｄ）参照）として用意し、この隙間埋設用のオブジェクトＥＭをオブジェクトＤＭに入れるか入れないかで基体電位固定型給電セルまたは基体電位可変型給電セルのいずれかを形成できるようにしたものである。なお、上記オブジェクトＥＭをオブジェクトＤＭに加えたセルでは、ＶＢＰライン３０５，ＶＢＮライン３０６はそれぞれＶｃｃライン３０３，Ｖｓｓライン３０４と一体に構成され、電源電圧Ｖｃｃ，Ｖｓｓを供給するラインとして機能することとなる。
【００７４】
また、さらに他の実施例として、パターンＦＰ１’，ＦＰ２’を使うことなく、図８および図９に示すメモリマット外のＶｂｂ switch cell（ＳＷ２）の外部でＶｂｐとＶｄｄを、ＶｂｎとＶｓｓを同一の導電層（アルミニウム層）で接続してもよいことはいうまでもない。
【００７５】
図１２にＲＡＭ（Random Access Memory）を構成するスタティック型メモリセル（ＳＲＡＭ）のセルトポロジーの一例が、また図１３にはそのメモリセルの回路構成が示されている。図１３に示されているように、この実施例のメモリセルは６個のＭＩＳＦＥＴを有しており、このうちＭｐ１，Ｍｐ２はＰチャネルＭＩＳＦＥＴでＮチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２と共にＣＭＯＳラッチ回路を構成し、このラッチ回路の入出力ノードとデータ線ＤＬ１，／ＤＬとの間にはゲート端子がワード線ＷＬに接続された伝送用ＭチャネルＭＩＳＦＥＴ Ｍｔ１，Ｍｔ２が接続されている。
【００７６】
図１２（Ａ）はメモリセルを構成する６個のＭＩＳＦＥＴのソース・ドレイン領域となる半導体領域４０１（ｎ＋），４０２（ｎ＋），４０３（ｐ＋），４０４（ｐ＋）とポリシリコン膜などからなるゲート電極３２１，３２１’，３２１"およびコンタクトホールＣＨ’およびゲート電極３２１’，３２１"と半導体領域４０２，４０３とを接続するダイレクトコンタクトＣＨ’ｄのパターンおよびレイアウトを示す。図１２（Ｂ）は各ＭＩＳＦＥＴのソース・ドレイン間および電源ラインとの間を接続する１層目メタル層からなる接続配線４３１〜４３６のパターンおよびコンタクトホールＣＨ"のレイアウトを示す。また図１２（Ｃ）は３層目メタル層（横方向）からなるワードシャント線４２２、Ｖｓｓライン４２３，Ｖｃｃライン４２４、および２層目メタル層（縦方向）からなるデータ線４２５，４２６（図１３のＤＬ，／ＤＬ）のパターンとスルーホールＣＨ"’のレイアウトを示す。
【００７７】
図１２（Ｂ）の４３１，４３２は、３層目メタル層からなる上記Ｖｓｓライン線４２３をＭチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２のソース領域となるｎ型半導体領域４０１，４０２に電気的に接続するための１層目メタル層からなる緩衝用導電層である。図１２（Ｃ）の４４１，４４２は、３層目メタル層からなる上記Ｖｓｓライン４２３をＭチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２のソース領域となるｎ型半導体領域４０１，４０２に接続するための２層目メタル層からなる緩衝用導電層である。図１２（Ｂ）の４３７，４３８は、２層目メタル層からなる上記データ線４２５ＤＬ，４２６ＤＬをＭチャネルＭＩＳＦＥＴ Ｍｔ１，Ｍｔ２のソース領域となるｎ型半導体領域４０１，４０２に接続するための１層目メタル層からなる緩衝用導電層である。
【００７８】
図１２（Ｂ），（Ｃ）に示すように、Ｖｃｃライン４２４は第２層目メタル層からなる緩衝用導電膜４２７，４２８及び第１層目メタル層からなる緩衝用導電層４３５，４３６を介してＰチャネルＭＩＳＦＥＴ Ｍｐ１，Ｍｐ２のソース領域となるｐ型半導体領域に電気的に接続される。なお、第３層目メタル層と第２層目メタル層とはスルーホールＣＨ"を介して電気的に接続され、第２層目メタル層と第１層目メタル層とはコンタクトホールＣＨ"を介して電気的に接続され、第１層目メタル層と半導体領域はコンタクトホールＣＨ’を介して電気的に接続されている。
【００７９】
図１２（Ａ）のワード線３２１は図１０（Ａ）におけるワード線３２１に、図１２（Ｃ）のワードシャント線４２２、Ｖｓｓライン４２３，Ｖｃｃライン４２４は、図１０（Ａ）におけるワードシャント線３２２、Ｖｓｓライン３２３，Ｖｃｃライン３２４にそれぞれ一体に構成されるように設計されている。
【００８０】
次に、上記実施例のインバータセルおよびメモリ給電用セルを含む複数のセル情報を登録したライブラリの作成手順を、図１４を用いて簡単に説明しておく。
【００８１】
ライブラリの作成にあっては、先ずどのような種類のＬＳＩを提供するのか、電源電圧をどの程度に設定するのか等、設計のガイドラインを決定する（ステップＳ１）。次に、インバータセルやＮＡＮＤゲートなどの論理ゲートセル、ＲＡＭなどを構成するメモリセル等、ＬＳＩを構成するセルとしてどのようなセルを準備するか決定するとともに、各セルの仕様を決定する（ステップＳ２）。
【００８２】
次に、ＭＯＳＦＥＴや抵抗、容量、コンタクト、スルーホールなど、セルを構成する部品を準備するとともに、設計対象の各セルを構成する部品を選定してそれらの部品の接続関係を示すネットリストおよびコンタクトやスルーホールを設ける位置等を決定する（ステップＳ３）。また、このとき例えば同一目的の部品同士を集めてオブジェクトを構成するとともに、各部品もしくはオブジェクトの各要素とレイヤすなわちプロセスで使用するマスクとの対応を決定しておく。
【００８３】
なお、図１５に、このステップＳ３で用意される部品のうち代表的な例として、インバータセルに関連する部品の一部を示す。図１５において、Ｐ１は活性領域ソース・ドレインである半導体領域とゲート電極であるポリシリコン層との組合せからなる回路構成素子部品（ＭＩＳＦＥＴ）、Ｐ２は導電層とスルーホールとの組合せからなる導電層間接続用部品、Ｐ３は拡散層とコンタクトホールとの組合せからなる基板ー導電層間接続用部品である。これらの部品を選択して配置することにより、図１に示すようなセルが構成される。
【００８４】
続いて、上記ネットリストに基づいてセルを構成する部品およびオブジェクトをレイアウトしてセルパターンを作成する（ステップＳ４）。本発明は、このセルパターンの作成の際に、前述したように、基体電位固定型回路と基体電位可変型回路のいずれにも使用できるように、共通セルトポロジーとして作成しようというものである。
【００８５】
次に、設計された上記各セルの情報（設計データ）をセルライブラリに登録する（ステップＳ５）。このとき、セルライブラリには、上記共通セルトポロジーから作成された基体電位固定型回路セルと基体電位可変型回路セルの両方を登録しておく。
【００８６】
上記ステップＳ５で設計されたセル情報から各セルの電圧依存性や温度依存性、遅延時間などの特性を抽出する（ステップＳ６）。そして、抽出された特性に基づいてユーザーに開放されるデータシートやデータブックと呼ばれるセルの特徴を記述した仕様書を作成する（ステップＳ７）。
【００８７】
上記Ｓ５，Ｓ６により設計されたセルの情報に基づいてユーザーに提供される論理シミュレーション用のＣＡＥライブラリを作成する（ステップ８）。論理シミュレーション用のＣＡＥライブラリは、例えば、Synopsys Veriloy や Mentor などの複数の論理シミュレーションツールによりそれぞれ実行可能な言語で記述されたものを作成して登録しておくのが望ましい。Ｓ５で登録されたセルデータは、例えば、Aquarius，cell アンサンブルの様な Place & Route ツール上で動くライブラリとしてユーザーに提供する。これらの論理とレイアウトのライブラリをデザインキットとしてユーザーに提供する（ステップ９）。
【００８８】
本発明に従うと、基体電位固定型回路と基体電位可変型回路が共通セルトポロジーとして上設計されているため、各セルの特性抽出、仕様書文の作成等の手間も軽減される。
【００８９】
図１６には、本発明に係る共通セルトポロジーを使用して構成されるＡＳＩＣの一例としてのカスタムマイコンの構成例が示されている。
図において、１０は制御回路としてのＣＰＵ、１１は記憶回路としてのランダム・アクセス・メモリ、１２はタイマ回路やシリアルコミュニケーションインタフェース回路等のＣＰＵ周辺回路モジュール、１３はインバータ，フリップフロップ、ＮＯＲゲート、ＮＡＮＤゲートのような基本回路を用いてユーザーが設計した論理を構成するカスタム論理回路部、１４は入出力回路部である。この実施例では、上記カスタム論理回路部１３および入出力回路部１４が、前述した共通セルとしてセルライブラリに登録された回路セルを用いて構成される。基体バイアス電圧Ｖｂｐ，Ｖｂｎおよび切り換え制御信号ｓｔｂ１，ｓｔｂ２は外部端子Ｔ１，Ｔ２を通して外部から供給されるようになっている。
【００９０】
なお、図１６のカスタム論理回路部１３は基体電位固定型セルにより構成される部分と基体電位可変型セルにより構成される部分とがあり、それぞれに符号１３ａ，１３ｂを付してある。基体電位固定型セルにより構成される部分１３ａは高速動作はできないが高集積で占有面積が小さくなり、基体電位可変型セルにより構成される部分１３ｂは占有面積は多少大きいがアクティブ時には高速動作し、スタンバイ時には低消費電力を達成することができる。
【００９１】
さらに、上記実施例においては、基体電位固定型セルや基体電位可変型セルを用いて構成されるカスタム論理回路部１３の構成素子としてのＭＩＳＦＥＴはそのゲート絶縁膜を薄く形成して低耐圧、高速動作素子として、また入出力回路１４を構成する素子としてのＭＩＳＦＥＴはそのゲート絶縁膜を厚く形成して、高しきい値、高耐圧素子としてそれぞれ形成するようにしてもよい。この場合には、絶縁膜の厚みの異なる回路セルの情報を別途ライブラリに登録しておく必要があるが、セルパターンはカスタム論理回路部を構成するための回路セルと同一にすることができるので、設計負担はそれほど多くはならない。
【００９２】
図１７には、ゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴで構成された回路と、ゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成された回路とからなり、本発明の基体電位固定型回路と基体電位可変型回路を共通のセルトポロジーを使って設計可能にしたＬＳＩの実施例が示されている。
【００９３】
図１７において、２００はゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴで構成されている高電圧回路領域、３００はゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成ている低電圧回路領域である。上記高電圧回路領域２００には、外部装置との間で信号の入出力を行なう入出力バッファ回路Ｉ／Ｏ、フェーズ・ロックド・ループ回路ＰＬＬ、リアルタイムコントロール回路ＲＴＣ、クロックパルスジェネレータＣＰＧおよび基体電位可変型回路に対する基体電圧を切り換えて供給するスイッチ回路ＳＷ１などが形成されている。そして、上記高電圧回路領域２００には電源電圧として３．３Ｖのような比較的高い電圧が供給され、低電圧回路領域３００には電源電圧として１．８Ｖのような比較的低い電圧が供給されるように構成されている。
【００９４】
上記高電圧回路領域２００上の回路のうち入出力バッファＩ／Ｏは、外部の装置とのインタフェースに必要なレベルの信号を形成できるようにするため、ゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴにより構成されて、３．３Ｖのような電源電圧で動作され、３．３Ｖの振幅の信号を低電圧回路領域のメモリやユーザー論理回路などに適した１．８Ｖの振幅の信号に変換するレベル変換機能を有するように構成される。
【００９５】
また、上記フェーズ・ロックド・ループ回路ＰＬＬ、リアルタイムコントロール回路ＲＴＣおよびクロックパルスジェネレータＣＰＧは、回路の機能上、回路の動作マージンを大きくする必要から３．３Ｖのような電源電圧でする回路として高電圧回路領域２００内に形成されている。さらに、スイッチ回路ＳＷ１は、制御電圧として−０．８〜３．３Ｖの電圧がゲートに供給されるため、高耐圧のＭＯＳＦＥＴで構成される必要性から高電圧回路領域２００に形成されている。
【００９６】
低電圧回路領域３００には、ランダム・アクセス・メモリＲＡＭと、リード・オンリ・メモリＲＯＭと、ユーザー論理回路としてのロジックゲート回路部ＬＧＣ１，ＬＧＣ２，ＬＧＣ３，ＬＧＣ４が形成されている。これらの回路は基体電位可変型回路と基体電位固定型回路のいずれにも構成できるようにセルライブラリが用意されており、いずれか一方の型の回路のみとすることができるとともに、それらを混在させて設けることもできるようにされている。そして、基体電位可変型回路として構成された場合には、各回路に隣接して基体電位切り換え用のスイッチ回路ＳＷ２がそれぞれ設けられる。これらの回路は低消費電力化を図り且つ高速動作を行なえるようにするため、１．８Ｖの電源電圧で動作される。また、これに応じてゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成されている。
【００９７】
なお、上記実施例においては、入出力バッファＩ／Ｏが３．３Ｖの振幅のインタフェースを有すると説明したが、今後外部装置（ＬＳＩ）として２．５Ｖや１．８Ｖの電源電圧で動作するＬＳＩが多くなると予想されるので、入出力バッファＩ／Ｏとして、２．５Ｖの振幅の入力信号を１．８Ｖの振幅の信号に変換して内部回路に供給したり内部の１．８Ｖの振幅の信号を２．５Ｖの振幅の信号に変換して出力するレベル変換機能を有する入出力バッファセルや、１．８Ｖの振幅の入力信号を１．８Ｖの振幅のまま内部回路に供給する入出力バッファセルを、上記実施例の３．３Ｖ系の入出力バッファセルとは別個に用意しておいて、ユーザーが自由に選択して所望の電圧系のＬＳＩを設計したり、上記複数の入出力バッファセルを混在させて複数の振幅のインタフェースに対応可能なＬＳＩを設計できるようにしてもよい。さらに、上記実施例の３．３Ｖ系のＬＳＩで一般に使用されているＬＶＣＭＯＳ入出力バッファやＬＶＴＴＬ入出力バッファ以外にＧＴＬやＨＳＴＬ、ＰＣＩなどの高速伝送用の入出力バッファセルを用意しておいて、ユーザーが適宜選択できるようにしてもよい。さらに電源電圧が、１．５Ｖ，１．２Ｖ，０．９Ｖと低下していくのはいうまでもない。
【００９８】
図１６および図１７の実施例のＬＳＩにおいては、ＬＳＩの外部から基板バイアス電圧Ｖｂｐ，Ｖｂｎと制御信号ｓｔｂ１，ｓｔｂ２が入力されるように構成されているが、これらの電圧および信号を外部から与える代わりに、図１８（Ａ）に示すように、ＬＳＩチップ内に基板電位発生回路ＢＶＧを設けるようにしてもよい。また、マイクロプロセッサを同一チップ上に設けたＬＳＩなどにおいては、基板電位切り換え制御信号ｓｔｂ１，ｓｔｂ２も内部回路で形成するように構成してもよい。
【００９９】
さらに、前記実施例では、ユーザー論理回路やメモリなどＬＳＩ内部の一部の回路（ユーザー論理回路）を基板電位可変型回路で構成した場合について説明したが、ＬＳＩ内のＣＰＵやメモリ、周辺回路など複数の回路ブロックを基板電位可変型回路で構成することも可能である。その場合、図１８（Ｂ）に示すように、共通のスイッチ回路ＳＷ１から複数の回路ブロックに対して基板電位Ｖｂｐ，Ｖｂｎと切り換え制御信号ｓｔｂを供給するように構成することができる。また、この場合にも、図１８（Ｃ）に示すようにＬＳＩチップ内に基板電位発生回路ＢＶＧを設けてもよい。
【０１００】
次に、図１８（Ａ）のように、ＬＳＩ内の一部の回路を基板電位可変型回路で構成する場合に、これを実現可能にするデバイス構造について説明する。ＬＳＩ内の一部の回路を基板電位可変型回路で構成する場合、基板電位可変型回路の基体となるウェル領域の電位は、動作時とスタンバイ時で切り換えられる。従って、基板電位固定型回路が基板電位可変型回路が形成されているウェル領域と同一のウェル領域に形成されると、不所望に基体電位が変化されてしまう。この場合、ＬＳＩ全体が単一電源で動作されしかもチップ全体がスタンバイモードになるＬＳＩでは支障はないが、図１７のように、ＬＳＩ内に異なる電源電圧で動作する回路があってそれぞれ基板電位固定型回路と基板電位可変型回路で構成される場合には、ウェル領域が共通化されていると基体電位が変動してほしくない基板電位固定型回路にとって望ましくない結果となる。
【０１０１】
そこで、基板電位固定型回路と基板電位可変型回路が混在するＬＳＩでは、図１９（Ａ）に示すように、それぞれの回路を異なる埋込みウェル領域１３１，１３２，Ｎｉｓｏ上に形成することで、ウェル電位の分離を図るようにしている。ｎ型の埋込みウェル領域１３１，１３２は、通常のｎウェル領域１０１やｐウェル領域１０２の形成の際よりも高いエネルギーでリンのような不純物を基体深くにイオン打込みすることで形成することができる。ただし、埋込みウェル領域１３１，１３２の不純物濃度は、通常のｎウェル領域１０１やｐウェル領域１０２の濃度と同程度（例えば１×１０13／ｃｍ3）でよい。
【０１０２】
図１９（Ａ）の実施例では、ｐ型半導体基板を用いているので、埋込みウェル領域１３１，１３２の導電型はｎ型とされ、このうち基板電位固定型回路が形成される埋込みウェル領域１３１上のｐ−ＭＩＳのｎウェル領域１０１には例えば１．８Ｖ（高電圧回路領域では３．３Ｖ）が、またｎ−ＭＩＳのｐウェル領域１０２には０Ｖが印加されるように構成されている。一方、基板電位可変型回路が形成される埋込みウェル領域１３２上のｐ−ＭＩＳのｎウェル領域１０１には動作時とスタンバイ時でそれぞれＶｂｐ（１．８Ｖまたは３．３Ｖ）が、またｎ−ＭＩＳのｐウェル領域１０２には動作時とスタンバイ時でそれぞれＶｂｎ（０Ｖまたは−１．５Ｖ）が印加される。スイッチ回路ＳＷ１を構成するＭＯＳＦＥＴ Ｑｐ１，Ｑｎ１が形成されるｎウェル領域とｐウェル領域には、動作時もスタンバイ時もそれぞれ３．３Ｖと−１．５Ｖが印加される。
【０１０３】
また、上記のようにウェル領域の分離を行なうことによって、高い電源電圧で動作する入出力バッファ回路Ｉ／ＯやＰＬＬ回路から低い電源電圧で動作する基板電位可変型回路（ユーザー論理回路）に対してウェルを通して伝わるノイズを遮断することができる。そこで、図１９の実施例では、同じ３．３Ｖのような電源電圧で動作する回路間においてもさらにウェル領域を分離することで、例えば入出力バッファ回路Ｉ／ＯからＰＬＬ回路に伝わるノイズも遮断して回路の誤動作を防止できるように工夫されている。
【０１０４】
なお、埋め込みウェル領域Ｎｉｓｏは、設計データとして、例えば、図３（ｊ）に示すオブジェクトＨに加えて、図１９（Ｂ）に示すオブジェクトＨ’を作成し、オブジェクトＨに代えてオブジェクトＨ’を用いることにより、共通レイアウトパターンに取り入れることができる。なお、埋め込みウェル領域Ｎｉｓｏを図１１（Ｃ）のオブジェクトに加え、図１９（Ｃ）に示すオブジェクトＣＭ’を作成し、このオブジェクトＣＭ’を用いて共通レイアウトパターンに取り入れればよいのは勿論である。
【０１０５】
ここで、本発明の設計方法を基板電位固定型回路と基板電位可変型回路が混在するＬＳＩに適用する場合には、基板電位可変型回路の共通セルトポロジーに上記埋込みウェル領域に関する情報を付加して埋込みウェル領域のあるセルとないセルをそれぞれライブラリに登録しておく必要があることに留意すべきである。
【０１０６】
以上説明したように、上記実施例は、所望の機能を有する回路セルの設計情報を目的別に記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、ＡＳＩＣ等を構成するための複数の回路セルが登録されたセルライブラリに登録するようにしたので、メーカーにとっては、同一機能の回路に関しては１種類のセルのみを設計すればよいため、設計の負担および設計した回路セルの遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、ひいてはコストダウンを図ることができるという効果がある。
【０１０７】
また、一つの半導体チップ上に使用される回路の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができるという効果がある。
【０１０８】
さらに、設計者は、セルライブラリに登録されている回路セルを用いて設計を行なうに当たって、論理シミュレーション完了後にスタンバイ電流を所定値以下に抑える必要性が生じたり、論理シミュレーションによってスタンバイ電流が予測した値以上になることが明らかとなったような場合にも、基体電位固定型セルを基体電位可変型セルに置き換えることによって容易に対応することができる。
【０１０９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例の共通セルトポロジーにおいて、基板へのコンタクト領域の設計情報をセル情報に持たせたまま、コンタクトホールを形成するか否かを選択することで基体電位固定型セルと基体電位可変型セルのいずれを形成するか指定できるようにしてもよい。しかもこの場合、基板へのコンタクトホールをマスクするためのデータを記述したレーヤを特別に定義して、該レーヤのデータの使用の有無で基体電位固定型セルと基体電位可変型セルの選択に対応させることができる。
【０１１０】
また、上記実施例では、共通セルトポロジーから所定のオブジェクトを削除もしくは追加することで基体電位固定型セルと基体電位可変型セルの選択を可能にしているが、図４（Ａ）に示すような基体電位固定型セルを共通セルとし、このセルに基体電位供給ラインとしてのＶＢＰラインおよびＶＢＮラインをスクリプト言語を用いて付加することで図４（Ｂ）のような基体電位可変型セルを形成できるようにしてもよい。さらに、上記実施例では、ＣＭＯＳインバータセルに適用した場合について説明したが、フリップフロップ回路セルその他の回路セルにも適用することができる。
【０１１１】
さらに、上記実施例では、スタンバイ時にソース・基体間に高い逆バイアス電圧を与えてＭＯＳＦＥＴのしきい値を高くしてリーク電流を減らし低消費電力化を図るようにしたＬＳＩに適用した場合について説明したが、テスティングの際にのみ外部から基板バイアス電圧を供給してリーク電流を測定することで所定の値以上の電流が流れるＬＳＩを検出できるようにしたテスティングが可能なＬＳＩとしても実現することができる。
【産業上の利用可能性】
【０１１２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＳＩＣに適用した場合について説明したが、この発明はそれに限定されるものでなく、ゲートアレイその他の半導体集積回路に広く利用することができる。
【符号の説明】
【０１１３】
１０１ ｎ−ＷＥＬＬ ｎウェル領域
１０２ ｐ−ＷＥＬＬ ｐウェル領域
１０３，３０３ 電源ライン（Ｖｃｃライン）
１０４，３０４ 電源ライン（Ｖｓｓライン）
１０５，３０５ 基体電位供給ライン（ＶＢＰライン）
１０６，３０６ 基体電位供給ライン（ＶＢＮライン）
１０７ ソース・ドレイン領域（ｐ型拡散層）
１０８ ソース・ドレイン領域（ｎ型拡散層）
１０９ ゲート電極
１１０ 共通ドレイン電極
１１１〜１１４ コンタクト領域
２００ 高電圧回路領域
３００ 低電圧回路領域
ＳＷ１，ＳＷ２ スイッチ回路
ＢＶＧ バイアス電圧発生回路
ＢＶＣ 基体バイアス制御回路
ＣＨ１〜ＣＨ８ コンタクトホール
ＴＨ１，ＴＨ２ スルーホール
ＭＡＴ メモリマット
Ｘ−ＤＥＣ Ｘデコーダ回路
Ｗ−ＤＲＶ ワードドライバ
Ｗ−ＳＮＴ ワードシャント領域
ＰＣ&ＹＳＷ プリチャージ回路およびカラムスイッチ列
Ｓ−ＡＭＰ&Ｗ−ＡＭＰ センスアンプおよびライトアンプ
【技術分野】
【０００１】
本発明は、半導体集積回路の設計手法さらには互いに特性の異なる複数の回路をセルライブラリとして用意しておいてユーザーがその中から所望のものを選択して半導体集積回路を設計する場合に適用して有効な技術に関し、例えばＡＳＩＣ（Application Specific Integrated Circuit）の設計に利用して有効な技術に関する。
【背景技術】
【０００２】
ＭＯＳＦＥＴ（Metal-Oxide-Semiconduction Field Effect Transistor）のような電界効果トランジスタを主体とする半導体論理集積回路においては、ＭＯＳＦＥＴのしきい値電圧が低いほど高速動作が可能である一方、しきい値が低いとオフ状態でのリーク電流が多くなって消費電力が増加することが知られている。また、ＭＯＳＦＥＴの特性として、ソースと基体（基板もしくはウェル領域）間の逆バイアス電圧を大きくするほどしきい値電圧が高くなるいわゆる基板バイアス効果がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開昭６０−１３０１３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図２０（Ａ）、（Ｂ）に示すような基体（ｎウェル，ｐウェル）の電位が電源電圧Ｖｃｃ，基準電圧Ｖｓｓ（Ｖｃｃ>Ｖｓｓ）に固定されたインバータ回路ＩＮＶに代えて、図２１（Ａ），（Ｂ）に示すように基体（ｎウェル，ｐウェル）の電位を電源電圧Ｖｃｃ，基準電圧Ｖｓｓと基体バイアス電圧Ｖｂｐ（Ｖｂｐ>Ｖｃｃ），Ｖｂｎ（Ｖｂｎ<Ｖｓｓ）とに切換え可能なインバータ回路ＩＮＶを用い高速動作が可能で且つ低消費電力化を図る技術が提案されている。
【０００５】
この技術では、回路の動作時（アクティブ時）には基体（ｎウェル，ｐウェル）に電源・電圧Ｖｃｃ，Ｖｓｓを印加して、ソース・基体間に低い逆バイアス電圧を与えてＭＯＳＦＥＴを低しきい値にして高速動作させる。一方、回路の非動作時（スタンバイ時）には基体（ｎウェル，ｐウェル）に基板バイアスＶｂｐ，Ｖｂｎを印加して、ソース・基体（ウェル）間に高い逆バイアス電圧を与えてＭＯＳＦＥＴのしきい値を高くしてリーク電流を減らし低消費電力化させる。本発明者が、上記基板バイアス電圧に切替え可能なＭＯＳＦＥＴを用いた半導体集積回路装置を検討した結果、以下の問題があることが明らかとなった。
【０００６】
上記のような基板バイアス効果を利用してＭＯＳＦＥＴのしきい値を制御することで所望の特性のＩＣを実現しようとした場合には、各ＭＯＳＦＥＴの基体としてのウェル領域にバイアス電圧を供給するための配線が多数（Ｖｃｃ線，Ｖｂｐ／Ｖｃｃ線，Ｖｓｓ線，Ｖｂｎ／Ｖｓｓ線）必要となり、回路の占有面積ひいてはＩＣのチップサイズが増大するという不具合がある。
【０００７】
また、ＡＳＩＣ等の開発においては、ユーザーが、動作速度は遅くても低消費電力またはチップサイズの小さなＩＣを望む場合と、消費電力は多少多くても高速で動作可能なＩＣを望む場合とがある。上記ソース・基体（ウェル）間の逆バイアス電圧の高低で上記のような特性の異なるＩＣを実現しようとすると、メーカーにおいてはそれぞれのＩＣに適した基体電位固定型の回路セルと基体電位可変型の回路セルとを別々に設計して別々のセルライブラリとして用意しておかなくてはならない。このため、設計の負担が大きくなるとともに、これらの回路セルを用いてユーザーチップ設計したり評価したりする際に必要となる回路セルの遅延時間等の特性抽出や仕様書（データシートもしくはデータブック）への記述等の手間も多くなり、すなわち、各々のセルライブラリに対して各々の仕様書を準備する負担が大きくなる。
【０００８】
この発明の目的は、メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができる設計技術を提供することにある。
【０００９】
この発明の他の目的は、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供することにある。
【００１０】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【００１２】
すなわち、所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報の形態で設計資源（リソース）として、ＡＳＩＣ等を構成するための複数の回路セルが登録されたセルライブラリに登録するようにしたものである。なお、このセルライブラリは、磁気ディスク、光ディスク、印刷物などの記憶媒体に記憶される。
【００１３】
上記回路セルの代表的なものとしては、例えば回路の最小単位の部類に属するＣＭＯＳインバータを構成する１対のｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴからなるセルがある。また、上記セルライブラリに登録される回路セルとしてはその他に、論理ＬＳＩにおいて頻繁に使用されるフリップフロップやＮＯＲゲート、ＮＡＮＤゲートのような基本回路セル、制御回路としてのＣＰＵコアや記憶回路としてのランダム・アクセス・メモリ、タイマ回路やシリアルコミュニケーションインタフェース回路等のＣＰＵ周辺回路モジュール、信号処理回路としてとしてのＡ／Ｄ変換回路、Ｄ／Ａ変換回路のようなマクロセルが含まれる。
【００１４】
上記した手段によれば、メーカーにとっては、同一機能の回路に関しては１種類のセルのみを設計すればよいため、設計の負担および設計したセルの電圧依存性や温度依存性、遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、ひいてはコストダウンを図ることができる。
【００１５】
また、一つの半導体チップ上に、セルが使用される回路部分の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１７】
すなわち、半導体集積回路の設計においては、同一機能の回路に関しては１種類の回路セルのみを設計すればよいため、設計の負担および設計した回路セルの遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、コストダウンが達成される。また、一つの半導体チップ上に、回路セルが使用される回路部分の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明を適用したＣＭＯＳインバータの共通セルトポロジーの一例を示す平面レイアウトパターン図。
【図２】図１のII−II線に沿った断面構成例を示す断面図。
【図３】（ａ）はオブジェクトＡを示す平面レイアウトパターンであり、（ｂ）はオブジェクトＢを示す平面レイアウトパターンである。
【図４】（Ａ），（Ｂ）は各々ＣＭＯＳインバータの共通セルポトロジーを用いて構成した基体電位固定型のＣＭＯＳインバータ、および基体電位可変型のＣＭＯＳインバータのレイアウトパターンを示す平面図。
【図５】基体電位可変型のＣＭＯＳインバータセルを用いる場合の基体バイアス制御回路の構成例を示す回路図。
【図６】基体電位可変型のＣＭＯＳインバータセルを用いる場合の基体バイアス制御回路の他の例を示す回路図。
【図７】（Ａ）は、ＣＭＯＳインバータの共通セルトポロジーの他の例を示す平面レイアウトパターン図であり、（Ｂ）は、オブジェクトＢ’を示す平面レイアウトパターンである。
【図８】本発明を適用したメモリアレイの一例を示す平面レイアウト図。
【図９】本発明を適用したメモリセル給電部を有するメモリマットの一例を示す平面レイアウト図。
【図１０】メモリセル給電部の共通セルトポロジーの実施例を示す平面レイアウトパターン図および断面図。
【図１１】メモリセル給電部のオブジェクト構成例を示す平面レイアウトパターン図。
【図１２】メモリセルのセルトポロジーの実施例を示す平面レイアウトパターン図。
【図１３】メモリセルの一実施例を示す回路図。
【図１４】セルを登録したライブラリの作成手順を示すフローチャート。
【図１５】図１３のフローチャートのステップＳ３で用意されるインバータセルの部品の一部を示す説明図。
【図１６】本発明に係る共通セルトポロジーを使用して構成される半導体集積回路の一例としてのＡＳＩＣの構成例を示すブロック図。
【図１７】本発明に係る共通のセルトポロジーを使って設計可能にしたＬＳＩの他の実施例を示すブロック図。
【図１８】本発明を適用したＬＳＩの変形例を示す概念図。
【図１９】本発明の他の実施例としてのウェル分離構成のＬＳＩの構造を示す断面図およびオブジェクト構成例を示す平面レイアウトパターン図。
【図２０】（Ａ）は、基体電位固定型のＣＭＯＳインバータの等価回路を示す回路図であり、（Ｂ）は、（Ａ）の構造を示す断面図である。
【図２１】（Ａ）は、基体電位可変型のＣＭＯＳインバータの等価回路を示す回路図であり、（Ｂ）は、（Ａ）の構造を示す断面図である。
【発明を実施するための形態】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。
先ず初めに、ＣＭＯＳ（Complementary ＭＯＳ）インバータセルＩＮＶを例に用いて共通セルトポロジーの考え方について説明する。
【００２０】
図１および図２は、１対のｐチャネルＭＩＳＦＥＴ（Metal Insulator Semiconducotr ＦＥＴ）ＱｐとｎチャネルＭＩＳＦＥＴＱｎからなるＣＭＯＳインバータセルＩＮＶの共通セルトポロジーの一例を示す。このうち図１は回路セルの平面レイアウトパターン例を、また図２は図１のII-II線に沿った断面構成例を示す。
【００２１】
図１，２において、１００は、例えば基体であるｐ−型単結晶シリコン基板、１００ｉは素子分離部、１０１，１０２は互いに接触して並設された比較的低濃度のｎ型半導領域およびｐ型半導体領域であるｎウェル領域（１０１ａ，１０１ｂ）およびｐウェル領域（１０２ａ,１０２ｂ）、１０３，１０４は上記ｎウェル領域１０１およびｐウェル領域１０２の上辺および下辺に沿ってそれぞれ配設された電源配線層としてのＶｃｃラインとＶｓｓライン、１０５，１０６は上記Ｖｃｃライン１０３およびＶｓｓライン１０４のさらに外側にこれらの配線層と平行に配設された基体電位供給配線層としてのＶＢＰラインとＶＢＮラインである。これらの電源供給ライン（１０３〜１０６）は、例えば一層目のメタル（アルミニウム）層により構成される。また、電源供給ライン（１０３〜１０６）は、セル列方向に延在するように構成されている。
【００２２】
また、１０７はｐチャネルＭＩＳＦＥＴＱｐが形成される活性領域であり、１０８はｎチャネルＭＩＳＦＥＴＱｎが形成される活性領域であり、活性領域１０７，１０８は素子分離部１００ｉにより規定される。１０７ａおよび１０７ｂは上記ｎウェル領域１０１且つ活性領域１０７に設けられた比較的低濃度のｐ−型半導体領域および比較的高濃度のｐ＋型半導体領域であり、ｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン領域として作用する。１０８ａ，１０８ｂは上記ｐウェル領域１０２且つ活性領域１０８に設けられた比較的低濃度のｎ−型半導体領域および比較的高濃度のｎ＋型半導体領域であり、ｎチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域として作用する。１０９は上記ｐウェル領域１０１とｎウェル領域１０２にまたがって上記電源ライン１０３，１０４と直交する方向に延在するように配設されたポリシリコン膜等からなるゲート電極であり、ゲート電極１０９はｐチャネルＭＩＳＦＥＴＱｐのゲート電極１０９ｐおよびｎチャネルＭＩＳＦＥＴＱｎのゲート電極１０９ｎと一体に構成される。
【００２３】
ゲート電極１０９ｎ，１０９ｐはゲート絶縁膜１０９ｉを介してウェル１０１，１０２上に形成される。また、ｐチャネルみＳＦＥＴＱｐのチャネル形成領域はｎウェル領域１０１と一体に形成され、ｎチャネルＭＩＳＦＥＲＱｎのチャネル形成領域はｐウェル領域１０２と一体に形成される。
【００２４】
さらに、１１０は上記ｎウェル領域１０１およびｐウェル領域１０２にまたがって上記電源ライン１０３，１０４と直交する方向に配設された、例えば、１層目のメタル（アルミニウム）層等からなる共通ドレイン電極である。この共通ドレイン電極１１０は両端でそれぞれソース・ドレイン領域としての上記ｐ型半導体領域１０７ａ，ｂおよびｎ型半導体領域１０８ａ，ｂに、コンタクトホールＣＨ１，ＣＨ２を通して電気的に接続されるように設計されている。
【００２５】
なお、ＣＨ３は上記Ｖｃｃライン１０３を上記ｎウェル領域１０１に電気的に接続するためのコンタクトホール、ＣＨ４は上記Ｖｓｓラインを上記ウェル領域１０２に電気的に接続するためのコンタクトホール、ＣＨ５は上記ＶＢＰライン１０５を上記ｎウェル領域１０１にそれぞれ接続するためのコンタクトホール、ＣＨ６は上記Ｖｂｎライン１０６を上記ｐウェル領域１０２に電気的に接続するためのコンタクトホール、ＣＨ７は上記Ｖｃｃライン１０３をｐチャネルＭＩＳＦＥＴＱｐのソース・ドレイン領域としての上記ｐ型半導体領域１０７ａ，ｂに電気的に接続するためのコンタクトホール、ＣＨ８は上記Ｖｓｓライン１０４をチャネルＭＩＳＦＥＴＱｎのソース・ドレイン領域としての上記ｎ型半導体領域１０８ａ，ｂに電気的に接続するためのコンタクトホールである。そして、これらのコンタクトホールのうちウェル領域に電位を与えるためのコンタクトホールＣＨ３〜ＣＨ６に対応した基板表面位置には、接触抵抗を減らすための高濃度半導体領域からなるコンタクト領域１１１〜１１４が設けられている。
【００２６】
なお、コンタクト領域１１１,１１３はｎ＋型半導体領域であり、例えば半導体領域１０８ｂと同一工程で形成される。コンタクト領域１１１〜１１４及び活性領域１０７，１０８は素子分離部１００ｉにより規定される。素子分離部１００ｉは、基体１００に形成された溝に絶縁膜が埋め込まれた構造で構成される。
【００２７】
また、図１，２において、ＴＨ１は上記ゲート電極１０９をそれよりも上方のアルミニウム層等からなる第１層目メタル層（上層配線）１１０’に接続するための入力端子としてのスルーホール、ＴＨ２は上記ドレイン電極１１０をそれよりも上方のアルミニウム層等からなる第１層目メタル層（上層配線）１１０"に接続するための出力端子としてのスルーホールである。ＣＨ１〜ＣＨ９，ＴＨ１は、同一工程で形成される。
【００２８】
図２において、ソース・ドレイン領域１０７ａ、ｂ，１０８ａ、ｂおよびコンタクト領域１１１〜１１４の表面に形成された導電層１２０は低抵抗化のためのメタルシリサイド層（ＣｏＳｉ，ＴｉＳｉ等）で、ポリシリコンゲート電極１０９の表面にも形成されている。上記導電層１２０と電源供給ライン１０３〜１０６との間は、層間絶縁膜１２１で離間され、この層間絶縁膜１２１に形成されたコンタクトホールＣＨ１，ＣＨ２，ＣＨ３，ＣＨ４，ＣＨ５〜ＣＨ８に充填されたタングステン等の導電体からなる接続体１２２によって電気的に接続されている。
【００２９】
この実施例においては、上記ＣＭＯＳインバータＩＮＶを構成する設計データは以下のオブジェクトＡ，Ｂ，ＣＰ，ＣＮ，ＤＷ，ＤＴＨ，Ｅ，Ｆ，Ｇ，Ｈに分割される、すなわち、上記ＶＢＰライン１０５およびＶＢＮライン１０６とこれらを上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれ接続するためのコンタクトホールＣＨ５，ＣＨ６、コンタクト領域１１３，１１４並びに上記ＶＢＰライン１０５およびＶＢＮライン１０６の直下のウェル領域１０１，１０２の一部ｎウェル１０１ａ，ｐウェル１０２ａは各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトＡとして用意されている（図３（ａ））。同様に上記Ｖｃｃライン１０３およびＶｓｓライン１０４を上記ｎウェル領域１０１およびｐウェル領域１０２に接続するためのコンタクトホールＣＨ３，ＣＨ４、コンタクト領域１１１，１１２並びに上記Ｖｃｃライン１０３およびＶｓｓライン１０４のコンタクトのための突出部１０３ａ，１０４ａは、各々設計データを構成し、これらの設計データは一つのまとまりのあるオブジェクトＢとして用意されている（図３（ｂ））。
【００３０】
インバータセルを構成するｐチャネルＭＩＳＦＥＴＱｐとして、活性領域１０７，ｐ型半導体領域１０７ａ，ｂとゲート電極１０９ｐは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＰとして用意されている（図３（ｃ））。インバータセルを構成するｎチャネルＭＩＳＦＥＴＱｎとして、活性領域１０８，ｎ型半導体領域１０８ａ，ｂとゲート電極１０９ｎは設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＮとして用意されている（図３（ｄ））。
【００３１】
図３（ｃ）〜図３（ｋ）に示すように、他のオブジェクトも同様に設計データのまとまりとして構成される、すなわち、第１層目メタル層のドレイン電極１１０（オブジェクトＤＷ）とドレイン電極１１０を上層の配線層（信号線）に接続するためのスルーホールＴＨ２と出力コンタクト構造（オブジェクトＤＴＨ）、ゲート電極を上層の配線層（信号線）に接続するためのスルーホールＴＨ１と緩衝用導電層ＢＦＭとからなる入力コンタクト構造（オブジェクトＥ）、電源ライン１０３，１０４やドレイン電極１１０等の導電層を拡散層１０７ａ，ｂ，１０８ａ，ｂに接続するためのコンタクトホールＣＨ１，ＣＨ２，ＣＨ７，ＣＨ８と高濃度のコンタクト領域１０７’，１０８’とからなるコンタクト構造（オブジェクトＦ）、電源ライン１０３，１０４を構成する導電層パターン（オブジェクトＧ）、ウェル領域１０１ｂ，１０２ｂを提供するウェル構造（オブジェクトＨ）がある。
【００３２】
また、コンタクト領域１０７’，１０８’は実質的に各々ｐ型半導体領域１０７ａ，ｂ、ｎ型半導体領域１０８ａ，ｂと同一工程で形成され、且つ一体に形成されるので、図２における図示は図を見やすくするため省略している。なお、図３のオブジェクトＡ，Ｂ，Ｆ，Ｇにおいて一点鎖線及び二点鎖線はセルの外形を示す輪郭線であり、オブジェクトを構成する要素ではない。
【００３３】
上記オブジェクトＡ〜Ｈの設計データはそれぞれ製造プロセスにおいて使用されるマスクに対応された複数のレイヤと呼ばれる階層データに展開されるようになっており、例えばオブジェクトＡを除去するということはオブジェクトＡを構成するレイヤの情報を除去するということである。オブジェクトＡ〜Ｈに分割されてなる同一データ（階層データ）の合成により、製造プロセスで使用するマスクが作成される。例えば、オブジェクトＣＰのゲート電極１０９ｐとオブジェクトＣＮのゲート電極１０９ｎとは同一のレイヤ（階層データ）であり、これらの階層データを合成することによりポリシリコンゲート電極１０９を形成するためのマスクパターンが作成される。
【００３４】
また、オブジェクトＤＷの配線１１０，オブジェクトＧのＶｃｃライン１０３，Ｖｓｓライン１０４，オブジェクトＡのＶｂｐライン１０５，Ｖｂｎライン１０６は同一階層データであり、これらの階層データを適当に合成することにより、第１層メタル層を形成するためのマスクパターンが作成される。このように、同一のマスクパターンを形成するための設計データは同一の階層データを構成する。本実施例のインバータセルに関しては、オブジェクトＡ，Ｂの以外のオブジェクトについては異なるオブジェクトの要素に同一のレイヤを対応させるようにすることも可能である。
【００３５】
図１のＣＭＩＳインバータセルを形成するセルの設計データから上記オブジェクトＡの設計データを除去したデータを用いると（すなわちオブジェクトＢ〜Ｈの設計データを用いると）、図４（Ａ）に示すように、上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれＶｃｃライン１０３およびＶｓｓライン１０４を接続した図２０（Ａ）に示す回路構成の基体電位固定型のＣＭＩＳインバータＩＮＶが構成される。一方、図１のＣＭＩＳインバータを形成する設計データから上記オブジェクトＢの設計データを除去したデータを用いると（すなわち、オブジェクトＡ，ＣＮ，ＣＰ〜Ｈの設計データを用いると）、図４（Ｂ）に示すように、上記ｎウェル領域１０１およびｐウェル領域１０２にそれぞれＶＢＰライン１０５およびＶＢＮライン１０６を接続した図２１（Ａ）に示す回路構成の基体電位可変型のＣＭＩＳインバータＩＮＶが構成される。
【００３６】
すなわち、共通のセルレイアウトとしてオブジェクトＡ〜Ｈを有する設計データを用意しておき、この共通のセルレイアウトからオブジェクトＡ又はオブジェクトＢを除去することにより、基板電位固定型セルのライブラリー又は、基板電位可変型セルのライブラリーを形成することができる。このように、共通セルトポロジーとは、１つの共通セルパターンで２つのセルライブラリーを構成する方法及び手法等を意味するものである。
【００３７】
すなわち、１つの共通セルパターンをオブジェクトの集合体と考え、その共通セルパターンから所定のオブジェクトを追加することにより、２つのセルライブラリーを形成することができる。
【００３８】
なお、インバータセルと同様にＮＩＲゲート回路，ＮＡＮＤゲート回路，スイッチ回路ＳＷ１，ＳＷ２，ＲＡＭ等もオブジェクトＣＰ，ＣＮ，ＤＷ，ＤＴＷ，Ｅ，Ｆ，Ｈを適当に形成することにより、ＮＯＲゲート回路，ＮＡＮＤゲート回路，スイッチ回路ＳＷ１，Ｗ２，ＲＡＭ等の論理回路セルの共通レイアウトを構成できる。
【００３９】
この共通セルパターンから、基板電位共通型セルライブラリーとして形成するのは上記ＣＭＯＳインバータセルＩＮＶの場合と同様にして形成することができる。
【００４０】
また、この論理回路セルの共通レイアウトパターンは、上記インバータＣＭＯＳインバータセルＩＮＶの共通レイアウトパターンと同様のセル高さＨａ，Ｈｂを有するオブジェクトＡ，Ｇを含んでいる。これにより、図５に示すように、基板電位可変型セルライブラリーを用いた論理回路セルＣＥＬＬをセル列方向に配置した場合、対応する電源供給ライン（１０３〜１０６）がそれぞれ一体に形成され、且つセル方向に延在するように構成される。
【００４１】
すなわち、論理回路セルの共通レイアウトパターンから基板電位共通ライブラリー及び基板電位可変型セルライブラリーを作成し、一方のライブラリーを開いて論理回路ＣＥＬＬを配置結線することにより所望の論理回路を構成できる。この場合、論理回路ＣＥＬＬは隣接して配置され、電源供給ライン（１０３〜１０６）は、図５，図６に示すように、セル方向に一体に形成される。
【００４２】
そして、この基体電位可変型のＣＭＩＳインバータセル等ＣＥＬＬが選択される場合は、図５に示されているようなバイアス電圧発生回路ＢＶＧで発生されたバイアス電圧Ｖｂｐ，Ｖｂｎまたは電源電圧Ｖｃｃ，ＶｓｓをインバータセルＩＮＶに供給するための基体バイアス制御回路ＢＶＣが半導体チップの任意の位置に設けられて、制御信号ｓｔｂ１，ｓｔｂ２に応じて、例えば表１に示されているように、アクティブ時にはスタンバイ時の基体電位Ｖｂｐ（＝３．３Ｖ），Ｖｂｎ（＝−１．５Ｖ）に代えて、それよりもＭＩＳＦＥＴのソース・基板間の逆バイアス電圧を小さくするようなバイアス電圧Ｖｂｐ（＝１．８Ｖ），Ｖｂｎ（＝０Ｖ）をＶＢＰライン１０５，ＶＢＮライン１０６を通して各ウェル領域に印加するように制御される。図６に示すように、基本回路セルＣＥＬＬ方向は第１層目メタル層及び第２層目メタル層の配線を用いて結線され所望の論理回路を構成する。
【００４３】
なお、上記実施例において、オブジェクトＡ，Ｂは、さらに小さなオブジェクトの集まりとして用意しておいても良い。また、上記インバータセルと同様に、ＮＡＮＤゲート回路やＮＯＲゲート回路などの基本論理回路のセルをそれぞれ基体電位固定型回路または基体電位可変型回路のいずれにも構成できるように設計してライブラリに登録あるいはＲＡＭなどのメモリにおいて基体電位固定型回路または基体電位可変型回路のいずれも構成可能なセルを設計してライブラリに登録しておいてもよい。さらに、上記バイアス電圧発生回路ＢＶＧおよび基体バイアス制御回路ＢＶＣの設計情報もそれぞれ一つの回路セルとしてセルライブラリに登録しておくようにすることができる。バイアス電圧発生回路ＢＶＧを半導体チップ上に搭載する代わりに外部からバイアス電圧Ｖｂｐ，Ｖｂｎを与えるようにしてもよい。
【００４４】
図４の（Ａ）と（Ｂ）を比較すると明らかなように、図４（Ａ）の基体電位固定型のＣＭＩＳインバータセルの方が図４（Ｂ）の基体電位可変型のＣＭＩＳインバータセルよりもセル面積はＶＢＰライン１０５およびＶＢＮライン１０６の分だけ小さくなる。従って、高速動作が必要な回路を構成したい場合には基体電位固定型のＣＭＩＳインバータセルを選択することにより、チップサイズの低減を優先することができる。
【００４５】
すなわち、図４（Ａ）のセル高さＨａは図４（Ｂ）のセル高さよりも小さいので、図５に示すように、図４（Ａ）の基板電位固定型のセルＣＥＬＬを組み合わせて、論理を形成する場合、ＶＢＰライン１０５，ＶＢＮライン１０６の領域を配線領域として使用することができるので、チップサイズ低減及び高集積化、高機能化を図ることができる。
【００４６】
次に、図５および表１を用いて基体バイアス制御回路ＢＶＣの構成と動作を説明する。
この実施例の基体バイアス制御回路ＢＶＣは、基体電位供給ラインとしての図１の実施例のＶＢＰライン１０５とバイアス電圧発生回路ＢＶＧとの間に設けられ制御信号／ｓｔｂ１によって制御されるｐチャネルＭＩＳＦＥＴ Ｑｐ１および基体電位供給ラインとしてのＶＢＮライン１０６とバイアス電圧発生回路ＢＶＧとの間に設けられ制御信号ｓｔｂ２によって制御されるｎチャネルＭＩＳＦＥＴ Ｑｎ１からなる第１スイッチ回路ＳＷ１と、Ｖｃｃライン１０３とＶＢＰライン１０５との間に設けられ制御信号ｓｔｂ１によって制御されるｐチャネルＭＩＳＦＥＴ Ｑｐ２およびＶｓｓライン１０４とＶＢＮライン１０６との間に設けられ制御信号／ｓｔｂ２によって制御されるｎチャネルＭＩＳＦＥＴ Ｑｎ２からなる第２スイッチ回路ＳＷ２とにより構成されている。
【００４７】
上記第２スイッチ回路ＳＷ２は所定数の基本回路セル（インバータセルやＮＯＲ又はＮＡＮＤ等の論理回路（ゲート））ＣＥＬＬ毎に一つずつ、つまり１つのセル列ＣＲに複数個設けられ、第１スイッチ回路ＳＷ１は複数の第２スイッチ回路ＳＷ２に対して共通回路として設けられている。従って、第１スイッチ回路ＳＷ１を構成するＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１の素子サイズは第２スイッチ回路ＳＷ２を構成するＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２の素子サイズよりも大きく設計される。第２スイッチ回路ＳＷ２の配設ピッチは、ＬＳＩの動作周波数や電源ラインＶｃｃライン１０３，Ｖｓｓライン１０４の配線抵抗に応じて、動作周波数が高いほどまた電圧ドロップが大きいほど第２スイッチ回路ＳＷ２の配設ピッチを小さくして１つのセル列ＣＲに設けられる第２スイッチ回路ＳＷ２の数を多くするのが望ましい。これによって、回路動作に伴う基板電位の変動を抑え、ノイズによる回路の動作を防止することができる。
【００４８】
このように、基本回路セルＣＥＬＬを配置して、基本回路セルＣＥＬＬ間を第１層目メタル層１１０’及び第２層目メタル層１１０"の配線を用いて結線することにより所望の論理回路を構成する。なお、論理回路は図６に示すように複数のセル列ＣＲを配置して構成しても良い。この場合、第１スイッチ回路ＳＷ１は各セル列ＣＲ毎に設けても良いし、図６に示すように論理回路に１つ設けるようにしても良い。また、セル列ＣＲ間は配線領域として使用され、第１層目及び第２層目メタル層１１０’，１１０"の配線を用いて、セル列間又はセル内の結線が行われる。
【００４９】
また、上記基体バイアス制御回路ＢＶＣは、アクティブ時には表１に示すように、制御信号ｓｔｂ１はＶｓｓ（＝０Ｖ）、／ｓｔｂ１はＶｂｐ（＝３．３Ｖ）、ｓｔｂ２はＶｂｎ（＝−１．５Ｖ）、／ｓｔｂ２はＶｃｃ（＝１．８Ｖ）とされる。これによって、スイッチ回路ＳＷ１のＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１がオフ、ＳＷ２のＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２がオン状態とされて、インバータセルＩＮＶに接続されたＶＢＰライン１０５およびＶＢＮライン１０６には電源電圧Ｖｃｃ，Ｖｓｓが供給され、インバータセルＩＮＶのＭＩＳＦＥＴはソース・基体間に低い逆バイアス電圧は受けてしきい値が低くされ高速動作する。
【００５０】
【表１】
【００５１】
一方、回路の非動作時（スタンバイ時）には、表１に示すように、制御信号ｓｔｂ１はＶｂｐ（＝３．３Ｖ）、／ｓｔｂ１はＶｓｓ（＝０Ｖ）、ｓｔｂ２はＶｃｃ（＝１．８Ｖ）、／ｓｔｂ２はＶｂｎ（＝−１．５Ｖ）とされる。これによって、スイッチ回路ＳＷ１のＭＩＳＦＥＴ Ｑｐ１，Ｑｎ１がオン、ＳＷ２のＭＩＳＦＥＴ Ｑｐ２，Ｑｎ２がオフ状態とされて、インバータセルＩＮＶに接続されたＶＢＰライン１０５およびＶＢＮライン１０６にはバイアス電圧発生回路ＢＶＧで発生されたバイアス電圧Ｖｂｐ，Ｖｂｎが供給され、インバータセルＩＮＶのＭＩＳＦＥＴはソース・基体間に高い逆バイアス電圧が与えられてＭＩＳＦＥＴのしきい値が高くされ、これによってリーク電流が減少されるようになる。なお、表１は、外部から供給される電源電圧Ｖｃｃが１．８Ｖの場合のバイアス電圧の一例を示したもので、電源電圧Ｖｃｃが変わればバイアス電圧Ｖｂｐ（Ｖｂｐ>Ｖｃｃ），Ｖｂｎ（Ｖｂｎ<Ｖｓｓ）もそれに応じて適宜変更されるものである。
【００５２】
また、Ｖｂｎ電位及びＶｂｐ電位はウェル領域１０１，１０２に供電する電位なので、電流変動が少なく、図４（Ａ），（Ｂ）に示すように、ＶＢＰライン１０５及びＶＢＮライン１０６の配線幅は、Ｖｃｃライン１０３及びＶｓｓライン１０４の配線幅よりも細く構成する。これにより、ＶＢＰライン１０５及びＶＢＮライン１０６を設けることによるセルＣＥＬＬサイズの増大を低減することができる。
【００５３】
また、上記実施例では、ＶＢＰライン１０５およびＶＢＮライン１０６とこれらをｎウェル領域１０１およびｐウェル領域１０２にそれぞれ接続するためのコンタクトホールＣＨ５，ＣＨ６、コンタクト領域１１３，１１４並びに上記ＶＢＰライン１０５およびＶＢＮライン１０６の直下のウェル領域１０１，１０２の一部を構成する設計データは一つのまとまりのあるオブジェクトＡとして、またＶｃｃライン１０３およびＶｓｓライン１０４をｎウェル領域１０１およびｐウェル領域１０２に接続するためのコンタクトホールＣＨ３，ＣＨ４、コンタクト領域１１１，１１２並びに上記Ｖｃｃライン１０３およびＶｓｓライン１０４のコンタクトのための突出部１０３ａ，１０４ａを構成する設計データは一つのまとまりのあるオブジェクトＢとして用意すると説明したが、上記２つのオブジェクトＡ，Ｂを１つのオブジェクトＡ’とし、このオブジェクトＡ’とは別に、図７（Ａ）にハッチングで示すように、Ｖｃｃライン１０３およびＶｓｓライン１０４とＶＢＰライン１０５およびＶＢＮライン１０６との間隙を同一の導電体層（第１層目メタル（アルミニウム）層）で埋めるパターンＦＰ１，ＦＰ２の設計情報を他のオブジェクトＢ’（図７（Ｂ））として用意し、この隙間埋設用のオブジェクトＢ’を入れるか入れないかで基体電位固定型セルまたは基体電位可変型セルのいずれかを形成できるようにしてもよい。
【００５４】
また、オブジェクトＡ’とオブジェクトＢ’を１つのオブジェクトＡ"として、オブジェクトＢ’をオブジェクトＡ"から削除するか、残すようにするかで、基本電位固定型セル又は基本電位可変型セルのいずれか形成できるようにしても良い。
【００５５】
ただし、そのようにした場合には、いずれのセルも同一形状（外形）となるので、基体電位固定型セルを選択してもセル面積の低減の効果は得られないが、代わりに電源ラインの線幅の増加に伴う抵抗の低下、電源電位の安定化およびコンタクト数の増加によるウェル電位の安定化という論理回路の信頼性、性能向上という他の効果が得られる。
【００５６】
さらに、上記実施例では、Ｖｃｃライン１０３およびＶｓｓライン１０４とＶＢＰライン１０５およびＶＢＮライン１０６をそれぞれ対応するウェル領域１０１，１０２に接続するためのコンタクトホールＣＨ３〜ＣＨ６の情報をそれぞれの電源ラインの情報と同一のオブジェクトに入れると説明したが、コンタクトホールの情報は電源ラインの情報の入ったオブジェクトから外し、基体コンタクトホールは自動レイアウトエディッタ・プログラムによって各電源ライン下の空白領域に発生させるようにしてもよい。すなわち、論理回路セルの共通レアウトパターンを構成するオブジェクトは上記したものに限らず、本発明の主旨を変更しない範囲で、変更可能なことは勿論である。
【００５７】
次に、ＬＳＩに内蔵されるＲＡＭを構成するメモリセルの基体電位を固定または可変にする場合の共通セルトポロジーについて説明する。この実施例は、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成するようにしたものである。
【００５８】
図８（Ａ）にはメモリアレイ全体の構成が示されている。この実施例のメモリアレイは、各々３２×ｎ個のメモリセルＭＣがマトリックス状に配置されてなるメモリマットＭＡＴが、Ｘデコーダ回路Ｘ−ＤＥＣを挟んでその両側方に配設されてなる。Ｘデコーダ回路Ｘ−ＤＥＣに隣接してその両側にワード線を選択レベルに駆動するワードドライバＷ−ＤＲＶが配置される。また、斜線の領域で示すように、ワード線方向（図の横方向）のメモリマット間にはそれぞれ２層ワード線を適当なピッチで結合してレベルダウンを防止するためのワードシャント領域Ｗ−ＳＮＴが形成される。またデータ線方向（図の縦方向）において、メモリマットの一端部には、プリチャージ回路ＰＣおよびカラムスイッチ列ＹＳＷが配置され、さらに、チャージ回路ＰＣおよびカラムスイッチ列ＹＳＷに隣接してデータ線の信号を増幅するセンスアンプＳ−ＡＭＰおよびライトアンプＷ−ＡＭＰが配置されている。
【００５９】
図９にワード線を省略した状態のメモリマットＭＡＴの一つが示されている。図９に示されているように、メモリマット内にはデータ線方向（図の縦方向）に沿ってｎウェル領域ｎ−ＷＥＬＬとｐウェル領域ｐ−ＷＥＬＬが交互に配設されている。そして、この実施例では、上記ワードシャント領域ＷＳにワード線と直交する方向（データ縦方向）に沿って延在するように電源ラインＶＤＬ，ＶＳＬと基体電位Ｖｂｐ，Ｖｂｎを供給するラインＶＢＰ，ＶＢＮが配設されている。また、データ縦方向において、上記ワードシャント領域Ｗ−ＳＮＴの両端部にそれぞれ前述のスイッチ回路ＳＷ２に相当する回路が配置される。また、上記ワードシャント領域Ｗ−ＳＮＴにワード線方向のメモリセルの共通ウェル領域に対して給電を行なう給電部が設けられ、この給電部が共通セルトポロジーで構成されている。すなわち、給電部である上記ワードシャント領域Ｗ−ＳＮＴに、図８（Ｂ）に示すようなメモリ給電用セルであるＶＢＢ strapped セルが配置され、上記メモリ給電用セルが共通セルトポロジーで構成される。
【００６０】
図１０（Ａ）に、上記メモリセルへの給電部に配置されるＶＢＢ strapped セルの共通セルトポロジーの実施例が示されている。図１０（Ａ）の実施例はインバータセルの図１の実施例と同様な思想で設計された共通セルトポロジーであり、上記ワードシャント領域ＷＳに配設されるメモリ給電用セルである。図１０（Ａ）にはメモリ給電用セルの両側にメモリセルＭＣをそれぞれ１つずつ配置して示してある。
【００６１】
図１０（Ａ）において、３０１はメモリマット内のメモリセルのｐウェル領域ｐ−ＷＥＬＬと同一幅Ｗｐを有し、且つワード線方向にｐウェル領域がｐ−ＷＥＬＬと一体に構成されるように配置されるｐウェル領域、３０２はメモリセルのｎウェル領域ｎ−ＷＥＬＬと同一幅Ｗｎを有し、且つワード線方向にｎウェル領域ｎ−ＷＥＬＬと一体に構成されるように配置されるｎウェル領域、３０３はウェル領域３０１，３０２と交差する方向（図の縦方向であるデータ線方向）に配設された電源電圧Ｖｃｃを供給するための電源ライン（Ｖｃｃライン）、３０４はウェル領域３０１，３０２と交差するデータ縦方向に配設された基準電圧Ｖｓｓを供給するための電源ライン（Ｖｓｓライン）である。３０５は上記電源ライン３０３，３０４の外側にこれらと並行して配設され基体電位Ｖｂｐを供給する基体電位供給ラインとしてのＶＢＰラインであり、３０６は上記電源ライン３０３，３０４の外側にこれらと並行して配設され基体電位Ｖｂｎを供給する基体電位供給ラインとしてのＶＢＮラインである。特に制限されないが、上記電源ライン３０３，３０４および基体電位供給ライン３０５，３０６はアルミニウムなどの導電層からなる２層目メタル層により構成される。なお、第１層目メタル層は後述するようにメモリセル内の素子（ＭＩＳＦＥＴ）間の接続に使用される。
【００６２】
また、図１０（Ａ）において、ＣＨ３’，ＣＨ４’は上記電源ライン３０３，３０４を上記ｐウェル領域３０１，ｎウェル領域３０２にそれぞれ電気的に接続させるためのコンタクトホール、３１１は上記コンタクトホールＣＨ３’に対応してｐウェル領域３０１に形成された接触（コンタクト）抵抗を減らすためのｐ＋半導体領域からなるｐ型コンタクト領域、３１２は上記コンタクトホールＣＨ４’に対応してｎウェル領域３０２に形成された接触抵抗を減らすためのｎ＋半導体領域からなるｎ型コンタクト領域、ＣＨ５’，ＣＨ６’は上記基体電位供給ライン３０５，３０６を上記ｎウェル領域３０１，ｐウェル領域３０２にそれぞれ接触させるためのコンタクトホール、３１３は上記コンタクトホールＣＨ５’に対応してｐウェル領域３０１に形成されたｐ＋型半導体領域からなるコンタクト領域であり、３１４は上記コンタクトホールＣＨ６’に対応してｎウェル領域３０２に形成されたｎ＋型半導体領域からなるコンタクト領域である。
【００６３】
これらのＣＨ３’，ＣＨ４’，ＣＨ５’，ＣＨ６’の各々のコンタクトに対応したＣＨ３"，ＣＨ４"，ＣＨ５"，ＣＨ６"の各々のＶｉａ（コンタクトホール）を介して上層の２層目メタル層からなる電源ライン及び基体電位供給ライン（３０３〜３０６）に電気的に接続する。３１１ａ，３１２ａ，３１３ａ，３１４ａは半導体領域３１１，３１２，３１３，３１４から第２層目メタル層からなる電源ライン及び基板電位供給ライン３０３〜３０６にとりだすための緩衝用導電層として形成される。すなわち、緩衝用導電層３１１ａ，３１２ａ，３１３ａ，３１４ａは第１層目メタル層で構成される。
【００６４】
図１０（Ｃ）は図１０（Ａ）におけるＣ−Ｃ’線の位置で切った断面図であり、電源ラインである。
【００６５】
ＶＢＮライン３０６は、コンタクトホールＣＨ５"を介して緩衝用導電層３１３ａに電気的に接続され、緩衝用導電層３１３ａは、コンタクトホールＣＨ５’を介してｐ＋型半導体領域３１３に電気的に接続される。同様に、ＶＢＳライン３０１は、コンタクトホールＣＨ３"を介して緩衝用導電層３１１ａに電気的に接続され、緩衝用導電層３１１ａは、コンタクトホールＣＨ３’を介してｐ＋型半導体領域３１１に電気的に接続される。Ｖｃｃライン３０３も同様にして、コンタクトホールＣＨ４’，ＣＨ４"および緩衝用導電層３１２ａを介してｎ＋型半導体領域３１２に電気的に接続され、ＶＢＰライン３０５は、コンタクトホールＣＨ６’，ＣＨ６"および緩衝用導電層３１４ａを介してｎ＋型半導体領域３１４に電気的に接続される。
【００６６】
さらに、３２１は上記電源ライン３０３，３０４，３０５，３０６と交差する方向（図では横方向であるワード線方向）に配設され、且つメモリセル内のワード線と一体に形成されるとともに連続されるポリシリコン層などからなるワード線である。３２２はこのワード線３２１の上方に絶縁膜を介して配設されワード線３２１と同一の電圧波形が印加されるワードシャント線、３２３，３２４は上記ワード線３２１と並行して配設されメモリセルに電源電圧Ｖｃｃ，Ｖｓｓを供給するための横方向電源ラインである。特に制限されないが、この実施例では上記ワードシャント線３２２および電源ライン３２３，３２４はアルミニウムなどの導電層からなる第３層目メタル層により構成される。
【００６７】
ＴＨ１１は上記Ｖｃｃライン３０３を上記横方向Ｖｃｃライン３２３に電気的に接続させるためのスルーホール、ＴＨ１２は上記Ｖｓｓライン３０４を上記横方向Ｖｓｓライン３２４に電気的に接続させるためのスルーホール、ＴＨ１３，ＴＨ１４，ＴＨ１５は上記ワードシャント線３２２を上記ワード線３２１に接続するためのスルーホールで、ワードシャント線３２２が第３層目メタル層で形成されているので、直接にワード線３２１に接触させるのが困難であるため、間に第１層目メタル層からなる緩衝用導電層３２５，３２５’が形成され、この緩衝用導電層３２５，３２５’とスルーホールＴＨ１３，ＴＨ１４，ＴＨ１５とを介して上記ワードシャント線３２２は上記ワード線３２１に電気的に接続される。すなわち、ワードシャント線３２２は、スルーホールＴＨ１５を介して緩衝用導電層３２５’に電気的に接続され、緩衝用３２５’はスルーホールＴＨ１４を介して緩衝用導電層３２５に電気的に接続され、緩衝用導電層３２５はスルーホールＴＨ１３を介してワード線３２１に電気的に接続される。
【００６８】
この実施例では、図１１（Ｂ）に示すように上記コンタクトホールＣＨ３’，ＣＨ４’，コンタクト領域３１１，３１２およびＶｉａ領域ＣＨ３"，ＣＨ４"，第１層目メタル領域層からなる３１１ａ，３１２ａの各々は設計データを構成し、これらの設計データが一つのオブジェクトＡＭとして構成され、図１１（Ａ）に示すように上記コンタクトホールＣＨ５’，ＣＨ６’，Ｖｉａ領域ＣＨ５"，ＣＨ５"およびコンタクト領域３１３，３１４および第１層目のメタル層からなる緩衝用導電層が他のオブジェクトＢＭとして構成されている。
【００６９】
図１１（Ｃ）に示すように、ｐウェル領域３０１，ｎウェル領域３０２，Ｖｃｃライン３０３，Ｖｓｓライン３０４，ＶＢＰライン３０５，ＶＢＮライン３０６の各々は設計データを構成し、これらの設計データは一つのまとまりあるオブジェクトＣＭとして構成される。そして、共通のレイアウトパターンであるオブジェクトＣＭに、これらのオブジェクトＡＭ，ＢＭのうち一方を選択的に追加することにより、基板電位固定型セル又は基板可変型セルを構成する。すなわち、オブジェクトＡＭおよびＣＭを選択したときは当該給電部が基板電位固定型セル（メモリ給電用セル）として機能する。Ｖｃｃライン３０３はｎウェル領域ｎ−ＷＥＬＬ，３０２に電気的に接続され、メモリセルＭＣのｎウェル領域ｎ−ＷＥＬＬ，３０２に常時電源電圧Ｖｃｃが供給される。一方、Ｖｓｓライン３０４はｐウェル領域ｐ−ＷＥＬＬ，３０１に電気的に接続され、メモりセルＭＣのｐウェル領域ｐ−ＷＥＬＬ，３０１に電源電圧Ｖｓｓが供給される。
【００７０】
一方、オブジェクトＢＭ及びＣＭを選択したときは当該給電部が基板電位可変型セル（メモリ給電用セル）として機能する。すなわち、ＶＢＰライン３０５はｎウェル領域ｎ−ＷＥＬＬ，３０２に電気的に接続され、ＶＢＮライン３０６はｐウェル領域ｐ−ＷＥＬＬ，３０１に電気的に接続される。そして、前述の切り換え制御信号ｓｔｂ１，ｓｔｂ２に応じて、ＶＢＰライン３０５を通してメモリセルのｎウェル領域ｎ−ＷＥＬＬ、３０２に対して、動作時には電源電圧Ｖｃｃ、またスタンバイ時には３．３Ｖのようなバイアス電圧Ｖｂｐが供給される。一方、ＶＢＮライン３０６を通してｐウェル領域ｐ−ＷＥＬＬ，３０１に動作時には電源電圧Ｖｓｓ（ＯＶ）を、またスタンバイ時には−１．５Ｖのようなバイアス電圧Ｖｂｎが供給される。
【００７１】
なお、基板電位固定型セル又は基板電位可変型セルを図８（Ａ）に示すワードシャント領域Ｗ−ＳＮＴにデータ線方向に配置することにより、データ線方向においてメモリマットＭＡＴの両端に配置されたスイッチ回路ＳＷ２間がＶｓｓライン，ＶＢＮライン，ＶＢＰラインで電気的に接続される。
【００７２】
図１０（Ｂ）は、上記給電部の共通セルトポロジーの他の実施例を示す。この実施例はインバータセルの図７の実施例と同様な思想で設計された共通セルトポロジーであり、図１０（Ａ）と同一符号が付された部分は同一部位を示す。
【００７３】
この実施例は、図１０（Ａ）の実施例における２つのオブジェクトＢＭ，ＣＭを１つのオブジェクトＤＭとし、このオブジェクトＤＭとは別に、図１０（Ｂ）にハッチングで示すように、Ｖｃｃライン３０３およびＶｓｓライン３０４とＶＢＰライン３０５およびＶＢＮライン３０６との間隙を同一の導電体層（アルミニウム層からなる第２層目メタル層）で埋めるパターンＦＰ１’，ＦＰ２’の設計情報（設計データ）を他のオブジェクトＥＭ（図１１（Ｄ）参照）として用意し、この隙間埋設用のオブジェクトＥＭをオブジェクトＤＭに入れるか入れないかで基体電位固定型給電セルまたは基体電位可変型給電セルのいずれかを形成できるようにしたものである。なお、上記オブジェクトＥＭをオブジェクトＤＭに加えたセルでは、ＶＢＰライン３０５，ＶＢＮライン３０６はそれぞれＶｃｃライン３０３，Ｖｓｓライン３０４と一体に構成され、電源電圧Ｖｃｃ，Ｖｓｓを供給するラインとして機能することとなる。
【００７４】
また、さらに他の実施例として、パターンＦＰ１’，ＦＰ２’を使うことなく、図８および図９に示すメモリマット外のＶｂｂ switch cell（ＳＷ２）の外部でＶｂｐとＶｄｄを、ＶｂｎとＶｓｓを同一の導電層（アルミニウム層）で接続してもよいことはいうまでもない。
【００７５】
図１２にＲＡＭ（Random Access Memory）を構成するスタティック型メモリセル（ＳＲＡＭ）のセルトポロジーの一例が、また図１３にはそのメモリセルの回路構成が示されている。図１３に示されているように、この実施例のメモリセルは６個のＭＩＳＦＥＴを有しており、このうちＭｐ１，Ｍｐ２はＰチャネルＭＩＳＦＥＴでＮチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２と共にＣＭＯＳラッチ回路を構成し、このラッチ回路の入出力ノードとデータ線ＤＬ１，／ＤＬとの間にはゲート端子がワード線ＷＬに接続された伝送用ＭチャネルＭＩＳＦＥＴ Ｍｔ１，Ｍｔ２が接続されている。
【００７６】
図１２（Ａ）はメモリセルを構成する６個のＭＩＳＦＥＴのソース・ドレイン領域となる半導体領域４０１（ｎ＋），４０２（ｎ＋），４０３（ｐ＋），４０４（ｐ＋）とポリシリコン膜などからなるゲート電極３２１，３２１’，３２１"およびコンタクトホールＣＨ’およびゲート電極３２１’，３２１"と半導体領域４０２，４０３とを接続するダイレクトコンタクトＣＨ’ｄのパターンおよびレイアウトを示す。図１２（Ｂ）は各ＭＩＳＦＥＴのソース・ドレイン間および電源ラインとの間を接続する１層目メタル層からなる接続配線４３１〜４３６のパターンおよびコンタクトホールＣＨ"のレイアウトを示す。また図１２（Ｃ）は３層目メタル層（横方向）からなるワードシャント線４２２、Ｖｓｓライン４２３，Ｖｃｃライン４２４、および２層目メタル層（縦方向）からなるデータ線４２５，４２６（図１３のＤＬ，／ＤＬ）のパターンとスルーホールＣＨ"’のレイアウトを示す。
【００７７】
図１２（Ｂ）の４３１，４３２は、３層目メタル層からなる上記Ｖｓｓライン線４２３をＭチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２のソース領域となるｎ型半導体領域４０１，４０２に電気的に接続するための１層目メタル層からなる緩衝用導電層である。図１２（Ｃ）の４４１，４４２は、３層目メタル層からなる上記Ｖｓｓライン４２３をＭチャネルＭＩＳＦＥＴ Ｍｎ１，Ｍｎ２のソース領域となるｎ型半導体領域４０１，４０２に接続するための２層目メタル層からなる緩衝用導電層である。図１２（Ｂ）の４３７，４３８は、２層目メタル層からなる上記データ線４２５ＤＬ，４２６ＤＬをＭチャネルＭＩＳＦＥＴ Ｍｔ１，Ｍｔ２のソース領域となるｎ型半導体領域４０１，４０２に接続するための１層目メタル層からなる緩衝用導電層である。
【００７８】
図１２（Ｂ），（Ｃ）に示すように、Ｖｃｃライン４２４は第２層目メタル層からなる緩衝用導電膜４２７，４２８及び第１層目メタル層からなる緩衝用導電層４３５，４３６を介してＰチャネルＭＩＳＦＥＴ Ｍｐ１，Ｍｐ２のソース領域となるｐ型半導体領域に電気的に接続される。なお、第３層目メタル層と第２層目メタル層とはスルーホールＣＨ"を介して電気的に接続され、第２層目メタル層と第１層目メタル層とはコンタクトホールＣＨ"を介して電気的に接続され、第１層目メタル層と半導体領域はコンタクトホールＣＨ’を介して電気的に接続されている。
【００７９】
図１２（Ａ）のワード線３２１は図１０（Ａ）におけるワード線３２１に、図１２（Ｃ）のワードシャント線４２２、Ｖｓｓライン４２３，Ｖｃｃライン４２４は、図１０（Ａ）におけるワードシャント線３２２、Ｖｓｓライン３２３，Ｖｃｃライン３２４にそれぞれ一体に構成されるように設計されている。
【００８０】
次に、上記実施例のインバータセルおよびメモリ給電用セルを含む複数のセル情報を登録したライブラリの作成手順を、図１４を用いて簡単に説明しておく。
【００８１】
ライブラリの作成にあっては、先ずどのような種類のＬＳＩを提供するのか、電源電圧をどの程度に設定するのか等、設計のガイドラインを決定する（ステップＳ１）。次に、インバータセルやＮＡＮＤゲートなどの論理ゲートセル、ＲＡＭなどを構成するメモリセル等、ＬＳＩを構成するセルとしてどのようなセルを準備するか決定するとともに、各セルの仕様を決定する（ステップＳ２）。
【００８２】
次に、ＭＯＳＦＥＴや抵抗、容量、コンタクト、スルーホールなど、セルを構成する部品を準備するとともに、設計対象の各セルを構成する部品を選定してそれらの部品の接続関係を示すネットリストおよびコンタクトやスルーホールを設ける位置等を決定する（ステップＳ３）。また、このとき例えば同一目的の部品同士を集めてオブジェクトを構成するとともに、各部品もしくはオブジェクトの各要素とレイヤすなわちプロセスで使用するマスクとの対応を決定しておく。
【００８３】
なお、図１５に、このステップＳ３で用意される部品のうち代表的な例として、インバータセルに関連する部品の一部を示す。図１５において、Ｐ１は活性領域ソース・ドレインである半導体領域とゲート電極であるポリシリコン層との組合せからなる回路構成素子部品（ＭＩＳＦＥＴ）、Ｐ２は導電層とスルーホールとの組合せからなる導電層間接続用部品、Ｐ３は拡散層とコンタクトホールとの組合せからなる基板ー導電層間接続用部品である。これらの部品を選択して配置することにより、図１に示すようなセルが構成される。
【００８４】
続いて、上記ネットリストに基づいてセルを構成する部品およびオブジェクトをレイアウトしてセルパターンを作成する（ステップＳ４）。本発明は、このセルパターンの作成の際に、前述したように、基体電位固定型回路と基体電位可変型回路のいずれにも使用できるように、共通セルトポロジーとして作成しようというものである。
【００８５】
次に、設計された上記各セルの情報（設計データ）をセルライブラリに登録する（ステップＳ５）。このとき、セルライブラリには、上記共通セルトポロジーから作成された基体電位固定型回路セルと基体電位可変型回路セルの両方を登録しておく。
【００８６】
上記ステップＳ５で設計されたセル情報から各セルの電圧依存性や温度依存性、遅延時間などの特性を抽出する（ステップＳ６）。そして、抽出された特性に基づいてユーザーに開放されるデータシートやデータブックと呼ばれるセルの特徴を記述した仕様書を作成する（ステップＳ７）。
【００８７】
上記Ｓ５，Ｓ６により設計されたセルの情報に基づいてユーザーに提供される論理シミュレーション用のＣＡＥライブラリを作成する（ステップ８）。論理シミュレーション用のＣＡＥライブラリは、例えば、Synopsys Veriloy や Mentor などの複数の論理シミュレーションツールによりそれぞれ実行可能な言語で記述されたものを作成して登録しておくのが望ましい。Ｓ５で登録されたセルデータは、例えば、Aquarius，cell アンサンブルの様な Place & Route ツール上で動くライブラリとしてユーザーに提供する。これらの論理とレイアウトのライブラリをデザインキットとしてユーザーに提供する（ステップ９）。
【００８８】
本発明に従うと、基体電位固定型回路と基体電位可変型回路が共通セルトポロジーとして上設計されているため、各セルの特性抽出、仕様書文の作成等の手間も軽減される。
【００８９】
図１６には、本発明に係る共通セルトポロジーを使用して構成されるＡＳＩＣの一例としてのカスタムマイコンの構成例が示されている。
図において、１０は制御回路としてのＣＰＵ、１１は記憶回路としてのランダム・アクセス・メモリ、１２はタイマ回路やシリアルコミュニケーションインタフェース回路等のＣＰＵ周辺回路モジュール、１３はインバータ，フリップフロップ、ＮＯＲゲート、ＮＡＮＤゲートのような基本回路を用いてユーザーが設計した論理を構成するカスタム論理回路部、１４は入出力回路部である。この実施例では、上記カスタム論理回路部１３および入出力回路部１４が、前述した共通セルとしてセルライブラリに登録された回路セルを用いて構成される。基体バイアス電圧Ｖｂｐ，Ｖｂｎおよび切り換え制御信号ｓｔｂ１，ｓｔｂ２は外部端子Ｔ１，Ｔ２を通して外部から供給されるようになっている。
【００９０】
なお、図１６のカスタム論理回路部１３は基体電位固定型セルにより構成される部分と基体電位可変型セルにより構成される部分とがあり、それぞれに符号１３ａ，１３ｂを付してある。基体電位固定型セルにより構成される部分１３ａは高速動作はできないが高集積で占有面積が小さくなり、基体電位可変型セルにより構成される部分１３ｂは占有面積は多少大きいがアクティブ時には高速動作し、スタンバイ時には低消費電力を達成することができる。
【００９１】
さらに、上記実施例においては、基体電位固定型セルや基体電位可変型セルを用いて構成されるカスタム論理回路部１３の構成素子としてのＭＩＳＦＥＴはそのゲート絶縁膜を薄く形成して低耐圧、高速動作素子として、また入出力回路１４を構成する素子としてのＭＩＳＦＥＴはそのゲート絶縁膜を厚く形成して、高しきい値、高耐圧素子としてそれぞれ形成するようにしてもよい。この場合には、絶縁膜の厚みの異なる回路セルの情報を別途ライブラリに登録しておく必要があるが、セルパターンはカスタム論理回路部を構成するための回路セルと同一にすることができるので、設計負担はそれほど多くはならない。
【００９２】
図１７には、ゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴで構成された回路と、ゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成された回路とからなり、本発明の基体電位固定型回路と基体電位可変型回路を共通のセルトポロジーを使って設計可能にしたＬＳＩの実施例が示されている。
【００９３】
図１７において、２００はゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴで構成されている高電圧回路領域、３００はゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成ている低電圧回路領域である。上記高電圧回路領域２００には、外部装置との間で信号の入出力を行なう入出力バッファ回路Ｉ／Ｏ、フェーズ・ロックド・ループ回路ＰＬＬ、リアルタイムコントロール回路ＲＴＣ、クロックパルスジェネレータＣＰＧおよび基体電位可変型回路に対する基体電圧を切り換えて供給するスイッチ回路ＳＷ１などが形成されている。そして、上記高電圧回路領域２００には電源電圧として３．３Ｖのような比較的高い電圧が供給され、低電圧回路領域３００には電源電圧として１．８Ｖのような比較的低い電圧が供給されるように構成されている。
【００９４】
上記高電圧回路領域２００上の回路のうち入出力バッファＩ／Ｏは、外部の装置とのインタフェースに必要なレベルの信号を形成できるようにするため、ゲート絶縁膜の厚い高耐圧のＭＩＳＦＥＴにより構成されて、３．３Ｖのような電源電圧で動作され、３．３Ｖの振幅の信号を低電圧回路領域のメモリやユーザー論理回路などに適した１．８Ｖの振幅の信号に変換するレベル変換機能を有するように構成される。
【００９５】
また、上記フェーズ・ロックド・ループ回路ＰＬＬ、リアルタイムコントロール回路ＲＴＣおよびクロックパルスジェネレータＣＰＧは、回路の機能上、回路の動作マージンを大きくする必要から３．３Ｖのような電源電圧でする回路として高電圧回路領域２００内に形成されている。さらに、スイッチ回路ＳＷ１は、制御電圧として−０．８〜３．３Ｖの電圧がゲートに供給されるため、高耐圧のＭＯＳＦＥＴで構成される必要性から高電圧回路領域２００に形成されている。
【００９６】
低電圧回路領域３００には、ランダム・アクセス・メモリＲＡＭと、リード・オンリ・メモリＲＯＭと、ユーザー論理回路としてのロジックゲート回路部ＬＧＣ１，ＬＧＣ２，ＬＧＣ３，ＬＧＣ４が形成されている。これらの回路は基体電位可変型回路と基体電位固定型回路のいずれにも構成できるようにセルライブラリが用意されており、いずれか一方の型の回路のみとすることができるとともに、それらを混在させて設けることもできるようにされている。そして、基体電位可変型回路として構成された場合には、各回路に隣接して基体電位切り換え用のスイッチ回路ＳＷ２がそれぞれ設けられる。これらの回路は低消費電力化を図り且つ高速動作を行なえるようにするため、１．８Ｖの電源電圧で動作される。また、これに応じてゲート絶縁膜の薄い低耐圧のＭＩＳＦＥＴで構成されている。
【００９７】
なお、上記実施例においては、入出力バッファＩ／Ｏが３．３Ｖの振幅のインタフェースを有すると説明したが、今後外部装置（ＬＳＩ）として２．５Ｖや１．８Ｖの電源電圧で動作するＬＳＩが多くなると予想されるので、入出力バッファＩ／Ｏとして、２．５Ｖの振幅の入力信号を１．８Ｖの振幅の信号に変換して内部回路に供給したり内部の１．８Ｖの振幅の信号を２．５Ｖの振幅の信号に変換して出力するレベル変換機能を有する入出力バッファセルや、１．８Ｖの振幅の入力信号を１．８Ｖの振幅のまま内部回路に供給する入出力バッファセルを、上記実施例の３．３Ｖ系の入出力バッファセルとは別個に用意しておいて、ユーザーが自由に選択して所望の電圧系のＬＳＩを設計したり、上記複数の入出力バッファセルを混在させて複数の振幅のインタフェースに対応可能なＬＳＩを設計できるようにしてもよい。さらに、上記実施例の３．３Ｖ系のＬＳＩで一般に使用されているＬＶＣＭＯＳ入出力バッファやＬＶＴＴＬ入出力バッファ以外にＧＴＬやＨＳＴＬ、ＰＣＩなどの高速伝送用の入出力バッファセルを用意しておいて、ユーザーが適宜選択できるようにしてもよい。さらに電源電圧が、１．５Ｖ，１．２Ｖ，０．９Ｖと低下していくのはいうまでもない。
【００９８】
図１６および図１７の実施例のＬＳＩにおいては、ＬＳＩの外部から基板バイアス電圧Ｖｂｐ，Ｖｂｎと制御信号ｓｔｂ１，ｓｔｂ２が入力されるように構成されているが、これらの電圧および信号を外部から与える代わりに、図１８（Ａ）に示すように、ＬＳＩチップ内に基板電位発生回路ＢＶＧを設けるようにしてもよい。また、マイクロプロセッサを同一チップ上に設けたＬＳＩなどにおいては、基板電位切り換え制御信号ｓｔｂ１，ｓｔｂ２も内部回路で形成するように構成してもよい。
【００９９】
さらに、前記実施例では、ユーザー論理回路やメモリなどＬＳＩ内部の一部の回路（ユーザー論理回路）を基板電位可変型回路で構成した場合について説明したが、ＬＳＩ内のＣＰＵやメモリ、周辺回路など複数の回路ブロックを基板電位可変型回路で構成することも可能である。その場合、図１８（Ｂ）に示すように、共通のスイッチ回路ＳＷ１から複数の回路ブロックに対して基板電位Ｖｂｐ，Ｖｂｎと切り換え制御信号ｓｔｂを供給するように構成することができる。また、この場合にも、図１８（Ｃ）に示すようにＬＳＩチップ内に基板電位発生回路ＢＶＧを設けてもよい。
【０１００】
次に、図１８（Ａ）のように、ＬＳＩ内の一部の回路を基板電位可変型回路で構成する場合に、これを実現可能にするデバイス構造について説明する。ＬＳＩ内の一部の回路を基板電位可変型回路で構成する場合、基板電位可変型回路の基体となるウェル領域の電位は、動作時とスタンバイ時で切り換えられる。従って、基板電位固定型回路が基板電位可変型回路が形成されているウェル領域と同一のウェル領域に形成されると、不所望に基体電位が変化されてしまう。この場合、ＬＳＩ全体が単一電源で動作されしかもチップ全体がスタンバイモードになるＬＳＩでは支障はないが、図１７のように、ＬＳＩ内に異なる電源電圧で動作する回路があってそれぞれ基板電位固定型回路と基板電位可変型回路で構成される場合には、ウェル領域が共通化されていると基体電位が変動してほしくない基板電位固定型回路にとって望ましくない結果となる。
【０１０１】
そこで、基板電位固定型回路と基板電位可変型回路が混在するＬＳＩでは、図１９（Ａ）に示すように、それぞれの回路を異なる埋込みウェル領域１３１，１３２，Ｎｉｓｏ上に形成することで、ウェル電位の分離を図るようにしている。ｎ型の埋込みウェル領域１３１，１３２は、通常のｎウェル領域１０１やｐウェル領域１０２の形成の際よりも高いエネルギーでリンのような不純物を基体深くにイオン打込みすることで形成することができる。ただし、埋込みウェル領域１３１，１３２の不純物濃度は、通常のｎウェル領域１０１やｐウェル領域１０２の濃度と同程度（例えば１×１０13／ｃｍ3）でよい。
【０１０２】
図１９（Ａ）の実施例では、ｐ型半導体基板を用いているので、埋込みウェル領域１３１，１３２の導電型はｎ型とされ、このうち基板電位固定型回路が形成される埋込みウェル領域１３１上のｐ−ＭＩＳのｎウェル領域１０１には例えば１．８Ｖ（高電圧回路領域では３．３Ｖ）が、またｎ−ＭＩＳのｐウェル領域１０２には０Ｖが印加されるように構成されている。一方、基板電位可変型回路が形成される埋込みウェル領域１３２上のｐ−ＭＩＳのｎウェル領域１０１には動作時とスタンバイ時でそれぞれＶｂｐ（１．８Ｖまたは３．３Ｖ）が、またｎ−ＭＩＳのｐウェル領域１０２には動作時とスタンバイ時でそれぞれＶｂｎ（０Ｖまたは−１．５Ｖ）が印加される。スイッチ回路ＳＷ１を構成するＭＯＳＦＥＴ Ｑｐ１，Ｑｎ１が形成されるｎウェル領域とｐウェル領域には、動作時もスタンバイ時もそれぞれ３．３Ｖと−１．５Ｖが印加される。
【０１０３】
また、上記のようにウェル領域の分離を行なうことによって、高い電源電圧で動作する入出力バッファ回路Ｉ／ＯやＰＬＬ回路から低い電源電圧で動作する基板電位可変型回路（ユーザー論理回路）に対してウェルを通して伝わるノイズを遮断することができる。そこで、図１９の実施例では、同じ３．３Ｖのような電源電圧で動作する回路間においてもさらにウェル領域を分離することで、例えば入出力バッファ回路Ｉ／ＯからＰＬＬ回路に伝わるノイズも遮断して回路の誤動作を防止できるように工夫されている。
【０１０４】
なお、埋め込みウェル領域Ｎｉｓｏは、設計データとして、例えば、図３（ｊ）に示すオブジェクトＨに加えて、図１９（Ｂ）に示すオブジェクトＨ’を作成し、オブジェクトＨに代えてオブジェクトＨ’を用いることにより、共通レイアウトパターンに取り入れることができる。なお、埋め込みウェル領域Ｎｉｓｏを図１１（Ｃ）のオブジェクトに加え、図１９（Ｃ）に示すオブジェクトＣＭ’を作成し、このオブジェクトＣＭ’を用いて共通レイアウトパターンに取り入れればよいのは勿論である。
【０１０５】
ここで、本発明の設計方法を基板電位固定型回路と基板電位可変型回路が混在するＬＳＩに適用する場合には、基板電位可変型回路の共通セルトポロジーに上記埋込みウェル領域に関する情報を付加して埋込みウェル領域のあるセルとないセルをそれぞれライブラリに登録しておく必要があることに留意すべきである。
【０１０６】
以上説明したように、上記実施例は、所望の機能を有する回路セルの設計情報を目的別に記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、ＡＳＩＣ等を構成するための複数の回路セルが登録されたセルライブラリに登録するようにしたので、メーカーにとっては、同一機能の回路に関しては１種類のセルのみを設計すればよいため、設計の負担および設計した回路セルの遅延時間等の特性抽出、仕様書への記述等の手間も軽減され、ひいてはコストダウンを図ることができるという効果がある。
【０１０７】
また、一つの半導体チップ上に使用される回路の機能等に応じて基体電位固定型セルと基体電位可変型セルを使い分けて混在させることにより、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現することができるという効果がある。
【０１０８】
さらに、設計者は、セルライブラリに登録されている回路セルを用いて設計を行なうに当たって、論理シミュレーション完了後にスタンバイ電流を所定値以下に抑える必要性が生じたり、論理シミュレーションによってスタンバイ電流が予測した値以上になることが明らかとなったような場合にも、基体電位固定型セルを基体電位可変型セルに置き換えることによって容易に対応することができる。
【０１０９】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例の共通セルトポロジーにおいて、基板へのコンタクト領域の設計情報をセル情報に持たせたまま、コンタクトホールを形成するか否かを選択することで基体電位固定型セルと基体電位可変型セルのいずれを形成するか指定できるようにしてもよい。しかもこの場合、基板へのコンタクトホールをマスクするためのデータを記述したレーヤを特別に定義して、該レーヤのデータの使用の有無で基体電位固定型セルと基体電位可変型セルの選択に対応させることができる。
【０１１０】
また、上記実施例では、共通セルトポロジーから所定のオブジェクトを削除もしくは追加することで基体電位固定型セルと基体電位可変型セルの選択を可能にしているが、図４（Ａ）に示すような基体電位固定型セルを共通セルとし、このセルに基体電位供給ラインとしてのＶＢＰラインおよびＶＢＮラインをスクリプト言語を用いて付加することで図４（Ｂ）のような基体電位可変型セルを形成できるようにしてもよい。さらに、上記実施例では、ＣＭＯＳインバータセルに適用した場合について説明したが、フリップフロップ回路セルその他の回路セルにも適用することができる。
【０１１１】
さらに、上記実施例では、スタンバイ時にソース・基体間に高い逆バイアス電圧を与えてＭＯＳＦＥＴのしきい値を高くしてリーク電流を減らし低消費電力化を図るようにしたＬＳＩに適用した場合について説明したが、テスティングの際にのみ外部から基板バイアス電圧を供給してリーク電流を測定することで所定の値以上の電流が流れるＬＳＩを検出できるようにしたテスティングが可能なＬＳＩとしても実現することができる。
【産業上の利用可能性】
【０１１２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＳＩＣに適用した場合について説明したが、この発明はそれに限定されるものでなく、ゲートアレイその他の半導体集積回路に広く利用することができる。
【符号の説明】
【０１１３】
１０１ ｎ−ＷＥＬＬ ｎウェル領域
１０２ ｐ−ＷＥＬＬ ｐウェル領域
１０３，３０３ 電源ライン（Ｖｃｃライン）
１０４，３０４ 電源ライン（Ｖｓｓライン）
１０５，３０５ 基体電位供給ライン（ＶＢＰライン）
１０６，３０６ 基体電位供給ライン（ＶＢＮライン）
１０７ ソース・ドレイン領域（ｐ型拡散層）
１０８ ソース・ドレイン領域（ｎ型拡散層）
１０９ ゲート電極
１１０ 共通ドレイン電極
１１１〜１１４ コンタクト領域
２００ 高電圧回路領域
３００ 低電圧回路領域
ＳＷ１，ＳＷ２ スイッチ回路
ＢＶＧ バイアス電圧発生回路
ＢＶＣ 基体バイアス制御回路
ＣＨ１〜ＣＨ８ コンタクトホール
ＴＨ１，ＴＨ２ スルーホール
ＭＡＴ メモリマット
Ｘ−ＤＥＣ Ｘデコーダ回路
Ｗ−ＤＲＶ ワードドライバ
Ｗ−ＳＮＴ ワードシャント領域
ＰＣ&ＹＳＷ プリチャージ回路およびカラムスイッチ列
Ｓ−ＡＭＰ&Ｗ−ＡＭＰ センスアンプおよびライトアンプ
【特許請求の範囲】
【請求項１】
一つの半導体チップ上に、基体電位固定型セルと、基体電位可変型セルと、所定のバイアス電圧を前記基体電位可変型セルに選択的に供給する基体バイアス制御回路とが搭載されており、
前記基体バイアス制御回路は、第２スイッチ回路を含み、
前記第２スイッチ回路は所定数の基体電位可変型セル毎に設けられ、且つ、１つのセル列に複数設けられ、
前記基体バイアス制御回路は、さらに第１スイッチ回路を含み、
前記第１スイッチ回路は複数の前記第２スイッチ回路に対して共通回路として設けられ、且つ、バイアス発生回路で発生した前記バイアス電圧を前記基体電位可変型セルに供給する時のスイッチとして作用する半導体集積回路装置。
【請求項２】
前記基体電位可変型セルに選択的に供給される前記バイアス電圧を発生する基体電位発生回路が搭載されてなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記基体バイアス制御回路を制御する信号は外部から入力されるように構成されてなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
請求項１において、
前記基体電位可変型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソースに電気的に接続する電源配線と、前記ウェル領域に電気的に接続する基体電位供給配線とを含み、
前記基体電位供給配線には、回路の第１動作時に前記トランジスタのソースと前記ウェル領域との間を逆バイアスするバイアス電圧が与えられ、回路の第２動作時に前記電源配線の電源電圧が与えられる半導体集積回路装置。
【請求項５】
半導体チップ上に、基体電位固定型セルと、基体電位可変型セルと、所定のバイアス電圧を前記基体電位可変型セルに選択的に供給する基体バイアス制御回路とが搭載されており、
前記基体電位固定型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソース及び前記ウェル領域に電気的に接続する電源配線とを含み、
前記基体電位可変型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソースに電気的に接続する電源配線と、前記ウェル領域に電気的に接続する基体電位供給配線とを含み、
前記基体電位供給配線の配線幅は、前記基体電位可変型セルの前記電源配線の配線幅よりも細い半導体集積回路装置。
【請求項６】
請求項５において、
前記基体電位供給配線は、前記電源配線と同層の導電層で形成され、かつセルの中心から見て前記電源配線の外側に配置される半導体集積回路装置。
【請求項７】
請求項５において、
前記基体電位供給配線には、回路の第１動作時に前記トランジスタのソースと前記ウェル領域との間を逆バイアスするバイアス電圧が与えられ、回路の第２動作時に前記電源配線の電源電圧が与えられる半導体集積回路装置。
【請求項８】
請求項５乃至７の何れか１項において、
前記基体電位供給配線に、前記バイアス電圧と前記電源電圧の一方を供給するスイッチとして作用する第２スイッチ回路を含み、
前記第２スイッチ回路は所定数の基体電位可変型セル毎に設けられ、且つ、１つのセル列に複数設けられる半導体集積回路装置。
【請求項１】
一つの半導体チップ上に、基体電位固定型セルと、基体電位可変型セルと、所定のバイアス電圧を前記基体電位可変型セルに選択的に供給する基体バイアス制御回路とが搭載されており、
前記基体バイアス制御回路は、第２スイッチ回路を含み、
前記第２スイッチ回路は所定数の基体電位可変型セル毎に設けられ、且つ、１つのセル列に複数設けられ、
前記基体バイアス制御回路は、さらに第１スイッチ回路を含み、
前記第１スイッチ回路は複数の前記第２スイッチ回路に対して共通回路として設けられ、且つ、バイアス発生回路で発生した前記バイアス電圧を前記基体電位可変型セルに供給する時のスイッチとして作用する半導体集積回路装置。
【請求項２】
前記基体電位可変型セルに選択的に供給される前記バイアス電圧を発生する基体電位発生回路が搭載されてなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記基体バイアス制御回路を制御する信号は外部から入力されるように構成されてなることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
請求項１において、
前記基体電位可変型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソースに電気的に接続する電源配線と、前記ウェル領域に電気的に接続する基体電位供給配線とを含み、
前記基体電位供給配線には、回路の第１動作時に前記トランジスタのソースと前記ウェル領域との間を逆バイアスするバイアス電圧が与えられ、回路の第２動作時に前記電源配線の電源電圧が与えられる半導体集積回路装置。
【請求項５】
半導体チップ上に、基体電位固定型セルと、基体電位可変型セルと、所定のバイアス電圧を前記基体電位可変型セルに選択的に供給する基体バイアス制御回路とが搭載されており、
前記基体電位固定型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソース及び前記ウェル領域に電気的に接続する電源配線とを含み、
前記基体電位可変型セルは、ウェル領域と、前記ウェル領域に形成されるトランジスタと、前記トランジスタのソースに電気的に接続する電源配線と、前記ウェル領域に電気的に接続する基体電位供給配線とを含み、
前記基体電位供給配線の配線幅は、前記基体電位可変型セルの前記電源配線の配線幅よりも細い半導体集積回路装置。
【請求項６】
請求項５において、
前記基体電位供給配線は、前記電源配線と同層の導電層で形成され、かつセルの中心から見て前記電源配線の外側に配置される半導体集積回路装置。
【請求項７】
請求項５において、
前記基体電位供給配線には、回路の第１動作時に前記トランジスタのソースと前記ウェル領域との間を逆バイアスするバイアス電圧が与えられ、回路の第２動作時に前記電源配線の電源電圧が与えられる半導体集積回路装置。
【請求項８】
請求項５乃至７の何れか１項において、
前記基体電位供給配線に、前記バイアス電圧と前記電源電圧の一方を供給するスイッチとして作用する第２スイッチ回路を含み、
前記第２スイッチ回路は所定数の基体電位可変型セル毎に設けられ、且つ、１つのセル列に複数設けられる半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【公開番号】特開２０１２−１４２５９３（Ｐ２０１２−１４２５９３Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１２−５７０５４（Ｐ２０１２−５７０５４）
【出願日】平成２４年３月１４日（２０１２．３．１４）
【分割の表示】特願２００９−７６７６（Ｐ２００９−７６７６）の分割
【原出願日】平成９年１２月９日（１９９７．１２．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２４年３月１４日（２０１２．３．１４）
【分割の表示】特願２００９−７６７６（Ｐ２００９−７６７６）の分割
【原出願日】平成９年１２月９日（１９９７．１２．９）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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