【課題】ＥＭＩ低減に有効な半導体集積回路システムを提供する。
【解決手段】バスライン８上に配置された中央演算処理装置１と、演算論理装置６と、デカップリングキャパシタ形成領域１００・合成論理形成領域２００・インピーダンス形成領域３００を有する半導体集積回路４００と、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６・電源配線配置配線情報格納部２８を有する記憶装置２とを備え、論理ライブラリ情報格納部２２・デカップリングキャパシタ配置配線情報格納部２４・インピーダンス配置配線情報格納部２６のそれぞれの格納データに基づいて、それぞれ合成論理形成領域２００・デカップリングキャパシタ形成領域１００・インピーダンス形成領域３００における配置配線を実行する半導体集積回路システム１０。 （もっと読む）

【課題】拡散層等のバルクが固定であってメタル層、コンタクト層の少なくとも何れか１層を変更して複数の仕様に対応可能なメモリセルを提供すること。
【解決手段】メモリユニットが列方向に沿って鏡面対称に行方向に沿って並置されて、２行２列に配置されメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第４拡散層を備え一対の記憶ノードが構成される。第１および第２ワード線は第１〜第４拡散層の両端部外方に配置される。第１及び第２ワード線の間に行方向に沿って第１のメタル配線領域が確保され、第１メタル層が配線可能とされる。列方向に隣接配置されるメモリユニットの境界領域でありは第３、第４拡散層が配置される列方向の位置には列方向に沿って第２のメタル配線領域が確保され、第２メタル層が配線可能とされる。 （もっと読む）

【課題】内部コアエリアのトランジスタを犠牲にすることなく、周辺エリアのトランジスタを用いてリップルフィルタによる電源供給回路を構成する。
【解決手段】入出力回路を構成するためのトランジスタが配列されてなる周辺エリア（図２の１２に相当）をチップ上に有する半導体集積回路装置であって、ドレインを電源に接続し、ソースを負荷側に接続し、ゲートを容量素子（図２のＣ１）を介して交流的に接地する第１のトランジスタ（図２のＭＮ１）と、容量素子をゲート・基板間によって形成する第２のトランジスタと、を周辺エリアに備える。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、ダミー配線パターンの配置にかかる工数を低減する。
【解決手段】レイアウト設計方法は、レイアウト設計装置が、レイアウト領域に対して、半導体集積回路の配置配線（Ｓ１）を行った後、レイアウト領域に配置されているバルクセルを抽出し（Ｓ２）、レイアウト領域において、抽出したバルクセルの周囲に、所定の大きさを備える空き配線領域が存在するかどうかを検索し（Ｓ３）、検索の結果、所定の大きさを備える空き配線領域を検出した場合、抽出したバルクセルの座標を基準にして、検出した空き配線領域にダミー配線パターンを配置（Ｓ４）する。 （もっと読む）

【課題】メーカーの設計負担を増加させることなくセルタイプの異なるＩＣを実現することができるとともに、チップサイズおよび消費電力並びに動作速度が最適化された半導体集積回路を容易に実現可能な設計技術を提供する。
【解決手段】所望の機能を有する回路セルの設計情報を目的別にオブジェクトとして記述し、所定のオブジェクトの情報の削除もしくは追加のみで基体電位固定型セルと基体電位可変型セルのいずれをも構成可能なセル情報として、セルライブラリに登録するようにした。 （もっと読む）

【課題】プログラマブルゲートアレイ部を備えるマスクプログラマブル論理装置を提供すること。
【解決手段】集積回路の基板上に配置される複数のマスク−プログラマブル領域と、上記マスク−プログラマブル領域に結合されると共に上記マスク−プログラマブル領域を相互接続するために基板上に配置される複数の相互接続導体と、基板上に配置される複数のゲートアレイ部とからなり、ゲートアレイ部はマスクプログラマブル論理装置上の回路設計の実行を促進する少なくとも一つの機能を達成するようにプログラム可能である集積回路上に配置されるマスク−プログラマブル論理装置。 （もっと読む）

【課題】 省スペースによって従来よりも多くの論理回路及びヒューズブロックを設けることができる半導体記憶装置を提供する。
【解決手段】 ヒューズ露出窓を介して外部に露出して互いに並置された複数のヒューズ片を各々が含む複数のヒューズブロックがゲートアレイの近傍において縦列に配置され、電源配線と接地配線とが当該ヒューズ片の並置方向に沿って延在しており、ヒューズブロックの配置のために当該ゲートアレイの近傍のスペースを活用した半導体記憶装置。 （もっと読む）

【課題】 出力端子から出力される電圧値に応じて複数種の中から選択される耐圧に設定される集積回路装置等の提供すること。
【解決手段】 第１の耐圧を有する第１の出力トランジスター構造Ｔｒ＿Ｍ１，Ｔｒ＿Ｍ２と、第１の耐圧よりも高い第２の耐圧を有する第２の出力トランジスター構造Ｔｒ＿Ｈ１，Ｔｒ＿Ｈ２とが形成された半導体基板に、マスクを変えて配線して所定の耐圧に設定される集積回路装置である。配線により第１の耐圧が選択されると、第１，第２の出力トランジスター構造の双方が出力端子ＯＵＴと接続され、第２の出力トランジスター構造は、ダイオード接続されて静電気保護素子Ｄ１，Ｄ２を形成する。配線により第２の耐圧が選択されると、第１の出力トランジスター構造は出力端子ＯＵＴに非接続とされ、第２の出力トランジスター構造が出力端子ＯＵＴと接続される第２耐圧出力段トランジスターを形成する。 （もっと読む）

【課題】集積回路の設計及び製造の問題点に対応する新規の設計プラットフォームを提供する。
【解決手段】集積回路の設計のためのシステム。構造マルチプロジェクトウエハ5(SMPW)は、あらかじめ製造されており且つあらかじめ確認されている多数の機能ブロックを有する。SMPWは、ユーザーが、該ユーザーの要求に応じて、SMPWの異なるブロックをカスタマイズ及びプログラムできるように、コンタクト層まで形成される。SMPWのプロバイダーは、SMPWの在庫を保持する。もし、SMPWの一つがユーザーのIC設計要求の全てを満足できるか、又は市場/コンセプトの確認やIPの確認のような、ユーザーのIC設計プロセスの中間ステップに役立つならば、SMPWは、上記ユーザーへ提供される。ユーザーは、1-3ヶ月のサイクルタイムを有する合理的な設計フローを用いて直接生産へ進む。又は、ユーザーは、もっと長いサイクルタイムを有する普通の設計フローを用いる生産へ進む。 （もっと読む）

【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが２行２列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第１〜第３拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第１および第２ワード線は第１〜第３拡散層の両端部外方に配置される。第１〜第３拡散層の第１コンタクト層とゲート層の第２コンタクト層との間、第１コンタクト層と第１／第２ワード線との間に、行方向に沿って第１のメタル配線領域が確保される。第１のメタル配線領域には、第２または第３メタル層の何れかが配線可能である。第１及び第２拡散層、第２及び第３拡散層の間には、列方向に沿って第２のメタル配線領域が確保される。第２のメタル配線領域には第３メタル層が配線可能である。 （もっと読む）

【課題】レイアウト変更に有効利用できる空き領域を効率的に確保する。
【解決手段】本発明による半導体集積回路の設計方法は、事前に設計されたレイアウトパタンデータから縮小対象の第１セルを選択するステップと、第１セルに隣接する空き領域の面積を算出するステップと、空き領域の面積に応じて選択された一辺を固定し、前記一辺に対向する他の辺を変動させて前記第１セルを縮小するステップとを具備する。 （もっと読む）

【課題】中間配線層までの配線が行われているマスターウェーハを使用しても、最終製品の歩留りを高い精度で予測することができる半導体装置およびその製造方法を提供する。
【解決手段】多層配線構造の中間配線層までを使用して機能動作を行うように設計された機能ブロック（ＳＲＡＭマクロ１１、ロジックブロック１２、ロジックブロック１３、ＩＰブロック１４）を搭載したマスターウェーハを使用するマスタースライス方式の半導体装置は、この中間配線層に試験用パッドＴＰを備え、この試験用パッドＴＰが、各機能ブロックに接続される。 （もっと読む）

【課題】レイアウト面積の小面積化を図りながら表示制御用の信号を電気光学装置に供給できる集積回路装置及び電子機器等の提供。
【解決手段】集積回路装置１０は、集積回路装置１０にスタックされる画像メモリー１２０のチップの第１のチップ辺ＳＣ１に沿って配置される第１のメモリーパッド群ＰＭＧ１に接続される第１のパッド群ＰＧ１と、第３のチップ辺ＳＣ３に沿って配置される第２のメモリーパッド群ＰＭＧ２に接続される第２のパッド群ＰＧ２と、電気光学装置の表示制御を行う制御部３０と、表示制御用のデータ信号及び制御信号が出力される第３のパッド群ＰＧ３を含む。第１のパッド群ＰＧ１は、集積回路装置１０の第１の辺ＳＤ１に沿って配置され、第２のパッド群ＰＧ２は、第１の辺ＳＤ１に対向する第３の辺ＳＤ３に沿って配置され、第３のパッド群ＰＧ３は、第１の辺ＳＤ１及び第３の辺ＳＤ３に交差する第２の辺ＳＤ２に沿って配置される。 （もっと読む）

【課題】マスタースライス配線用の配線トラックの領域をより有効に活用することを可能にした半導体装置を提供する。
【解決手段】第１の方向に並んで配置された複数の論理回路の入力端子のそれぞれが第１の方向に直交する第２の方向について同じ位置に配置され、活性化される論理回路の入力端子のそれぞれが第１の方向に延在する入力配線に接続され、非活性化される論理回路の入力端子が非活性配線と接続されており、入力配線と非活性配線とは第２の方向について互いに実質的に等しい位置に配置されている構成である。 （もっと読む）

【課題】複数の回路ブロックがマトリクス状にレイアウトされた半導体装置において配線密度を低減する。
【解決手段】ビットＩＮ＿Ａ〜ＩＮ＿Ｃが入力される入力回路部１１０と、入力回路部１１０から出力される内部信号を処理する処理回路部１２０とを有する。入力回路部１１０は、Ｘ方向に配列され、ビットＩＮ＿Ａ〜ＩＮ＿Ｃがそれぞれ入力される単位入力回路１１Ａ，１１Ｂ，１１Ｃを含む。単位入力回路は、Ｙ方向に延在する入力配線パターン２００と、制御電極が入力配線パターン２００に接続されたトランジスタとを含み、入力配線パターン２００とこれに対応するトランジスタのＸ方向における座標が互いに重複しない。これにより、Ｙ隣接する回路ブロック同士で入力配線パターンを共有すれば、プリデコード配線ＩＮの本数を削減することができる。 （もっと読む）

【課題】機能マクロセルの周辺において、配線を形成するための領域を十分に確保する。
【解決手段】半導体集積回路１００は、機能マクロセル１１０に形成される機能マクロセル用電源配線１８１と、機能マクロセル１１０の内部に形成される電源配線２６１と、機能マクロセル１１０の内部に形成され、機能マクロセル用電源配線１８１と電源配線２６１とを電気的に接続するコンタクト１７０と、コンタクト１７０と、論理セルとを電気的に接続する電源配線とを備える。機能マクロセル用電源配線１８１は、論理セル電圧を、コンタクト１７０および電源配線を介して、論理セルへ供給する。 （もっと読む）

【課題】光センサを有する半導体集積回路におけるスタンダードセル方式またはゲートアレイセル方式の各セルのレイアウト面積を低減する。
【解決手段】複数のセル３０１と、水平方向に延びており、前記複数のセルのそれぞれへ電源電圧を供給する電源ライン３０２とを備え、前記電源ラインは、半導体基板の上に配された多層配線構造における最上の配線層に含まれており、前記複数のセルのそれぞれは、信号を入力又は出力するためのポート３０８をそれぞれ有した複数の素子と、前記多層配線構造における前記最上の配線層より下の配線層と複数のプラグとを介して前記電源ラインと前記半導体基板とを接続することにより、前記素子へ前記電源電圧を供給する電源コンタクトブロック３０４とを含み、前記電源コンタクトブロックと前記複数の素子における複数のポートとは、前記水平方向における座標が異なるようにレイアウトされる。 （もっと読む）

【課題】異なるドメインのそれぞれに、独立して電源電圧を供給することが可能で、クロックジッタを抑制して、ロジックの動作速度の低下を防止した半導体装置を提供する。
【解決手段】電源バンプＢＰ１およびＢＰ２に電気的に接続される電源線ＷＬ１を、電源バンプＢＰ１およびＢＰ２の横方向の配列に平行して複数配設し、電源線ＷＬ１に電気的に接続される下層の電源線ＷＬ２を、電源線ＷＬ１に平面視的に直交するように互いに平行して複数配設する。そして、電源バンプＢＰ１の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｖ１およびＶ２を割り付け、電源バンプＢＰ２の配列を挟む最近傍の２つの電源線ＷＬ１に電源電圧Ｇ１およびＧ２を割り付ける。電源線ＷＬ２は、電源線ＷＬ１に平面視的に直交するように互いに平行して配設する。 （もっと読む）

集積回路（ＩＣ）を提供する。ＩＣは、プログラマブル論理セルのアレイを有する、第１の領域を含む。ＩＣはまた、ＩＣの中に組み込まれ、かつ第１の領域と通信している、第２の領域も含む。第２の領域は、標準論理セルと、ベースセルとを含む。一実施形態において、標準論理セルは、既知のプロトコルに適応するように組み立てられる、または相互接続される。ベースセルは、ベースセルによってサポートされる新生の通信プロトコルの修正に適合するように、構成可能な論理を含む。第２の領域は、一実施形態では、第１の領域に埋め込むことができる。別の実施形態において、第２の領域は、第１の領域の周囲に画定される。構成可能な論理は、新生の通信プロトコルが進化して修正されるにつれて、プロトコルの変更に適応させるようにＩＣを修正することができるように、金属マスクプログラム可能な相互接続を有する、ハイブリッド論理素子で構成されてもよい。
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