マスタスライス方式メモリセル
【課題】複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供すること。
【解決手段】メモリユニットが2行2列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第1〜第3拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第1および第2ワード線は第1〜第3拡散層の両端部外方に配置される。第1〜第3拡散層の第1コンタクト層とゲート層の第2コンタクト層との間、第1コンタクト層と第1/第2ワード線との間に、行方向に沿って第1のメタル配線領域が確保される。第1のメタル配線領域には、第2または第3メタル層の何れかが配線可能である。第1及び第2拡散層、第2及び第3拡散層の間には、列方向に沿って第2のメタル配線領域が確保される。第2のメタル配線領域には第3メタル層が配線可能である。
【解決手段】メモリユニットが2行2列に配置されてメモリセルを構成する。メモリユニットは、行方向に沿って並置され列方向に伸長される第1〜第3拡散層を備え、各拡散層で並列接続のトランジスタが構成される。第1および第2ワード線は第1〜第3拡散層の両端部外方に配置される。第1〜第3拡散層の第1コンタクト層とゲート層の第2コンタクト層との間、第1コンタクト層と第1/第2ワード線との間に、行方向に沿って第1のメタル配線領域が確保される。第1のメタル配線領域には、第2または第3メタル層の何れかが配線可能である。第1及び第2拡散層、第2及び第3拡散層の間には、列方向に沿って第2のメタル配線領域が確保される。第2のメタル配線領域には第3メタル層が配線可能である。
【発明の詳細な説明】
【技術分野】
【0001】
本願に開示の技術は、マスタスライス方式のメモリセルに関するものである。
【背景技術】
【0002】
マスタスライス方式とは、半導体集積回路の形成に係る技術の1つである。予め、メタル配線以外の拡散層やポリシリコン層などの下位の層により所定のトランジスタの組合せで構成した基本セルを規則的に配置した下地(以下の説明では、バルクと称する)を準備する。回路構成に応じたメタル配線層を形成することにより、必要な回路構成を実現するものである。半導体プロセスの最終段階であるメタル配線層を形成するパターンマスクを差し替えることで種々の回路構成に対応した半導体集積回路を実現する。開発および製造期間の短縮に資する技術である。
【0003】
マスタスライス方式の半導体集積回路については、種々の課題に対する提案がなされてきている。例えば、基本セルの1つのゲートを所望の電位にクリップする方法に関して提案がなされている(特許文献1など)。また、メモリ搭載ゲートアレイLSI装置において、複数の基本セルを有するロジックブロックに加えてメモリブロックを備えてメモリ回路実現のための専用領域として利用する提案がなされている(特許文献2など)。また、ゲートアレイLSIに関して、内部ゲートにおける信号状態を読出し可能としたマトリックステスト方式の試験回路を備える提案がなされている(特許文献3など)。また、マスタスライス型LSI用のゲート速度とメモリ密度との両立を図るために基本セルのトランジスタの構成に関する提案がなされている(特許文献4、6、7など)。また、基本セルでメモリセルを構成することで基本セルの利用率の向上を図る提案がなされている(特許文献5など)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特公平8−28482号公報
【特許文献2】特公平6−95569号公報
【特許文献3】特開平5−63046号公報
【特許文献4】特開平6−69475号公報
【特許文献5】特開平6−84390号公報
【特許文献6】特開平6−310688号公報
【特許文献7】特許第3277339号
【発明の概要】
【発明が解決しようとする課題】
【0005】
背景技術は、種々、マスタスライス方式に関する課題を開示するものではある。しかしながら、マスタスライス方式により、メモリセルに関して、複数種類の回路構成に対応可能な基本セルについては開示されていない。ましてや、こうした対応が可能なメモリセル専用の基本セルについては実現することはできない。
【0006】
この点、特許文献2などには、メモリブロックを備えることが開示されてはいる。しかしながら、この開示にあるメモリブロックとは、複数のメモリセルを備えるいわゆるメモリセルアレイである。マスタスライス方式により、複数種類のメモリセルに対応可能なメモリセル専用の基本セルに関する開示ではない。
【0007】
また、特許文献4、6、7などでは、基本セルによりメモリセルを構成可能であるとの開示がなされてはいる。しかしながら、この開示では、基本セルは、メモリセルを高密度に配置すると共に高速な論理ゲートを構成するトランジスタを配置するための構成である。また、配置されるメモリセルは基本構成のメモリセルのみであり、複数種類のメモリセルをマスタスライス方式で対応可能とするといった技術に関するものではない。
【0008】
本願に開示される技術は上記の課題に鑑み提案されたものであって、複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供することを目的とする。
【課題を解決するための手段】
【0009】
本願に開示される技術に係るマスタスライス方式メモリセルは、第1メタル層で列方向に電源線、接地線、ビット線が配線される。メモリセルは、メモリユニットが行方向と列方向とに2行2列に配置されて構成される。この場合、列方向に沿っては鏡面対象に配置され、行方向に沿っては並置されて配置される。メモリユニットが並置される各行には、メモリユニットの各々に接続される第1および第2ワード線が第2メタル層で配線される。
メモリユニットは、行方向に沿って並置され列方向に伸長される第1〜第3拡散層を備えており、各拡散層により並列接続されるトランジスタが構成される。第1および第2ワード線は第1〜第3拡散層の両端部外方に配置される。トランジスタのゲート層に挟まれる第1拡散層の領域とトランジスタのゲート層より外方にある第2拡散層のうち一方領域との間と、トランジスタのゲート層に挟まれる第3拡散層の領域とトランジスタのゲート層より外方にある第2拡散層のうち他方領域との間とは、第3メタル層で接続されて1対の記憶ノードを構成する。第1〜第3拡散層には、第1〜第3メタル層の何れかと接続される第1コンタクト層が配置され、トランジスタのゲート層には、第1〜第3メタル層の何れかと接続される第2コンタクト層が配置される。互いに隣接する第1または第2コンタクト層の間、互いに隣接する第1コンタクト層と第1ワード線との間、あるいは互いに隣接する第1コンタクト層と第2ワード線との間の少なくとも何れか1つには、行方向に沿って第1のメタル配線領域が確保される。第1のメタル配線領域には、第2または第3メタル層の何れかが配線可能である。また、第1拡散層と第2拡散層との間、および第2拡散層と第3拡散層との間には、列方向に沿って第2のメタル配線領域が確保される。第2のメタル配線領域には、第3メタル層が配線可能である。
【発明の効果】
【0010】
本願に開示される技術に係るマスタスライス方式メモリセルによれば、1つに記憶ノードを有するメモリユニットが行および列方向に2行2列に配置される。個々のメモリユニットには、行方向に沿って第1のメタル配線領域が確保され、列方向に沿って第2のメタル配線領域が確保される。第1のメタル配線領域には第2または第3メタル層の何れかが配線可能であり、第2のメタル配線領域には第3メタル層が配線可能である。2行2列に配置される4つのメモリユニットのうちメモリセルとして使用されるユニットの選択、および個々のメモリユニットの第1及び第2のメタル配線領域への第2または第3メタル層の配線を有無に応じて、回路構成や駆動能力が異なる複数種類のメモリセルを実現することができる。
【図面の簡単な説明】
【0011】
【図1】実施形態の基本メモリセルのレイアウト図である。
【図2】基本メモリセル(1ポートメモリセル)の回路図である。
【図3】基本メモリセルを2ポートメモリセルにレイアウトした図である。
【図4】2ポートメモリセルの回路図である。
【図5】基本メモリセルを1ポートの高駆動能力メモリセルにレイアウトした図である。
【図6】1ポートの高駆動能力メモリセルの回路図である。
【図7】基本メモリセルを2ポートの高駆動能力メモリセルにレイアウトした図である。
【図8】2ポートの高駆動能力メモリセルの回路図である。
【図9】他の実施形態の基本メモリセルを1ポートの高駆動能力メモリセルにレイアウトした図である。
【図10】他の実施形態の基本メモリセルを使用した1ポートの高駆動能力メモリセルの回路図である。
【図11】基本メモリセル当たりの各種メモリセルの個数を示す図である。
【図12】実施形態の基本メモリセルと専用メモリセルとの面積比を示す図である。
【発明を実施するための形態】
【0012】
図1は実施形態のマスタスライス方式メモリセルを構成する基本メモリセル1である。マスタスライス方式のベースとなるレイアウトである。4つのメモリユニット11A、11B、12A、12Bが2行2列に配置されて構成されている。行方向(X1−X2)には、メモリユニット11Aとメモリユニット11B、およびメモリユニット12Aとメモリユニット12Bとが、各々、並置されて隣接配置されている。列方向(Y1−Y2)には、メモリユニット11Aとメモリユニット12A、およびメモリユニット11Bとメモリユニット12Bとが、鏡面対象に隣接配置されている。
【0013】
メモリユニットの構成について説明する。メモリユニット11A、11B、12A、12Bは何れも同一の構成である。以下では、メモリユニット11Aを代表して説明する。第1〜第3拡散層21〜23は、列方向(Y1−Y2)に長尺の矩形形状を有し行方向(X1−X2)に並置されている。各々の拡散層21〜23には、行方向(X1−X2)に2本のゲート層が交差している。トランジスタが並列接続された構成である。このうち、第1拡散層21と第2拡散層22では、列方向(Y2)側のゲート層が直結されている。また、第2拡散層22と第3拡散層23では、列方向(Y1)側のゲート層が直結されている。
【0014】
列方向(Y2)側および(Y1)側の第1〜第3拡散層21〜23の外方には、行方向(X1-X2)に基本メモリセル1を貫いて、中層メタル層により第1ワード線WLA1および第2ワード線WLB1が配線されている。第1ワード線WLA1は第1拡散層21の列方向(Y1)側に交差しているゲート層、および第3拡散層213の列方向(Y2)側に交差しているゲート層に、第2コンタクト層を介して接続されている。第1ワード線WLA1から第2コンタクト層までは上層メタル層で配線されている。尚、第2ワード線WLB1は行方向(X2)側に隣接して並置されているメモリユニット11Bの対応ゲート層に上層メタル層および第2コンタクト層を介して接続されている。
【0015】
第1〜第3拡散層21〜23は、各ゲート層から列方向(Y1)側および(Y2)側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第1コンタクト層を備えている。
【0016】
第1拡散層21に交差するゲート層に挟まれた領域にある第1コンタクト層、第2拡散層22に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層、および第2拡散層22と第3拡散層23とを貫くゲート層にある第2コンタクト層は、下層メタル層で接続されて記憶ノードN1を構成する。また、第3拡散層23に交差するゲート層に挟まれた領域にある第1コンタクト層、第2拡散層22に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層、および第1拡散層21と第2拡散層22とを貫くゲート層にある第2コンタクト層は、下層メタル層で接続されて相補記憶ノード/N1を構成する。これらの下層メタル層により1対の記憶ノードを構成している。
【0017】
第1拡散層21に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層(B)には列方向(Y1−Y2)に上層メタル層で配線されるビット線BLAが接続される。第1拡散層21に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層(G)には列方向(Y1−Y2)に上層メタル層で配線される接地線GNDが接続される。
【0018】
第2拡散層22に交差するゲート層に挟まれた領域にある第1コンタクト層(V)には列方向(Y1−Y2)に上層メタル層で配線される電源線VDDが接続される。
【0019】
第3拡散層23に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層(G)には列方向(Y1−Y2)に上層メタル層で配線される接地線GNDが接続される。第3拡散層23に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層(B)には列方向(Y1−Y2)に上層メタル層で配線される相補ビット線/BLAが接続される。
【0020】
以上の接続から、メモリユニット11Aは図2に示す構成となる。すなわち、第1拡散層21と第2拡散層22とを貫くゲート層で構成されるトランジスタ(T2)、(T3)によりインバータゲートI1が構成される。第3拡散層23と第2拡散層22とを貫くゲート層で構成されるトランジスタ(T4)、(T5)によりインバータゲートI2が構成される。インバータゲートI1、I2により1ビットを記憶するメモリコアが構成される。また、第1拡散層21に交差するゲート層のうち列方向(Y1)側のゲート層により構成されるトランジスタ(T1)は、メモリコアの記憶ノードN1とビット線BLAとの間に介在するトランスファゲートを構成し、第3拡散層23に交差するゲート層のうち列方向(Y2)側のゲート層により構成されるトランジスタ(T6)は、メモリコアの相補記憶ノード/N1と相補ビット線/BLAとの間に介在するトランスファゲートを構成する。
【0021】
ここで、ビット線BLA、相補ビット線/BLA、接地線GND、および電源線VDDは、上位メタル層により列方向(Y1−Y2)に、メモリユニット11A、12Aを貫いて配線される。
【0022】
基本メモリセル1には、行方向(X1−X2)に並置されるメモリユニットを貫いて、第1〜第3拡散層21〜23に配置される第1コンタクト層の間であって第1コンタクト層と第2コンタクト層との間に、第1のメタル配線領域が確保される。第1のメタル配線領域11−1、11−2は、メモリユニット11A、11Bを貫いて確保されており、第1のメタル配線領域12−1、12−2は、メモリユニット12A、12Bを貫いて確保されている。第1のメタル配線領域11−1、11−2、12−1、12−2には、メモリセルの種別に応じて中層メタル層、下層メタル層が配線される。
【0023】
また、基本メモリセル1には、列方向(Y1−Y2)に鏡面対象に配置されるメモリユニットを貫いて、列方向(Y1−Y2)に、第1〜第3拡散層21〜23の間に、第2のメタル配線領域が確保される。第2のメタル配線領域2A−1、2A−2は、メモリユニット11A、12Aを貫いて確保されており、第2のメタル配線領域2B−1、2B−2は、メモリユニット11B、12Bを貫いて確保されている。第2のメタル配線領域2A−1、2A−2、2B−1、2B−2には、メモリセルの種別に応じて下層メタル層が配線される。ここで、第2のメタル配線領域2A−1、2A−2、2B−1、2B−2は、必要に応じて第2コンタクト層との干渉が回避されて配線される。
【0024】
また、行方向(X1−X2)に並置されているメモリユニット12A,12Bには、第1〜第3拡散層21〜23の外方に、行方向(X1-X2)に基本メモリセル1を貫いて、中層メタル層により第1ワード線WLA2および第2ワード線WLB2が配線されている。第1ワード線WLA2は行方向(X1)側に配置されているメモリユニット12Aに、第2コンタクト層を介して接続されている。第1ワード線WLA2から第2コンタクト層までは上層メタル層で配線されている。第2ワード線WLB2は行方向(X2)側に配置されているメモリユニット12Bに、第2コンタクト層を介して接続されている。第2ワード線WLB2から第2コンタクト層までは上層メタル層で配線されている。
【0025】
図2は、基本メモリセル1の回路図である。マスタスライス方式のベースとなるレイアウト(図1)で実現される回路図である。メモリユニット11A、11B、12A、12Bは、各々、1ビットメモリコアを備えている。各メモリユニット11A、11B、12A、12Bは、各々、ワード線WLA1、WLB1、WLA2、WLB2で選択制御される。この構成により、1ポートのメモリセルを構成する。
【0026】
図3は、マスタスライス方式のベースとなる基本メモリセル1に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から2ポートのメモリセルを得るためのメタル結線である。第1のメタル配線領域11−1、11−2、12−1、12−2に、中層メタル層24、25、28、29を配線する。中層メタル層24は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット11Bの対応する記憶ノードに接続する。中層メタル層25は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット11Bの対応する相補記憶ノードに接続する。中層メタル層28、29も同様である。行方向(X1-X2)に並置されているメモリユニット12A、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0027】
更に、列方向に鏡面対象に配置されているメモリユニット11B、12Bについて、分岐メタル層26、27、30、31を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層26、30は、第1拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。分岐メタル層27、31は、第3拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。
【0028】
図4は、2ポートメモリセルとする場合の回路図である。基本メモリセル1(図1)に対して中層メタル層および下層メタル層を形成するガラスマスクを変更したレイアウト(図3)により得られるメモリセルの回路図である。
【0029】
メモリユニット11Aとメモリユニット11B、およびメモリユニット12Aとメモリユニット12Bは、各々、1対の記憶ノードのうち互いに対応するノードが中層メタル層24、26、および28、29で接続されている。また、メモリユニット11B、12Bは、メモリコアを構成するインバータゲートの電源線VDDからの信号経路が、分岐メタル層26、27、および30、31を削除することにより分断されている。
【0030】
これにより、メモリユニット11Aのメモリコアは、第1ワード線WLA1により選択されるポートと、第2ワード線WLB1により選択されるポートとの2ポートでアクセスされる。また、メモリユニット12Aのメモリコアは、第1ワード線WLA2により選択されるポートと、第2ワード線WLB2により選択されるポートとの2ポートでアクセスされる。
【0031】
図5は、マスタスライス方式のベースとなる基本メモリセル1に対して下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から1ポートの高駆動能力メモリセルを得るためのメタル結線である。第2のメタル配線領域2A−1、2A−2、2B−1、2B−2に、下層メタル層32、33、34、35を配線する。下層メタル層32は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット12Aの対応する記憶ノードに接続する。下層メタル層33は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット12Aの対応する相補記憶ノードに接続する。下層メタル層34、35も同様である。列方向(Y1-Y2)に配置されているメモリユニット11B、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0032】
図6は、1ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1(図1)に対して下層メタル層を形成するガラスマスクを変更したレイアウト(図5)により得られるメモリセルの回路図である。
【0033】
メモリユニット11Aとメモリユニット12A、およびメモリユニット11Bとメモリユニット12Bは、各々、1対の記憶ノードのうち互いに対応するノードが下層メタル層32、33、および34、35で接続されている。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。
【0034】
これにより、メモリユニット11A、12Aで1つのメモリコアを構成し、メモリユニット11B、12Bで1つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。
【0035】
図7は、マスタスライス方式のベースとなる基本メモリセル1に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から2ポートの高駆動能力メモリセルを得るためのメタル結線である。第1のメタル配線領域11−1、11−2、12−1、12−2に、中層メタル層24、25、28、29を配線する。中層メタル層24は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット11Bの対応する記憶ノードに接続する。中層メタル層25は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット11Bの対応する相補記憶ノードに接続する。中層メタル層28、29も同様である。行方向(X1-X2)に並置されているメモリユニット12A、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0036】
また、列方向に鏡面対象に配置されているメモリユニット11B、12Bについて、分岐メタル層26、27、30、31を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層26、30は、第1拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。分岐メタル層27、31は、第3拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。
【0037】
以上のメタル配線は、2ポートのメモリセルを構成する際のレイアウト(図3)と同様である。
【0038】
更に、第2のメタル配線領域2A−1、2A−2に、下層メタル層32、33を配線する。下層メタル層32は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット12Aの対応する記憶ノードに接続する。下層メタル層33は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット12Aの対応する相補記憶ノードに接続する。
【0039】
以上のメタル配線は、1ポートの高駆動能力メモリセルを構成する際のレイアウト(図5)のうち、下層メタル層32、33と同様である。
【0040】
図8は、2ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1(図1)に対して中層および下層メタル層を形成するガラスマスクを変更したレイアウト(図7)により得られるメモリセルの回路図である。
【0041】
図4に例示した2ポートのメモリセルの回路図に、メモリユニット11Aとメモリユニット12Aの各々の1対の記憶ノードのうち互いに対応するノードが下層メタル層32、33で接続された構成である。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。
【0042】
これにより、メモリユニット11A、12A、11B、12Bで1つのメモリコアを構成する。ここで、メモリユニット11B、12Bにあるメモリコアは不使用とされている。メモリユニット11A、12Aのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第1ワード線WLA1、WLA2、あるいは第2ワード線WLB1、WLB2の各々から行われる2ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる2ポートのメモリセルが構成される。
【0043】
図9は、マスタスライス方式のベースとなる基本メモリセル1に対して、第1のメタル配線領域11−3、11−4、12−3、12−4が確保された他の実施形態の基本メモリセルをベースにしたものである。下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセルから1ポートの高駆動能力メモリセルを得るための他のメタル結線である。第1のメタル配線領域11−3、11−4に、下層メタル層34、35を配線する。メモリユニット11Aにおいて、相補ビット線/BLAが接続されていた第3拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット11Aの第3拡散層には下層メタル層34を接続する第1コンタクト層を配置する。下層メタル層34は相補ビット線/BLBに接続される。同様に、メモリユニット11Bにおいて、ビット線BLBが接続されていた第1拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット11Bの第1拡散層には下層メタル層35を接続する第1コンタクト層を配置する。下層メタル層35はビット線BLAに接続される。
【0044】
下層メタル層36、37も同様である。メモリユニット12Aにおいて、相補ビット線/BLAが接続されていた第3拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット12Aの第3拡散層には下層メタル層36を接続する第1コンタクト層を配置する。下層メタル層36は相補ビット線/BLBに接続される。同様に、メモリユニット12Bにおいて、ビット線BLBが接続されていた第1拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット12Bの第1拡散層には下層メタル層37を接続する第1コンタクト層を配置する。下層メタル層37はビット線BLAに接続される。
【0045】
図10は、他の実施形態により実現される1ポートの高駆動能力メモリセルとする場合の回路図である。図9のレイアウトで実現される回路図である。
【0046】
メモリユニット11A、11B、12A、12Bの各々のメモリコアが、ビット線BLAおよび相補ビット線/BLBの間に並列に接続される。メモリコアへのアクセスに際しては、第1ワード線WLA1と第2ワード線WLB1、および第1ワード線WLA2と第2ワード線WLB2が、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作される。
【0047】
これにより、メモリユニット11A、11Bで1つのメモリコア、メモリユニット12A、12Bで1つのメモリコアを構成する。メモリコアは、メモリユニット11Aと11Bのメモリコア、およびメモリユニット12Aと12Bのメモリコアが各々並列接続された構成である。アクセスは2本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。また、アクセスは、2つポート有している。
【0048】
図1〜図8において説明した基本メモリセル1、あるいは図9、10において説明した基本メモリセルから、マスタスライス方式によりメタル層の変更により構成されるメモリセルの種別と基本メモリセル当たりの個数を図11に示す。
【0049】
基本メモリセルから構成されるメモリセルは、1ポートのメモリセル(図1、2)、2ポートのメモリセル(図3、4)、1ポートの高駆動能力メモリセル(図5、6、9、10)、および2ポートの高駆動能力メモリセル(図7、8)の4種類である。
【0050】
各メモリセルの基本メモリセル当たりのメモリセル数は、1ポートのメモリセル(図1、2)の場合は4個、2ポートのメモリセル(図3、4)の場合は2個、1ポートの高駆動能力メモリセル(図5、6、9、10)の場合は2個、および2ポートの高駆動能力メモリセル(図7、8)は1個である。
【0051】
基本メモリセル1(図1)あるいは基本メモリセル(図9の他の実施形態の場合)に対して、メタル層を変更することで、4種類のメモリセルを、基本メモリセルのバルク構成に基づいて面積効率よく構成することができる。
【0052】
図12は、実施形態のマスタスライス方式のメモリセルの専有面積を専用のメモリセルを使用した場合と比較した図である。図11では、1ポートのメモリセル(1RWと表記)と2ポートのメモリセル(2RWと表記)とで面積比較を行う場合を例示する。
【0053】
実施形態の基本メモリセルを2行6列のマトリクス状に配置したレイアウトにおいて、1ポートのメモリセルのみを構成する場合(A)、1ポート/2ポートを混在させる場合(B)、2ポートのメモリセルのみを構成する場合の3つの場合(C)の3つの場合について検討する。
【0054】
2行6列の基本メモリセルでは、タイプ(A)は24セルの1ポートメモリセル、タイプ(B)は12セルの1ポートメモリセルと6セルの2ポートメモリセル、タイプ(C)は12セルの2ポートメモリセルを、マスタスライス方式によりメタル層の変更で対応可能である。
【0055】
同じメモリセル構成を1ポート/2ポートの各々の専用メモリセルで実現する場合は、4行6列の1ポートのメモリセルアレイ、および2行6列の2ポートメモリセルアレイを備える必要がある。面積比にして2倍の名遺跡が必要となる。
【0056】
実施形態によれば、マスタスライス方式のメモリセルを備え、メタル層の変更に応じて複数種類のメモリセルを構成でき、レイアウト上の面積効率の向上を図ることが可能となる。
【0057】
ここで、実施形態において、上層メタル層は第1メタル層の一例であり、中層メタル層は第2メタル層の一例であり、下層メタル層は第3メタル層の一例である。
【0058】
以上、詳細に説明したように、メモリユニット11A、11B、12A、12Bを2行2列に配置した基本メモリセル1あるいは他の実施形態における基本メモリセルを、メタル層を変更するマスタスライス方式により構成することにより、メタル層を変更するだけで、1ポートのメモリセル、2ポートのメモリセル、1ポートの高駆動能力メモリセル、2ポートの高駆動能力メモリセルの4種類のメモリセルを構成することができる。種類ごとに専用のメモリセルを用意しておく場合に比較して、レイアウト上の面積効率の向上を図ることができる。限られたレイアウト領域において複数種類のメモリセルを構成することができ、また、複数種類のメモリセルを混在させて構成することができる。
【0059】
尚、本構成は例示された実施形態に限定されるものではなく、本目的の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、基本メモリセルとしてメモリユニットを2行2列に配置した場合を例示したが、これに限定されるものではない。3行以上または/および3列以上にメモリユニットを配置した構成を基本メモリセルとすることもできる。これにより、さらなる種類のメモリセルをマスタスライス方式により構成することが可能となる。例えば、ポート数を3ポート以上の多ポートとする構成、駆動能力を2倍の他、3倍、4倍など多段に設定する構成などが可能となる。
【符号の説明】
【0060】
1 基本メモリセル
11A,11B、12A、12B メモリユニット
21〜23 第1〜第3拡散層
24、25、28、29 中層メタル層
26、27、30、31 分岐メタル層
32、33、34、35、36、37 下層メタル層
11−1、11−2、11−3、11−4、12−1、12−2、12−3、12−4 第1のメタル配線領域
2A−1、2A−2、2B−1、2B−2 第2のメタル配線領域
BLA、BLB ビット線
/BLA、/BLB 相補ビット線
GND 接地線
I1、I2 インバータゲート
N1 記憶ノード
/N1 相補記憶ノード
T1〜T6 トランジスタ
VDD 電源線
WLA1、WLA2 第1ワード線
WLB1、WLB2 第2ワード線
Y1−Y2 列方向
【技術分野】
【0001】
本願に開示の技術は、マスタスライス方式のメモリセルに関するものである。
【背景技術】
【0002】
マスタスライス方式とは、半導体集積回路の形成に係る技術の1つである。予め、メタル配線以外の拡散層やポリシリコン層などの下位の層により所定のトランジスタの組合せで構成した基本セルを規則的に配置した下地(以下の説明では、バルクと称する)を準備する。回路構成に応じたメタル配線層を形成することにより、必要な回路構成を実現するものである。半導体プロセスの最終段階であるメタル配線層を形成するパターンマスクを差し替えることで種々の回路構成に対応した半導体集積回路を実現する。開発および製造期間の短縮に資する技術である。
【0003】
マスタスライス方式の半導体集積回路については、種々の課題に対する提案がなされてきている。例えば、基本セルの1つのゲートを所望の電位にクリップする方法に関して提案がなされている(特許文献1など)。また、メモリ搭載ゲートアレイLSI装置において、複数の基本セルを有するロジックブロックに加えてメモリブロックを備えてメモリ回路実現のための専用領域として利用する提案がなされている(特許文献2など)。また、ゲートアレイLSIに関して、内部ゲートにおける信号状態を読出し可能としたマトリックステスト方式の試験回路を備える提案がなされている(特許文献3など)。また、マスタスライス型LSI用のゲート速度とメモリ密度との両立を図るために基本セルのトランジスタの構成に関する提案がなされている(特許文献4、6、7など)。また、基本セルでメモリセルを構成することで基本セルの利用率の向上を図る提案がなされている(特許文献5など)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特公平8−28482号公報
【特許文献2】特公平6−95569号公報
【特許文献3】特開平5−63046号公報
【特許文献4】特開平6−69475号公報
【特許文献5】特開平6−84390号公報
【特許文献6】特開平6−310688号公報
【特許文献7】特許第3277339号
【発明の概要】
【発明が解決しようとする課題】
【0005】
背景技術は、種々、マスタスライス方式に関する課題を開示するものではある。しかしながら、マスタスライス方式により、メモリセルに関して、複数種類の回路構成に対応可能な基本セルについては開示されていない。ましてや、こうした対応が可能なメモリセル専用の基本セルについては実現することはできない。
【0006】
この点、特許文献2などには、メモリブロックを備えることが開示されてはいる。しかしながら、この開示にあるメモリブロックとは、複数のメモリセルを備えるいわゆるメモリセルアレイである。マスタスライス方式により、複数種類のメモリセルに対応可能なメモリセル専用の基本セルに関する開示ではない。
【0007】
また、特許文献4、6、7などでは、基本セルによりメモリセルを構成可能であるとの開示がなされてはいる。しかしながら、この開示では、基本セルは、メモリセルを高密度に配置すると共に高速な論理ゲートを構成するトランジスタを配置するための構成である。また、配置されるメモリセルは基本構成のメモリセルのみであり、複数種類のメモリセルをマスタスライス方式で対応可能とするといった技術に関するものではない。
【0008】
本願に開示される技術は上記の課題に鑑み提案されたものであって、複数種類の回路構成をマスタスライス方式で対応可能なメモリセル専用のマスタスライス方式メモリセルを提供することを目的とする。
【課題を解決するための手段】
【0009】
本願に開示される技術に係るマスタスライス方式メモリセルは、第1メタル層で列方向に電源線、接地線、ビット線が配線される。メモリセルは、メモリユニットが行方向と列方向とに2行2列に配置されて構成される。この場合、列方向に沿っては鏡面対象に配置され、行方向に沿っては並置されて配置される。メモリユニットが並置される各行には、メモリユニットの各々に接続される第1および第2ワード線が第2メタル層で配線される。
メモリユニットは、行方向に沿って並置され列方向に伸長される第1〜第3拡散層を備えており、各拡散層により並列接続されるトランジスタが構成される。第1および第2ワード線は第1〜第3拡散層の両端部外方に配置される。トランジスタのゲート層に挟まれる第1拡散層の領域とトランジスタのゲート層より外方にある第2拡散層のうち一方領域との間と、トランジスタのゲート層に挟まれる第3拡散層の領域とトランジスタのゲート層より外方にある第2拡散層のうち他方領域との間とは、第3メタル層で接続されて1対の記憶ノードを構成する。第1〜第3拡散層には、第1〜第3メタル層の何れかと接続される第1コンタクト層が配置され、トランジスタのゲート層には、第1〜第3メタル層の何れかと接続される第2コンタクト層が配置される。互いに隣接する第1または第2コンタクト層の間、互いに隣接する第1コンタクト層と第1ワード線との間、あるいは互いに隣接する第1コンタクト層と第2ワード線との間の少なくとも何れか1つには、行方向に沿って第1のメタル配線領域が確保される。第1のメタル配線領域には、第2または第3メタル層の何れかが配線可能である。また、第1拡散層と第2拡散層との間、および第2拡散層と第3拡散層との間には、列方向に沿って第2のメタル配線領域が確保される。第2のメタル配線領域には、第3メタル層が配線可能である。
【発明の効果】
【0010】
本願に開示される技術に係るマスタスライス方式メモリセルによれば、1つに記憶ノードを有するメモリユニットが行および列方向に2行2列に配置される。個々のメモリユニットには、行方向に沿って第1のメタル配線領域が確保され、列方向に沿って第2のメタル配線領域が確保される。第1のメタル配線領域には第2または第3メタル層の何れかが配線可能であり、第2のメタル配線領域には第3メタル層が配線可能である。2行2列に配置される4つのメモリユニットのうちメモリセルとして使用されるユニットの選択、および個々のメモリユニットの第1及び第2のメタル配線領域への第2または第3メタル層の配線を有無に応じて、回路構成や駆動能力が異なる複数種類のメモリセルを実現することができる。
【図面の簡単な説明】
【0011】
【図1】実施形態の基本メモリセルのレイアウト図である。
【図2】基本メモリセル(1ポートメモリセル)の回路図である。
【図3】基本メモリセルを2ポートメモリセルにレイアウトした図である。
【図4】2ポートメモリセルの回路図である。
【図5】基本メモリセルを1ポートの高駆動能力メモリセルにレイアウトした図である。
【図6】1ポートの高駆動能力メモリセルの回路図である。
【図7】基本メモリセルを2ポートの高駆動能力メモリセルにレイアウトした図である。
【図8】2ポートの高駆動能力メモリセルの回路図である。
【図9】他の実施形態の基本メモリセルを1ポートの高駆動能力メモリセルにレイアウトした図である。
【図10】他の実施形態の基本メモリセルを使用した1ポートの高駆動能力メモリセルの回路図である。
【図11】基本メモリセル当たりの各種メモリセルの個数を示す図である。
【図12】実施形態の基本メモリセルと専用メモリセルとの面積比を示す図である。
【発明を実施するための形態】
【0012】
図1は実施形態のマスタスライス方式メモリセルを構成する基本メモリセル1である。マスタスライス方式のベースとなるレイアウトである。4つのメモリユニット11A、11B、12A、12Bが2行2列に配置されて構成されている。行方向(X1−X2)には、メモリユニット11Aとメモリユニット11B、およびメモリユニット12Aとメモリユニット12Bとが、各々、並置されて隣接配置されている。列方向(Y1−Y2)には、メモリユニット11Aとメモリユニット12A、およびメモリユニット11Bとメモリユニット12Bとが、鏡面対象に隣接配置されている。
【0013】
メモリユニットの構成について説明する。メモリユニット11A、11B、12A、12Bは何れも同一の構成である。以下では、メモリユニット11Aを代表して説明する。第1〜第3拡散層21〜23は、列方向(Y1−Y2)に長尺の矩形形状を有し行方向(X1−X2)に並置されている。各々の拡散層21〜23には、行方向(X1−X2)に2本のゲート層が交差している。トランジスタが並列接続された構成である。このうち、第1拡散層21と第2拡散層22では、列方向(Y2)側のゲート層が直結されている。また、第2拡散層22と第3拡散層23では、列方向(Y1)側のゲート層が直結されている。
【0014】
列方向(Y2)側および(Y1)側の第1〜第3拡散層21〜23の外方には、行方向(X1-X2)に基本メモリセル1を貫いて、中層メタル層により第1ワード線WLA1および第2ワード線WLB1が配線されている。第1ワード線WLA1は第1拡散層21の列方向(Y1)側に交差しているゲート層、および第3拡散層213の列方向(Y2)側に交差しているゲート層に、第2コンタクト層を介して接続されている。第1ワード線WLA1から第2コンタクト層までは上層メタル層で配線されている。尚、第2ワード線WLB1は行方向(X2)側に隣接して並置されているメモリユニット11Bの対応ゲート層に上層メタル層および第2コンタクト層を介して接続されている。
【0015】
第1〜第3拡散層21〜23は、各ゲート層から列方向(Y1)側および(Y2)側の外方領域、およびゲート層に挟まれた領域の各々に、上層メタル層、中層メタル層、下層メタル層の何れかと接続される第1コンタクト層を備えている。
【0016】
第1拡散層21に交差するゲート層に挟まれた領域にある第1コンタクト層、第2拡散層22に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層、および第2拡散層22と第3拡散層23とを貫くゲート層にある第2コンタクト層は、下層メタル層で接続されて記憶ノードN1を構成する。また、第3拡散層23に交差するゲート層に挟まれた領域にある第1コンタクト層、第2拡散層22に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層、および第1拡散層21と第2拡散層22とを貫くゲート層にある第2コンタクト層は、下層メタル層で接続されて相補記憶ノード/N1を構成する。これらの下層メタル層により1対の記憶ノードを構成している。
【0017】
第1拡散層21に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層(B)には列方向(Y1−Y2)に上層メタル層で配線されるビット線BLAが接続される。第1拡散層21に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層(G)には列方向(Y1−Y2)に上層メタル層で配線される接地線GNDが接続される。
【0018】
第2拡散層22に交差するゲート層に挟まれた領域にある第1コンタクト層(V)には列方向(Y1−Y2)に上層メタル層で配線される電源線VDDが接続される。
【0019】
第3拡散層23に交差するゲート層から列方向(Y1)側の外方領域にある第1コンタクト層(G)には列方向(Y1−Y2)に上層メタル層で配線される接地線GNDが接続される。第3拡散層23に交差するゲート層から列方向(Y2)側の外方領域にある第1コンタクト層(B)には列方向(Y1−Y2)に上層メタル層で配線される相補ビット線/BLAが接続される。
【0020】
以上の接続から、メモリユニット11Aは図2に示す構成となる。すなわち、第1拡散層21と第2拡散層22とを貫くゲート層で構成されるトランジスタ(T2)、(T3)によりインバータゲートI1が構成される。第3拡散層23と第2拡散層22とを貫くゲート層で構成されるトランジスタ(T4)、(T5)によりインバータゲートI2が構成される。インバータゲートI1、I2により1ビットを記憶するメモリコアが構成される。また、第1拡散層21に交差するゲート層のうち列方向(Y1)側のゲート層により構成されるトランジスタ(T1)は、メモリコアの記憶ノードN1とビット線BLAとの間に介在するトランスファゲートを構成し、第3拡散層23に交差するゲート層のうち列方向(Y2)側のゲート層により構成されるトランジスタ(T6)は、メモリコアの相補記憶ノード/N1と相補ビット線/BLAとの間に介在するトランスファゲートを構成する。
【0021】
ここで、ビット線BLA、相補ビット線/BLA、接地線GND、および電源線VDDは、上位メタル層により列方向(Y1−Y2)に、メモリユニット11A、12Aを貫いて配線される。
【0022】
基本メモリセル1には、行方向(X1−X2)に並置されるメモリユニットを貫いて、第1〜第3拡散層21〜23に配置される第1コンタクト層の間であって第1コンタクト層と第2コンタクト層との間に、第1のメタル配線領域が確保される。第1のメタル配線領域11−1、11−2は、メモリユニット11A、11Bを貫いて確保されており、第1のメタル配線領域12−1、12−2は、メモリユニット12A、12Bを貫いて確保されている。第1のメタル配線領域11−1、11−2、12−1、12−2には、メモリセルの種別に応じて中層メタル層、下層メタル層が配線される。
【0023】
また、基本メモリセル1には、列方向(Y1−Y2)に鏡面対象に配置されるメモリユニットを貫いて、列方向(Y1−Y2)に、第1〜第3拡散層21〜23の間に、第2のメタル配線領域が確保される。第2のメタル配線領域2A−1、2A−2は、メモリユニット11A、12Aを貫いて確保されており、第2のメタル配線領域2B−1、2B−2は、メモリユニット11B、12Bを貫いて確保されている。第2のメタル配線領域2A−1、2A−2、2B−1、2B−2には、メモリセルの種別に応じて下層メタル層が配線される。ここで、第2のメタル配線領域2A−1、2A−2、2B−1、2B−2は、必要に応じて第2コンタクト層との干渉が回避されて配線される。
【0024】
また、行方向(X1−X2)に並置されているメモリユニット12A,12Bには、第1〜第3拡散層21〜23の外方に、行方向(X1-X2)に基本メモリセル1を貫いて、中層メタル層により第1ワード線WLA2および第2ワード線WLB2が配線されている。第1ワード線WLA2は行方向(X1)側に配置されているメモリユニット12Aに、第2コンタクト層を介して接続されている。第1ワード線WLA2から第2コンタクト層までは上層メタル層で配線されている。第2ワード線WLB2は行方向(X2)側に配置されているメモリユニット12Bに、第2コンタクト層を介して接続されている。第2ワード線WLB2から第2コンタクト層までは上層メタル層で配線されている。
【0025】
図2は、基本メモリセル1の回路図である。マスタスライス方式のベースとなるレイアウト(図1)で実現される回路図である。メモリユニット11A、11B、12A、12Bは、各々、1ビットメモリコアを備えている。各メモリユニット11A、11B、12A、12Bは、各々、ワード線WLA1、WLB1、WLA2、WLB2で選択制御される。この構成により、1ポートのメモリセルを構成する。
【0026】
図3は、マスタスライス方式のベースとなる基本メモリセル1に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から2ポートのメモリセルを得るためのメタル結線である。第1のメタル配線領域11−1、11−2、12−1、12−2に、中層メタル層24、25、28、29を配線する。中層メタル層24は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット11Bの対応する記憶ノードに接続する。中層メタル層25は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット11Bの対応する相補記憶ノードに接続する。中層メタル層28、29も同様である。行方向(X1-X2)に並置されているメモリユニット12A、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0027】
更に、列方向に鏡面対象に配置されているメモリユニット11B、12Bについて、分岐メタル層26、27、30、31を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層26、30は、第1拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。分岐メタル層27、31は、第3拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。
【0028】
図4は、2ポートメモリセルとする場合の回路図である。基本メモリセル1(図1)に対して中層メタル層および下層メタル層を形成するガラスマスクを変更したレイアウト(図3)により得られるメモリセルの回路図である。
【0029】
メモリユニット11Aとメモリユニット11B、およびメモリユニット12Aとメモリユニット12Bは、各々、1対の記憶ノードのうち互いに対応するノードが中層メタル層24、26、および28、29で接続されている。また、メモリユニット11B、12Bは、メモリコアを構成するインバータゲートの電源線VDDからの信号経路が、分岐メタル層26、27、および30、31を削除することにより分断されている。
【0030】
これにより、メモリユニット11Aのメモリコアは、第1ワード線WLA1により選択されるポートと、第2ワード線WLB1により選択されるポートとの2ポートでアクセスされる。また、メモリユニット12Aのメモリコアは、第1ワード線WLA2により選択されるポートと、第2ワード線WLB2により選択されるポートとの2ポートでアクセスされる。
【0031】
図5は、マスタスライス方式のベースとなる基本メモリセル1に対して下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から1ポートの高駆動能力メモリセルを得るためのメタル結線である。第2のメタル配線領域2A−1、2A−2、2B−1、2B−2に、下層メタル層32、33、34、35を配線する。下層メタル層32は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット12Aの対応する記憶ノードに接続する。下層メタル層33は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット12Aの対応する相補記憶ノードに接続する。下層メタル層34、35も同様である。列方向(Y1-Y2)に配置されているメモリユニット11B、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0032】
図6は、1ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1(図1)に対して下層メタル層を形成するガラスマスクを変更したレイアウト(図5)により得られるメモリセルの回路図である。
【0033】
メモリユニット11Aとメモリユニット12A、およびメモリユニット11Bとメモリユニット12Bは、各々、1対の記憶ノードのうち互いに対応するノードが下層メタル層32、33、および34、35で接続されている。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。
【0034】
これにより、メモリユニット11A、12Aで1つのメモリコアを構成し、メモリユニット11B、12Bで1つのメモリコアを構成する。各々は、並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。
【0035】
図7は、マスタスライス方式のベースとなる基本メモリセル1に対して中層メタル層および下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセル1から2ポートの高駆動能力メモリセルを得るためのメタル結線である。第1のメタル配線領域11−1、11−2、12−1、12−2に、中層メタル層24、25、28、29を配線する。中層メタル層24は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット11Bの対応する記憶ノードに接続する。中層メタル層25は、行方向(X1-X2)に並置されているメモリユニット11A、11Bの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット11Bの対応する相補記憶ノードに接続する。中層メタル層28、29も同様である。行方向(X1-X2)に並置されているメモリユニット12A、12Bの、対応する記憶ノードおよび相補記憶ノードを、各を接続する。
【0036】
また、列方向に鏡面対象に配置されているメモリユニット11B、12Bについて、分岐メタル層26、27、30、31を削除する。ここで、分岐メタル層とは、記憶ノードおよび相補記憶ノードを構成する下層メタル層の一部である。分岐メタル層26、30は、第1拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。分岐メタル層27、31は、第3拡散層の第1コンタクト層と第2拡散層の第1コンタクト層とを接続する配線である。メモリコアを構成する1対のインバータゲートにおいて、出力ノードである記憶ノードあるいは相補記憶ノードと電源線VDDとの間に介在する信号経路を開路するものである。これにより、メモリコアは動作しない状態とすることができる。
【0037】
以上のメタル配線は、2ポートのメモリセルを構成する際のレイアウト(図3)と同様である。
【0038】
更に、第2のメタル配線領域2A−1、2A−2に、下層メタル層32、33を配線する。下層メタル層32は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する記憶ノードを接続する。メモリユニット11Aの記憶ノードN1をメモリユニット12Aの対応する記憶ノードに接続する。下層メタル層33は、列方向(Y1-Y2)に配置されているメモリユニット11A、12Aの、対応する相補記憶ノードを接続する。メモリユニット11Aの相補記憶ノード/N1をメモリユニット12Aの対応する相補記憶ノードに接続する。
【0039】
以上のメタル配線は、1ポートの高駆動能力メモリセルを構成する際のレイアウト(図5)のうち、下層メタル層32、33と同様である。
【0040】
図8は、2ポートの高駆動能力メモリセルとする場合の回路図である。基本メモリセル1(図1)に対して中層および下層メタル層を形成するガラスマスクを変更したレイアウト(図7)により得られるメモリセルの回路図である。
【0041】
図4に例示した2ポートのメモリセルの回路図に、メモリユニット11Aとメモリユニット12Aの各々の1対の記憶ノードのうち互いに対応するノードが下層メタル層32、33で接続された構成である。メモリコアへのアクセスに際しては、第1ワード線WLA1、WLA2、および第2ワード線WLB1、WLB2は、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作させる。
【0042】
これにより、メモリユニット11A、12A、11B、12Bで1つのメモリコアを構成する。ここで、メモリユニット11B、12Bにあるメモリコアは不使用とされている。メモリユニット11A、12Aのメモリコアが並列接続された上で同期してアクセスされる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。また、アクセスは、第1ワード線WLA1、WLA2、あるいは第2ワード線WLB1、WLB2の各々から行われる2ポートの構成である。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる2ポートのメモリセルが構成される。
【0043】
図9は、マスタスライス方式のベースとなる基本メモリセル1に対して、第1のメタル配線領域11−3、11−4、12−3、12−4が確保された他の実施形態の基本メモリセルをベースにしたものである。下層メタル層を形成するガラスマスクを変更して得られるレイアウトである。基本メモリセルから1ポートの高駆動能力メモリセルを得るための他のメタル結線である。第1のメタル配線領域11−3、11−4に、下層メタル層34、35を配線する。メモリユニット11Aにおいて、相補ビット線/BLAが接続されていた第3拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット11Aの第3拡散層には下層メタル層34を接続する第1コンタクト層を配置する。下層メタル層34は相補ビット線/BLBに接続される。同様に、メモリユニット11Bにおいて、ビット線BLBが接続されていた第1拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット11Bの第1拡散層には下層メタル層35を接続する第1コンタクト層を配置する。下層メタル層35はビット線BLAに接続される。
【0044】
下層メタル層36、37も同様である。メモリユニット12Aにおいて、相補ビット線/BLAが接続されていた第3拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット12Aの第3拡散層には下層メタル層36を接続する第1コンタクト層を配置する。下層メタル層36は相補ビット線/BLBに接続される。同様に、メモリユニット12Bにおいて、ビット線BLBが接続されていた第1拡散層の第1コンタクト層を除去する。これに代えて、メモリユニット12Bの第1拡散層には下層メタル層37を接続する第1コンタクト層を配置する。下層メタル層37はビット線BLAに接続される。
【0045】
図10は、他の実施形態により実現される1ポートの高駆動能力メモリセルとする場合の回路図である。図9のレイアウトで実現される回路図である。
【0046】
メモリユニット11A、11B、12A、12Bの各々のメモリコアが、ビット線BLAおよび相補ビット線/BLBの間に並列に接続される。メモリコアへのアクセスに際しては、第1ワード線WLA1と第2ワード線WLB1、および第1ワード線WLA2と第2ワード線WLB2が、各々、不図示のメタル配線で短絡、あるいは回路動作として同期動作される。
【0047】
これにより、メモリユニット11A、11Bで1つのメモリコア、メモリユニット12A、12Bで1つのメモリコアを構成する。メモリコアは、メモリユニット11Aと11Bのメモリコア、およびメモリユニット12Aと12Bのメモリコアが各々並列接続された構成である。アクセスは2本のワード線が同期して行われる。メモリコアの駆動能力が倍増すると共に、トランスファゲートは、2つのトランジスタが並列接続されることにより導通時のオン抵抗が半減する。駆動能力の倍増、および信号経路の抵抗の半減により、高い駆動能力のメモリセルとすることができる。また、アクセスは、2つポート有している。
【0048】
図1〜図8において説明した基本メモリセル1、あるいは図9、10において説明した基本メモリセルから、マスタスライス方式によりメタル層の変更により構成されるメモリセルの種別と基本メモリセル当たりの個数を図11に示す。
【0049】
基本メモリセルから構成されるメモリセルは、1ポートのメモリセル(図1、2)、2ポートのメモリセル(図3、4)、1ポートの高駆動能力メモリセル(図5、6、9、10)、および2ポートの高駆動能力メモリセル(図7、8)の4種類である。
【0050】
各メモリセルの基本メモリセル当たりのメモリセル数は、1ポートのメモリセル(図1、2)の場合は4個、2ポートのメモリセル(図3、4)の場合は2個、1ポートの高駆動能力メモリセル(図5、6、9、10)の場合は2個、および2ポートの高駆動能力メモリセル(図7、8)は1個である。
【0051】
基本メモリセル1(図1)あるいは基本メモリセル(図9の他の実施形態の場合)に対して、メタル層を変更することで、4種類のメモリセルを、基本メモリセルのバルク構成に基づいて面積効率よく構成することができる。
【0052】
図12は、実施形態のマスタスライス方式のメモリセルの専有面積を専用のメモリセルを使用した場合と比較した図である。図11では、1ポートのメモリセル(1RWと表記)と2ポートのメモリセル(2RWと表記)とで面積比較を行う場合を例示する。
【0053】
実施形態の基本メモリセルを2行6列のマトリクス状に配置したレイアウトにおいて、1ポートのメモリセルのみを構成する場合(A)、1ポート/2ポートを混在させる場合(B)、2ポートのメモリセルのみを構成する場合の3つの場合(C)の3つの場合について検討する。
【0054】
2行6列の基本メモリセルでは、タイプ(A)は24セルの1ポートメモリセル、タイプ(B)は12セルの1ポートメモリセルと6セルの2ポートメモリセル、タイプ(C)は12セルの2ポートメモリセルを、マスタスライス方式によりメタル層の変更で対応可能である。
【0055】
同じメモリセル構成を1ポート/2ポートの各々の専用メモリセルで実現する場合は、4行6列の1ポートのメモリセルアレイ、および2行6列の2ポートメモリセルアレイを備える必要がある。面積比にして2倍の名遺跡が必要となる。
【0056】
実施形態によれば、マスタスライス方式のメモリセルを備え、メタル層の変更に応じて複数種類のメモリセルを構成でき、レイアウト上の面積効率の向上を図ることが可能となる。
【0057】
ここで、実施形態において、上層メタル層は第1メタル層の一例であり、中層メタル層は第2メタル層の一例であり、下層メタル層は第3メタル層の一例である。
【0058】
以上、詳細に説明したように、メモリユニット11A、11B、12A、12Bを2行2列に配置した基本メモリセル1あるいは他の実施形態における基本メモリセルを、メタル層を変更するマスタスライス方式により構成することにより、メタル層を変更するだけで、1ポートのメモリセル、2ポートのメモリセル、1ポートの高駆動能力メモリセル、2ポートの高駆動能力メモリセルの4種類のメモリセルを構成することができる。種類ごとに専用のメモリセルを用意しておく場合に比較して、レイアウト上の面積効率の向上を図ることができる。限られたレイアウト領域において複数種類のメモリセルを構成することができ、また、複数種類のメモリセルを混在させて構成することができる。
【0059】
尚、本構成は例示された実施形態に限定されるものではなく、本目的の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、基本メモリセルとしてメモリユニットを2行2列に配置した場合を例示したが、これに限定されるものではない。3行以上または/および3列以上にメモリユニットを配置した構成を基本メモリセルとすることもできる。これにより、さらなる種類のメモリセルをマスタスライス方式により構成することが可能となる。例えば、ポート数を3ポート以上の多ポートとする構成、駆動能力を2倍の他、3倍、4倍など多段に設定する構成などが可能となる。
【符号の説明】
【0060】
1 基本メモリセル
11A,11B、12A、12B メモリユニット
21〜23 第1〜第3拡散層
24、25、28、29 中層メタル層
26、27、30、31 分岐メタル層
32、33、34、35、36、37 下層メタル層
11−1、11−2、11−3、11−4、12−1、12−2、12−3、12−4 第1のメタル配線領域
2A−1、2A−2、2B−1、2B−2 第2のメタル配線領域
BLA、BLB ビット線
/BLA、/BLB 相補ビット線
GND 接地線
I1、I2 インバータゲート
N1 記憶ノード
/N1 相補記憶ノード
T1〜T6 トランジスタ
VDD 電源線
WLA1、WLA2 第1ワード線
WLB1、WLB2 第2ワード線
Y1−Y2 列方向
【特許請求の範囲】
【請求項1】
電源線、接地線、ビット線を列方向に配線する第1メタル層と、
前記列方向に沿って鏡面対象に隣接して配置され行方向に沿って隣接して並置されて、2行2列に配置されるメモリユニットと、
メモリユニットが並置される行ごとに第2メタル層により配線され、前記メモリユニットの各々に接続される第1および第2ワード線とを備え、
前記メモリユニットは、
前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第1〜第3拡散層と、
トランジスタのゲート層に挟まれる前記第1拡散層の領域とトランジスタのゲート層より外方にある前記第2拡散層のうち一方領域との間、およびトランジスタのゲート層に挟まれる前記第3拡散層の領域とトランジスタのゲート層より外方にある前記第2拡散層のうち他方領域との間を第3メタル層により接続してなる1対の記憶ノードと、
前記第1〜第3拡散層に配置され、第1〜第3メタル層の何れかと接続される第1コンタクト層と、
トランジスタのゲート層に配置され、第1〜第3メタル層の何れかと接続される第2コンタクト層と、
互いに隣接する第1または第2コンタクト層の間、互いに隣接する第1コンタクト層と第1ワード線との間、あるいは互いに隣接する第1コンタクト層と第2ワード線との間の少なくとも何れか1つに、前記行方向に沿って第2または第3メタル層の何れかが配線可能な第1のメタル配線領域と、
第1拡散層と第2拡散層との間、および第2拡散層と第3拡散層との間に、前記列方向に沿って第3メタル層が配線可能な第2のメタル配線領域とを備え、
前記第1および第2ワード線は、前記第1〜第3拡散層の両端部外方に配置されることを特徴とするマスタスライス方式メモリセル。
【請求項2】
前記行方向に沿って隣接して並置される2列のメモリユニットについて、
一方のメモリユニットにおける1対の記憶ノードを構成する第3メタル層のうち、第2拡散層の第1コンタクト層に向かう分岐メタル層を削除し、
前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第2または第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記2列のメモリユニットを2ポートのメモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項3】
前記列方向に沿って鏡面対象に隣接して配置される2行のメモリユニットについて、
前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、
第1または第2ワード線の同期動作により、前記2行のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項4】
前記行方向に沿って隣接して並置される2列のメモリユニットごとに、
一方のメモリユニットにおける1対の記憶ノードを構成する第3メタル層のうち、第2拡散層の第1コンタクト層に向かう分岐メタル層を削除し、
前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第2または第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記列方向に沿って鏡面対象に隣接して配置される2行のメモリユニットのうち、前記分岐メタル層を含まないユニットについて、
前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、
2ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項5】
前記行方向に沿って隣接して並置される2列のメモリユニットについて、
前記第1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方のビット線に接続する第2または第3メタル層と、前記一方のメモリユニットの他方のビット線を、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記2列のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項1】
電源線、接地線、ビット線を列方向に配線する第1メタル層と、
前記列方向に沿って鏡面対象に隣接して配置され行方向に沿って隣接して並置されて、2行2列に配置されるメモリユニットと、
メモリユニットが並置される行ごとに第2メタル層により配線され、前記メモリユニットの各々に接続される第1および第2ワード線とを備え、
前記メモリユニットは、
前記列方向に伸長され並列接続されるトランジスタに供される拡散層であって、前記行方向に沿って並置される第1〜第3拡散層と、
トランジスタのゲート層に挟まれる前記第1拡散層の領域とトランジスタのゲート層より外方にある前記第2拡散層のうち一方領域との間、およびトランジスタのゲート層に挟まれる前記第3拡散層の領域とトランジスタのゲート層より外方にある前記第2拡散層のうち他方領域との間を第3メタル層により接続してなる1対の記憶ノードと、
前記第1〜第3拡散層に配置され、第1〜第3メタル層の何れかと接続される第1コンタクト層と、
トランジスタのゲート層に配置され、第1〜第3メタル層の何れかと接続される第2コンタクト層と、
互いに隣接する第1または第2コンタクト層の間、互いに隣接する第1コンタクト層と第1ワード線との間、あるいは互いに隣接する第1コンタクト層と第2ワード線との間の少なくとも何れか1つに、前記行方向に沿って第2または第3メタル層の何れかが配線可能な第1のメタル配線領域と、
第1拡散層と第2拡散層との間、および第2拡散層と第3拡散層との間に、前記列方向に沿って第3メタル層が配線可能な第2のメタル配線領域とを備え、
前記第1および第2ワード線は、前記第1〜第3拡散層の両端部外方に配置されることを特徴とするマスタスライス方式メモリセル。
【請求項2】
前記行方向に沿って隣接して並置される2列のメモリユニットについて、
一方のメモリユニットにおける1対の記憶ノードを構成する第3メタル層のうち、第2拡散層の第1コンタクト層に向かう分岐メタル層を削除し、
前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第2または第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記2列のメモリユニットを2ポートのメモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項3】
前記列方向に沿って鏡面対象に隣接して配置される2行のメモリユニットについて、
前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、
第1または第2ワード線の同期動作により、前記2行のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項4】
前記行方向に沿って隣接して並置される2列のメモリユニットごとに、
一方のメモリユニットにおける1対の記憶ノードを構成する第3メタル層のうち、第2拡散層の第1コンタクト層に向かう分岐メタル層を削除し、
前記第1のメタル配線領域に、前記一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第2または第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記列方向に沿って鏡面対象に隣接して配置される2行のメモリユニットのうち、前記分岐メタル層を含まないユニットについて、
前記第2のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方の記憶ノードに接続する第3メタル層と、前記一方のメモリユニットの他方の記憶ノードを、前記他方のメモリユニットの他方の記憶ノードに接続する第3メタル層とを備え、
2ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【請求項5】
前記行方向に沿って隣接して並置される2列のメモリユニットについて、
前記第1のメタル配線領域に、一方のメモリユニットの一方の記憶ノードを、他方のメモリユニットの一方のビット線に接続する第2または第3メタル層と、前記一方のメモリユニットの他方のビット線を、前記他方のメモリユニットの他方の記憶ノードに接続する第2または第3メタル層とを備え、
前記2列のメモリユニットを1ポートの高駆動能力メモリセルとして構成することを特徴とする請求項1に記載のマスタスライス方式メモリセル。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【公開番号】特開2011−228378(P2011−228378A)
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願番号】特願2010−94714(P2010−94714)
【出願日】平成22年4月16日(2010.4.16)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
【公開日】平成23年11月10日(2011.11.10)
【国際特許分類】
【出願日】平成22年4月16日(2010.4.16)
【出願人】(308014341)富士通セミコンダクター株式会社 (2,507)
【Fターム(参考)】
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