【課題】低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供する。
【解決手段】キャッシュメモリが有するメモリセット内の１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つメモリセットに対に設けられる比較回路にデータを出力可能な構成とすればよい。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】コンパイル型マクロの階層化によるオーバーヘッドを最適化する。
【解決手段】第１ローカルメモリセルアレイと第１ローカルセンスアンプとを備える第１バンクと、第２ローカルメモリセルアレイと第２ローカルセンスアンプとを備える第２バンクとを有するメモリセルアレイを構成する。ここで、第２バンクは、グローバルビット線方向に沿って第１バンクに並んで配置されるものとする。その第１ローカルセンスアンプは、第１ローカルメモリセルアレイに含まれるメモリセルの数、または、第１ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。また、その第２ローカルセンスアンプは、第２ローカルメモリセルアレイに含まれるメモリセルの数、または、第２ローカルセンスアンプからドライバ回路までの距離に基づいて最適設計された性能を有することが好ましい。 （もっと読む）

【課題】ＣＭＯＳインバータを含むメモリセルにおいて、リーク電流によるゲート配線の制約やデザインルールの制約を起因とするメモリセルの面積の増大を抑える。
【解決手段】第１のインバータＩＶ１と第２のインバータＩＶ２を含むメモリセル１Ａの第１の金属層として、第１の配線ＦＬ１及び第２の配線ＦＬ２が配置されている。第１の配線ＦＬ１は、第１のインバータＩＶ１の２つのドレインＤと第２のインバータＩＶ２の第２のゲート配線ＧＬ２と接続している。第２の配線ＦＬ２は、第２のインバータＩＶ２の２つのドレインＤと第１のインバータＩＶ１の第１のゲート配線ＧＬ１と接続している。第１の配線ＦＬ１は第２のゲート配線ＧＬ２と重畳し、第２の配線ＦＬ２は第１のゲート配線ＧＬ１と重畳して配置される。第１の金属層よりも上層には、第２の金属層と、その上層の第３の金属層が配置されている。 （もっと読む）

【課題】アドレス空間の大きさが異なる複数のメモリ装置を同時にテストすることができるメモリ装置を提供することを課題とする。
【解決手段】アドレス空間の大きさが異なる複数のメモリ装置に対して複数ビットのアドレスのうちの一部のビットが共通のアドレスを入力して同時にテストを行う際のアドレス空間の小さい方のメモリ装置であって、アドレスにデータを記憶するメモリセルアレイと、メモリセルアレイのアクセスの回数をカウントするカウンタ（７０２）と、カウンタによりカウントされたアクセスの回数と回数設定値とを比較する比較回路（７０３）と、テストモードにおいて、カウンタによりカウントされたアクセスの回数が回数設定値に到達するとメモリセルアレイへのアクセスを禁止する動作停止制御回路（７０４）とを有するメモリ装置が提供される。 （もっと読む）

【課題】マルチステートバッファー手段の提供。
【解決手段】電源線Ｖ０から電源線Ｖ９までで、電位の高さで隣同士となる各２電源線間に１つずつ設けられ、その入力端子９個を１つにまとめて入力端子Ｉｎとした９個の２値ＮＯＴ手段から成る入力電位判別手段と出力端子Ｏｕｔ１と電源線Ｖ０〜電源線Ｖ９それぞれの間に１つずつ設けられ、前記入力電位判別手段の９つの出力信号に基づき、そのいずれか１つがプルアップ又はプルダウン動作する１０個のプル手段から成るプル手段群を持つ多値バッファー手段と、出力端子Ｏｕｔ１と出力端子Ｏｕｔ２の間に接続され、外部から与えられる出力制御信号に基づいて両出力端子Ｏｕｔ１、Ｏｕｔ２間を双方向にオンオフする多値トランスファーゲート手段を有する。 （もっと読む）

【課題】従来の半導体記憶装置は、回路規模が増大する等の問題があった。
【解決手段】本発明にかかる半導体記憶装置は、データの読み出し又は書き込みが行われる第１のメモリセル１０１が行列状に複数配置された第１のメモリセルアレイ２０１と、対応する列に配置された複数の第１のメモリセル１０１のうち、何れかの第１のメモリセル１０１のデータを増幅し記憶する第２のメモリセル１０２が、行列状に複数配置された第２のメモリセルアレイ２０２と、を備える。また、第１及び第２のメモリセルアレイは、互いに列方向に対向配置され、第２のメモリセル１０２は第１のメモリセル１０１よりも面積が大きく、第１のメモリセルアレイ２０１は第２のメモリセルアレイ２０２の２倍以上の面積である。それにより、第１のメモリセル１０１のセル占有率を落とさずに、素子ばらつきによるデータ読み出し精度の悪化を抑制することができる。 （もっと読む）

【課題】スタンバイ時の保持データ量の変化に対応すること。
【解決手段】半導体集積回路は、ロジック回路ｌｏｇｉｃと、複数のＳＲＡＭモジュール２、３を具備する。複数のＳＲＡＭモジュールは、ロジック回路と独立に電源制御が可能とされ、複数のＳＲＡＭモジュールの間で独立した電源制御が可能とされる。具体的には、各ＳＲＡＭモジュールの電位制御回路の一方の端子ａｒｖｓｓと他方の端子ｖｓｓｍはセルアレーｃｅｌｌ＿ａｒｒａｙとローカル電源線ｖｓｓｍに接続される。一方のＳＲＡＭモジュール２と他方のＳＲＡＭモジュール３とのローカル電源線ｖｓｓｍは、共有ローカル電源線ｖｓｓｍ２２によって共有されている。一方と他方のＳＲＡＭモジュール２、３の一方と他方の電源スイッチＰＷＳＷ２２、ＰＷＳＷ２３とは、共有ローカル電源線ｖｓｓｍ２２に共通に接続される。 （もっと読む）

【課題】レプリカセルの配置がチップ面積の増大に与える影響を小さくしたデュアルポートメモリ回路を備えた半導体装置を提供する。
【解決手段】デュアルポートメモリ回路（１）のメモリセルアレイ（２）は、デュアルポートの一方からのリード動作の指示に応答するために用いる第１レプリカセルアレイ（ＲＢＬＫＡ）とデュアルポートの他方からのリード動作の指示に応答するために用いる第２レプリカセルアレイ（ＲＢＬＫＢ）とを有し、夫々のレプリカセルアレイは、メモリセルのデータ入出力端子が接続される相補ビット線の反転ビット線と非反転ビット線の夫々を中間部で切断した長さの並列配線が相互に短絡されて成るレプリカビット線（ＲＢＬＡ，ＲＢＬＢ）と、当該レプリカビット線に接続され前記メモリセルと等価のトランジスタ配置を有するレプリカセル（ＲＣ）とを有する。 （もっと読む）

【課題】 半導体記憶装置に面積の大きな冗長メモリセルアレイ、高感度冗長センス増幅器を設けることによる、半導体記憶装置の面積に与える影響を比較的小さくすることが課題である。
【解決手段】 メモリセルアレイは行方向および列方向に沿って２次元的に配置された複数のメモリセルを有し、複数のメモリセル中の少なくとも一列の複数のメモリセルが面積の大きな冗長メモリセルとして割り当てられる。行方向に沿って配置され、各々が前記メモリセルアレイの各列の列方向上に設けられた複数のセンス増幅器中、冗長メモリセルとして割り当てられた少なくとも一列の複数のメモリセルの列方向上に設けられた少なくとも１個のセンス増幅器が高感度冗長センス増幅器として割り当てられる。 （もっと読む）

【課題】半導体記憶装置において、ドライバ部分の占有面積の増大、或いは、半導体記憶装置全体の消費電力の増大を招くことなく高速動作を実現することを目的とする。
【解決手段】各メモリセルがビット線と第１及び第２のワード線で選択されるメモリセルアレイと、リード時に選択される前記第１のワード線を駆動する第１のドライバと、ライト時に選択される前記第２のワード線を駆動する第２のドライバを備え、前記第１及び第２のドライバは、互いに異なる駆動能力を有するように構成する。 （もっと読む）

【課題】ビット幅の大きなメモリにおいて入出力回路の制御信号を高速に動作させる。
【解決手段】ダミーセルアレイ２０１をメモリセルアレイ１０１内に配置し、中間バッファ３００を入出力回路４００の間に配置することにより、ビット幅の大きなメモリにおいても面積増大効果を最小限に抑えつつ、入出力回路４００の制御信号を高速かつ高周波で動作させることを可能にする。 （もっと読む）

マルチポートメモリデバイスの実施形態は、複数のポートと、いくつかが各ポートにネイティブでいくつかが各ポートに非ネイティブである複数のメモリバンクを含んでよい。そのメモリデバイスは、メモリバンクをポートにマッピングすることを示す構成データを記憶する構成レジスタを含んでよい。その構成データに応答して、例えば、ステアリングロジックは、ポートの各々をネイティブメモリバンクの一つまたは全てに、あるいは非ネイティブメモリバンクの一つまたは全てに結合してよい。
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【課題】 多数の電圧ドメインを有する集積回路デバイスおよびシステムのための改良された電圧変換システムを提供する。
【解決手段】 集積回路のためのオンチップ電圧変換装置は、第１のキャパシタと、この第１のキャパシタの第１の電極を第１の電圧ドメインの低側電圧レールに選択的に結合するように構成された第１のＮＦＥＴデバイスと、第１のキャパシタの第１の電極を第１の電圧ドメインの高側電圧レールに選択的に結合するように構成された第１のＰＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの低側電圧レールに選択的に結合するように構成された第２のＮＦＥＴデバイスであって、第２の電圧ドメインの低側電圧レールが第１の電圧ドメインの高側電圧レールに対応する、第２のＮＦＥＴデバイスと、第１のキャパシタの第２の電極を第２の電圧ドメインの高側電圧レールに選択的に結合するように構成された第２のＰＦＥＴデバイスと、を含む。 （もっと読む）

【課題】電源電圧が供給されるＳＲＡＭマクロを複数備えた半導体集積回路の回路面積を削減する。
【解決手段】ロジック回路１０４と複数のＳＲＡＭマクロ１０３とを有するシステムＬＳＩ１００において、システムＬＳＩ１００の外部から供給された電圧ＶＤＤＰよりも低い安定化電圧ＶＤＤＭを生成する電源回路１０２を設け、複数の各ＳＲＡＭマクロ１０３に、電源回路１０２により生成した電圧ＶＤＤＭと外部から供給された電圧ＶＤＤとを供給する。また、ロジック回路１０４には、外部から供給された電圧ＶＤＤを供給する。 （もっと読む）

【課題】メモリ回路のビットライン、電圧ライン、ワードラインの配線を提供する。
【解決手段】メモリ回路１００のメモリアレイ１００ａは、データを記憶する少なくとも一つのメモリセル１０１ａを含む。メモリセル１０１ａは、ワードラインＷＬ、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインに結合される。メモリ回路１００は、第一導電層、第一導電層に結合される第二導電層、及び、第二導電層に結合される第三導電層を備える。第三導電層は、ワードラインＷＬに対して配線され、メモリセル１０１ａ内で、ビットラインＢＬ、ビットラインバー、第一電圧ライン、及び第二電圧ラインがない。 （もっと読む）

【課題】セルサイズを縮小化しつつ、読み出し特性を向上させることができる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のＳＲＡＭセルＭＣがマトリクス状に配置されたメモリセルアレイを有する。ＳＲＡＭセルＭＣは、第１のインバータＩＮＶ１と、第１のインバータＩＮＶ１と入力端及び出力端が相互に接続された第２のインバータＩＮＶ２と、第１のインバータＩＮＶ１又は第２のインバータＩＮＶ２のいずれか一方の入力端にゲートが接続された第１の読み出しドライバトランジスタＱｒｄ１と、第１の読み出しドライバトランジスタＱｒｄ１を介して第１の読み出しビット線ＲＢＬと接続され、ゲートが読み出しワード線ＲＷＬに接続された第１の読み出し転送トランジスタＱｒｘ１とを備える。第１の読み出し転送トランジスタＱｒｘ１は、メモリセルアレイ内の少なくとも２つのＳＲＡＭセルＭＣ１、ＭＣ２の間で共有される。 （もっと読む）

【課題】チップサイズの拡大を抑制するとともに、信号線を形成する領域を確保すること。
【解決手段】本発明の一態様に係る半導体記憶装置１は、複数のサブアレイが行列状に配置され、複数のサブアレイ列Ａ１２を有するメモリセルアレイＡ１３と、メモリセルアレイＡ１３の外側に形成され、サブアレイ列Ａ１２と略平行に並ぶように配置された複数のアドレスパッドを含むアドレスパッド列Ａ１１と、メモリセルアレイの中間部に形成され、サブアレイ列と略平行に並ぶように配置されたデータＩ／Ｏパッドを含むデータＩ／Ｏパッド列Ａ１０と、メモリセルアレイの中間部に配置されたアドレス入力回路Ａ８と、メモリセルアレイＡ１３上に、サブアレイ列Ａ１２と略直交する方向に形成され、アドレスパッドＡ１４とアドレス入力回路Ａ８とを直接接続するパッド入力アドレス配線Ａ４とを備える。 （もっと読む）

【課題】データ保持特性及び書き込み特性に優れ、簡単な回路で構成し得るメモリセルを提供する。
【解決手段】セル情報を読み出すメモリセルＭＣ３を選択する読み出し専用ワード線ＷＬＲと、選択されたメモリセルからセル情報を読み出す読み出し専用ビット線ＢＬＲｚとを備えた半導体記憶装置において、セル情報を保持するセル部Ｃと、セル部の一対の出力ノードＮ１，Ｎ２を、書き込み動作時に電源電圧が供給される書き込み専用ワード線ＷＬｘに接続する一対のトランジスタＴＮ１１，ＴＮ１２とを備えたメモリセルＭＣ３と、一対のトランジスタＴＮ１１，ＴＮ１２のゲートに相補信号を書き込みデータとして入力する一対の書き込み専用ビット線ＢＬｘ，ＢＬｚとを備えた。 （もっと読む）

【課題】簡単な構成で使い勝手のよいデュアルポートメモリを有する半導体装置及びメモリマクロを提供する。
【解決手段】半導体装置又メモリマクロは、１つの入力及び出力ポートを持つメモリ回路及び第１タイミング信号に対応して入力又は出力動作を行う第１ポートと、上記第１タイミング信号とは非同期の第２タイミング信号に対応して入力又は出力動作を行う第２ポートを有する調停回路を備える。上記メモリ回路は、メモリ動作終了信号を上記調停回路に出力する。上記調停回路は、上記メモリ回路が非動作状態のときは上記第１又は第２ポートの上記第１又は第２タイミング信号に対応して上記メモリ回路のメモリアクセスを可能とし、上記メモリ回路が動作状態のときには上記メモリ終了信号を待って上記第１又は第２タイミング信号に対応した上記メモリ回路のメモリアクセスを可能とする。 （もっと読む）