スイッチトランジスタを有しない差動センス増幅器
【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第1のビットライン(BL)に接続された出力および第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、第2のビットライン(/BL)に接続された出力および第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、それぞれのCMOSインバータはプルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)を備え、プルアップトランジスタ(M21、M22)またはプルダウントランジスタ(M31、M32)のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。
【解決方法】本発明の差動センス増幅器は、第1のビットライン(BL)に接続された出力および第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、第2のビットライン(/BL)に接続された出力および第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、それぞれのCMOSインバータはプルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)を備え、プルアップトランジスタ(M21、M22)またはプルダウントランジスタ(M31、M32)のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般に、半導体メモリに関するものであり、より具体的には、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するためのセンス増幅器に関するものである。
【背景技術】
【0002】
半導体メモリは、コンピュータ、サーバー、携帯電話などのハンドヘルドデバイス、プリンタ、ならびに多くのさらなる電子デバイスおよびアプリケーションにおいて利用されている。半導体メモリは、複数のメモリセルをメモリアレイに構成したものであり、それぞれのメモリセルに少なくとも1ビットの情報が格納される。ダイナミックランダムアクセスメモリ(DRAM)は、そのような半導体メモリの一例である。本発明は、好ましくはDRAMにより具現化される。結果として、以下の説明は、DRAMを非限定的な例として参照してなされる。
【0003】
センス増幅器は、ライン、いわゆるビットラインを介して複数のメモリセルをアドレッシングするために使用される。従来のセンス増幅器は、より具体的には、ビットラインと基準ラインとして使用される相補ビットラインとを使って動作する差動増幅器であり、ビットラインの対に現れる電圧の差を検出し、増幅する。
【0004】
図1に例示されているように、従来のセンス増幅器回路は、バルクシリコンCMOS技術で加工された11個のトランジスタT21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71を備える。
【0005】
センス増幅器は、メモリセル内に格納されているデータを感知し、書き戻すだけでなく、データを読み出し、新規データをセル内に書き込むためにも使用される。メモリセルCは、セルアクセストランジスタMcのゲートを制御するワードラインWLによってアドレッシングされ、前記セルアクセストランジスタMcはセルCをビットラインBLに接続する。簡単にするため、センス増幅器の左側のセルアレイから1つのワードラインWLと1つのメモリセルCのみが図示されている。
【0006】
従来のセンス増幅器は、一般に、
− ビットラインBLに接続された出力および相補ビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 相補ビットライン/BLに接続された出力およびビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタT21、T22と、
− ドレインおよびソースを有するプルダウントランジスタT31、T32とを備え、
それぞれのCMOSインバータのプルアップトランジスタT21、T22およびプルダウントランジスタT31、T32は共通ドレインを有する。
【0007】
プルダウントランジスタT31、T32のソースは、フットスイッチトランジスタ(foot switch transistor)T40に接続され、このフットスイッチトランジスタは、通常はグランドGNDと称されるLOW電圧レベルVBLLでLOW供給電圧VLsupplyを供給するプルダウン電圧源にそれ自体接続され、フットスイッチ制御信号φNSWによって制御される。LOW供給電圧VLsupplyのグランドレベルをセンス増幅器における他の電圧レベルに対する基準として使用する。図1に例示されている回路では、フットスイッチトランジスタT40は、N−MOSトランジスタである。フットスイッチ制御信号φNSWがHIGHである場合、フットスイッチトランジスタT40は導通しており、グランド電圧がプルダウントランジスタT31、T32の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがLOWである場合、フットスイッチトランジスタT40は阻止され、プルダウントランジスタT31、T32の共通ソースノードは、プルダウンされない。
【0008】
プルアップトランジスタT21、T22のソースは、ヘッドスイッチトランジスタT10に接続され、このヘッドスイッチトランジスタは、通常はVDDなどのHIGH電圧レベルVBLHでHIGH供給電圧VHsupplyを供給するプルアップ電圧源にそれ自体接続され、ヘッドスイッチ制御信号φPSWによって制御される。図1に例示されている回路では、ヘッドスイッチトランジスタT10は、P−MOSトランジスタである。ヘッドスイッチ制御信号φPSWがLOWである場合、ヘッドスイッチトランジスタT10は導通しており、HIGH供給電圧VHsupplyがプルアップトランジスタT21、T22のソースに伝達される。制御信号φPSWがHIGHである場合、ヘッドスイッチトランジスタT10は阻止され、プルアップトランジスタT21、T22の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタT21、T22の共通ソースノードの電圧はフローティング状態である。
【0009】
ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがHIGHで、フットスイッチ制御信号φNSWがLOWの場合に、センス増幅器のすべてのノードはフローティング状態である。
【0010】
センス増幅器は、ビットラインBLと相補ビットライン/BLにそれぞれ結合され、ビットラインBL、/BLを、通常はHIGH供給電圧VHsupplyとLOW供給電圧VLsupplyとの間の平均値となるプリチャージ電圧VPCHにプリチャージするように配列された一対の専用プリチャージトランジスタT61、T62をさらに備える。この平均値は、通常、HIGH供給電圧VHsupplyのHIGH値の半分、つまり、VBLH/2であるが、それは、LOW供給電圧VLsupplyのLOW電圧レベルGNDが他の電圧の基準として使用され、HIGH供給電圧VHsupplyおよびLOW供給電圧VLsupplyは通常それぞれそのHIGH電圧レベルおよびLOW電圧レベルにあるからである。プリチャージ制御信号φPCHが、前記プリチャージトランジスタT61、T62のゲートに印加される。
【0011】
センス増幅器は、それぞれビットラインBL、/BLのうちの一方に結合されるソース/ドレイン端子と、等化制御信号φEQLによって制御されるゲートを有する等化トランジスタT50をさらに備える。図1に例示されている回路の等化トランジスタT50は、N−MOS型トランジスタである。
【0012】
センス増幅器は、2つの専用パスゲートトランジスタT71、T72をさらに備え、それらのゲートは、デコード制御信号YDECによって制御される。パスゲートトランジスタT71、T72のそれぞれは、ビットラインBL、/BLの一方を、入出力ラインとも称されるグローバルビットラインIO、/IOに接続する。パスゲートトランジスタT71、T72は、ビットラインBL、/BLとグローバルビットラインIO、/IOとの間でデータを転送するために使用される。
【発明の概要】
【発明が解決しようとする課題】
【0013】
センス増幅器は技術的には必要であるが、経済的な観点からは、センス増幅器を、メモリアレイのサービス回路としてみなすことができ、したがって、回路全体の面積を増やし、それゆえ製造コストを押し上げることにもなるオーバーヘッドとしてみなされうる。
【0014】
したがって、そのようなセンス増幅器に使用される面積を最小限に抑える継続的な努力がなされる。
【課題を解決するための手段】
【0015】
本発明の目的は、簡素化された、ロバスト性を有するメモリセンス増幅器を提案することである。この目的に関して、本発明は、第1の態様により、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センス増幅器を提案し、これは、
− 第1のビットラインに接続された出力および第1のビットラインに対して相補的な第2のビットラインに接続された入力を有する第1のCMOSインバータと、
− 第2のビットラインに接続された出力および第1のビットラインに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのCMOSインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続される。
【0016】
このセンス増幅器の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【0017】
− プルアップトランジスタおよびプルダウントランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
○ プルアップトランジスタの第2の制御ゲートは、プルアップ第2制御信号によって駆動され、
○ プルダウントランジスタの第2の制御ゲートは、プルダウン第2制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート(back control gates)であるか、または
− トランジスタは、独立した二重ゲートを有するFinFETデバイスであり、
− センス増幅器は、第1のビットラインおよび第2のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているP−MOS型トランジスタであり、
− センス増幅器は、前記第1のビットラインおよび第2のビットラインをプリチャージ電圧にプリチャージするために前記第1のビットラインおよび前記第2のビットラインにそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、プルアップトランジスタもしくはプルダウントランジスタによって構成され、
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルアップトランジスタによって構成され、
○ プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルダウントランジスタによって構成され、
○ プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− センス増幅器は、一対のパスゲートランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
【0018】
第2の態様によれば、本発明は、ビットラインをプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、本発明の第1の態様によるセンス増幅器を制御するための方法に関するものであり、差動センス増幅器によって実行されるオペレーションを修正するために、プルアップ第2制御信号および/またはプルダウン第2制御信号を修正する。
【0019】
本発明の方法の態様の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【0020】
− プリチャージオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− プリチャージオペレーション中に、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加され、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、
− 書き戻しオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、HIGHプルダウン第2制御信号をプルダウントランジスタの第2の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、LOWプルアップ第2制御信号をプルアップトランジスタの第2の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
【0021】
第3の態様によれば、本発明は、本発明の第1の態様による少なくとも1つの差動センス増幅器を備えるメモリセルアレイを組み込んだ半導体メモリに関するものである。
【図面の簡単な説明】
【0022】
本発明の他の態様、目的、および利点は、非制限的な例として与えられ、添付図面を参照しつつなされている、本発明の好ましい実施形態の以下の詳細な説明を読むとより明らかになるであろう。
【0023】
【図1】従来技術のセンス増幅器の回路図である。
【図2a】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図2b】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図3】本発明の第1の態様の第1の実施形態によるセンス増幅器の回路図である。
【図4a】第1の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図4b】第1の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図5】本発明の第1の態様の第2の実施形態によるセンス増幅器の回路図である。
【図6a】第2の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図6b】第2の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図7】本発明の第1の態様の第3の実施形態によるセンス増幅器の回路図である。
【図8a】第3の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図8b】第3の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図9】本発明の第1の態様の第4の実施形態によるセンス増幅器の回路図である。
【図10a】第4の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図10b】第4の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図11】第4の実施形態によるセンス増幅器の可能なトポロジを示す図である。
【図12】グローバルビットラインの間に配列された等化トランジスタを備える第4の実施形態によるセンス増幅器の回路図である。
【図13】本発明の第3の態様による半導体メモリを示す図である。
【発明を実施するための形態】
【0024】
次に、図1に例示されているような従来技術のセンス増幅器の動作プロセスについて説明する。従来技術のセンス増幅器を動作させたときに回路に印加されるか、または回路内に生成される一部の信号を図2aおよび2bに示す。示されているタイミングは、純粋に例示することを目的としたものである。
【0025】
メモリセルから読み出す前の第1のオペレーションは、等化とプリチャージである。最初に、ヘッドスイッチ制御信号φPSWをHIGH電圧レベルに設定し、フットスイッチ制御信号φNSWをLOW電圧レベルに設定することによってセンス増幅器をオフにする。センス増幅器のすべての内部ノードは、フローティング状態になる。このオペレーションの前に、つまり時刻t0において、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じてビットラインBLと相補ビットライン/BLに相補的なHIGHおよびLOWの供給電圧をかける。
【0026】
HIGH電圧レベルを等化制御信号φEQLに印加して等化トランジスタT50をオンにし、それにより、ビットラインBL、/BLを短絡させ、それらの電圧レベルを平均値VBLH/2に設定することによって等化を実行する。それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタT61、T62をオンにする。この例では、プリチャージトランジスタT61、T62はN−MOS型トランジスタであり、そこで、HIGH電圧レベルをプリチャージ制御信号φPCHに印加することによって通じてプリチャージトランジスタT61、T62をオンにする。ここで、プリチャージ電圧VPCHはVBLH/2である。
【0027】
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図2aおよび2bでのt0<t<t1で与えられる。
【0028】
プリチャージオペレーションは、等化を通じてプリチャージ電圧VBLH/2とビットラインBL、/BLで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【0029】
等化およびプリチャージが完了した後、プリチャージトランジスタT61、T62および等化トランジスタT50は、図2aおよび2bにおける時刻t1に対応して、オフにされる。
【0030】
ワードラインWLの電圧をHIGHレベルVWLHに切り換えて、セルアクセストランジスタMcをアクティベートする。メモリセルCおよびビットラインBLは、それらの電荷を共有する。電圧の変動は、セルキャパシタとビットラインBLの両方に現れ、その結果、ビットラインBL、/BLの電圧の間に電圧差が生じる。相補ビットライン/BL上の基準電圧と比較したこの変動の値は式
ΔV=VBL−V/BL=(CCELL/ΣC)*(VCELL−VBLH/2)
で与えられる。
この式において、VCELLは、メモリキャパシタに蓄積された電圧であり、ΣC=CCELL+CBL+Cin,SAは、セルCのキャパシタンスとビットラインBLのキャパシタンスとセンス増幅器の入力キャパシタンスCin,SAの総和に対応する。この電圧変動は、ビットラインBL、/BLの間の電圧差でもある。
【0031】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図2aおよび2bにおけるt2<t<t3に対応する。
【0032】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がHIGH供給電圧VHsupplyである場合、ビットラインBLの電圧は少し高くなり、電圧変動ΔVは正になる。この状況は、図2aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がVBLLまたはGNDである場合、ビットラインBLの電圧は少し低くなり、電圧変動ΔVは負になる。この状況は、図2bに例示されている。
【0033】
時刻t3において、感知オペレーションを、フットスイッチ制御信号φNSWをHIGH電圧レベルに上げて、フットスイッチトランジスタT40をオンにすることによって開始する。これにより、プルダウントランジスタT31、T32の共通ソースノードは、プルダウン電圧源のLOW供給電圧VLsupplyにプルダウンされる。ビットラインBL、/BL上の電圧はVBLH/2+ΔVおよびVBLH/2にそれぞれ設定され、これらの電圧がプルダウントランジスタT31、T32ゲートに印加されると、プルダウントランジスタT31、T32がこれによりオンになる。
【0034】
2つのプルダウントランジスタT31、T32のクロスカップリング接続は、トランジスタへのゲート電圧を上げてドレイン電圧を下げ、またその逆も行う。ゲート電圧が高いほど、関係するトランジスタに流れ込むシンク電流は多くなり、他方に比べてすでに低くなっていた対応するドレイン電圧が速くプルダウンされる。こうして2つのビットラインBL、/BLの間の電圧差が増幅される。関係する時間間隔は、図2aおよび2bにおけるt3<t<t4に対応する。
【0035】
時刻t4において、完全なHIGH供給電圧VHsupplyへのすでに増幅されている差信号を飽和させるために、ヘッドスイッチトランジスタT10がヘッドスイッチ制御信号φPSWを通じてオンにされ、これにより、プルアップトランジスタT21、T22の共通ソースがプルアップ電圧源のHIGH供給電圧VHsupplyへプルアップされる。プルダウントランジスタT31、T32と同様にして、プルアップトランジスタT21、T22のクロスカップリング接続は、トランジスタへのゲートオーバードライブ電圧(絶対値)を上げて絶対ドレイン/ソース間電圧を下げ、またその逆も行う。このプロセスは、プルダウントランジスタT31、T32について説明しているものに相当しているが、ここでは、プルアッププロセスが得られ、その結果、2つのビットラインBL、/BL間の電圧差が大きくなる。
【0036】
プルダウンプロセスに関係するNチャネルトランジスタとプルアッププロセスに関係するPチャネルトランジスタの両方の組み合わせにより、完全なCMOS電圧レベルに達するまでビットラインBL、/BLの間の電圧差が増幅される。
【0037】
論理「1」がセルC内に格納される図2aに示されている場合において、電圧差ΔVが最初に正である結果生じるビットラインBL、/BLの間の電圧差は、飽和に達するまでに増幅され、そこで、BLの電圧はHIGH供給電圧VHsupplyに等しくなり、相補ビットライン/BLの電圧はLOW供給電圧VLsupplyにプルダウンされる。論理「0」がセルC内に格納される図2bに示されている場合において、電圧差ΔVが最初に負である結果生じるビットラインBL、/BLの間の電圧差は、ビットラインBL、/BLの電圧がビットラインBLの電圧がLOW供給電圧VLsupplyのレベルになり相補ビットライン/BLの電圧がHIGH供給電圧VHsupplyのレベルになることで最終的に安定化するように増幅される。
【0038】
次いで、ワードラインWLがまだアクティベートされているのでセルCの内容はその初期値に復元される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのCMOSレベルは、パスゲートトランジスタT71、T72を通じて、デコード信号YDECを使って導通するパスゲートトランジスタT71、T72を与えることによって、グローバルビットラインIO、/IOに容易に遅延転送できる。図2aおよび2bからわかるように、関係する時間間隔は、t4<t<t5に対応する。
【0039】
時刻t5において、セルC内のデータを保持するために、ワードラインWLをデアクティベートすることによって、つまり、LOW電圧レベルを選択信号φWLに印加することによって、セルアクセストランジスタMcをオフにする。
【0040】
時刻t6において、フットスイッチ制御信号φNSWをLOW電圧レベルに設定し、それによりプルダウントランジスタT31、T32の共通ソースノードをプルダウン電圧源から絶縁することによってフットスイッチトランジスタT40をオフにする。
【0041】
それと同時に、ヘッドスイッチ制御信号φPSWをHIGH電圧レベルに設定し、それによりプルアップトランジスタT21、T22の共通ソースノードをプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタT10もオフにする。プルアップトランジスタT31、T32およびプルダウントランジスタT21、T22はこうしてデアクティベートされる。
【0042】
時刻t0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
【0043】
セルCにデータを書き込むために、またはセルCに格納されているデータを読み出すために、HIGH電圧レベルのデコード制御信号YDECをパスゲートトランジスタT71、T72のゲートに印加し、それらをオンにする。
【0044】
以下では、本発明の第1の態様によるセンス増幅器の4つの実施形態および本発明の第2の態様による方法によって制御されるときのそれらに関連する動作プロセスについて説明する。
【0045】
[第1の実施形態:スイッチトランジスタなし]
図3に例示されているように、本発明の第1の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加のパスゲートトランジスタM71、M72、2つの追加のプリチャージトランジスタM61、M62、および1つの追加の等化トランジスタM50を備える。
【0046】
従来技術のセンス増幅器を例示している図1に関して、また簡単にするために、センス増幅器の左側に、1つのワードラインWLと1つのメモリセルCのみが図示されている。セルCは、セルアクセストランジスタMcのゲートを制御するワードラインWLによってアドレッシングされ、セルアクセストランジスタMcはメモリセルCをビットラインに接続する。
【0047】
第1の実施形態による1つのメモリセルアレイのうちの複数のメモリセルC内に格納されているデータを感知するための差動センス増幅器は、
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
【0048】
図3の示されている実施形態において、プルアップトランジスタM21、M22は、P−MOS型トランジスタであり、プルダウントランジスタM31、M32は、N−MOS型トランジスタである。
【0049】
上で説明されている従来技術のセンス増幅器とは異なり、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は、マルチゲートトランジスタであり、少なくとも第1の制御ゲートと、第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有する。例えば、第1の制御ゲートは、フロントコントロールゲートとすることができ、第2の制御ゲートは、バックコントロールゲートとすることができる。
【0050】
従来技術のセンス増幅器のトランジスタは、バルクシリコンCMOS技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ(SeOI)技術で製造される。
【0051】
SeOIトランジスタでは、バルクCMOSで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、SeOIトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【0052】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第1の制御ゲートは、フロントコントロールゲートであり、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型(FD)SOIトランジスタとすることができる。
【0053】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するFinFET型トランジスタである。FinFET型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【0054】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第1の制御ゲートは、フロントコントロールゲートでありそれぞれのプルアップトランジスタおよびプルダウントランジスタの第2の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第2制御信号は、プルアップバックゲート制御信号であり、プルダウン第2制御信号は、プルダウンバックゲート制御信号である。
【0055】
再び図3を参照すると、プルアップトランジスタM21、M22のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、LOW電圧レベルVPBGLからHIGH電圧レベルVPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0056】
プルダウントランジスタM31、M32のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、LOW電圧レベルVNBGLからHIGH電圧レベルVNBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0057】
センス増幅器は、第1のビットラインBLと第2のビットライン/BLにそれぞれ結合され、第1のビットラインBLおよび第2のビットライン/BLを、通常はHIGH供給電圧VHsupplyとLOW供給電圧VLsupplyとの間の平均値となるプリチャージ電圧VPCHにプリチャージするように配列された一対のプリチャージトランジスタM61、M62をさらに備える。この平均値は、通常、HIGH供給電圧VHsupplyのHIGH値の半分、つまり、VBLH/2であるが、それは、LOW供給電圧VLsupplyのLOW電圧レベルVBLLが他の電圧の基準、つまりVBLL=0、として使用され、HIGH供給電圧VHsupplyおよびLOW供給電圧VLsupplyは通常それぞれそのHIGH電圧レベルおよびLOW電圧レベルにあるからである。プリチャージ制御信号φPCHが、プリチャージトランジスタM61、M62のゲートに印加される。
【0058】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のいかなるコンフリクトも回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40をオフにすることによって最新技術のセンス増幅器内において実行される。
【0059】
本発明によれば、図1のスイッチトランジスタT10、T40は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧(Pチャネルについては絶対値)を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインBLおよび/BL上の電圧の可能なすべての組み合わせに対して、4つすべてのトランジスタをオフにする、すなわち阻止する。
【0060】
スイッチトランジスタT10、T40のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【0061】
プルアップトランジスタM21、M22のソースは、プルアップトランジスタM21、M22のソースとプルアップ電圧源との間に中間トランジスタを置くことなく、HIGH供給電圧VHsupplyを供給するプルアップ電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタT10が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0062】
プルダウントランジスタM31、M32のソースは、プルダウントランジスタM31、M32のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、LOW供給電圧VLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタT40が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0063】
さらに、4つのトランジスタの代わりに2つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、電圧の関係に関する制約条件を緩和する。
【0064】
等化は、最新技術の回路の場合のように等化トランジスタM50を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインBL、/BLで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションも、前の方で説明した最新技術の回路の場合と同様にプリチャージトランジスタM61、M62を通じて実行する。
【0065】
図3のセンス増幅器は、2つのパスゲートトランジスタM71、M72をさらに備え、それらのゲートは、デコード制御信号YDECによって制御され、パスゲートトランジスタM71、M72は第1のビットラインBLおよび第2のビットライン/BLをそれぞれ第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ接続する。パスゲートトランジスタM71、M72は、第1のビットラインBLおよび第2のビットライン/BLと第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOとの間でそれぞれデータを転送するために使用される。
【0066】
第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、データを処理するため、通常は二次センス増幅器(SSA)と称される、さらなる信号処理回路(図示せず)に接続される。
【0067】
等化トランジスタM50、プリチャージトランジスタM61、M62、および図3のパスゲートトランジスタM71、M72は、バックコントロールゲートを持つSOIデバイスとして明示的には示されていない。SOI集積回路の一部として、これらは、好ましくは、SOIトランジスタとしても実現される。これらは、少なくとも第1の制御ゲートとその第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有するマルチゲートトランジスタとすることができる。
【0068】
等化トランジスタM50、プリチャージトランジスタM61、M62、およびパスゲートトランジスタM71、M72は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成することができ、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。
【0069】
次いで、それらのオペレーションを実行することを可能にする値でそれらの各バックコントロール電圧を選択する。適宜、それらの各バックコントロールゲートおよびそれらの各フロントコントロールゲートも、一緒に接続されると、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化、プリチャージ、デコードが高速化される。
【0070】
[スイッチトランジスタを備えないセンス増幅器の動作プロセス]
次に、図3に例示されているようなセンス増幅器の動作プロセスについて説明する。図4aおよび4bには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【0071】
機能は相補型N−MOSおよびP−MOSトランジスタで構成されるので、センス増幅器のすべての部分機能は、N−MOSからP−MOS側へ、またその逆方向にスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスと、またはNチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行することができる。例示されているプロセスでは、感知は、LOW供給電圧VLsupplyを供給するLOWプルダウン電圧源に接続されたプルダウントランジスタM31、M32を通じて行うことができる。
【0072】
時刻t0の前に、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じて第1のビットラインBLおよび第2のビットライン/BLに相補的なHIGHおよびLOWの供給電圧をかける。
【0073】
時刻t0において、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに上げて、プルアップトランジスタM21、M22をオフにする。それと同時に、プルダウンバックゲート制御信号φNBGをLOW電圧レベルVNBGLに下げて、プルダウントランジスタM31、M32をオフにする。
【0074】
時刻t1において、HIGH電圧レベルを等化制御信号φEQLに印加して等化トランジスタM50をオンにし、それにより、ビットラインBL、/BLを短絡させ、それらの電圧レベルを平均値VBLH/2に設定することによって等化を実行する。
【0075】
それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタM61、M62をオンにする。ビットラインBL、/BLは、これにより、VBLH/2に設定されたプリチャージ電圧VPCHに接続される。関係する時間間隔は、図4aおよび4bにおけるt1<t<t2に対応する。プリチャージオペレーションは、等化を通じて所望のプリチャージ電圧VBLH/2とビットラインBL、/BLで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【0076】
時刻t2において、等化およびプリチャージが完了した後、等化制御信号φEQLおよびプリチャージ制御信号φPCHをそれぞれ使って、等化トランジスタM50およびプリチャージトランジスタM61、M62をオフにする。
【0077】
時刻t3において、ワードラインWLに印加される選択信号φWLをHIGHレベルVWLHに設定し、セルアクセストランジスタMcをアクティベートする。メモリセルCおよび第1のビットラインBLは、それらの電荷を共有する。電圧変動ΔVは、第1のビットラインBL上に現れ、その結果、第1のビットラインBLと第2のビットライン/BLとの間に電圧差が生じる。この電圧変動ΔVの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルCに最初に格納されたデータに依存する。
【0078】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図4aおよび4bにおけるt3<t<t4に対応する。
【0079】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がHIGH供給電圧VHsupplyである場合、第1のビットラインBLの電圧は少し高くなる。この状況は、図4aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がLOW供給電圧VLsupplyである場合、第1のビットラインBLの電圧は少し低くなる。この状況は、図4bに例示されている。
【0080】
時刻t4において、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに上げて、プルダウントランジスタM31、M32をオンにする。次いで、バルクCMOS技術を使用する従来技術のセンス増幅器の場合と似た方法で2つのプルダウントランジスタM31、M32によって電圧差を増幅する。関係する時間間隔は、図4aおよび4bにおけるt4<t<t5に対応する。
【0081】
時刻t5において、プルアップ電圧源によって供給されるHIGH供給電圧VHsupplyの完全なHIGH電圧レベルVBLHにすでに増幅されている差信号を飽和させるために、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに下げてプルアップトランジスタM21、M22をオンにする。
【0082】
プルダウントランジスタM31、M32およびプルアップトランジスタM21、M22の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔV(正または負)の初期値に応じてビットラインBL、/BLをプルアップ電圧源およびプルダウン電圧源の各電圧に設定する。
【0083】
論理「1」がセルC内に格納される図4aに示されている場合において、第1のビットラインBL上の正の初期電圧変動ΔVは、プルアップ電圧源によって供給されるHIGH供給電圧VHsupplyにおける飽和まで増幅され、その一方で、第2のビットライン/BLはプルダウン電圧源によって供給されるLOW供給電圧VLsupplyにプルダウンされる。 論理「0」がセルC内に格納される図4bに示されている場合において、第1のビットラインBL上の負の初期電圧変動ΔVは、プルダウン電圧源によって供給されるLOW供給電圧VLsupplyにプルダウンされ、その一方で、第2のビットライン/BLはプルアップ電圧源によって供給されるHIGH供給電圧VHsupplyまで飽和される。
【0084】
次いで、ワードラインWLがまだアクティベートされているのでセルCの内容はその初期値に復元される。したがって、データがメモリセルC内に書き戻される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのCMOS電圧レベルは、パスゲートトランジスタM71、M72を通じて、デコード信号YDECを使って導通させ、パスゲートトランジスタM71、M72を与えることによって、グローバルビットラインIO、/IOに容易に遅延転送できる。
【0085】
図4aおよび4bからわかるように、関係する時間間隔は、t5<t<t6に対応する。
【0086】
時刻t6において、メモリセルC内のデータを保持するために、ワードラインWLをデアクティベートすることによって、つまり、選択信号φWLをLOW電圧レベルVWLLに設定することによって、セルアクセストランジスタMcをオフにする。
【0087】
セルCにデータを書き込むために、またはセルCに格納されているデータを読み出すために、HIGH電圧レベルのデコード制御信号YDECを、時刻t5から時刻t6までの間に、パスゲートトランジスタM71、M72のゲートに印加し、それらをオンにする。書き込まれるデータに対応する電圧をグローバルビットラインIO、/IOに印加する。
【0088】
t0'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。時刻t1'において、等化制御信号φEQLおよびプリチャージ制御信号φPCHで新規の等化およびプリチャージオペレーションを開始する。
【0089】
すでに述べているように、感知オペレーションは、プルダウントランジスタM31、M32の代わりにプルアップトランジスタM21、M22によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。感知オペレーションの実行中、つまり、t4からt5までの間に、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをLOW電圧レベルVNBGLに保持して、プルダウントランジスタM31、M32をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0090】
[第2の実施形態:スイッチトランジスタなし、および専用プリチャージトランジスタなし]
図5に例示されているように、本発明の第2の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用パスゲートトランジスタM71、M72および1つの追加の等化トランジスタM50を備える。
【0091】
第2の実施形態は、専用プリチャージトランジスタがさらに存在していない場合を除き第1の実施形態に類似している。したがって、2つの実施形態の違いのみを説明する。
【0092】
第1の実施形態と比較すると、プリチャージオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、プリチャージトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第2の実施形態では、図3に示されているような専用プリチャージトランジスタM61、M62を省き、したがって、対応するプリチャージ制御信号φPCHも省く。
【0093】
[スイッチトランジスタを備えない、また専用プリチャージトランジスタも備えない、センス増幅器の動作プロセス]
次に、図5に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図6aおよび6bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図6aは、論理「1」がセルC内に最初に格納されたときの場合を例示しており、図6bは、論理「0」がセルC内に最初に格納されたときの場合を例示している。
【0094】
第1の実施形態の動作プロセスの違いのみを説明する。さらに、プリチャージトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、動作プロセスは、プリチャージトランジスタとしてのプルアップトランジスタM21、M22とともに説明される。
【0095】
第1の実施形態の動作プロセスと比較すると、プリチャージオペレーションは、プルアップトランジスタM21、M22によって実行されることがわかる。したがって、時刻t1において、プルアップ電圧源のHIGH供給電圧VHsupplyは選択されたプリチャージレベル、典型的にはVBLH/2に下げられ、プルアップトランジスタM21、M22は、両方とも、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定することによって空乏モードに切り換えられる。プルアップトランジスタM21、M22は、これによりオンになり、プルアップ電圧源からビットラインBL、/BLへ電荷の移動が行われる。このオペレーションにより、ビットラインBL、/BLはVBLH/2に設定される。
【0096】
等化およびプリチャージオペレーションが完了した後の時刻t2において、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに上げて、プルアップトランジスタM21、M22をオフにする。プルアップ電圧源をHIGH電圧レベルVBLHに戻す。
【0097】
他のオペレーションは、新規のプリチャージオペレーションが時刻t1に開始するまで、第1の実施形態と同様にして実行される。
【0098】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。プリチャージオペレーションの実行中、つまり、t1からt2までの間に、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに設定して、プルダウントランジスタM31、M32をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定して、プルアップトランジスタM21、M22をオフにする。
【0099】
さらに、プルダウン電圧源によって供給されるLOW供給電圧VLsupplyを所望のプリチャージ電圧まで上げて、ビットラインBL、/BLをプリチャージレベル、典型的にはVBLH/2にプリチャージする。LOW供給電圧VLsupplyはt1からt2までの間にVBLH/2に設定され、さもなければLOW電圧レベルVBLLに保持される。
【0100】
他のオペレーションも、すでに説明されている制御信号によって実行される。
【0101】
[第3の実施形態:スイッチトランジスタなし、および専用パスゲートトランジスタなし]
図7に例示されているように、本発明の第3の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用プリチャージトランジスタM61、M62および1つの追加の等化トランジスタM50を備える。
【0102】
第3の実施形態は、専用パスゲートトランジスタがさらに存在していない場合を除き第1の実施形態に類似している。したがって、2つの実施形態の違いのみを説明する。
【0103】
第1の実施形態と比較すると、読み出しオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第3の実施形態では、図1に示されているような専用パスゲートトランジスタT71、T72を省き、したがって、対応するデコード制御信号YDECも省く。プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成されるパスゲートトランジスタは、第1のビットラインBLおよび第2のビットライン/BLを第1のグローバルビットラインおよび第2のグローバルビットライン/IOに接続し、第1および第2のビットラインBL、/BLと第1および第2のグローバルビットラインIO、/IOとの間のデータ転送をそれぞれ行うように配列される。
【0104】
図7に示されているように、パスゲートトランジスタのソース、ここでは、プルアップトランジスタM21、M22は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ直接的に接続される。そこで、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、プルアップ電圧源として働く。
【0105】
パスゲートトランジスタがプルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって構成される場合、プルダウントランジスタM31、M32は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ直接的に接続され、プルアップトランジスタM21、M22は、すでに説明されている実施形態と類似のHIGH供給電圧VHsupplyを供給するプルアップ電圧源に接続される。そこで、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、プルダウン電圧源として働く。
【0106】
[スイッチトランジスタを備えない、また専用パスゲートトランジスタも備えない、センス増幅器の動作プロセス]
次に、図7に例示されているようなセンス増幅器の動作プロセスについて説明する。第1の実施形態の動作プロセスの違いのみを説明する。さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、動作プロセスは、パスゲートトランジスタとしてのプルアップトランジスタM21、M22とともに説明される。
【0107】
センス増幅器に印加されるか、またはその中で生成される信号が、図8aおよび8bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図8aは、論理「1」がセルC内に最初に格納されたときの場合を例示しており、図8bは、論理「0」がセルC内に最初に格納されたときの場合を例示している。
【0108】
第1の実施形態の動作プロセスと比較すると、パスゲートトランジスタは、プルアップトランジスタM21、M22によって構成されることがわかる。読み出しオペレーションの前の、例えばプリチャージ、等化、感知...、を実行するための動作プロセスは、第1の実施形態における動作プロセスと比較して変更はない。信号は、t0からt6までの時間間隔では同じであるものとしてよい。
【0109】
グローバルビットラインIO、/IOは、通常、プルアップ電圧源のHIGH電圧レベルVBLHに設定される。しかし、グローバルビットラインIO、/IOを、プリチャージオペレーション実行中に、つまりt1からt2までの間、プリチャージ電圧に、例えばVBLH/2,に下げて、プルアップトランジスタM21、M22をオフにするのを補助する。
【0110】
他のオペレーションも、第1の実施形態と同様にして実行され、グローバルビットラインIO、/IOはプルアップ電圧源として働き、時刻t6まで第1の実施形態のHIGH供給電圧VHsupplyを供給する。
【0111】
時刻t6において、ワードラインWLをデアクティベートする、つまり、選択信号φWLをLOWレベルVWLLに設定し、それによりセルアクセストランジスタMcをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【0112】
また、時刻t6において、2つのグローバルビットラインIO、/IOをHIGH電圧レベルに、典型的にはVBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器(図示せず)を使って、前のインピーダンスより高いインピーダンスに変える。
【0113】
センス増幅器によって実行される2つの読み出しオペレーションが、図8aおよび8bに示されている。第1の読み出しオペレーションはtAからtBまでの間に行われ、第2の読み出しオペレーションはtA'からtB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【0114】
時刻t6の後の時刻tAにおいて、プルダウンバックゲート制御信号φNBGを前のHIGH電圧レベルVNBGHより高い電圧レベルに設定する。このより高い電圧レベルにより、両方のプルダウントランジスタM31、M32を空乏モードに切り換えることができる。
【0115】
ビットラインBL、/BLのうちの一方は、グローバルビットラインIO、/IOによって構成されるプルアップ電圧源のHIGH電圧レベルVBLHであるが、他方のビットラインBL、/BLはLOW供給電圧VLsupplyのLOW電圧VBLLであるので、プルアップトランジスタM21、M22のうちの一方は、それのフロントゲートに印加されるLOW電圧レベルを有するが、他方はそれのフロントゲートに印加されるHIGH電圧レベルを有する。
【0116】
プルアップトランジスタM21、M22は、エンハンスメントモードに入っているので、フロントゲート上でLOW電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【0117】
第1のビットラインBLの電圧がHIGH電圧レベルVBLHにあり、第2のビットライン/BLの電圧がLOW電圧レベルVBLLにある場合、つまり、アクセスされたセルが論理「1」を格納している場合、フロントゲートが第2のビットライン/BLに接続されているプルアップトランジスタM21は導通状態になり、他方のプルアップトランジスタM22はオフになる。
【0118】
第1のビットラインBLの電圧がLOW電圧レベルVBLLにあり、第2のビットライン/BLの電圧がHIGH電圧レベルVBLHにある場合、つまり、アクセスされたセルが論理「0」を格納している場合、フロントゲートが第1のビットラインBLに接続されているプルアップトランジスタM22は導通状態になり、他方のプルアップトランジスタM21はオフになる。
【0119】
両方のプルダウントランジスタM31、M32が空乏モードにあり、プルアップトランジスタM21、M22のうちの一方がオン状態にある場合、電流は、プルアップトランジスタM21、M22のどれが導通しているかに応じて、第1のグローバルビットラインIOまたは第2のビットライン/IO内を流れる。
【0120】
図8aおよび8bに例示されているように、tAからtBまで、およびtA'からtB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器(図示せず)によって検出され、メモリセルCに格納されているデータを示す。論理「1」がセルC内に格納されている場合、電圧降下は、第1のグローバルビットラインIOに関連付けられる。論理「0」がセルC内に格納されている場合、電圧降下は、第2のグローバルビットライン/IOに関連付けられる。
【0121】
差動信号が電流に基づく代替的解決手段は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【0122】
t0'の後、時刻t1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインIO、/IOを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【0123】
セルCにデータを書き込むステップは、プルアップトランジスタM21、M22が導通しているとき、例えば、t5からt6までの間に、グローバルビットラインIO、/IOに所望の信号を印加することによって実行される。これは、専用のサイクルにおいて、または前述のサイクル内で行うことができる。
【0124】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。読み出しオペレーション時に、つまり、tAからtBまで、またはtA'からtB'までの間に、プルアップバックゲート制御信号φPBGを前のLOW電圧レベルVNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタM21、M22を空乏モードに切り換えることができる。
【0125】
プルダウントランジスタM31、M32のソースは、グローバルビットラインIO、/IOに接続されているので、グローバルビットラインは、通常、LOW供給電圧として働くLOW電圧レベルVBLLにあり、グローバルビットラインIO、/IOのうちの一方を流れる電流は、グローバルビットラインに関連付けられ、二次センス増幅器によって検出される電圧増大を引き起こす。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0126】
[第4の実施形態:スイッチトランジスタなし、専用プリチャージトランジスタなし、および専用パスゲートトランジスタなし]
図9に例示されているように、本発明の第4の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32と、1つの追加の等化トランジスタM50とを備える。
【0127】
図9のセンス増幅器は、
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
【0128】
図9の示されている実施形態において、プルアップトランジスタM21、M22は、P−MOS型トランジスタであり、プルダウントランジスタM31、M32は、N−MOS型トランジスタである。
【0129】
図1のセンス増幅器とは異なり、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は、マルチゲートトランジスタであり、少なくとも第1の制御ゲートと、第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有する。例えば、第1の制御ゲートは、フロントコントロールゲートとすることができ、第2の制御ゲートは、バックコントロールゲートとすることができる。
【0130】
従来技術のセンス増幅器のトランジスタは、バルクシリコンCMOS技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ(SeOI)技術で製造される。
【0131】
SeOIトランジスタでは、バルクCMOSで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、SeOIトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【0132】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第1の制御ゲートは、フロントコントロールゲートであり、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型(FD)SOIトランジスタとすることができる。
【0133】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するFinFET型トランジスタである。FinFET型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【0134】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第1の制御ゲートは、フロントコントロールゲートであり、それぞれのプルアップトランジスタおよびプルダウントランジスタの第2の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第2制御信号は、プルアップバックゲート制御信号であり、プルダウン第2制御信号は、プルダウンバックゲート制御信号である。
【0135】
再び図9を参照すると、プルアップトランジスタM21、M22のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、LOW電圧レベルVPBGLからHIGH電圧レベルVPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0136】
プルダウントランジスタM31、M32のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、LOW電圧レベルVNBGLからHIGH電圧レベルVNBGHより高い電圧レベルまでの範囲を含む範囲内の電圧値をとりうる。
【0137】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のコンフリクトを回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40をオフにすることによって最新技術のセンス増幅器内において実行される。
【0138】
本発明によれば、図1のスイッチトランジスタT10、T40は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタM21、M22およびプルダウンM31、M32の閾値電圧(Pチャネルについては絶対値)を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインBLおよび/BL上の電圧の可能なすべての組み合わせに対して、4つすべてのトランジスタをオフにする、すなわち阻止する。
【0139】
スイッチトランジスタT10、T40のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【0140】
プルアップトランジスタM21、M22のソースは、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOに、中間トランジスタを置くことなく、直接的に接続される。グローバルビットラインIO、/IOは、プルアップトランジスタに対するプルアップ電圧源として働く。結果として、グローバルビットラインIO、/IOの電圧は、プルアップ電圧源によって供給されるHIGH供給電圧として働く。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタT10が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0141】
プルダウントランジスタM31、M32のソースは、プルダウントランジスタM31、M32のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、LOW供給電圧VLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタT40が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0142】
さらに、4つのトランジスタの代わりに2つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、トランジスタ間の電圧の関係に関する制約条件を緩和する。
【0143】
等化は、最新技術の回路の場合のように等化トランジスタM50を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインBL、/BLで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によっても実行される。
【0144】
したがって、プリチャージトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。こうして図1に示されているような専用プリチャージトランジスタT61、T62および対応するプリチャージ制御信号φPCHは省かれる。
【0145】
従来技術のセンス増幅器と比較すると、読み出しオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第4の実施形態では、図1に示されているような専用パスゲートトランジスタT71、T72を省き、したがって、対応するデコード制御信号YDECも省く。プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成されるパスゲートトランジスタは、第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットラインIO、/IOに接続し、第1のビットラインおよび第2のビットラインBL、/BLと第1のグローバルビットラインおよび第2のグローバルビットラインIO、/IOとの間のデータ転送をそれぞれ行うように配列される。
【0146】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、第4の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインIO、/IOに接続される、プルアップトランジスタM21、M22とともに説明される。
【0147】
パスゲートトランジスタがプルダウントランジスタM31、M32によって構成される場合、プルダウントランジスタM31、M32は代わりにグローバルビットラインIO、/IOに接続されることに留意されたい。
【0148】
グローバルビットラインIO、/IOは、データを処理するため、通常は二次センス増幅器(SSA)と称される、さらなる信号処理回路(図示せず)に接続される。二次センス増幅器は、読み出しオペレーションの際にグローバルビットラインIO、/IO上に発生する差動信号を検出し、利用するために特に使用される。
【0149】
図9の等化トランジスタM50は、バックコントロールゲートを持つSOIデバイスとして明示的には示されていない。SOI集積回路の一部として、等化トランジスタM50は、SOIトランジスタであることも好ましい。
【0150】
等化システムM50は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートであるものとしてよい。次いで、そのオペレーションを実行することを可能にする値でそのバックコントロール電圧を選択する。適宜、そのバックコントロールゲートおよびそのフロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化が高速化される。
【0151】
[スイッチトランジスタを備えない、専用プリチャージトランジスタも備えない、専用パスゲートトランジスタも備えないセンス増幅器の動作プロセス]
次に、図9に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図10aおよび10bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【0152】
センス増幅器の好ましい動作プロセスは、図10aおよび10bに示されている。相補型N−MOSおよびP−MOSトランジスタによって機能が構成されるので、センス増幅器のすべての部分機能は、N−MOSからP−MOS側へ、またその逆方向にスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスと、またはNチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行することができる。この例示されているプロセスでは、感知は、LOW供給電圧VLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタM31、M32を通じて行われる。
【0153】
時刻t1において、プルダウンバックゲート制御信号φNBGをLOW電圧レベルVNBGLに下げて、プルダウントランジスタM31、M32をオフにし、プルアップバッグゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22を空乏モードにする。したがって、プルアップトランジスタM21、M22はオンになる。
【0154】
適宜、等化およびプリチャージオペレーションが開始する前に必ずオフになるように、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32を、t1より前に、例えばt0において、オフにすることができる。
【0155】
また、すでに説明されているように、等化を初期化するために、時刻t1において等化制御信号φEQLをHIGHレベルに上げて、等化トランジスタM50をオンにする。
【0156】
それと同時に、グローバルビットライン信号φIO、φ/IOを所望のプリチャージ電圧、典型的にはVBLH/2に設定する。ビットラインBL、/BLは、これにより、プリチャージ電圧、ここではVBLH/2に設定される。関係する時間間隔は、図10aおよび10bにおけるt1<t<t2に対応する。
【0157】
時刻t2において、等化およびプリチャージオペレーションが完了した後、等化制御信号φEQLをLOWレベルに設定することによって等化トランジスタM50をオフにし、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定することによってプルアップトランジスタM21、M22をオフにする。
【0158】
グローバルビットラインIO、/IOをHIGH電圧レベル、典型的にはVBLHに戻す。
【0159】
時刻t3において、ワードラインWLに印加される選択信号φWLをHIGHレベルVWLHに設定し、セルアクセストランジスタMcをアクティベートする。メモリセルCおよび第1のビットラインBLは、それらの電荷を共有する。電圧変動ΔVは、第1のビットラインBL上に現れ、その結果、第1のビットラインBLと第2のビットライン/BLとの間に電圧差が生じる。この電圧変動ΔVの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルCに最初に格納されたデータに依存する。
【0160】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図10aおよび10bにおけるt3<t<t4に対応する。
【0161】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がグローバルビットラインIO、/IOによって構成されるプルアップ電圧源の電圧のHIGH電圧レベルVBLHである場合、第1のビットラインBLの電圧は少し高くなる。この状況は、図10aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がプルダウン電圧源によって供給される供給電圧VLsupplyのLOW電圧レベルVBLLにある場合、第1のビットラインBLの電圧は少し低くなる。この状況は、図10bに例示されている。
【0162】
時刻t4において、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに上げて、プルダウントランジスタM31、M32をオンにする。次いで、最新技術の場合と似た方法でこれら2つのプルダウントランジスタM31、M32によってビットラインBL、/BL間の電圧差を増幅する。
【0163】
時刻t5において、プルアップバックゲート制御信号φPBGをプルアップトランジスタM21、M22をオンにする中間電圧レベルVPBGIに下げるが、エンハンスメントモードに保つ。プルダウントランジスタM31、M32およびプルアップトランジスタM21、M22の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔV(正または負)の初期値に応じて、ビットラインBL、/BLの各電圧をプルアップ電圧源のHIGH電圧レベルVBLHおよびプルダウン電圧源のLOW電圧レベルVBLLに設定する。このオペレーションは、従来技術の場合に類似している。
【0164】
論理「1」がセルC内に格納された、つまり、セル内に最初に蓄積された電圧VCELLがHIGH電圧レベルVBLHにある場合、第1のビットラインBLの電圧は、グローバルビットラインIO、/IOのHIGH電圧レベルVBLHにプルアップされ、第2のビットライン/BLの電圧は、LOW供給電圧VLsupplyのLOW電圧レベルVBLLに下げられる。この状況は、図10aに例示されている。
【0165】
論理「0」がセルC内に格納された、つまり、セル内に最初に蓄積された電圧VCELLがLOW供給電圧VLsupplyに対応する場合、第1のビットラインBLの電圧は、LOW供給電圧VLsupplyにプルダウンされ、第2のビットライン/BLの電圧は、グローバルビットラインIO、/IOのHIGH電圧レベルVBLHにプルアップされる。この状況は、図10bに例示されている。
【0166】
図10aおよび10bにおける対応する時間間隔は、t5<t<t6である。
【0167】
次いで、ワードラインWLがまだアクティベートされており、したがって、セルアクセストランジスタMcがまだ導通しているので、セルCの内容はその初期値に復元され、これにより、メモリセルCは第1のビットラインBLを通じてセンス増幅器に接続される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。したがって、データがメモリセルC内に書き戻される。
【0168】
時刻t6において、ワードラインWLをデアクティベートする、つまり、選択信号φWLをLOWレベルVWLLに設定し、それによりセルアクセストランジスタMcをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【0169】
読み出しオペレーションは、グローバルビットラインIO、/IO上に差動信号を発生させることによって実行され、差動信号は、データを読み出すために二次センス増幅器の特性に応じて二次センス増幅器によって利用される。例えば、二次センス増幅器がグローバルビットラインIO、/IOを比較的高いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの1つに関連する電圧降下である。これは、以下で説明する、また図10aおよび10bに示されている例である。
【0170】
あるいは、二次センス増幅器がグローバルビットラインIO、/IOを低いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの1つの中を流れる電流である。
【0171】
したがって、示されている例では、時刻t6において、2つのグローバルビットラインIO、/IOをHIGH電圧レベルに、典型的にはVBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器(図示せず)を使って、前のインピーダンスより高いインピーダンスに変える。
【0172】
センス増幅器によって実行される2つの読み出しオペレーションが、図10aおよび10bに示されている。第1の読み出しオペレーションは、tAからtBまでの間に行われ、第2の読み出しオペレーションは、tA'からtB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【0173】
時刻t6の後の時刻tAにおいて、プルダウンバックゲート制御信号φNBGを前のHIGH電圧レベルVBLHより高い値に設定する。このより高い電圧レベルにより、両方のプルダウントランジスタM31、M32を空乏モードに切り換えることができる。
【0174】
ビットラインBL、/BLのうちの一方は、グローバルビットラインIO、/IOによって構成されるプルアップ電圧源のHIGH電圧レベルVBLHであるが、他方のビットラインBL、/BLはLOW供給電圧VLsupplyのLOW電圧VBLLであるので、プルアップトランジスタM21、M22のうちの一方は、それのフロントゲートに印加されるLOW電圧レベルを有するが、他方はそれのフロントゲートに印加されるHIGH電圧レベルを有する。
【0175】
プルアップトランジスタM21、M22は、エンハンスメントモードに入っているので、フロントゲート上でLOW電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【0176】
第1のビットラインBLの電圧がHIGH電圧レベルVBLHにあり、第2のビットライン/BLの電圧がLOW電圧レベルVBLLにある場合、つまり、アクセスされたセルが論理「1」を格納している場合、フロントゲートが第2のビットライン/BLに接続されているプルアップトランジスタM21は導通状態になり、他方のプルアップトランジスタM22はオフになる。
【0177】
第1のビットラインBLの電圧がLOW電圧レベルVBLLにあり、第2のビットライン/BLの電圧がHIGH電圧レベルVBLHにある場合、つまり、アクセスされたセルが論理「0」を格納している場合、フロントゲートが第1のビットラインBLに接続されているプルアップトランジスタM22は導通状態になり、他方のプルアップトランジスタM21はオフになる。
【0178】
両方のプルダウントランジスタM31、M32が空乏モードにあり、プルアップトランジスタM21、M22のうちの一方がオン状態にある場合、電流は、プルアップトランジスタM21、M22のどちらが導通しているかに応じて、第1のグローバルビットラインIOまたは第2のビットライン/IO内を流れる。
【0179】
図10aおよび10bに例示されているように、tAからtBまで、およびtA'からtB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器(図示せず)によって検出され、メモリセルCに格納されているデータを示す。論理「1」がセルC内に格納されている場合、電圧降下は、第1のグローバルビットラインIOに関連付けられる。論理「0」がセルC内に格納されている場合、電圧降下は、第2のグローバルビットライン/IOに関連付けられる。
【0180】
差動信号が電流に基づく代替的解決手段は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【0181】
t0'の後、時刻t1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインIO、/IOを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【0182】
セルCにデータを書き込むステップは、プルアップトランジスタM21、M22が導通しているとき、例えば、t5からt6までの間に、グローバルビットラインIO、/IOに所望の信号を印加することによって実行される。これは、専用のサイクルの間に、または前述のサイクル内で行うことができる。
【0183】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。プリチャージオペレーションの実行中、つまり、t1からt2までの間に、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに設定して、プルダウントランジスタM31、M32をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定して、プルアップトランジスタM21、M22をオフにする。
【0184】
ビットラインBL、/BLをプリチャージレベル、典型的にはVBLH/2にプリチャージするために、望ましいプリチャージ電圧をプルダウントランジスタM31、M32のソースに印加しなければならない。プルダウントランジスタM31、M32のソースノードの接続先であるプルダウン電圧源の電圧は、t1からt2、までの間にプリチャージレベル、例えばVBLH/2に設定され、さもなければ、LOW電圧レベルVBLLに保持される。
【0185】
他のオペレーションも、すでに説明されている制御信号を使って実行される。
【0186】
すでに述べているように、感知オペレーションは、プルダウントランジスタM31、M32の代わりにプルアップトランジスタM21、M22によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。感知オペレーションの実行中、つまり、t4からt5までの間に、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをLOW電圧レベルVNBGLに保持して、プルダウントランジスタM31、M32をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号を使って実行される。
【0187】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。読み出しオペレーション時に、つまり、tAからtBまで、またはtA'からtB'までの間に、プルアップバックゲート制御信号φPBGを前のLOW電圧レベルVNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタM21、M22を空乏モードに切り換えることができる。
【0188】
プルダウントランジスタM31、M32のソースは、グローバルビットラインIO、/IOに接続されているので、グローバルビットラインは、通常、LOW供給電圧として働くLOW電圧レベルVBLLにあり、グローバルビットラインのうちの1つに関連付けられている差動信号は、すでに説明されているように二次センス増幅器によって検出され、利用される。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0189】
[プルアップトランジスタ間に物理的に配列されている等化トランジスタ]
本発明の4つのすでに説明されている実施形態において、等化トランジスタM50は、N−MOS型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
【0190】
すでに述べたように、機能は、相補型N−MOSおよびP−MOSトランジスタを使って構成される。したがって、センス増幅器のすべての部分機能は、反対の型のトランジスタにスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスまたはNチャネルデバイスと平衡化することが可能である。
【0191】
好ましい一実施形態では、等化トランジスタM50は、P−MOSトランジスタである。次いで、図11に例示されているように、P−MOS等化トランジスタM50は、2つのP−MOS型プルアップトランジスタM21、M22の間に物理的に配列することができる。言い換えると、等化トランジスタM50のチャネルは、2つのプルアップトランジスタM21、M22のドレイン間に配列されるということである。
【0192】
したがって、等化トランジスタM50を、センス増幅器の2つのCMOSインバータによって占有される面積に関して追加の面積を必要とすることなく提供することができる。
【0193】
さらに、等化トランジスタM50は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタとすることができ、相互コンダクタンスを増やし、等化オペレーションの高速化を果たすことができる。
グローバルビットラインIO、/IO間に配列された等化トランジスタ
等化トランジスタを第1のビットラインBLと第2のビットライン/BLとの間に配列する代わりにグローバルビットラインIOと/IOとの間に配列することが可能である。これは、第4の実施形態の場合の図12に例示されている。したがって、等化トランジスタM50は、ビットラインBL、/BL上で等化を実行する代わりにグローバルビットラインIO、/IO上で等化を実行する。
【0194】
したがって、同じ等化トランジスタM50が、同じグローバルビットラインIO、/IOを共有するすべてのセンス増幅器について等化を実行することができる。さらに、等化トランジスタM50は、特定のセンス増幅器とはもはや関係せず、グローバルビットラインIO、/IOを駆動する上位階層の回路の一部とすることができる。その結果、設計に都合のよいように、好ましくは反復するセンス増幅器バンクから外部に配置することができる。等化トランジスタM50は、センス増幅器回路内にもはや配列されないので、等化トランジスタM50に対してP−MOSデバイスまたはN−MOSデバイスのいずれかを選択することが可能である。さらに、センス増幅器は、小型化することが可能である。
【0195】
したがって、ビットラインBL、/BLは、いかなる等化トランジスタによっても直接短絡されない。等化は、グローバルビットラインIO、/IOの間で行われ、パスゲートトランジスタを通じてビットラインBL、/BLに伝搬される。等化およびプリチャージオペレーションの間に、グローバルビットラインIO、/IOは、所望のプリチャージ電圧に設定される。
【0196】
第1および第2の実施形態において、選択信号YDECを使って専用パスゲートトランジスタM71、M72を導通させる。等化およびプリチャージが完了した後、パスゲートトランジスタM71、M72はオフにされる。
【0197】
第3および第4の実施形態において、パスゲートトランジスタは、プルアップトランジスタM21、M22またはプルダウントランジスタM31、M32によって構成される。バックコントロールゲートの各電圧を用いて、パスゲートトランジスタを空乏モードに変える。等化およびプリチャージが完了した後、プルアップトランジスタM21、M22またはプルダウントランジスタM31、M32によって構成されたパスゲートトランジスタは、バックコントロールゲートを使ってエンハンスメントモードに戻される。これらは、実際には、それらのゲートとそれらのソースとの間に信号がないときにオフにされる。さらなるオペレーションは、第3および第4の実施形態で説明されているオペレーションと同じである。
【0198】
[複数のメモリセルを備える半導体メモリ]
本発明の第3の態様によれば、本発明の第1の態様によるメモリセルアレイ122および少なくとも1つのセンス増幅器を組み込んだ半導体メモリ120が図13に例示されている。
【0199】
メモリセルアレイ122は、対向する側の2つについて本発明の第1の態様によるセンス増幅器のバンク124を備えるものとして例示されている。メモリセルアレイ122の第3の側は、行デコーダ126を備える。
【0200】
好ましくは、この半導体メモリ120は、ダイナミックランダムアクセスメモリ(DRAM)であるが、メモリに好適な種類のものであれば、どのようなものでもよく、例えば、スタティックランダムアクセスメモリ(SRAM)であってもよい。
【符号の説明】
【0201】
Mc セルアクセストランジスタ
T21、T22 プルアップトランジスタ
T31、T32 プルダウントランジスタ
T10 ヘッドスイッチトランジスタ
T40 フットスイッチトランジスタ
T50 等化トランジスタ
T61、T62 プリチャージトランジスタ
T72、T71 パスゲートトランジスタ
BL 第1のビットライン
/BL 第2のビットライン
IO 第1のグローバルビットライン
/IO 第2のグローバルビットライン
WL ワードライン
C メモリセル
YDEC デコード制御信号
φWL LOW電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
VPBGH プリチャージ電圧
VHsupply HIGH供給電圧
VLsupply LOW供給電圧
VBLH、VPBGH、VNBGH、VWLH HIGH電圧レベル
VBLL、VPBGL、VNBGL、VWLL LOW電圧レベル
120 半導体メモリ
122 メモリセルアレイ
124 センス増幅器のバンク
126 行デコーダ
【技術分野】
【0001】
本発明は、一般に、半導体メモリに関するものであり、より具体的には、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するためのセンス増幅器に関するものである。
【背景技術】
【0002】
半導体メモリは、コンピュータ、サーバー、携帯電話などのハンドヘルドデバイス、プリンタ、ならびに多くのさらなる電子デバイスおよびアプリケーションにおいて利用されている。半導体メモリは、複数のメモリセルをメモリアレイに構成したものであり、それぞれのメモリセルに少なくとも1ビットの情報が格納される。ダイナミックランダムアクセスメモリ(DRAM)は、そのような半導体メモリの一例である。本発明は、好ましくはDRAMにより具現化される。結果として、以下の説明は、DRAMを非限定的な例として参照してなされる。
【0003】
センス増幅器は、ライン、いわゆるビットラインを介して複数のメモリセルをアドレッシングするために使用される。従来のセンス増幅器は、より具体的には、ビットラインと基準ラインとして使用される相補ビットラインとを使って動作する差動増幅器であり、ビットラインの対に現れる電圧の差を検出し、増幅する。
【0004】
図1に例示されているように、従来のセンス増幅器回路は、バルクシリコンCMOS技術で加工された11個のトランジスタT21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71を備える。
【0005】
センス増幅器は、メモリセル内に格納されているデータを感知し、書き戻すだけでなく、データを読み出し、新規データをセル内に書き込むためにも使用される。メモリセルCは、セルアクセストランジスタMcのゲートを制御するワードラインWLによってアドレッシングされ、前記セルアクセストランジスタMcはセルCをビットラインBLに接続する。簡単にするため、センス増幅器の左側のセルアレイから1つのワードラインWLと1つのメモリセルCのみが図示されている。
【0006】
従来のセンス増幅器は、一般に、
− ビットラインBLに接続された出力および相補ビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 相補ビットライン/BLに接続された出力およびビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタT21、T22と、
− ドレインおよびソースを有するプルダウントランジスタT31、T32とを備え、
それぞれのCMOSインバータのプルアップトランジスタT21、T22およびプルダウントランジスタT31、T32は共通ドレインを有する。
【0007】
プルダウントランジスタT31、T32のソースは、フットスイッチトランジスタ(foot switch transistor)T40に接続され、このフットスイッチトランジスタは、通常はグランドGNDと称されるLOW電圧レベルVBLLでLOW供給電圧VLsupplyを供給するプルダウン電圧源にそれ自体接続され、フットスイッチ制御信号φNSWによって制御される。LOW供給電圧VLsupplyのグランドレベルをセンス増幅器における他の電圧レベルに対する基準として使用する。図1に例示されている回路では、フットスイッチトランジスタT40は、N−MOSトランジスタである。フットスイッチ制御信号φNSWがHIGHである場合、フットスイッチトランジスタT40は導通しており、グランド電圧がプルダウントランジスタT31、T32の共通ソースノードに伝達される。フットスイッチ制御信号φNSWがLOWである場合、フットスイッチトランジスタT40は阻止され、プルダウントランジスタT31、T32の共通ソースノードは、プルダウンされない。
【0008】
プルアップトランジスタT21、T22のソースは、ヘッドスイッチトランジスタT10に接続され、このヘッドスイッチトランジスタは、通常はVDDなどのHIGH電圧レベルVBLHでHIGH供給電圧VHsupplyを供給するプルアップ電圧源にそれ自体接続され、ヘッドスイッチ制御信号φPSWによって制御される。図1に例示されている回路では、ヘッドスイッチトランジスタT10は、P−MOSトランジスタである。ヘッドスイッチ制御信号φPSWがLOWである場合、ヘッドスイッチトランジスタT10は導通しており、HIGH供給電圧VHsupplyがプルアップトランジスタT21、T22のソースに伝達される。制御信号φPSWがHIGHである場合、ヘッドスイッチトランジスタT10は阻止され、プルアップトランジスタT21、T22の共通ソースノードは、プルアップされない、つまり、プルアップトランジスタT21、T22の共通ソースノードの電圧はフローティング状態である。
【0009】
ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40の両方がオフにされると、つまり、ヘッドスイッチ制御信号φPSWがHIGHで、フットスイッチ制御信号φNSWがLOWの場合に、センス増幅器のすべてのノードはフローティング状態である。
【0010】
センス増幅器は、ビットラインBLと相補ビットライン/BLにそれぞれ結合され、ビットラインBL、/BLを、通常はHIGH供給電圧VHsupplyとLOW供給電圧VLsupplyとの間の平均値となるプリチャージ電圧VPCHにプリチャージするように配列された一対の専用プリチャージトランジスタT61、T62をさらに備える。この平均値は、通常、HIGH供給電圧VHsupplyのHIGH値の半分、つまり、VBLH/2であるが、それは、LOW供給電圧VLsupplyのLOW電圧レベルGNDが他の電圧の基準として使用され、HIGH供給電圧VHsupplyおよびLOW供給電圧VLsupplyは通常それぞれそのHIGH電圧レベルおよびLOW電圧レベルにあるからである。プリチャージ制御信号φPCHが、前記プリチャージトランジスタT61、T62のゲートに印加される。
【0011】
センス増幅器は、それぞれビットラインBL、/BLのうちの一方に結合されるソース/ドレイン端子と、等化制御信号φEQLによって制御されるゲートを有する等化トランジスタT50をさらに備える。図1に例示されている回路の等化トランジスタT50は、N−MOS型トランジスタである。
【0012】
センス増幅器は、2つの専用パスゲートトランジスタT71、T72をさらに備え、それらのゲートは、デコード制御信号YDECによって制御される。パスゲートトランジスタT71、T72のそれぞれは、ビットラインBL、/BLの一方を、入出力ラインとも称されるグローバルビットラインIO、/IOに接続する。パスゲートトランジスタT71、T72は、ビットラインBL、/BLとグローバルビットラインIO、/IOとの間でデータを転送するために使用される。
【発明の概要】
【発明が解決しようとする課題】
【0013】
センス増幅器は技術的には必要であるが、経済的な観点からは、センス増幅器を、メモリアレイのサービス回路としてみなすことができ、したがって、回路全体の面積を増やし、それゆえ製造コストを押し上げることにもなるオーバーヘッドとしてみなされうる。
【0014】
したがって、そのようなセンス増幅器に使用される面積を最小限に抑える継続的な努力がなされる。
【課題を解決するための手段】
【0015】
本発明の目的は、簡素化された、ロバスト性を有するメモリセンス増幅器を提案することである。この目的に関して、本発明は、第1の態様により、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知するための差動センス増幅器を提案し、これは、
− 第1のビットラインに接続された出力および第1のビットラインに対して相補的な第2のビットラインに接続された入力を有する第1のCMOSインバータと、
− 第2のビットラインに接続された出力および第1のビットラインに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタと、
− ドレインおよびソースを有するプルダウントランジスタとを備え、
それぞれのCMOSインバータのプルアップトランジスタおよびプルダウントランジスタは共通ドレインを有し、
プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または、プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続される。
【0016】
このセンス増幅器の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【0017】
− プルアップトランジスタおよびプルダウントランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
○ プルアップトランジスタの第2の制御ゲートは、プルアップ第2制御信号によって駆動され、
○ プルダウントランジスタの第2の制御ゲートは、プルダウン第2制御信号によって駆動され、
− 差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲート(back control gates)であるか、または
− トランジスタは、独立した二重ゲートを有するFinFETデバイスであり、
− センス増幅器は、第1のビットラインおよび第2のビットラインのうちの一方にそれぞれ結合されるソースおよびドレインを有する等化トランジスタをさらに備え、
− 等化トランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− 等化トランジスタは、プルアップトランジスタ間に物理的に配列されているP−MOS型トランジスタであり、
− センス増幅器は、前記第1のビットラインおよび第2のビットラインをプリチャージ電圧にプリチャージするために前記第1のビットラインおよび前記第2のビットラインにそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、プルアップトランジスタもしくはプルダウントランジスタによって構成され、
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルアップトランジスタによって構成され、
○ プルダウントランジスタのソースは、プルダウントランジスタのソースとプルダウン電圧源との間に中間トランジスタを置くことなく、プルダウン電圧源に電気的に結合され、接続されるか、または
− センス増幅器は、それぞれ第1および第2のビットラインと第1および第2のグローバルビットラインとの間でデータを転送するために、前記第1のビットラインおよび前記第2のビットラインをそれぞれ第1のグローバルビットラインおよび第2のグローバルビットラインに接続するように配列された一対のパスゲートトランジスタを有し、
○ パスゲートトランジスタは、プルダウントランジスタによって構成され、
○ プルアップトランジスタのソースは、プルアップトランジスタのソースとプルアップ電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源に電気的に結合され、接続され、
− センス増幅器は、一対のプリチャージトランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであり、
− センス増幅器は、一対のパスゲートランジスタをさらに備え、プリチャージトランジスタは、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタである。
【0018】
第2の態様によれば、本発明は、ビットラインをプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、本発明の第1の態様によるセンス増幅器を制御するための方法に関するものであり、差動センス増幅器によって実行されるオペレーションを修正するために、プルアップ第2制御信号および/またはプルダウン第2制御信号を修正する。
【0019】
本発明の方法の態様の他の好ましい、ただし非限定的な、態様は以下のとおりである。
【0020】
− プリチャージオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− プリチャージオペレーション中に、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、HIGHプルアップ第2制御信号は、プルアップトランジスタが導通しないようにプルアップトランジスタの第2の制御ゲートに印加されるか、または
− 感知オペレーション中に、LOWプルダウン第2制御信号は、プルダウントランジスタが導通しないようにプルダウントランジスタの第2の制御ゲートに印加され、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、
− 書き戻しオペレーション中に、LOWプルアップ第2制御信号は、プルアップトランジスタが導通するようにプルアップトランジスタの第2の制御ゲートに印加され、HIGHプルダウン第2制御信号は、プルダウントランジスタが導通するようにプルダウントランジスタの第2の制御ゲートに印加され、
− 読み出しオペレーションを実行するために、HIGHプルダウン第2制御信号をプルダウントランジスタの第2の制御ゲートに印加し、プルダウントランジスタを空乏モードにするか、または
− 読み出しオペレーションを実行するために、LOWプルアップ第2制御信号をプルアップトランジスタの第2の制御ゲートに印加し、プルアップトランジスタを空乏モードにする。
【0021】
第3の態様によれば、本発明は、本発明の第1の態様による少なくとも1つの差動センス増幅器を備えるメモリセルアレイを組み込んだ半導体メモリに関するものである。
【図面の簡単な説明】
【0022】
本発明の他の態様、目的、および利点は、非制限的な例として与えられ、添付図面を参照しつつなされている、本発明の好ましい実施形態の以下の詳細な説明を読むとより明らかになるであろう。
【0023】
【図1】従来技術のセンス増幅器の回路図である。
【図2a】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図2b】従来技術のセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図3】本発明の第1の態様の第1の実施形態によるセンス増幅器の回路図である。
【図4a】第1の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図4b】第1の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図5】本発明の第1の態様の第2の実施形態によるセンス増幅器の回路図である。
【図6a】第2の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図6b】第2の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図7】本発明の第1の態様の第3の実施形態によるセンス増幅器の回路図である。
【図8a】第3の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図8b】第3の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図9】本発明の第1の態様の第4の実施形態によるセンス増幅器の回路図である。
【図10a】第4の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図10b】第4の実施形態によるセンス増幅器に印加されるか、またはその中で生成される信号を示す図である。
【図11】第4の実施形態によるセンス増幅器の可能なトポロジを示す図である。
【図12】グローバルビットラインの間に配列された等化トランジスタを備える第4の実施形態によるセンス増幅器の回路図である。
【図13】本発明の第3の態様による半導体メモリを示す図である。
【発明を実施するための形態】
【0024】
次に、図1に例示されているような従来技術のセンス増幅器の動作プロセスについて説明する。従来技術のセンス増幅器を動作させたときに回路に印加されるか、または回路内に生成される一部の信号を図2aおよび2bに示す。示されているタイミングは、純粋に例示することを目的としたものである。
【0025】
メモリセルから読み出す前の第1のオペレーションは、等化とプリチャージである。最初に、ヘッドスイッチ制御信号φPSWをHIGH電圧レベルに設定し、フットスイッチ制御信号φNSWをLOW電圧レベルに設定することによってセンス増幅器をオフにする。センス増幅器のすべての内部ノードは、フローティング状態になる。このオペレーションの前に、つまり時刻t0において、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じてビットラインBLと相補ビットライン/BLに相補的なHIGHおよびLOWの供給電圧をかける。
【0026】
HIGH電圧レベルを等化制御信号φEQLに印加して等化トランジスタT50をオンにし、それにより、ビットラインBL、/BLを短絡させ、それらの電圧レベルを平均値VBLH/2に設定することによって等化を実行する。それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタT61、T62をオンにする。この例では、プリチャージトランジスタT61、T62はN−MOS型トランジスタであり、そこで、HIGH電圧レベルをプリチャージ制御信号φPCHに印加することによって通じてプリチャージトランジスタT61、T62をオンにする。ここで、プリチャージ電圧VPCHはVBLH/2である。
【0027】
等化およびプリチャージオペレーションに対応する関係する時間間隔は、図2aおよび2bでのt0<t<t1で与えられる。
【0028】
プリチャージオペレーションは、等化を通じてプリチャージ電圧VBLH/2とビットラインBL、/BLで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【0029】
等化およびプリチャージが完了した後、プリチャージトランジスタT61、T62および等化トランジスタT50は、図2aおよび2bにおける時刻t1に対応して、オフにされる。
【0030】
ワードラインWLの電圧をHIGHレベルVWLHに切り換えて、セルアクセストランジスタMcをアクティベートする。メモリセルCおよびビットラインBLは、それらの電荷を共有する。電圧の変動は、セルキャパシタとビットラインBLの両方に現れ、その結果、ビットラインBL、/BLの電圧の間に電圧差が生じる。相補ビットライン/BL上の基準電圧と比較したこの変動の値は式
ΔV=VBL−V/BL=(CCELL/ΣC)*(VCELL−VBLH/2)
で与えられる。
この式において、VCELLは、メモリキャパシタに蓄積された電圧であり、ΣC=CCELL+CBL+Cin,SAは、セルCのキャパシタンスとビットラインBLのキャパシタンスとセンス増幅器の入力キャパシタンスCin,SAの総和に対応する。この電圧変動は、ビットラインBL、/BLの間の電圧差でもある。
【0031】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図2aおよび2bにおけるt2<t<t3に対応する。
【0032】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がHIGH供給電圧VHsupplyである場合、ビットラインBLの電圧は少し高くなり、電圧変動ΔVは正になる。この状況は、図2aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がVBLLまたはGNDである場合、ビットラインBLの電圧は少し低くなり、電圧変動ΔVは負になる。この状況は、図2bに例示されている。
【0033】
時刻t3において、感知オペレーションを、フットスイッチ制御信号φNSWをHIGH電圧レベルに上げて、フットスイッチトランジスタT40をオンにすることによって開始する。これにより、プルダウントランジスタT31、T32の共通ソースノードは、プルダウン電圧源のLOW供給電圧VLsupplyにプルダウンされる。ビットラインBL、/BL上の電圧はVBLH/2+ΔVおよびVBLH/2にそれぞれ設定され、これらの電圧がプルダウントランジスタT31、T32ゲートに印加されると、プルダウントランジスタT31、T32がこれによりオンになる。
【0034】
2つのプルダウントランジスタT31、T32のクロスカップリング接続は、トランジスタへのゲート電圧を上げてドレイン電圧を下げ、またその逆も行う。ゲート電圧が高いほど、関係するトランジスタに流れ込むシンク電流は多くなり、他方に比べてすでに低くなっていた対応するドレイン電圧が速くプルダウンされる。こうして2つのビットラインBL、/BLの間の電圧差が増幅される。関係する時間間隔は、図2aおよび2bにおけるt3<t<t4に対応する。
【0035】
時刻t4において、完全なHIGH供給電圧VHsupplyへのすでに増幅されている差信号を飽和させるために、ヘッドスイッチトランジスタT10がヘッドスイッチ制御信号φPSWを通じてオンにされ、これにより、プルアップトランジスタT21、T22の共通ソースがプルアップ電圧源のHIGH供給電圧VHsupplyへプルアップされる。プルダウントランジスタT31、T32と同様にして、プルアップトランジスタT21、T22のクロスカップリング接続は、トランジスタへのゲートオーバードライブ電圧(絶対値)を上げて絶対ドレイン/ソース間電圧を下げ、またその逆も行う。このプロセスは、プルダウントランジスタT31、T32について説明しているものに相当しているが、ここでは、プルアッププロセスが得られ、その結果、2つのビットラインBL、/BL間の電圧差が大きくなる。
【0036】
プルダウンプロセスに関係するNチャネルトランジスタとプルアッププロセスに関係するPチャネルトランジスタの両方の組み合わせにより、完全なCMOS電圧レベルに達するまでビットラインBL、/BLの間の電圧差が増幅される。
【0037】
論理「1」がセルC内に格納される図2aに示されている場合において、電圧差ΔVが最初に正である結果生じるビットラインBL、/BLの間の電圧差は、飽和に達するまでに増幅され、そこで、BLの電圧はHIGH供給電圧VHsupplyに等しくなり、相補ビットライン/BLの電圧はLOW供給電圧VLsupplyにプルダウンされる。論理「0」がセルC内に格納される図2bに示されている場合において、電圧差ΔVが最初に負である結果生じるビットラインBL、/BLの間の電圧差は、ビットラインBL、/BLの電圧がビットラインBLの電圧がLOW供給電圧VLsupplyのレベルになり相補ビットライン/BLの電圧がHIGH供給電圧VHsupplyのレベルになることで最終的に安定化するように増幅される。
【0038】
次いで、ワードラインWLがまだアクティベートされているのでセルCの内容はその初期値に復元される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのCMOSレベルは、パスゲートトランジスタT71、T72を通じて、デコード信号YDECを使って導通するパスゲートトランジスタT71、T72を与えることによって、グローバルビットラインIO、/IOに容易に遅延転送できる。図2aおよび2bからわかるように、関係する時間間隔は、t4<t<t5に対応する。
【0039】
時刻t5において、セルC内のデータを保持するために、ワードラインWLをデアクティベートすることによって、つまり、LOW電圧レベルを選択信号φWLに印加することによって、セルアクセストランジスタMcをオフにする。
【0040】
時刻t6において、フットスイッチ制御信号φNSWをLOW電圧レベルに設定し、それによりプルダウントランジスタT31、T32の共通ソースノードをプルダウン電圧源から絶縁することによってフットスイッチトランジスタT40をオフにする。
【0041】
それと同時に、ヘッドスイッチ制御信号φPSWをHIGH電圧レベルに設定し、それによりプルアップトランジスタT21、T22の共通ソースノードをプルアップ電圧源から絶縁することによってヘッドスイッチトランジスタT10もオフにする。プルアップトランジスタT31、T32およびプルダウントランジスタT21、T22はこうしてデアクティベートされる。
【0042】
時刻t0'において、上述のようにプリチャージオペレーションと等化オペレーションとから新しいサイクルが開始する。
【0043】
セルCにデータを書き込むために、またはセルCに格納されているデータを読み出すために、HIGH電圧レベルのデコード制御信号YDECをパスゲートトランジスタT71、T72のゲートに印加し、それらをオンにする。
【0044】
以下では、本発明の第1の態様によるセンス増幅器の4つの実施形態および本発明の第2の態様による方法によって制御されるときのそれらに関連する動作プロセスについて説明する。
【0045】
[第1の実施形態:スイッチトランジスタなし]
図3に例示されているように、本発明の第1の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加のパスゲートトランジスタM71、M72、2つの追加のプリチャージトランジスタM61、M62、および1つの追加の等化トランジスタM50を備える。
【0046】
従来技術のセンス増幅器を例示している図1に関して、また簡単にするために、センス増幅器の左側に、1つのワードラインWLと1つのメモリセルCのみが図示されている。セルCは、セルアクセストランジスタMcのゲートを制御するワードラインWLによってアドレッシングされ、セルアクセストランジスタMcはメモリセルCをビットラインに接続する。
【0047】
第1の実施形態による1つのメモリセルアレイのうちの複数のメモリセルC内に格納されているデータを感知するための差動センス増幅器は、
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
【0048】
図3の示されている実施形態において、プルアップトランジスタM21、M22は、P−MOS型トランジスタであり、プルダウントランジスタM31、M32は、N−MOS型トランジスタである。
【0049】
上で説明されている従来技術のセンス増幅器とは異なり、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は、マルチゲートトランジスタであり、少なくとも第1の制御ゲートと、第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有する。例えば、第1の制御ゲートは、フロントコントロールゲートとすることができ、第2の制御ゲートは、バックコントロールゲートとすることができる。
【0050】
従来技術のセンス増幅器のトランジスタは、バルクシリコンCMOS技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ(SeOI)技術で製造される。
【0051】
SeOIトランジスタでは、バルクCMOSで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、SeOIトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【0052】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第1の制御ゲートは、フロントコントロールゲートであり、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型(FD)SOIトランジスタとすることができる。
【0053】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するFinFET型トランジスタである。FinFET型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【0054】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第1の制御ゲートは、フロントコントロールゲートでありそれぞれのプルアップトランジスタおよびプルダウントランジスタの第2の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第2制御信号は、プルアップバックゲート制御信号であり、プルダウン第2制御信号は、プルダウンバックゲート制御信号である。
【0055】
再び図3を参照すると、プルアップトランジスタM21、M22のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、LOW電圧レベルVPBGLからHIGH電圧レベルVPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0056】
プルダウントランジスタM31、M32のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、LOW電圧レベルVNBGLからHIGH電圧レベルVNBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0057】
センス増幅器は、第1のビットラインBLと第2のビットライン/BLにそれぞれ結合され、第1のビットラインBLおよび第2のビットライン/BLを、通常はHIGH供給電圧VHsupplyとLOW供給電圧VLsupplyとの間の平均値となるプリチャージ電圧VPCHにプリチャージするように配列された一対のプリチャージトランジスタM61、M62をさらに備える。この平均値は、通常、HIGH供給電圧VHsupplyのHIGH値の半分、つまり、VBLH/2であるが、それは、LOW供給電圧VLsupplyのLOW電圧レベルVBLLが他の電圧の基準、つまりVBLL=0、として使用され、HIGH供給電圧VHsupplyおよびLOW供給電圧VLsupplyは通常それぞれそのHIGH電圧レベルおよびLOW電圧レベルにあるからである。プリチャージ制御信号φPCHが、プリチャージトランジスタM61、M62のゲートに印加される。
【0058】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のいかなるコンフリクトも回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40をオフにすることによって最新技術のセンス増幅器内において実行される。
【0059】
本発明によれば、図1のスイッチトランジスタT10、T40は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧(Pチャネルについては絶対値)を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインBLおよび/BL上の電圧の可能なすべての組み合わせに対して、4つすべてのトランジスタをオフにする、すなわち阻止する。
【0060】
スイッチトランジスタT10、T40のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【0061】
プルアップトランジスタM21、M22のソースは、プルアップトランジスタM21、M22のソースとプルアップ電圧源との間に中間トランジスタを置くことなく、HIGH供給電圧VHsupplyを供給するプルアップ電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタT10が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0062】
プルダウントランジスタM31、M32のソースは、プルダウントランジスタM31、M32のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、LOW供給電圧VLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタT40が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0063】
さらに、4つのトランジスタの代わりに2つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、電圧の関係に関する制約条件を緩和する。
【0064】
等化は、最新技術の回路の場合のように等化トランジスタM50を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインBL、/BLで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションも、前の方で説明した最新技術の回路の場合と同様にプリチャージトランジスタM61、M62を通じて実行する。
【0065】
図3のセンス増幅器は、2つのパスゲートトランジスタM71、M72をさらに備え、それらのゲートは、デコード制御信号YDECによって制御され、パスゲートトランジスタM71、M72は第1のビットラインBLおよび第2のビットライン/BLをそれぞれ第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ接続する。パスゲートトランジスタM71、M72は、第1のビットラインBLおよび第2のビットライン/BLと第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOとの間でそれぞれデータを転送するために使用される。
【0066】
第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、データを処理するため、通常は二次センス増幅器(SSA)と称される、さらなる信号処理回路(図示せず)に接続される。
【0067】
等化トランジスタM50、プリチャージトランジスタM61、M62、および図3のパスゲートトランジスタM71、M72は、バックコントロールゲートを持つSOIデバイスとして明示的には示されていない。SOI集積回路の一部として、これらは、好ましくは、SOIトランジスタとしても実現される。これらは、少なくとも第1の制御ゲートとその第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有するマルチゲートトランジスタとすることができる。
【0068】
等化トランジスタM50、プリチャージトランジスタM61、M62、およびパスゲートトランジスタM71、M72は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成することができ、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。
【0069】
次いで、それらのオペレーションを実行することを可能にする値でそれらの各バックコントロール電圧を選択する。適宜、それらの各バックコントロールゲートおよびそれらの各フロントコントロールゲートも、一緒に接続されると、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化、プリチャージ、デコードが高速化される。
【0070】
[スイッチトランジスタを備えないセンス増幅器の動作プロセス]
次に、図3に例示されているようなセンス増幅器の動作プロセスについて説明する。図4aおよび4bには、センス増幅器に印加されるか、またはその中で生成される信号が示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【0071】
機能は相補型N−MOSおよびP−MOSトランジスタで構成されるので、センス増幅器のすべての部分機能は、N−MOSからP−MOS側へ、またその逆方向にスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスと、またはNチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行することができる。例示されているプロセスでは、感知は、LOW供給電圧VLsupplyを供給するLOWプルダウン電圧源に接続されたプルダウントランジスタM31、M32を通じて行うことができる。
【0072】
時刻t0の前に、センス増幅器はラッチされた状態で動作しており、前のオペレーションに応じて第1のビットラインBLおよび第2のビットライン/BLに相補的なHIGHおよびLOWの供給電圧をかける。
【0073】
時刻t0において、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに上げて、プルアップトランジスタM21、M22をオフにする。それと同時に、プルダウンバックゲート制御信号φNBGをLOW電圧レベルVNBGLに下げて、プルダウントランジスタM31、M32をオフにする。
【0074】
時刻t1において、HIGH電圧レベルを等化制御信号φEQLに印加して等化トランジスタM50をオンにし、それにより、ビットラインBL、/BLを短絡させ、それらの電圧レベルを平均値VBLH/2に設定することによって等化を実行する。
【0075】
それと同時に、プリチャージ制御信号φPCHを通じてプリチャージトランジスタM61、M62をオンにする。ビットラインBL、/BLは、これにより、VBLH/2に設定されたプリチャージ電圧VPCHに接続される。関係する時間間隔は、図4aおよび4bにおけるt1<t<t2に対応する。プリチャージオペレーションは、等化を通じて所望のプリチャージ電圧VBLH/2とビットラインBL、/BLで得られる電圧との間の小さな偏差を引き起こしうる可能な漏れもしくは不平衡を補正する。
【0076】
時刻t2において、等化およびプリチャージが完了した後、等化制御信号φEQLおよびプリチャージ制御信号φPCHをそれぞれ使って、等化トランジスタM50およびプリチャージトランジスタM61、M62をオフにする。
【0077】
時刻t3において、ワードラインWLに印加される選択信号φWLをHIGHレベルVWLHに設定し、セルアクセストランジスタMcをアクティベートする。メモリセルCおよび第1のビットラインBLは、それらの電荷を共有する。電圧変動ΔVは、第1のビットラインBL上に現れ、その結果、第1のビットラインBLと第2のビットライン/BLとの間に電圧差が生じる。この電圧変動ΔVの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルCに最初に格納されたデータに依存する。
【0078】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図4aおよび4bにおけるt3<t<t4に対応する。
【0079】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がHIGH供給電圧VHsupplyである場合、第1のビットラインBLの電圧は少し高くなる。この状況は、図4aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がLOW供給電圧VLsupplyである場合、第1のビットラインBLの電圧は少し低くなる。この状況は、図4bに例示されている。
【0080】
時刻t4において、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに上げて、プルダウントランジスタM31、M32をオンにする。次いで、バルクCMOS技術を使用する従来技術のセンス増幅器の場合と似た方法で2つのプルダウントランジスタM31、M32によって電圧差を増幅する。関係する時間間隔は、図4aおよび4bにおけるt4<t<t5に対応する。
【0081】
時刻t5において、プルアップ電圧源によって供給されるHIGH供給電圧VHsupplyの完全なHIGH電圧レベルVBLHにすでに増幅されている差信号を飽和させるために、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに下げてプルアップトランジスタM21、M22をオンにする。
【0082】
プルダウントランジスタM31、M32およびプルアップトランジスタM21、M22の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔV(正または負)の初期値に応じてビットラインBL、/BLをプルアップ電圧源およびプルダウン電圧源の各電圧に設定する。
【0083】
論理「1」がセルC内に格納される図4aに示されている場合において、第1のビットラインBL上の正の初期電圧変動ΔVは、プルアップ電圧源によって供給されるHIGH供給電圧VHsupplyにおける飽和まで増幅され、その一方で、第2のビットライン/BLはプルダウン電圧源によって供給されるLOW供給電圧VLsupplyにプルダウンされる。 論理「0」がセルC内に格納される図4bに示されている場合において、第1のビットラインBL上の負の初期電圧変動ΔVは、プルダウン電圧源によって供給されるLOW供給電圧VLsupplyにプルダウンされ、その一方で、第2のビットライン/BLはプルアップ電圧源によって供給されるHIGH供給電圧VHsupplyまで飽和される。
【0084】
次いで、ワードラインWLがまだアクティベートされているのでセルCの内容はその初期値に復元される。したがって、データがメモリセルC内に書き戻される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。これらのCMOS電圧レベルは、パスゲートトランジスタM71、M72を通じて、デコード信号YDECを使って導通させ、パスゲートトランジスタM71、M72を与えることによって、グローバルビットラインIO、/IOに容易に遅延転送できる。
【0085】
図4aおよび4bからわかるように、関係する時間間隔は、t5<t<t6に対応する。
【0086】
時刻t6において、メモリセルC内のデータを保持するために、ワードラインWLをデアクティベートすることによって、つまり、選択信号φWLをLOW電圧レベルVWLLに設定することによって、セルアクセストランジスタMcをオフにする。
【0087】
セルCにデータを書き込むために、またはセルCに格納されているデータを読み出すために、HIGH電圧レベルのデコード制御信号YDECを、時刻t5から時刻t6までの間に、パスゲートトランジスタM71、M72のゲートに印加し、それらをオンにする。書き込まれるデータに対応する電圧をグローバルビットラインIO、/IOに印加する。
【0088】
t0'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。時刻t1'において、等化制御信号φEQLおよびプリチャージ制御信号φPCHで新規の等化およびプリチャージオペレーションを開始する。
【0089】
すでに述べているように、感知オペレーションは、プルダウントランジスタM31、M32の代わりにプルアップトランジスタM21、M22によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。感知オペレーションの実行中、つまり、t4からt5までの間に、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをLOW電圧レベルVNBGLに保持して、プルダウントランジスタM31、M32をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0090】
[第2の実施形態:スイッチトランジスタなし、および専用プリチャージトランジスタなし]
図5に例示されているように、本発明の第2の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用パスゲートトランジスタM71、M72および1つの追加の等化トランジスタM50を備える。
【0091】
第2の実施形態は、専用プリチャージトランジスタがさらに存在していない場合を除き第1の実施形態に類似している。したがって、2つの実施形態の違いのみを説明する。
【0092】
第1の実施形態と比較すると、プリチャージオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、プリチャージトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第2の実施形態では、図3に示されているような専用プリチャージトランジスタM61、M62を省き、したがって、対応するプリチャージ制御信号φPCHも省く。
【0093】
[スイッチトランジスタを備えない、また専用プリチャージトランジスタも備えない、センス増幅器の動作プロセス]
次に、図5に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図6aおよび6bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図6aは、論理「1」がセルC内に最初に格納されたときの場合を例示しており、図6bは、論理「0」がセルC内に最初に格納されたときの場合を例示している。
【0094】
第1の実施形態の動作プロセスの違いのみを説明する。さらに、プリチャージトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、動作プロセスは、プリチャージトランジスタとしてのプルアップトランジスタM21、M22とともに説明される。
【0095】
第1の実施形態の動作プロセスと比較すると、プリチャージオペレーションは、プルアップトランジスタM21、M22によって実行されることがわかる。したがって、時刻t1において、プルアップ電圧源のHIGH供給電圧VHsupplyは選択されたプリチャージレベル、典型的にはVBLH/2に下げられ、プルアップトランジスタM21、M22は、両方とも、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定することによって空乏モードに切り換えられる。プルアップトランジスタM21、M22は、これによりオンになり、プルアップ電圧源からビットラインBL、/BLへ電荷の移動が行われる。このオペレーションにより、ビットラインBL、/BLはVBLH/2に設定される。
【0096】
等化およびプリチャージオペレーションが完了した後の時刻t2において、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに上げて、プルアップトランジスタM21、M22をオフにする。プルアップ電圧源をHIGH電圧レベルVBLHに戻す。
【0097】
他のオペレーションは、新規のプリチャージオペレーションが時刻t1に開始するまで、第1の実施形態と同様にして実行される。
【0098】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。プリチャージオペレーションの実行中、つまり、t1からt2までの間に、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに設定して、プルダウントランジスタM31、M32をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定して、プルアップトランジスタM21、M22をオフにする。
【0099】
さらに、プルダウン電圧源によって供給されるLOW供給電圧VLsupplyを所望のプリチャージ電圧まで上げて、ビットラインBL、/BLをプリチャージレベル、典型的にはVBLH/2にプリチャージする。LOW供給電圧VLsupplyはt1からt2までの間にVBLH/2に設定され、さもなければLOW電圧レベルVBLLに保持される。
【0100】
他のオペレーションも、すでに説明されている制御信号によって実行される。
【0101】
[第3の実施形態:スイッチトランジスタなし、および専用パスゲートトランジスタなし]
図7に例示されているように、本発明の第3の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32を備え、さらに、2つの追加の専用プリチャージトランジスタM61、M62および1つの追加の等化トランジスタM50を備える。
【0102】
第3の実施形態は、専用パスゲートトランジスタがさらに存在していない場合を除き第1の実施形態に類似している。したがって、2つの実施形態の違いのみを説明する。
【0103】
第1の実施形態と比較すると、読み出しオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第3の実施形態では、図1に示されているような専用パスゲートトランジスタT71、T72を省き、したがって、対応するデコード制御信号YDECも省く。プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成されるパスゲートトランジスタは、第1のビットラインBLおよび第2のビットライン/BLを第1のグローバルビットラインおよび第2のグローバルビットライン/IOに接続し、第1および第2のビットラインBL、/BLと第1および第2のグローバルビットラインIO、/IOとの間のデータ転送をそれぞれ行うように配列される。
【0104】
図7に示されているように、パスゲートトランジスタのソース、ここでは、プルアップトランジスタM21、M22は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ直接的に接続される。そこで、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、プルアップ電圧源として働く。
【0105】
パスゲートトランジスタがプルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって構成される場合、プルダウントランジスタM31、M32は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOにそれぞれ直接的に接続され、プルアップトランジスタM21、M22は、すでに説明されている実施形態と類似のHIGH供給電圧VHsupplyを供給するプルアップ電圧源に接続される。そこで、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOは、プルダウン電圧源として働く。
【0106】
[スイッチトランジスタを備えない、また専用パスゲートトランジスタも備えない、センス増幅器の動作プロセス]
次に、図7に例示されているようなセンス増幅器の動作プロセスについて説明する。第1の実施形態の動作プロセスの違いのみを説明する。さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、動作プロセスは、パスゲートトランジスタとしてのプルアップトランジスタM21、M22とともに説明される。
【0107】
センス増幅器に印加されるか、またはその中で生成される信号が、図8aおよび8bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。図8aは、論理「1」がセルC内に最初に格納されたときの場合を例示しており、図8bは、論理「0」がセルC内に最初に格納されたときの場合を例示している。
【0108】
第1の実施形態の動作プロセスと比較すると、パスゲートトランジスタは、プルアップトランジスタM21、M22によって構成されることがわかる。読み出しオペレーションの前の、例えばプリチャージ、等化、感知...、を実行するための動作プロセスは、第1の実施形態における動作プロセスと比較して変更はない。信号は、t0からt6までの時間間隔では同じであるものとしてよい。
【0109】
グローバルビットラインIO、/IOは、通常、プルアップ電圧源のHIGH電圧レベルVBLHに設定される。しかし、グローバルビットラインIO、/IOを、プリチャージオペレーション実行中に、つまりt1からt2までの間、プリチャージ電圧に、例えばVBLH/2,に下げて、プルアップトランジスタM21、M22をオフにするのを補助する。
【0110】
他のオペレーションも、第1の実施形態と同様にして実行され、グローバルビットラインIO、/IOはプルアップ電圧源として働き、時刻t6まで第1の実施形態のHIGH供給電圧VHsupplyを供給する。
【0111】
時刻t6において、ワードラインWLをデアクティベートする、つまり、選択信号φWLをLOWレベルVWLLに設定し、それによりセルアクセストランジスタMcをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【0112】
また、時刻t6において、2つのグローバルビットラインIO、/IOをHIGH電圧レベルに、典型的にはVBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器(図示せず)を使って、前のインピーダンスより高いインピーダンスに変える。
【0113】
センス増幅器によって実行される2つの読み出しオペレーションが、図8aおよび8bに示されている。第1の読み出しオペレーションはtAからtBまでの間に行われ、第2の読み出しオペレーションはtA'からtB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【0114】
時刻t6の後の時刻tAにおいて、プルダウンバックゲート制御信号φNBGを前のHIGH電圧レベルVNBGHより高い電圧レベルに設定する。このより高い電圧レベルにより、両方のプルダウントランジスタM31、M32を空乏モードに切り換えることができる。
【0115】
ビットラインBL、/BLのうちの一方は、グローバルビットラインIO、/IOによって構成されるプルアップ電圧源のHIGH電圧レベルVBLHであるが、他方のビットラインBL、/BLはLOW供給電圧VLsupplyのLOW電圧VBLLであるので、プルアップトランジスタM21、M22のうちの一方は、それのフロントゲートに印加されるLOW電圧レベルを有するが、他方はそれのフロントゲートに印加されるHIGH電圧レベルを有する。
【0116】
プルアップトランジスタM21、M22は、エンハンスメントモードに入っているので、フロントゲート上でLOW電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【0117】
第1のビットラインBLの電圧がHIGH電圧レベルVBLHにあり、第2のビットライン/BLの電圧がLOW電圧レベルVBLLにある場合、つまり、アクセスされたセルが論理「1」を格納している場合、フロントゲートが第2のビットライン/BLに接続されているプルアップトランジスタM21は導通状態になり、他方のプルアップトランジスタM22はオフになる。
【0118】
第1のビットラインBLの電圧がLOW電圧レベルVBLLにあり、第2のビットライン/BLの電圧がHIGH電圧レベルVBLHにある場合、つまり、アクセスされたセルが論理「0」を格納している場合、フロントゲートが第1のビットラインBLに接続されているプルアップトランジスタM22は導通状態になり、他方のプルアップトランジスタM21はオフになる。
【0119】
両方のプルダウントランジスタM31、M32が空乏モードにあり、プルアップトランジスタM21、M22のうちの一方がオン状態にある場合、電流は、プルアップトランジスタM21、M22のどれが導通しているかに応じて、第1のグローバルビットラインIOまたは第2のビットライン/IO内を流れる。
【0120】
図8aおよび8bに例示されているように、tAからtBまで、およびtA'からtB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器(図示せず)によって検出され、メモリセルCに格納されているデータを示す。論理「1」がセルC内に格納されている場合、電圧降下は、第1のグローバルビットラインIOに関連付けられる。論理「0」がセルC内に格納されている場合、電圧降下は、第2のグローバルビットライン/IOに関連付けられる。
【0121】
差動信号が電流に基づく代替的解決手段は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【0122】
t0'の後、時刻t1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインIO、/IOを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【0123】
セルCにデータを書き込むステップは、プルアップトランジスタM21、M22が導通しているとき、例えば、t5からt6までの間に、グローバルビットラインIO、/IOに所望の信号を印加することによって実行される。これは、専用のサイクルにおいて、または前述のサイクル内で行うことができる。
【0124】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。読み出しオペレーション時に、つまり、tAからtBまで、またはtA'からtB'までの間に、プルアップバックゲート制御信号φPBGを前のLOW電圧レベルVNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタM21、M22を空乏モードに切り換えることができる。
【0125】
プルダウントランジスタM31、M32のソースは、グローバルビットラインIO、/IOに接続されているので、グローバルビットラインは、通常、LOW供給電圧として働くLOW電圧レベルVBLLにあり、グローバルビットラインIO、/IOのうちの一方を流れる電流は、グローバルビットラインに関連付けられ、二次センス増幅器によって検出される電圧増大を引き起こす。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0126】
[第4の実施形態:スイッチトランジスタなし、専用プリチャージトランジスタなし、および専用パスゲートトランジスタなし]
図9に例示されているように、本発明の第4の実施形態によるセンス増幅器は、インバータ用に4つのトランジスタM21、M22、M31、M32と、1つの追加の等化トランジスタM50とを備える。
【0127】
図9のセンス増幅器は、
− 第1のビットラインBLに接続された出力および第1のビットラインBLに対して相補的な第2のビットライン/BLに接続された入力を有する第1のCMOSインバータと、
− 第2のビットライン/BLに接続された出力および第1のビットラインBLに接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
− ドレインおよびソースを有するプルアップトランジスタM21、M22と、
− ドレインおよびソースを有するプルダウントランジスタM31、M32とを備え、
それぞれのCMOSインバータのプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は共通ドレインを有する。
【0128】
図9の示されている実施形態において、プルアップトランジスタM21、M22は、P−MOS型トランジスタであり、プルダウントランジスタM31、M32は、N−MOS型トランジスタである。
【0129】
図1のセンス増幅器とは異なり、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32は、マルチゲートトランジスタであり、少なくとも第1の制御ゲートと、第1の制御ゲートに関してトランジスタの閾値電圧を変調するためにバイアスをかけることができる第2の制御ゲートとを有する。例えば、第1の制御ゲートは、フロントコントロールゲートとすることができ、第2の制御ゲートは、バックコントロールゲートとすることができる。
【0130】
従来技術のセンス増幅器のトランジスタは、バルクシリコンCMOS技術で製造されているが、本発明によるセンス増幅器のトランジスタは、好ましくは、セミコンダクタオンインシュレータ(SeOI)技術で製造される。
【0131】
SeOIトランジスタでは、バルクCMOSで製造されるトランジスタと比較してランダム閾値電圧ミスマッチが低い。ランダム閾値電圧ミスマッチは、主に、トランジスタの有効面積の平方根に比例する電圧偏差の結果である。したがって、SeOIトランジスタを使用すると、許容可能なランダム閾値電圧ミスマッチを保ちながらトランジスタの寸法はバルクベースのトランジスタに比べて小さくできる。結果として得られるセンス増幅器では、その古典的なバルクベースのセンス増幅器に比べて占有面積が小さくなる。さらに、相互接続部のサイズも、トランジスタが小型化することにより縮小することができる。
【0132】
好ましい一実施形態では、差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板、例えば、シリコンオンインシュレータ基板上に形成される。第1の制御ゲートは、フロントコントロールゲートであり、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートである。トランジスタは、完全空乏型(FD)SOIトランジスタとすることができる。
【0133】
あるいは、センス増幅器のトランジスタは、独立した二重ゲートを有するFinFET型トランジスタである。FinFET型トランジスタは、トランジスタのゲートを形成するアクティブチャネルおよび周囲制御電極を形成する薄いフィンからなる。
【0134】
非限定的な例示として、以下の説明では、それぞれフロントコントロールゲートとバックコントロールゲートとを有するプルアップトランジスタおよびプルダウントランジスタを参照する。結果として、それぞれのプルアップトランジスタおよびプルダウントランジスタの第1の制御ゲートは、フロントコントロールゲートであり、それぞれのプルアップトランジスタおよびプルダウントランジスタの第2の制御ゲートは、バックコントロールゲートである。したがって、プルアップ第2制御信号は、プルアップバックゲート制御信号であり、プルダウン第2制御信号は、プルダウンバックゲート制御信号である。
【0135】
再び図9を参照すると、プルアップトランジスタM21、M22のバックコントロールゲートは、プルアップバックゲート制御信号φPBGが印加される共通プルアップバックコントロールゲートに接続される。プルアップバックゲート制御信号φPBGは、LOW電圧レベルVPBGLからHIGH電圧レベルVPBGHまでの範囲を含む範囲内の電圧値をとりうる。
【0136】
プルダウントランジスタM31、M32のバックコントロールゲートは、プルダウンバックゲート制御信号φNBGが印加される共通プルダウンバックコントロールゲートに接続される。プルダウンバックゲート制御信号φNBGは、LOW電圧レベルVNBGLからHIGH電圧レベルVNBGHより高い電圧レベルまでの範囲を含む範囲内の電圧値をとりうる。
【0137】
センス増幅器は、通常の感知オペレーションと等化およびプリチャージオペレーションそれ自体との間のコンフリクトを回避するためにオフにしなければならない。これは、ヘッドスイッチトランジスタT10およびフットスイッチトランジスタT40をオフにすることによって最新技術のセンス増幅器内において実行される。
【0138】
本発明によれば、図1のスイッチトランジスタT10、T40は省かれ、センス増幅器のオフにするオペレーションは、プルアップトランジスタM21、M22およびプルダウンM31、M32の閾値電圧(Pチャネルについては絶対値)を、プリチャージオペレーションにおいて印加される電圧に対しトランジスタが導通状態にないように上げることによって実行される。フロントコントロールゲートに関するプルアップトランジスタM21、M22およびプルダウントランジスタM31、M32の閾値電圧は、各バックコントロールゲートを使って上げられる。このような条件の下で、ビットラインBLおよび/BL上の電圧の可能なすべての組み合わせに対して、4つすべてのトランジスタをオフにする、すなわち阻止する。
【0139】
スイッチトランジスタT10、T40のうちの一方のみを抑制することは、両方のスイッチトランジスタを省くのが好ましいが、可能であることに留意されたい。本発明はしかるべく説明される。
【0140】
プルアップトランジスタM21、M22のソースは、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOに、中間トランジスタを置くことなく、直接的に接続される。グローバルビットラインIO、/IOは、プルアップトランジスタに対するプルアップ電圧源として働く。結果として、グローバルビットラインIO、/IOの電圧は、プルアップ電圧源によって供給されるHIGH供給電圧として働く。前述の従来技術のセンス増幅器と比較すると、ヘッドスイッチトランジスタT10が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0141】
プルダウントランジスタM31、M32のソースは、プルダウントランジスタM31、M32のソースとプルダウン電圧源との間に中間トランジスタを置くことなく、LOW供給電圧VLsupplyを供給するプルダウン電圧源に直接接続される。前述の従来技術のセンス増幅器と比較すると、フットスイッチトランジスタT40が省かれており、その結果、より面積効率の高いセンス増幅器が実現される。
【0142】
さらに、4つのトランジスタの代わりに2つのトランジスタをプルアップ電圧源とプルダウン電圧源との間に直列に接続し、それにより、トランジスタ間の電圧の関係に関する制約条件を緩和する。
【0143】
等化は、最新技術の回路の場合のように等化トランジスタM50を通じて行うことができる。等化を通じて所望のプリチャージ電圧とビットラインBL、/BLで得られる電圧との間のわずかな偏差を結果として引き起こしうる漏れまたは不平衡の可能性を補償するために、プリチャージオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によっても実行される。
【0144】
したがって、プリチャージトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。こうして図1に示されているような専用プリチャージトランジスタT61、T62および対応するプリチャージ制御信号φPCHは省かれる。
【0145】
従来技術のセンス増幅器と比較すると、読み出しオペレーションは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行されることがわかる。したがって、パスゲートトランジスタは、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成される。そこで、この第4の実施形態では、図1に示されているような専用パスゲートトランジスタT71、T72を省き、したがって、対応するデコード制御信号YDECも省く。プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって構成されるパスゲートトランジスタは、第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットラインIO、/IOに接続し、第1のビットラインおよび第2のビットラインBL、/BLと第1のグローバルビットラインおよび第2のグローバルビットラインIO、/IOとの間のデータ転送をそれぞれ行うように配列される。
【0146】
さらに、パスゲートトランジスタは、好ましくは、プルアップトランジスタM21、M22であるため、第4の実施形態は、パスゲートトランジスタとしての、したがってグローバルビットラインIO、/IOに接続される、プルアップトランジスタM21、M22とともに説明される。
【0147】
パスゲートトランジスタがプルダウントランジスタM31、M32によって構成される場合、プルダウントランジスタM31、M32は代わりにグローバルビットラインIO、/IOに接続されることに留意されたい。
【0148】
グローバルビットラインIO、/IOは、データを処理するため、通常は二次センス増幅器(SSA)と称される、さらなる信号処理回路(図示せず)に接続される。二次センス増幅器は、読み出しオペレーションの際にグローバルビットラインIO、/IO上に発生する差動信号を検出し、利用するために特に使用される。
【0149】
図9の等化トランジスタM50は、バックコントロールゲートを持つSOIデバイスとして明示的には示されていない。SOI集積回路の一部として、等化トランジスタM50は、SOIトランジスタであることも好ましい。
【0150】
等化システムM50は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、第2の制御ゲートは、絶縁層の下にあるベース基板内に形成されたバックコントロールゲートであるものとしてよい。次いで、そのオペレーションを実行することを可能にする値でそのバックコントロール電圧を選択する。適宜、そのバックコントロールゲートおよびそのフロントコントロールゲートも、一緒に接続することで、相互コンダクタンスを高めることができ、その結果、センス増幅器の等化が高速化される。
【0151】
[スイッチトランジスタを備えない、専用プリチャージトランジスタも備えない、専用パスゲートトランジスタも備えないセンス増幅器の動作プロセス]
次に、図9に例示されているようなセンス増幅器の動作プロセスについて説明する。センス増幅器に印加されるか、またはその中で生成される信号が、図10aおよび10bに例示されている。示されているタイミングは、純粋に例示することを目的としたものである。
【0152】
センス増幅器の好ましい動作プロセスは、図10aおよび10bに示されている。相補型N−MOSおよびP−MOSトランジスタによって機能が構成されるので、センス増幅器のすべての部分機能は、N−MOSからP−MOS側へ、またその逆方向にスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスと、またはNチャネルデバイスとプリチャージまたは平衡化を行うことが可能である。感知も、プルアップトランジスタM21、M22によって、またはプルダウントランジスタM31、M32によって実行することができる。この例示されているプロセスでは、感知は、LOW供給電圧VLsupplyを供給するプルダウンソース電圧に接続されたプルダウントランジスタM31、M32を通じて行われる。
【0153】
時刻t1において、プルダウンバックゲート制御信号φNBGをLOW電圧レベルVNBGLに下げて、プルダウントランジスタM31、M32をオフにし、プルアップバッグゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22を空乏モードにする。したがって、プルアップトランジスタM21、M22はオンになる。
【0154】
適宜、等化およびプリチャージオペレーションが開始する前に必ずオフになるように、プルアップトランジスタM21、M22およびプルダウントランジスタM31、M32を、t1より前に、例えばt0において、オフにすることができる。
【0155】
また、すでに説明されているように、等化を初期化するために、時刻t1において等化制御信号φEQLをHIGHレベルに上げて、等化トランジスタM50をオンにする。
【0156】
それと同時に、グローバルビットライン信号φIO、φ/IOを所望のプリチャージ電圧、典型的にはVBLH/2に設定する。ビットラインBL、/BLは、これにより、プリチャージ電圧、ここではVBLH/2に設定される。関係する時間間隔は、図10aおよび10bにおけるt1<t<t2に対応する。
【0157】
時刻t2において、等化およびプリチャージオペレーションが完了した後、等化制御信号φEQLをLOWレベルに設定することによって等化トランジスタM50をオフにし、プルアップバックゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定することによってプルアップトランジスタM21、M22をオフにする。
【0158】
グローバルビットラインIO、/IOをHIGH電圧レベル、典型的にはVBLHに戻す。
【0159】
時刻t3において、ワードラインWLに印加される選択信号φWLをHIGHレベルVWLHに設定し、セルアクセストランジスタMcをアクティベートする。メモリセルCおよび第1のビットラインBLは、それらの電荷を共有する。電圧変動ΔVは、第1のビットラインBL上に現れ、その結果、第1のビットラインBLと第2のビットライン/BLとの間に電圧差が生じる。この電圧変動ΔVの値は、従来技術の回路についてすでに説明されているのと同じ方法でセルCに最初に格納されたデータに依存する。
【0160】
セルCに最初に格納されたデータが論理「1」であるか、または論理「0」であるかに応じて、この電圧変動ΔVは、それぞれ、正または負である。関係する時間間隔は、図10aおよび10bにおけるt3<t<t4に対応する。
【0161】
論理「1」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がグローバルビットラインIO、/IOによって構成されるプルアップ電圧源の電圧のHIGH電圧レベルVBLHである場合、第1のビットラインBLの電圧は少し高くなる。この状況は、図10aに例示されている。論理「0」がセルC内に格納された、つまり、セルC内に最初に蓄積された電圧がプルダウン電圧源によって供給される供給電圧VLsupplyのLOW電圧レベルVBLLにある場合、第1のビットラインBLの電圧は少し低くなる。この状況は、図10bに例示されている。
【0162】
時刻t4において、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに上げて、プルダウントランジスタM31、M32をオンにする。次いで、最新技術の場合と似た方法でこれら2つのプルダウントランジスタM31、M32によってビットラインBL、/BL間の電圧差を増幅する。
【0163】
時刻t5において、プルアップバックゲート制御信号φPBGをプルアップトランジスタM21、M22をオンにする中間電圧レベルVPBGIに下げるが、エンハンスメントモードに保つ。プルダウントランジスタM31、M32およびプルアップトランジスタM21、M22の各動作の組み合わせは、センス増幅器を飽和させ、電圧変動ΔV(正または負)の初期値に応じて、ビットラインBL、/BLの各電圧をプルアップ電圧源のHIGH電圧レベルVBLHおよびプルダウン電圧源のLOW電圧レベルVBLLに設定する。このオペレーションは、従来技術の場合に類似している。
【0164】
論理「1」がセルC内に格納された、つまり、セル内に最初に蓄積された電圧VCELLがHIGH電圧レベルVBLHにある場合、第1のビットラインBLの電圧は、グローバルビットラインIO、/IOのHIGH電圧レベルVBLHにプルアップされ、第2のビットライン/BLの電圧は、LOW供給電圧VLsupplyのLOW電圧レベルVBLLに下げられる。この状況は、図10aに例示されている。
【0165】
論理「0」がセルC内に格納された、つまり、セル内に最初に蓄積された電圧VCELLがLOW供給電圧VLsupplyに対応する場合、第1のビットラインBLの電圧は、LOW供給電圧VLsupplyにプルダウンされ、第2のビットライン/BLの電圧は、グローバルビットラインIO、/IOのHIGH電圧レベルVBLHにプルアップされる。この状況は、図10bに例示されている。
【0166】
図10aおよび10bにおける対応する時間間隔は、t5<t<t6である。
【0167】
次いで、ワードラインWLがまだアクティベートされており、したがって、セルアクセストランジスタMcがまだ導通しているので、セルCの内容はその初期値に復元され、これにより、メモリセルCは第1のビットラインBLを通じてセンス増幅器に接続される。この2つのビットラインBLおよび/BLは、CMOS電圧レベルで飽和し、電流がセンス増幅器内を流れることが回避される。したがって、データがメモリセルC内に書き戻される。
【0168】
時刻t6において、ワードラインWLをデアクティベートする、つまり、選択信号φWLをLOWレベルVWLLに設定し、それによりセルアクセストランジスタMcをオフにする。セルの内容を保護し、センス増幅器をアドレッシングすることができる。
【0169】
読み出しオペレーションは、グローバルビットラインIO、/IO上に差動信号を発生させることによって実行され、差動信号は、データを読み出すために二次センス増幅器の特性に応じて二次センス増幅器によって利用される。例えば、二次センス増幅器がグローバルビットラインIO、/IOを比較的高いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの1つに関連する電圧降下である。これは、以下で説明する、また図10aおよび10bに示されている例である。
【0170】
あるいは、二次センス増幅器がグローバルビットラインIO、/IOを低いインピーダンスに設定した場合、差動信号は、グローバルビットラインのうちの1つの中を流れる電流である。
【0171】
したがって、示されている例では、時刻t6において、2つのグローバルビットラインIO、/IOをHIGH電圧レベルに、典型的にはVBLHまたはそれより幾分低い値に保持するが、例えば、いわゆる二次センス増幅器(図示せず)を使って、前のインピーダンスより高いインピーダンスに変える。
【0172】
センス増幅器によって実行される2つの読み出しオペレーションが、図10aおよび10bに示されている。第1の読み出しオペレーションは、tAからtBまでの間に行われ、第2の読み出しオペレーションは、tA'からtB'までの間に行われる。しかし、センス増幅器は、必要な回数だけ読み出しオペレーションを実行することができる。
【0173】
時刻t6の後の時刻tAにおいて、プルダウンバックゲート制御信号φNBGを前のHIGH電圧レベルVBLHより高い値に設定する。このより高い電圧レベルにより、両方のプルダウントランジスタM31、M32を空乏モードに切り換えることができる。
【0174】
ビットラインBL、/BLのうちの一方は、グローバルビットラインIO、/IOによって構成されるプルアップ電圧源のHIGH電圧レベルVBLHであるが、他方のビットラインBL、/BLはLOW供給電圧VLsupplyのLOW電圧VBLLであるので、プルアップトランジスタM21、M22のうちの一方は、それのフロントゲートに印加されるLOW電圧レベルを有するが、他方はそれのフロントゲートに印加されるHIGH電圧レベルを有する。
【0175】
プルアップトランジスタM21、M22は、エンハンスメントモードに入っているので、フロントゲート上でLOW電圧レベルにあるプルアップトランジスタは、オン状態にあり、他方のプルアップトランジスタはオフ状態にある。
【0176】
第1のビットラインBLの電圧がHIGH電圧レベルVBLHにあり、第2のビットライン/BLの電圧がLOW電圧レベルVBLLにある場合、つまり、アクセスされたセルが論理「1」を格納している場合、フロントゲートが第2のビットライン/BLに接続されているプルアップトランジスタM21は導通状態になり、他方のプルアップトランジスタM22はオフになる。
【0177】
第1のビットラインBLの電圧がLOW電圧レベルVBLLにあり、第2のビットライン/BLの電圧がHIGH電圧レベルVBLHにある場合、つまり、アクセスされたセルが論理「0」を格納している場合、フロントゲートが第1のビットラインBLに接続されているプルアップトランジスタM22は導通状態になり、他方のプルアップトランジスタM21はオフになる。
【0178】
両方のプルダウントランジスタM31、M32が空乏モードにあり、プルアップトランジスタM21、M22のうちの一方がオン状態にある場合、電流は、プルアップトランジスタM21、M22のどちらが導通しているかに応じて、第1のグローバルビットラインIOまたは第2のビットライン/IO内を流れる。
【0179】
図10aおよび10bに例示されているように、tAからtBまで、およびtA'からtB'までの間、この電流は、電流が通るグローバルビットラインに関連する電圧降下を発生する。電圧降下は、二次センス増幅器(図示せず)によって検出され、メモリセルCに格納されているデータを示す。論理「1」がセルC内に格納されている場合、電圧降下は、第1のグローバルビットラインIOに関連付けられる。論理「0」がセルC内に格納されている場合、電圧降下は、第2のグローバルビットライン/IOに関連付けられる。
【0180】
差動信号が電流に基づく代替的解決手段は、第1のグローバルビットラインIOおよび第2のグローバルビットライン/IOを低インピーダンスに保持することと、グローバルビットライン中を流れる電流を検出することからなる。
【0181】
t0'の後、時刻t1'において、プルダウンバッグゲート制御信号φNBGとプルアップバックゲート制御信号φPBGをトグル式に切り換えることによって新しいサイクルを開始し、センス増幅器をオフにする。グローバルビットラインIO、/IOを初期低インピーダンスに変える。新規の等化およびプリチャージオペレーションが開始する。
【0182】
セルCにデータを書き込むステップは、プルアップトランジスタM21、M22が導通しているとき、例えば、t5からt6までの間に、グローバルビットラインIO、/IOに所望の信号を印加することによって実行される。これは、専用のサイクルの間に、または前述のサイクル内で行うことができる。
【0183】
すでに述べているように、プリチャージオペレーションを、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。プリチャージオペレーションの実行中、つまり、t1からt2までの間に、プルダウンバックゲート制御信号φNBGをHIGH電圧レベルVNBGHに設定して、プルダウントランジスタM31、M32をオンにし、その一方で、プルアップバッグゲート制御信号φPBGをHIGH電圧レベルVPBGHに設定して、プルアップトランジスタM21、M22をオフにする。
【0184】
ビットラインBL、/BLをプリチャージレベル、典型的にはVBLH/2にプリチャージするために、望ましいプリチャージ電圧をプルダウントランジスタM31、M32のソースに印加しなければならない。プルダウントランジスタM31、M32のソースノードの接続先であるプルダウン電圧源の電圧は、t1からt2、までの間にプリチャージレベル、例えばVBLH/2に設定され、さもなければ、LOW電圧レベルVBLLに保持される。
【0185】
他のオペレーションも、すでに説明されている制御信号を使って実行される。
【0186】
すでに述べているように、感知オペレーションは、プルダウントランジスタM31、M32の代わりにプルアップトランジスタM21、M22によって実行することができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。感知オペレーションの実行中、つまり、t4からt5までの間に、プルアップバックゲート制御信号φPBGをLOW電圧レベルVPBGLに設定して、プルアップトランジスタM21、M22をオンにし、その一方で、プルダウンバッグゲート制御信号φNBGをLOW電圧レベルVNBGLに保持して、プルダウントランジスタM31、M32をオフ状態に保持する。他のオペレーションも、すでに説明されている制御信号を使って実行される。
【0187】
すでに述べたように、パスゲートトランジスタは、プルアップトランジスタM21、M22の代わりにプルダウントランジスタM31、M32とすることができる。その場合、以下のバックゲート制御信号パターンがプルダウントランジスタM31、M32とプルアップトランジスタM21、M22とに印加される。読み出しオペレーション時に、つまり、tAからtBまで、またはtA'からtB'までの間に、プルアップバックゲート制御信号φPBGを前のLOW電圧レベルVNBGLより低い電圧レベルに設定する。このより低い電圧レベルにより、両方のプルアップトランジスタM21、M22を空乏モードに切り換えることができる。
【0188】
プルダウントランジスタM31、M32のソースは、グローバルビットラインIO、/IOに接続されているので、グローバルビットラインは、通常、LOW供給電圧として働くLOW電圧レベルVBLLにあり、グローバルビットラインのうちの1つに関連付けられている差動信号は、すでに説明されているように二次センス増幅器によって検出され、利用される。他のオペレーションも、すでに説明されている制御信号によって実行される。
【0189】
[プルアップトランジスタ間に物理的に配列されている等化トランジスタ]
本発明の4つのすでに説明されている実施形態において、等化トランジスタM50は、N−MOS型トランジスタであり、等化制御信号φEQLは、しかるべく制御されている。
【0190】
すでに述べたように、機能は、相補型N−MOSおよびP−MOSトランジスタを使って構成される。したがって、センス増幅器のすべての部分機能は、反対の型のトランジスタにスワップすることができる。例えば、ビットラインBL、/BLをPチャネルデバイスまたはNチャネルデバイスと平衡化することが可能である。
【0191】
好ましい一実施形態では、等化トランジスタM50は、P−MOSトランジスタである。次いで、図11に例示されているように、P−MOS等化トランジスタM50は、2つのP−MOS型プルアップトランジスタM21、M22の間に物理的に配列することができる。言い換えると、等化トランジスタM50のチャネルは、2つのプルアップトランジスタM21、M22のドレイン間に配列されるということである。
【0192】
したがって、等化トランジスタM50を、センス増幅器の2つのCMOSインバータによって占有される面積に関して追加の面積を必要とすることなく提供することができる。
【0193】
さらに、等化トランジスタM50は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタとすることができ、相互コンダクタンスを増やし、等化オペレーションの高速化を果たすことができる。
グローバルビットラインIO、/IO間に配列された等化トランジスタ
等化トランジスタを第1のビットラインBLと第2のビットライン/BLとの間に配列する代わりにグローバルビットラインIOと/IOとの間に配列することが可能である。これは、第4の実施形態の場合の図12に例示されている。したがって、等化トランジスタM50は、ビットラインBL、/BL上で等化を実行する代わりにグローバルビットラインIO、/IO上で等化を実行する。
【0194】
したがって、同じ等化トランジスタM50が、同じグローバルビットラインIO、/IOを共有するすべてのセンス増幅器について等化を実行することができる。さらに、等化トランジスタM50は、特定のセンス増幅器とはもはや関係せず、グローバルビットラインIO、/IOを駆動する上位階層の回路の一部とすることができる。その結果、設計に都合のよいように、好ましくは反復するセンス増幅器バンクから外部に配置することができる。等化トランジスタM50は、センス増幅器回路内にもはや配列されないので、等化トランジスタM50に対してP−MOSデバイスまたはN−MOSデバイスのいずれかを選択することが可能である。さらに、センス増幅器は、小型化することが可能である。
【0195】
したがって、ビットラインBL、/BLは、いかなる等化トランジスタによっても直接短絡されない。等化は、グローバルビットラインIO、/IOの間で行われ、パスゲートトランジスタを通じてビットラインBL、/BLに伝搬される。等化およびプリチャージオペレーションの間に、グローバルビットラインIO、/IOは、所望のプリチャージ電圧に設定される。
【0196】
第1および第2の実施形態において、選択信号YDECを使って専用パスゲートトランジスタM71、M72を導通させる。等化およびプリチャージが完了した後、パスゲートトランジスタM71、M72はオフにされる。
【0197】
第3および第4の実施形態において、パスゲートトランジスタは、プルアップトランジスタM21、M22またはプルダウントランジスタM31、M32によって構成される。バックコントロールゲートの各電圧を用いて、パスゲートトランジスタを空乏モードに変える。等化およびプリチャージが完了した後、プルアップトランジスタM21、M22またはプルダウントランジスタM31、M32によって構成されたパスゲートトランジスタは、バックコントロールゲートを使ってエンハンスメントモードに戻される。これらは、実際には、それらのゲートとそれらのソースとの間に信号がないときにオフにされる。さらなるオペレーションは、第3および第4の実施形態で説明されているオペレーションと同じである。
【0198】
[複数のメモリセルを備える半導体メモリ]
本発明の第3の態様によれば、本発明の第1の態様によるメモリセルアレイ122および少なくとも1つのセンス増幅器を組み込んだ半導体メモリ120が図13に例示されている。
【0199】
メモリセルアレイ122は、対向する側の2つについて本発明の第1の態様によるセンス増幅器のバンク124を備えるものとして例示されている。メモリセルアレイ122の第3の側は、行デコーダ126を備える。
【0200】
好ましくは、この半導体メモリ120は、ダイナミックランダムアクセスメモリ(DRAM)であるが、メモリに好適な種類のものであれば、どのようなものでもよく、例えば、スタティックランダムアクセスメモリ(SRAM)であってもよい。
【符号の説明】
【0201】
Mc セルアクセストランジスタ
T21、T22 プルアップトランジスタ
T31、T32 プルダウントランジスタ
T10 ヘッドスイッチトランジスタ
T40 フットスイッチトランジスタ
T50 等化トランジスタ
T61、T62 プリチャージトランジスタ
T72、T71 パスゲートトランジスタ
BL 第1のビットライン
/BL 第2のビットライン
IO 第1のグローバルビットライン
/IO 第2のグローバルビットライン
WL ワードライン
C メモリセル
YDEC デコード制御信号
φWL LOW電圧レベルを選択信号
φEQL 等化制御信号φEQL
φPCH プリチャージ制御信号
φPSW ヘッドスイッチ制御信号
φNSW フットスイッチ制御信号
φPBG プルアップバックゲート制御信号
φNBG プルダウンバックゲート制御信号
φIO、φ/IO グローバルビットライン信号
VPBGH プリチャージ電圧
VHsupply HIGH供給電圧
VLsupply LOW供給電圧
VBLH、VPBGH、VNBGH、VWLH HIGH電圧レベル
VBLL、VPBGL、VNBGL、VWLL LOW電圧レベル
120 半導体メモリ
122 メモリセルアレイ
124 センス増幅器のバンク
126 行デコーダ
【特許請求の範囲】
【請求項1】
1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知するための差動センス増幅器であって、
第1のビットライン(BL)に接続された出力および前記第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、
前記第2のビットライン(/BL)に接続された出力および前記第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
ドレインおよびソースを有するプルアップトランジスタ(M21、M22)と、
ドレインおよびソースを有するプルダウントランジスタ(M31、M32)とを備え、
それぞれのCMOSインバータの前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は共通ドレインを有し、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、および接続されるか、または
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続され、
前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートは、第2のプルアップ制御信号(φPBG)によって駆動され、
プルダウントランジスタ(M31、M32)の前記第2の制御ゲートは、第2のプルダウン制御信号(φNBG)によって駆動されることを特徴とする差動センス増幅器。
【請求項2】
前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第2の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項1に記載の差動センス増幅器。
【請求項3】
前記トランジスタは、独立した二重ゲートを有するFinFETデバイスであることを特徴とする請求項1に記載の差動センス増幅器。
【請求項4】
前記第1のビットラインおよび第2のビットライン(BL、/BL)のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタ(M50)をさらに備えることを特徴とする請求項1から3のいずれか一項に記載の差動センス増幅器。
【請求項5】
前記等化トランジスタ(M50)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項4に記載の差動センス増幅器。
【請求項6】
前記等化トランジスタ(M50)は、前記プルアップトランジスタ(M21、M22)間に物理的に配列されているP−MOS型トランジスタであることを特徴とする請求項4から5のいずれか一項に記載の差動センス増幅器。
【請求項7】
前記第1のビットラインおよび第2のビットライン(BL、/BL)をプリチャージ電圧にプリチャージするために、前記第1のビットラインおよび第2のビットライン(BL、/BL)にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタ(M21、M22)によって、または前記プルダウントランジスタ(M31、M32)によって構成されることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
【請求項8】
前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ(M21、M22)によって構成され、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項9】
前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルダウントランジスタ(M31、M32)によって構成され、
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項10】
一対のプリチャージトランジスタ(M61、M62)をさらに備え、前記プリチャージトランジスタ(M61、M62)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
【請求項11】
一対のパスゲートトランジスタ(M71、M72)をさらに備え、前記プリチャージトランジスタ(M71、M72)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項12】
前記ビットライン(BL、/BL)をプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、請求項1から9のいずれか一項に記載の差動センス増幅器を制御するための方法であって、
前記差動センス増幅器によって実行される前記オペレーションを修正するために、前記第2のプルアップ制御信号(φPBG)および/または前記第2のプルダウン制御信号(φNBG)が修正されることを特徴とする方法。
【請求項13】
プリチャージオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
【請求項14】
プリチャージオペレーション中に、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
【請求項15】
感知オペレーション中に、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
【請求項16】
感知オペレーション中に、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
【請求項17】
書き戻しオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12から16のいずれか一項に記載の方法。
【請求項18】
読み出しオペレーションを実行するために、請求項8に記載の差動センス増幅器を制御するための方法であって、HIGHプルダウン第2制御信号(φNBG)を前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加して前記プルダウントランジスタ(M31、M32)を空乏モードにすることを特徴とする方法。
【請求項19】
読み出しオペレーションを実行するために、請求項9に記載の差動センス増幅器を制御するための方法であって、LOWプルアップ第2制御信号(φPBG)を前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加して前記プルアップトランジスタ(M21、M22)を空乏モードにすることを特徴とする方法。
【請求項20】
請求項1から11のいずれか一項に記載の少なくとも1つの差動センス増幅器を備えることを特徴とするメモリセルアレイ(122)を組み込んだ半導体メモリ(120)。
【請求項1】
1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知するための差動センス増幅器であって、
第1のビットライン(BL)に接続された出力および前記第1のビットラインに対して相補的な第2のビットライン(/BL)に接続された入力を有する第1のCMOSインバータと、
前記第2のビットライン(/BL)に接続された出力および前記第1のビットライン(BL)に接続された入力を有する第2のCMOSインバータとを備え、
それぞれのCMOSインバータは、
ドレインおよびソースを有するプルアップトランジスタ(M21、M22)と、
ドレインおよびソースを有するプルダウントランジスタ(M31、M32)とを備え、
それぞれのCMOSインバータの前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は共通ドレインを有し、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、および接続されるか、または
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続され、
前記プルアップトランジスタ(M21、M22)および前記プルダウントランジスタ(M31、M32)は、少なくとも第1の制御ゲートおよび第2の制御ゲートを有するマルチゲートトランジスタであり、
前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートは、第2のプルアップ制御信号(φPBG)によって駆動され、
プルダウントランジスタ(M31、M32)の前記第2の制御ゲートは、第2のプルダウン制御信号(φNBG)によって駆動されることを特徴とする差動センス増幅器。
【請求項2】
前記差動センス増幅器は、絶縁層によってベース基板から隔てられている半導体材料の薄層を備えるセミコンダクタオンインシュレータ基板上に形成され、前記第2の制御ゲートは、前記絶縁層の下にある前記ベース基板内に形成されたバックコントロールゲートであることを特徴とする請求項1に記載の差動センス増幅器。
【請求項3】
前記トランジスタは、独立した二重ゲートを有するFinFETデバイスであることを特徴とする請求項1に記載の差動センス増幅器。
【請求項4】
前記第1のビットラインおよび第2のビットライン(BL、/BL)のうちの一方にそれぞれ結合されたソースおよびドレインを有する等化トランジスタ(M50)をさらに備えることを特徴とする請求項1から3のいずれか一項に記載の差動センス増幅器。
【請求項5】
前記等化トランジスタ(M50)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項4に記載の差動センス増幅器。
【請求項6】
前記等化トランジスタ(M50)は、前記プルアップトランジスタ(M21、M22)間に物理的に配列されているP−MOS型トランジスタであることを特徴とする請求項4から5のいずれか一項に記載の差動センス増幅器。
【請求項7】
前記第1のビットラインおよび第2のビットライン(BL、/BL)をプリチャージ電圧にプリチャージするために、前記第1のビットラインおよび第2のビットライン(BL、/BL)にそれぞれ結合されるように配列された一対のプリチャージトランジスタを有し、前記プリチャージトランジスタは、前記プルアップトランジスタ(M21、M22)によって、または前記プルダウントランジスタ(M31、M32)によって構成されることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
【請求項8】
前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルアップトランジスタ(M21、M22)によって構成され、
前記プルダウントランジスタ(M31、M32)の前記ソースはプルダウン電圧源に、前記プルダウントランジスタ(M31、M32)の前記ソースと前記プルダウン電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項9】
前記第1のビットラインおよび第2のビットライン(BL、/BL)を第1のグローバルビットラインおよび第2のグローバルビットライン(IO、/IO)に接続し、それぞれ前記第1のビットラインおよび前記第2のビットライン(BL、/BL)と前記第1のグローバルビットラインおよび前記第2のグローバルビットライン(IO、/IO)との間でデータを転送するように配列された一対のパスゲートトランジスタを有し、
前記パスゲートトランジスタは、前記プルダウントランジスタ(M31、M32)によって構成され、
前記プルアップトランジスタ(M21、M22)の前記ソースはプルアップ電圧源に、前記プルアップトランジスタ(M21、M22)の前記ソースと前記プルアップ電圧源との間に中間トランジスタを置くことなく、電気的に結合され、接続されることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項10】
一対のプリチャージトランジスタ(M61、M62)をさらに備え、前記プリチャージトランジスタ(M61、M62)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から6のいずれか一項に記載の差動センス増幅器。
【請求項11】
一対のパスゲートトランジスタ(M71、M72)をさらに備え、前記プリチャージトランジスタ(M71、M72)は、少なくとも第1の制御ゲートおよび第2の制御ゲートが一緒に接続されているマルチゲートトランジスタであることを特徴とする請求項1から7のいずれか一項に記載の差動センス増幅器。
【請求項12】
前記ビットライン(BL、/BL)をプリチャージし、1つのメモリセルアレイのうちの複数のメモリセル(C)内に格納されているデータを感知し、書き戻すためのオペレーションを実行するために、請求項1から9のいずれか一項に記載の差動センス増幅器を制御するための方法であって、
前記差動センス増幅器によって実行される前記オペレーションを修正するために、前記第2のプルアップ制御信号(φPBG)および/または前記第2のプルダウン制御信号(φNBG)が修正されることを特徴とする方法。
【請求項13】
プリチャージオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
【請求項14】
プリチャージオペレーション中に、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12に記載の方法。
【請求項15】
感知オペレーション中に、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、HIGHプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通しないように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
【請求項16】
感知オペレーション中に、LOWプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通しないように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加され、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加されることを特徴とする請求項12から14のいずれか一項に記載の方法。
【請求項17】
書き戻しオペレーション中に、LOWプルアップ第2制御信号(φPBG)は、前記プルアップトランジスタ(M21、M22)が導通するように前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加され、HIGHプルダウン第2制御信号(φNBG)は、前記プルダウントランジスタ(M31、M32)が導通するように前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加されることを特徴とする請求項12から16のいずれか一項に記載の方法。
【請求項18】
読み出しオペレーションを実行するために、請求項8に記載の差動センス増幅器を制御するための方法であって、HIGHプルダウン第2制御信号(φNBG)を前記プルダウントランジスタ(M31、M32)の前記第2の制御ゲートに印加して前記プルダウントランジスタ(M31、M32)を空乏モードにすることを特徴とする方法。
【請求項19】
読み出しオペレーションを実行するために、請求項9に記載の差動センス増幅器を制御するための方法であって、LOWプルアップ第2制御信号(φPBG)を前記プルアップトランジスタ(M21、M22)の前記第2の制御ゲートに印加して前記プルアップトランジスタ(M21、M22)を空乏モードにすることを特徴とする方法。
【請求項20】
請求項1から11のいずれか一項に記載の少なくとも1つの差動センス増幅器を備えることを特徴とするメモリセルアレイ(122)を組み込んだ半導体メモリ(120)。
【図1】
【図2a】
【図2b】
【図3】
【図4a】
【図4b】
【図5】
【図6a】
【図6b】
【図7】
【図8a】
【図8b】
【図9】
【図10a】
【図10b】
【図11】
【図12】
【図13】
【図2a】
【図2b】
【図3】
【図4a】
【図4b】
【図5】
【図6a】
【図6b】
【図7】
【図8a】
【図8b】
【図9】
【図10a】
【図10b】
【図11】
【図12】
【図13】
【公開番号】特開2012−230755(P2012−230755A)
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【外国語出願】
【出願番号】特願2012−101067(P2012−101067)
【出願日】平成24年4月26日(2012.4.26)
【出願人】(507088071)ソイテック (93)
【Fターム(参考)】
【公開日】平成24年11月22日(2012.11.22)
【国際特許分類】
【出願番号】特願2012−101067(P2012−101067)
【出願日】平成24年4月26日(2012.4.26)
【出願人】(507088071)ソイテック (93)
【Fターム(参考)】
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