【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】半導体メモリのセンス増幅器は、回路全体の面積を増やし、製造コストを押し上げるため、センス増幅器に使用される面積を最小限に抑える必要がある。
【解決方法】本発明の差動センス増幅器は、第１のビットライン（ＢＬ）に接続された出力および第１のビットラインに対して相補的な第２のビットライン（／ＢＬ）に接続された入力を有する第１のＣＭＯＳインバータと、第２のビットライン（／ＢＬ）に接続された出力および第１のビットライン（ＢＬ）に接続された入力を有する第２のＣＭＯＳインバータとを備え、それぞれのＣＭＯＳインバータはプルアップトランジスタ（Ｍ２１、Ｍ２２）および前記プルダウントランジスタ（Ｍ３１、Ｍ３２）を備え、プルアップトランジスタ（Ｍ２１、Ｍ２２）またはプルダウントランジスタ（Ｍ３１、Ｍ３２）のソースは、トランジスタのソースと電圧源との間に中間トランジスタを置くことなく、プルアップ電圧源またはプルダウン電圧源に電気的に結合され、接続されることを特徴とする。 （もっと読む）

【課題】低消費電力及び小面積の不揮発性コンフィギュレーションメモリを提案する。
【解決手段】実施形態の不揮発性コンフィギュレーションメモリは、ゲートに出力ノードＤ１２が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１１が接続されるトランジスタＭ１１と、ゲートに出力ノードＤ１１が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１２が接続されるトランジスタＭ１２と、制御ゲートにワード線ＷＬ１１が接続され、ソースに第１の電圧よりも低い第２の電圧が印加され、ドレインに出力ノードＤ１１が接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１１と、制御ゲートにワード線ＷＬ１２が接続され、ソースに第２の電圧が印加され、ドレインに出力ノードがＤ１２接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１２とを備える。 （もっと読む）

【課題】ＭＯＳトランジスタのしきい値電圧のばらつきに係らず、低電源電圧下においても安定かつ高速なデータ読出、スタンバイ電流の低減およびリテンション特性の向上を可能とする半導体装置を提供する。
【解決手段】半導体装置は、ＳＲＡＭセルからなるメモリセルＭＣが行列状に配列されるメモリセルアレイおよび周辺回路を含むＳＲＡＭブロックと、ＦＧＴブロックと、ＳＲＡＭブロックとＦＧＴブロックとを電気的に接続するための接続ブロックとから構成される。ＦＧＴブロックは、ＦＧＴ（フローティングゲートトランジスタ）５０と、ＳＲＡＭセルを構成するＭＯＳトランジスタのしきい値電圧のばらつきに応じて、ＦＧＴ５０のしきい値電圧をチューニングするためのプログラム回路とを有する。ＦＧＴ５０は、ＳＲＡＭブロックのスタンバイ時、ダイオード接続され、ＳＲＡＭ＿ＶＳＳ線と電気的に接続される。 （もっと読む）

【課題】バックゲートを有するＭＯＳを、回路の動作特性に応じて使い分け、幅広い温度範囲にて高速かつ低電力なＬＳＩを実現する。
【解決手段】薄膜埋め込み酸化膜層を持つＦＤ−ＳＯＩを使用し、薄膜埋め込み酸化膜層の下層半導体領域をバックゲートとし、論理回路ブロックにおいてブロック中の負荷の軽い論理回路にはバックゲートの電圧をブロック活性化に合わせてブロック外から制御する。このバックゲート駆動信号を発生する回路、及び回路ブロック出力部など負荷の重い論理回路には、ゲートとバックゲートとを接続したトランジスタを用い、そのゲート入力信号でバックゲートを直接制御する。 （もっと読む）

【課題】現存のデバイスの欠点を取り除き、さらにＳＲＡＭ型メモリセルの体積を減少させる。
【解決手段】ＳＲＡＭ型メモリセルであって、絶縁層によってベース基板から隔離された半導体材料の薄膜を含む絶縁基板上の半導体と、２個のアクセストランジスタＴ１，Ｔ４と、２個の伝導トランジスタＴ２，Ｔ５と、２個の充電トランジスタＴ３，Ｔ６とを含み、メモリセルは、トランジスタＴ１−Ｔ６のそれぞれが、チャネルの下方でベース基板内に形成されたバックコントロールゲートＢＧ１，ＢＧ２を有し、トランジスタの敷居電圧を調整するようにバイアスをかけられ、第１のバックゲートラインはアクセストランジスタＴ１，Ｔ４に接続し、第２のバックゲートラインは伝導トランジスタＴ２，Ｔ５および充電トランジスタＴ３，Ｔ６に接続し、各々の電位はセル制御動作の型に応じて調整される。 （もっと読む）

【課題】ダブルゲートトランジスタを用いた機能回路のバックゲート電圧を適切に制御して良好な特性を実現可能な半導体装置等及びその制御方法を提供する。
【解決手段】本発明の半導体装置は、ダブルゲートトランジスタを含む機能回路と、ダブルゲート構造の基準トランジスタ２０、３０を含む電圧制御回路を備えている。基準トランジスタ２０、３０には、第１ゲート電極に参照電圧Ｖｒｐ、Ｖｒｎが印加され、第２ゲート電極の電位はドレイン電流Ｉｐ、Ｉｎが参照電流Ｉｒｐ、Ｉｒｎと一致するように制御され、その電位が制御電圧ＶＢＧＰ、ＶＢＧＮとして出力される。制御電圧ＶＢＧＰ、ＶＢＧＮを機能回路のダブルゲートトランジスタの第２ゲート電極に印加することで機能回路に所望の特性が付与される。 （もっと読む）

【課題】ワード線の活性化電圧を、半導体集積回路の製造ばらつきや動作環境の変化に応じた適切な電圧に設定する。
【解決手段】マトリクス状に配置された複数のメモリセル（１０Ａ〜１０Ｄ）と、複数のメモリセル（１０Ａ〜１０Ｄ）の各行にそれぞれ対応する複数のワード線（ＷＬ１、ＷＬ２）と、複数のワード線（ＷＬ１、ＷＬ２）をそれぞれ駆動する複数のワード線ドライバ（１２Ａ、１２Ｂ）を有するメモリマクロ（１０）において、半導体集積回路（１）は、ワード線（ＷＬ１、ＷＬ２）が活性状態のときの、ワード線（ＷＬ１、ＷＬ２）の電圧を、Ｐｃｈトランジスタ（３１Ａ）およびＮｃｈトランジスタ（３１Ｂ）の閾値電圧特性によって異なる設定とする。 （もっと読む）

【課題】メモリが混載されたシステムＬＳＩのリーク電流を低減し、スタンバイ状態の消費電力を低減する。
【解決手段】システムＬＳＩ中のロジック回路には電源スイッチを設け、スタンバイ時にはそのスイッチを遮断してリーク電流を低減する。同時にＳＲＡＭ回路では、基板バイアスを制御することと、リードアンプあるいはライトアンプへの電源スイッチを設け、且つそのスイッチを遮断してリーク電流を低減する。 （もっと読む）

本発明は、埋め込まれた絶縁材料面によって半導体基板層から隔てられた活性半導体層を含む集積回路に関する。この集積回路は、同じ型の第１および第２のトランジスタ(２０５、２１３)と、第１および第２のトランジスタの真下に配置された第１および第２の接地面とを有し、第１のトランジスタの接地面のドーピングは、第１のトランジスタのソースのドーピングと反対のドーピングであり、第１の閾値電圧を有する。第２のトランジスタの接地面のドーピングは、第２のトランジスタのソースのドーピングと同一のドーピングであり、第２の閾値電圧を有する。第１の閾値電圧は、第１のトランジスタのソースと接地面との間に印加される電位差に依存し、第２の閾値電圧は、第２のトランジスタのソースと接地面との間に印加される電位差に依存する。
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【課題】低電圧ＳＲＡＭおよびレジスタファイルのためのセンス増幅器スキームを提供する。
【解決手段】ＳＲＡＭのためのセンス増幅器スキームが開示される。本願の実施例のうちの一つによると、センス増幅器回路は、ビット線と、センス増幅器出力と、電源供給電圧を有する電源供給ノードと、ＮＭＯＳトランジスタを含むキーパ回路と、ノイズ閾値制御回路とを含む。キーパ回路は、十分な電流を供給してビット線のリーク電流を補償する大きさであり、ビット線の電圧レベルを維持し、ノイズ閾値制御回路は、センス増幅器出力のトリップ点を低くする。 （もっと読む）

【課題】複数あるラッチ回路全てのしきい値電圧のばらつきを一括してトリミングすることが可能な半導体集積記憶回路及びそれを用いたトリミング方法を提供する。
【解決手段】この半導体集積記憶回路は、第１、第２のインバータを第１及び第２のノードにおいてクロスカップル接続させて形成されるラッチ回路と、その第１のノードと第２のノードにホットキャリアを発生させる為のホットキャリア発生電圧を与える電圧印加回路とを含む。また、ラッチ回路から出力された増幅信号を反転させた反転信号を生成するために形成される反転回路を備える。 （もっと読む）

【課題】複数あるメモリセル全ての閾値電圧のばらつきを一括してトリミングする。
【解決手段】この半導体記憶装置は、第１インバータＩＮＶ１と第２インバータＩＮＶ２とをクロスカップル接続させて形成されるメモリセル２０と、第１電圧が供給される電源端子２１と、第２電圧を制御する第２電圧制御部２８とを備える。メモリセル２０のオフセット情報を読み出す場合には、電源端子２１に印加される電圧と第２電源端子２２に印加される電圧とを等しくした後、第１電源端子２１に印加される電圧を第１電位に、第２電源端子２２に印加される電圧を前記第２電位に復帰させる。インバータを構成するトランジスタにストレスを発生させる場合、第１電源端子２１と第２電源端子２２との間の電位差を、第１電位と第２電位との間の差よりも大きくする。 （もっと読む）

【課題】単位回路の、高速動作と未使用時（注を入れる）または定常時または待機時における消費電力の減少を両立させた二重絶縁ゲート電界トランジスタを用いたＭＯＳトランジスタ回路およびそれを用いたＣＭＯＳトランジスタ回路、ＳＲＡＭセル回路、ＣＭＯＳ−ＳＲＡＭセル回路、集積回路を提供することである。
【解決手段】四端子二重絶縁ゲート電界効果トランジスタからなるＭＯＳトランジスタ回路において、前記四端子二重絶縁ゲート電界効果トランジスタの一方のゲートを入力端子とし、他方のゲートに抵抗の一方の端を接続し、ソースを第一の電源に接続し、ドレインを出力端子とすると供に負荷素子を通して第二の電源に接続し、前記抵抗の他端を一定電位の第三の電源に接続したことを特徴とする。 （もっと読む）

【課題】シングルイベントアップセットへの耐性を求めて改良されたメモリセルを提供する。
【解決手段】
一方のインバータ１６１の出力と、他方のインバータ１６２のＰＭＯＳおよびＮＭＯＳトランジスタのゲートとの間に別個のトランジスタ１６３，１６４が配置され、これらのトランジスタ１６３，１６４は別個に制御可能である。インバータ１６２のＮＭＯＳトランジスタのゲートまでの経路にＮＭＯＳトランジスタが配置され、インバータ１６２のＰＭＯＳトランジスタのゲートまでの経路にＰＭＯＳトランジスタが配置される。 （もっと読む）

【課題】簡単な構成で大きな動作マージンを確保できかつ動作特性を向上した半導体記憶装置を提供する。
【解決手段】メモリセル内のラッチ部に含まれるトランジスタ（Ｎ１）のしきい値電圧（Ｖth）を動的に制御して、そのトランジスタの動作特性を動的に制御し、データの書き込み特性を向上させる。しきい値電圧を制御するために、トランジスタ（Ｎ１）のボディにバイアス信号を印加する。このバイアス信号としてビット線（ＷＢＬ）の信号を使用する。データ書き込み時において事前にビット線（ＷＢＬ）により伝達される書き込みデータの信号に基づき、メモリセル内のトランジスタ（Ｎ１）のボディにバイアスを印加し、トランジスタ（Ｎ１）のしきい値（Ｖth）を低下させる。 （もっと読む）

【課題】バリッドビットにおける無効化処理において、電源投入時に無効化処理を行うことができる半導体記憶装置を提供する。
【解決手段】第１のトランジスタと、第２のトランジスタと、を有する第１のインバータ回路と、入力部が前記第１のインバータ回路の出力部に接続され、出力部が前記第１のインバータの入力部に接続され、第３のトランジスタと、第４のトランジスタと、を有する第２のインバータ回路と、を含む初期化用メモリセルを有し、第３のトランジスタのしきい値電圧の絶対値は、第１のトランジスタのしきい値電圧の絶対値より低い構成とする。 （もっと読む）

【課題】回路複雑化やコスト増なく、ＳＲＡＭをプログラマブルＲＯＭとして使用する。
【解決手段】本発明の例に係るプログラマブルＲＯＭは、第１及び第２電源端子の間に直列に接続される第１電界効果トランジスタＰ１及び第２電界効果トランジスタＮ１と、ゲートがワード線ＷＬに接続され、第１ビット線ＢＬと第１及び第２電界効果トランジスタＰ１，Ｎ１のドレインとの間のデータ転送に使用される第３電界効果トランジスタＮ３と、第１及び第２電源端子の間に直列に接続される第４電界効果トランジスタＰ２及び第５電界効果トランジスタＮ２と、ゲートがワード線ＷＬに接続され、第２ビット線ｂＢＬと第４及び第５電界効果トランジスタＰ２，Ｎ２のドレインとの間のデータ転送に使用される第６電界効果トランジスタＮ４とを備える。第１及び第４電界効果トランジスタＰ１，Ｐ２の閾値は、互いに異なり、その大小関係は、ＲＯＭデータに応じて決定される。 （もっと読む）

【課題】デプレションモードＭＯＳＦＥＴ回路を用いた集積回路（ＩＣ）設計を提供する。
【解決手段】静電放電保護回路（ＥＳＤ）、非反転ラッチおよびバッファ、ならびに１から３トランジスタスタティックランダムアクセスメモリセルを含むデプレションモードで動作するＭＯＳＦＥＴを用いた正論理回路、システム、および方法。これらの新しい回路は、エンハンスメントモードＭＯＳＦＥＴ技術を補完し、相補金属酸化膜半導体（ＣＭＯＳ）集積回路（ＩＣ）製品の実現を改善することを目的としている。 （もっと読む）

【課題】余分なインターフェース回路等を必要とせず、記憶情報を光学的に設定して電気的に書き込むことができる不揮発性メモリ回路および装置を提供する。
【解決手段】第１のインバータ２１および第２のインバータ２２からなるフリップフロップ２０と、前記フリップフロップの非反転出力端子Ｃと接地線ＧＮＤとの間に接続された第１のＭＩＳ型トランジスタ１１と、前記フリップフロップの反転出力端子Ｃ＿と前記接地線との間に接続された第２のＭＩＳ型トランジスタ１２と、前記第１のＭＩＳ型トランジスタおよび第２のＭＩＳ型トランジスタのゲートに接続された書込ワード線ＷＬＷとを備えた不揮発性メモリ回路であって、前記フリップフロップの前記非反転出力端子と前記接地線との間に接続された第１のフォトダイオード４１と、前記フリップフロップの前記反転出力端子と前記接地線との間に接続された第２のフォトダイオード４２とを有する。 （もっと読む）