【課題】低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供する。
【解決手段】キャッシュメモリが有するメモリセット内の１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つメモリセットに対に設けられる比較回路にデータを出力可能な構成とすればよい。 （もっと読む）

【課題】低消費電力でより安定して動作することが可能なＳＲＡＭ装置を提供する。
【解決手段】ＳＲＡＭ装置１００は、非反転出力端子Ｑおよび反転出力端子／Ｑを有するフリップフロップ回路ＦＦを備える。非反転出力端子と第１のビット線ｂｉｔとの間に、非反転出力端子側から第１のビット線側への方向に電流が流れる第１のトンネルトランジスタＴ１を備える。非反転出力端子と第１のビット線との間で、第１のビット線側から非反転出力端子側への方向に電流が流れる第２のトンネルトランジスタＴ２を備える。反転出力端子と第２のビット線ｂｉｔｂとの間に、反転出力端子側から第２のビット線側への方向に電流が流れる第３のトンネルトランジスタｔ３を備える。反転出力端子と第２のビット線との間で、第２のビット線側から反転出力端子側への方向に電流が流れる第４のトンネルトランジスタｔ４を備える。 （もっと読む）

【課題】オフ電流を増加させることなく電源供給配線の電気抵抗を下降させることが可能な、ＴＦＴを有する半導体装置を提供することである。
【解決手段】表面を有する絶縁膜ＩＩ４と、絶縁膜ＩＩ４の表面上に形成され、かつチャネル領域ＴＰ２と、チャネル領域ＴＰ２を挟む１対のソース／ドレイン領域ＴＰ１，ＴＰ４とを含む半導体層と、ソース領域ＴＰ１に電源を供給するための電源供給配線ＴＰ１とを備えている。上記絶縁膜ＩＩ４の表面には凹部ＴＲが形成されている。上記電源供給配線ＴＰ１は、半導体層と同一の層から形成された層を含み、かつ絶縁膜ＩＩ４の表面上に形成された第１の部分ＴＰ１Ａと、凹部内に形成された第２の部分ＴＰ１Ｂとを有している。上記第２の部分ＴＰ１Ｂの底面全体が絶縁体ＩＩ４で覆われている。 （もっと読む）

【課題】半導体記憶装置におけるマルチビットエラーの発生を抑制する。
【解決手段】複数のカラムを有し、互いに異なる１つのデータの入出力端子に各々が対応づけられるブロック（１Ｉ／Ｏビットに対応するセルアレイ）２６Ａ、２６Ｂを複数有し、それらをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイを備え、第１のメモリセルアレイのブロック２６Ａ−０、２６Ａ−２と第２のメモリセルアレイのブロックブロック２６Ｂ−１、２６Ｂ−３とを組とし、第１のメモリセルアレイのブロック２６Ａ−１、２６Ａ−３と第２のメモリセルアレイのブロック２６Ｂ−０、２６Ｂ−２とを組としてアドレスを割り当て、あるアドレスに対するアクセスにおいて、各メモリセルアレイにてそれぞれ１つおきのブロックの出力がデータとして出力されるようにする。 （もっと読む）

【課題】ＳＲＡＭは高速で省電力なメモリであるが、携帯機器等で使用するにはさらなる省電力化が求められる。
【解決手段】オフ抵抗が極めて高いトランジスタを書き込みトランジスタとし、書き込みトランジスタのドレインを書き込みビット線に、ソースをＣＭＯＳインバータの入力に接続し、読み出しトランジスタのドレインを読み出しビット線に、ソースをＣＭＯＳインバータの出力に接続したメモリセルを用いる。書き込みトランジスタのソースにはキャパシタを意図的に設けてもよいが、ＣＭＯＳインバータのゲート容量あるいはＣＭＯＳインバータの正極や負極との間の寄生容量等を用いることもできる。データの保持はこれらのキャパシタに蓄積された電荷によっておこなえるため、ＣＭＯＳインバータの電源間の電位差を０とできる。このため、ＣＭＯＳインバータの正負極間を流れるリーク電流がなくなり、消費電力を低減できる。 （もっと読む）

【課題】行の復号機能、及び／またはワード線の駆動機能に割り当てられたメモリデバイスの面積の割合を減少させることができる回路を提供する。
【解決手段】メモリアレイ内ワード線２０５を駆動する処理は、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタと、一以上の抵抗とからなる特定の組み合わせを組み込むワード線ドライバ２００を含んでもよい。例えば、プルダウン処理は、一以上のＮチャンネル金属酸化膜半導体電界効果（ＮＭＯＳ）トランジスタ２２０，２２２，２２４を用いて実行してもよく、一方、プルアップ処理は、一以上の抵抗２１０を用いて実行してもよい。こうしたワード線ドライバは、全てのＣＭＯＳトランジスタワード線デバイス（例えば、抵抗なし）の面積に比べて、こうしたワード線によって占有されたメモリデバイスの面積の減少を含む利点を与えることができる。 （もっと読む）

【課題】大容量化してもセンス増幅器数の増大を回避し、チップ面積の低減が可能なメモリ用センス増幅器を提供する。
【解決手段】メモリの一連のセル用のセンス増幅器であって、ＣＭＯＳインバータを備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が前記一連のセルをアドレス指定する局所ビットラインへ接続されることを意図して前記センス増幅器の出力端子へ接続されている書き込みステージと、センストランジスタを備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージとを含む。 （もっと読む）

【課題】従来の半導体記憶装置では、精度良くデータの書き込みを行うことができないという問題があった。
【解決手段】本発明にかかる半導体記憶装置は、記憶素子を構成する第１及び第２のインバータと、第１のインバータの出力側の記憶ノードＶ１と書き込み用ビット線ＷＢＬ０との間に設けられ、書き込み用ワード線ＷＷＬに基づいて電流が制御される書き込み用トランジスタＮ３と、第２のインバータの出力側の記憶ノードＶ２と書き込み用ビット線ＷＢＬ１との間に設けられ、書き込み用ワード線ＷＷＬに基づいて電流が制御される書き込み用トランジスタＮ４と、第１のインバータと高電位側電源との間に設けられ、記憶素子に書き込まれるデータに基づいて電流が制御される補助トランジスタＰ３と、第２のインバータと高電位側電源との間に設けられ、記憶素子に書き込まれるデータに基づいて電流が制御される補助トランジスタＰ４と、を備える。 （もっと読む）

【課題】アプリケーションやメモリ状況に応じてメモリセルのビット信頼性ＱｏＢを動的に変化させ得る半導体メモリにおいて、通常モードから高信頼モードへの移行を、高速、かつ、低電圧動作で行えるメモリセル間の一括データコピー方法を提供する。
【解決手段】通常モードから高信頼モードへとモード切り換えの際、コピー元セルからコピー先セルへ保持データを転送する方法であって、１）一対のビットラインの状態をハイレベルに、かつ、コピー先セルのワードラインの状態をハイレベルに、かつ、コピー先セルのグランドラインを電源電位にするステップと、２）コピー先セルのワードラインの状態をローレベルにするステップと、３）モード制御ラインを制御して、モード制御スイッチ部を導通させるステップと、４）コピー先セルのグランドラインをグランド電位に戻すステップと、から構成される。 （もっと読む）

【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１を直列又は一のｐＭＯＳトランジスタ１２を備えた並列回路に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１を直列又は一のｎＭＯＳトランジスタ２２を備えた並列回路に接続した第２の回路ブロック２とを備え、前記第１の回路ブロック１と前記第２の回路ブロック２との接続点Ｓを出力端子Ｖｏｕｔに接続するとともに、全ての前記ｐＭＯＳトランジスタ１１，１２のゲート及び全ての前記ｎＭＯＳトランジスタ２１，２２のゲートを共通の入力端子Ｖｉｎに接続する半導体回路。 （もっと読む）

【課題】 光照射により積極的に誤動作を誘発して機密保護情報を不正に獲得するというカードハッキングに対する防御が可能な半導体集積回路を提供する。
【解決手段】 ＩＣカードマイコンなどの半導体集積回路に対し、標準的なロジックプロセスで構成され、他の回路と区別がつきにくく、待機電力が極めて小さい、光ディテクタを搭載する。光ディテクタは例えば、初期化動作でスタティックラッチ（１２０）に第１状態を保持し、第１状態のスタティックラッチを構成する非導通状態の半導体素子（１１２，１１３）に光が照射されて第２状態に反転する構成を備え、光ディテクタをメモリセルアレイに複数個配置する。スタティックラッチ型の光ディテクタをメモリアレイに組み込むことで、それを目立たずに配置することができる。光の照射によるリバースエンジニアリングを効果的に防ぐことができる。 （もっと読む）

【課題】低消費電力時の消費電流を抑制しながら保持マージンを確保することを可能とする。
【解決手段】ＭＯＳトランジスタＴｒＲが、メモリセルＭを構成するＮＭＯＳトランジスタＴｎ１、Ｔｎ２と同一レイアウト構造（Ｌ）を備えており、低消費電力時においてノードＮ１の印加電圧から保持マージン電圧として抵抗Ｒ１の両端電圧を減圧すると共にＭＯＳトランジスタＴｒＲのしきい値電圧Ｖｔを減圧したノードＮ７の電圧を安定化してノードＮ２に印加する。 （もっと読む）

【課題】シングルエンドセンスアンプにより高速読み出しを可能とし、関連技術で設けられていたダミーメモリセルを不要とし、回路面積を縮減し、消費電力を低減する。
【解決手段】ビット線をグランド電位に放電するディスチャージ回路１０２と、シングルエンド入力構成のセンスアンプ１０８と、電源とセンスアンプの入力ノードＳＡin間に接続され、前記センスアンプの入力ノードからオン状態のカラム選択トランジスタ(N0、N1、・・・)を介してビット線を充電する充電用のトランジスタ１０６と、を備え、読み出し時、選択されたメモリセルが接続するビット線からグランドへの電流パスがオフ状態とされる場合、前記充電用のトランジスタ１０６により、前記センスアンプの入力ノードが充電されて電位が上昇し前記カラム選択トランジスタをオフさせた状態で前記センスアンプの入力ノードをさらに充電した後、読み出し動作が行われる。 （もっと読む）

【課題】性能を維持したままでより小さなサイズに製造が可能なＳＲＡＭセルを有する半導体記憶装置を提供する。
【解決手段】ｐＦＥＴからなる一対のドライバトランジスタ３０２ａ、３０２ｂと、ｎＦＥＴからなる一対の負荷トランジスタ３０４ａ、３０４ｂと、ｐＦＥＴからなる一対のトランスファゲート３０６ａ、３０６ｂとからなる複数のスタティックランダムアクセスメモリセル３００を具備する。 （もっと読む）

【課題】プロセスのばらつきにもかかわらず、メモリセルへの「０」の書き込み性能と「１」の書き込み性能とを同じようにすること
【解決手段】半導体メモリ記憶セルおよびこれらメモリ記憶セルのアレイを含むメモリが開示されている。この半導体メモリ記憶セルは、反対の二進値を記憶するための２つのデバイスを含むフィードバックループと、前記２つのデバイスにデータを書き込み、かつこれらデバイスからデータを読み出すためのデータ入出力とを備え、前記２つのデバイスの各々は、１つの電源入力を備え、よって互いに独立して各デバイスに給電できるようになっている。 （もっと読む）

【課題】メモリ素子および動作方法を提供する。
【解決手段】メモリ素子は、少なくとも１つの列に配列された複数の記憶セルを有し、各列は、そこに関連する少なくとも１つのビット線および供給電圧線を有する。キャパシタンスは、各列に対して、供給電圧線と関連する少なくとも１つのビット線との間に存在する。制御回路は、各列に対して、電圧源の関連する供給電圧線への接続を制御する。メモリアクセス動作間の既定の期間に対して、制御回路は、少なくとも選択された列に対する供給電圧線を、その供給電圧線の電圧レベルが、関連する少なくとも１つのビット線の電圧における任意の変化に応答して変化するように、電圧源から切り離す。この基本的な機構は、書込み、ビットフリップ、読取り支援機構等の多様な支援機構を提供できる。本発明の技術は、このような支援機構を提供するための特に簡素で電力効率のよい技術を提供する。 （もっと読む）

【課題】ソフトエラーを減少させる。
【解決手段】ソフトエラーを減少させる方法には、記憶回路内の複数の節点に所定の状態を割り当てることと、記憶回路内に結合された複数の信号を評価することであって、第１の節点（節点Ａ：ＮＯＤＥ＿Ａ）がその所定の状態から変化することを可能にしかつ第２の節点（節点Ｂ：ＮＯＤＥ＿Ｂ）が摂動の影響を受けやすくなることを可能にすることと、第２の節点が所定の期間その所定の状態に維持することであって、該所定の状態に維持することにより前記記憶回路のソフトエラーにたいする影響の受けやすさを減少させることが含まれる。 （もっと読む）

【課題】製造時に特別なプロセスを使用せず、低コストでデータ信号の読み出しを高速化する。
【解決手段】遅延インバータ回路１０は、エンハンスメントタイプ・トランジスタＴｒ２，Ｔｒ３から構成され、外部から入力されるクロック信号ＣＫ２を遅延した読み出し信号ＲＳ１をセンスアンプ回路に出力する。エンハンスメントタイプ・トランジスタ回路Ｔｒ１は、遅延インバータ回路１０に供給される電源電圧を低く設定するために、遅延インバータ回路１０と電源ＶＤＤの間に接続される。すなわち、特別なプロセスを必要としないエンハンスメントタイプ・トランジスタＴｒ１を用いて、遅延インバータ回路１０の電源電圧を低く設定し、電源電圧の許容範囲内における標準電圧、高電圧側において、データ信号の読み出しを高速化する。 （もっと読む）

【課題】より短時間でスタティックノイズマージンの評価を行って、ＳＲＡＭメモリセルの設計に要する時間を短縮化可能なＳＲＡＭメモリセルの評価方法及び評価プログラムを提供する。
【解決手段】ＳＲＡＭメモリセルの第１のインバータの入出力特性データに対して座標軸を４５度回転させる座標変換を行い、近似曲線へのフィッティングによって第１の近似曲線関数を特定するとともに、ＳＲＡＭメモリセルの第２のインバータの入出力特性データに対して座標軸を４５度回転させる座標変換を行い、近似曲線へのフィッティングによって第２の近似曲線関数を特定し、前記第２の近似曲線関数をＹ軸に対してミラー反転させた関数である第３の近似曲線関数を特定し、前記第１の近似曲線関数と前記第３の近似曲線関数の差分とした差分曲線関数の極値からスタティックノイズマージンを特定する。 （もっと読む）

ＮＢＴＩ耐性を有するメモリセルが、リング状の複数のＮＡＮＤゲートで構成される。複数のＮＡＮＤゲートは、それらＮＡＮＤゲートのうちの１つがその出力に“０”を有し、残りのＮＡＮＤゲートがそれらの出力に“１”を有するように構成される。このメモリセル内のＰＭＯＳトランジスタは、インバータベースのメモリセルにおいてより少ない劣化を被る。トランジスタの劣化を防止するための保護周波数帯が低減され、メモリセルの動作周波数が高められ得る。
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