【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設する。この書込み補助回路（ＰＣＫ）は、書込み回路から出力される前記相補なデジタル信号に応答して、その応答信号を出力する論理回路（ＶＣＴ，１０）と、第１の電源電圧よりも低い第２の電源電圧を供給する供給線（ＶＬ）とセル電源線（ＶＤＭ）との間に接続され、論理回路の出力する応答信号に応答してオンすることによってセル電源線の電圧を降圧させる第１のスイッチ素子（ＮＴ１）とを有する。 （もっと読む）

【課題】デュアルポートメモリを提供すること。
【解決手段】デュアルポートメモリは、第1のシングルポートメモリおよび第2のシングルポートメモリを含む。第1のシングルポートメモリは、デュアルポートメモリの偶数アドレス中のデータを記憶するように構成される。第2のシングルポートメモリは、デュアルポートメモリの奇数アドレス中のデータを記憶するように構成される。デュアルポートメモリは、奇数アドレスからデータを読み出す読出動作および偶数アドレスの中へデータを書き込む書込動作を同時に実行する。デュアルポートメモリは、偶数アドレスからデータを読み出す読出動作および奇数アドレスの中へデータを書き込む書込動作を同時に実行する。 （もっと読む）

【課題】メモリの大容量化と図りつつ、消費電力を軽減でき、且つ、消費電力を一定にす
る。
【解決手段】メモリを、複数のメモリブロックを対称に配置して構成する。また、メモリ
に供給されるアドレス信号のうち、特定の信号の組み合わせにより、データ読み出しまた
は書き込みの対象となるメモリセルを含むメモリブロックを一意に特定する。さらに、当
該メモリブロック以外のメモリブロックに供給される信号を一定値に保つ。このようにす
ることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時
に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込み
において、消費電流を一定にできる。 （もっと読む）

【課題】複数のスタティック型メモリモジュールを備えた半導体装置において、その動作マージンの向上を実現する。
【解決手段】例えば、書き込み動作時に書き込み対象のＳＲＡＭメモリセルＭＣに接続されたメモリセル電源ライン（例えばＡＲＶＤＤ［０］）の電圧レベルを制御する書き込み補助回路（例えばＷＡＳＴ１［０］）を備える。書き込み補助回路は、書き込み動作時に有効化される書き込み補助イネーブル信号ＷＴＥに応じてメモリセル電源ラインの電圧レベルを所定の電圧レベル（ＶＭ１）に低下させると共に、この際の低下速度を書き込み補助パルス信号ＷＰＴのパルス幅に応じて制御する。ＷＰＴのパルス幅は、行数が多い（メモリセル電源ラインの長さが長い）ほど広くなるように設定される。 （もっと読む）

【課題】第１および第２のポートを有するデュアルポートメモリを提供する。
【解決手段】デュアルポートメモリは、単一ポートメモリ要素のアレイ２２と、アレイに連結されており、かつアレイからデータを読み取り、アレイにデータを書き込むように動作可能である制御回路３０と、第１のポートから第１のメモリアクセス要求を受信するように動作可能な第１の要求生成器６０−Ａと、第２のポートから第２のメモリアクセス要求を受信するように動作可能な第２の要求生成器６０−Ｂと、制御回路、並びに第１および第２の要求生成器に連結されている仲裁回路６４とを含み、仲裁回路は、同期モードで動作可能であり、同期モードにおいて、第１および第２の要求生成器は、等しい周波数を有する少なくとも２つのクロック信号を用いて制御される。 （もっと読む）

【課題】アドレス信号の配線に起因する配線容量を低減させ、アクセス速度の高速化を実現する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、複数のビット線と複数のワード線に対応して設けられた複数のメモリセルと、複数のメモリセルのいずれかを特定するためのアドレス信号を中継する中継バッファと、複数のワード線のうち、中継バッファにて中継されたアドレス信号に応じたワード線を選択するトランジスタを複数有するワード線ドライバ回路と、を備え、トランジスタでは、２つの拡散層のうち一方の拡散層が他のトランジスタの拡散層と共有し、拡散層を共有している２つのトランジスタで構成される複数の共有回路が、複数のトランジスタ群に分けられ、複数のトランジスタ群のうち隣り合う前記トランジスタ群の隙間部分に、隣り合うトランジスタ群のいずれかのゲート配線が設けられ、中継バッファはトランジスタ群のゲート配線と接続される。 （もっと読む）

【課題】ビットセルのサイズを増大することなく低電圧書込動作を行うメモリを有する集積回路を提供する。
【解決手段】放電回路は、複数のメモリセルのそれぞれの電力供給電圧ノードと結合し、書込動作の第１の部分中に、選択した複数のメモリセルの電力供給電圧ノード上の電圧を第１の電力供給電圧から前記第１の電力供給電圧より低い所定の電圧に変更する。メモリセル電力供給多重化回路は、複数の各メモリセルの前記電力供給電圧ノードと結合し、第１の電力供給電圧を、書込動作中にメモリセルの選択した列の前記電力供給電圧ノードに供給するためのものであって、第１の電力供給電圧より高い第２の電力供給電圧を、書込動作中にすべての前記選択しなかった列の前記電力供給電圧ノードに供給する。 （もっと読む）

【課題】
断熱的ＳＲＡＭ回路の回路構造と制御方法を改良し、さらなる低消費電力化を実現するためのＳＲＡＭ回路を提供すること。
【解決手段】
従来の断熱的ＳＲＡＭで記憶保持として用いられているインバータからなるフリップフロップ回路を抵抗負荷型のＭＯＳトランジスタに置き換え、かつ読み込み・書き込み選択線の切り替えにＣＭＯＳトランスミッションゲートを配置することで、書き込み時における消費電力の増加を解決できる。 （もっと読む）

【課題】高速にデータを書き込むことができるメモリ装置を提供することを課題とする。
【解決手段】メモリ装置は、第１及び第２のｐチャネルトランジスタと、第１のｐチャネルトランジスタ及び第２のｐチャネルトランジスタのバックゲートに第２のバックゲート信号を出力するバックゲート信号生成回路（５０１）とを有し、バックゲート信号生成回路は、第１の遅延回路（ＤＬ１）と第２の遅延回路（ＤＬ２）とを有し、第１の遅延回路は、第３のｐチャネルトランジスタ及び第３のｎチャネルトランジスタを含む第１のインバータ（５０４）を有し、第３のｐチャネルトランジスタは、第３のｎチャネルトランジスタよりゲート幅が広く、第２の遅延回路は、第４のｐチャネルトランジスタ及び第４のｎチャネルトランジスタを含む第２のインバータ（５０５）を有し、第４のｐチャネルトランジスタは、第４のｎチャネルトランジスタよりゲート幅が狭い。 （もっと読む）

【課題】ランダムアクセスメモリコントローラのためのシステム及び方法を提供する。
【解決手段】ランダムアクセスメモリコントローラであって、列マルチプレクサ及びセンスアンプ対を備え、列マルチプレクサ及びセンスアンプ対は、共通回路を利用するよう構成された列マルチプレクサ及びセンスアンプを含む。共通回路は、メモリコントローラが列マルチプレクサ及びセンスアンプ対について１つのインスタンスの共通回路を含むように、列マルチプレクサとセンスアンプとの間で共有される。共通回路は、共通プリチャージ回路、共通イコライザ、または、共通キーパ回路を含む。 （もっと読む）

【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。
【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。 （もっと読む）

【課題】読み書きコマンドに基づき、メモリアレイはアクティブ／非アクティブ状態に制御され、非アクティブ状態のメモリアレイにはクロック信号あるいは電源を供給しないことにより消費電力を削減することができる半導体装置を提供する。
【解決手段】複数のメモリアレイ１０Ａ〜１０Ｎを備え、複数のメモリアレイの各々は、複数のメモリセルを含み、複数のメモリアレイにそれぞれ対応して設けられる複数のメモリアレイ制御回路１２Ａ〜１２Ｎをさらに備える。複数のメモリアレイ制御回路の各々は、対応するメモリアレイへの読み書き動作を制御する読み書き制御回路１１２Ａ〜１１２Ｎと、対応するメモリアレイの各々にクロック信号および読み書き制御回路からの出力信号に基づいて対応するメモリアレイを活性化するように選択する選択回路とを含む。 （もっと読む）

【課題】消費電力を低減すること。
【解決手段】グローバル入出力回路２１のライトアンプＷＡＧは一対のスイッチＳＷ１，ＳＷ２を介してデータビット線対ＤＢＬ，ＤＢＬＸと接続されている。データビット線対ＤＢＬ，ＤＢＬＸは、スイッチＳＷ３，ＳＷ４を介して、グローバル入出力回路２１と各ブロック２２，２３との間でデータを転送するグローバルビット線対ＧＢＬ，ＧＢＬＸとそれぞれ接続されている。ライトアンプＷＡＧは、入力データＤＩに応じてデータビット線対ＤＢＬ，ＤＢＬＸを駆動する。スイッチＳＷ１，ＳＷ２をオフし、ライトアンプＷＡＧからデータビット線対ＤＢＬ，ＤＢＬＸを切り離す。そして、スイッチＳＷ３，ＳＷ４をオンし、データビット線対ＤＢＬ，ＤＢＬＸにグローバルビット線対ＧＢＬ，ＧＢＬＸを接続する。 （もっと読む）

【課題】ＴＦＴなどのトランジスタ特性がばらつく状況や、ＲＦ回路から電源が供給され
電源が安定しない状況で、ＳＲＡＭを作製する場合、従来の１つのメモリセルに６つのト
ランジスタの構成では読み出し時にメモリセルが保持する値が書き換わる誤書き込みが発
生してしまう。
【解決手段】ＳＲＡＭのメモリセルは、書き込みの回路と読み出しの回路を分離する事に
より、ＳＲＡＭの誤書き込みを防ぎ、安定した動作を行うことを可能にする。また、書き
込みのタイミングを考慮する事により、誤書き込みを起こさず、より確実に書き込みの動
作を行うことが可能なＳＲＡＭを提供する。 （もっと読む）

【課題】データを確実に書き込むこと。
【解決手段】メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプはライトデータとライトコントロール信号に基づいて、ビット線ＢＬ０ａと反転ビット線ＢＬ０ａの電位を制御する。そして、ライトアンプは、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシストコントロールは、ライトコントロール信号に基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。 （もっと読む）

【課題】短時間でライト動作不良をテストすることができる、半導体記憶装置、及びそのテスト方法を提供すること。
【解決手段】非テスト対象ポートに対応するワード線を活性化させ、非テスト対象ポートに対応するプリチャージ信号を非活性にすることにより、非テスト対象ポートに対応する前記ディジット線対の一方を放電させる。放電後の前記ディジット線対の電位差が保たれた状態で、複数のワード線を活性化させ、テスト対象ポートに対応するディジット線対を駆動することにより、メモリセルにテストデータを書き込む。その後、メモリセルからデータを読み出し、テストデータが正しく書き込まれていたか否かを判定する。 （もっと読む）