半導体記憶装置及び半導体記憶装置の制御方法
【課題】データを確実に書き込むこと。
【解決手段】メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプはライトデータとライトコントロール信号に基づいて、ビット線ＢＬ０ａと反転ビット線ＢＬ０ａの電位を制御する。そして、ライトアンプは、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシストコントロールは、ライトコントロール信号に基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。
【解決手段】メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプはライトデータとライトコントロール信号に基づいて、ビット線ＢＬ０ａと反転ビット線ＢＬ０ａの電位を制御する。そして、ライトアンプは、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシストコントロールは、ライトコントロール信号に基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つにスタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）がある。ＳＲＡＭは、１つのデータを記憶するメモリセルを有している。メモリセルは、例えば、２つの転送ゲートとＣＭＯＳ構造の２つのインバータを含む。２つのインバータは互いの入力端子が互いの出力端子に接続され、各インバータの入力端子（出力端子）がそれぞれ転送ゲートを介して一対のビット線に接続される。そして、メモリセルは、２つのインバータにより構成されるフリップフロップにより１つのデータを保持する。ＳＲＡＭの一つは、複数の入出力ポートを有する、所謂マルチポートメモリである（例えば、特許文献１参照）。
【０００３】
このようなＳＲＡＭの電源電圧は、消費電力の低減等のため、低電圧化が求められている。このように低電圧化されたＳＲＡＭは、ビット線の電位も電源電圧に応じて低くなるため、インバータにより保持レベルを反転することができなくなる、つまりデータを書き込むことができなくなる。このため、インバータの高電位側の電圧と低電位側の電圧との電位差を小さくすることでデータを書き込む方法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５８６３号公報
【特許文献２】特開２００３−２２６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチポートメモリにおいて、上記のインバータの電源電圧を変更する方法を採用することはできない。例えば、２つのポートを有するメモリにおいて、１つのポートからデータの読み出しを行い、他のポートからデータの書き込みを行う場合がある。このような場合、読み出しを行うメモリセルのデータが不安定になって、書き込みデータとセルの保持データが異なることや、セルに保持されたデータとビット線を介して読み出されたデータとが異なる等の誤動作を起こすおそれがある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路とを有する。
【発明の効果】
【０００７】
本発明の一観点によれば、データを確実に書き込むことができる。
【図面の簡単な説明】
【０００８】
【図１】半導体記憶装置のブロック図である。
【図２】ライトアンプ及びアシストコントロールの回路図である。
【図３】セルアレイのブロック図である。
【図４】メモリセルの回路図である。
【図５】メモリセルのレイアウト図である。
【図６】ライトアンプ及びアシストコントロールの動作を示す波形図である。
【図７】ビット線及びアシスト線の波形図である。
【図８】別のメモリセルのレイアウト図である。
【図９】別のメモリセルのレイアウト図である。
【図１０】別のメモリセルのレイアウト図である。
【図１１】別のライトアンプ及びアシストコントロールの回路図である。
【図１２】別のライトアンプ及びアシストコントロールの回路図である。
【図１３】別のライトアンプ及びアシストコントロールの回路図である。
【発明を実施するための形態】
【０００９】
以下、一実施形態を図１〜図７に従って説明する。
図１に示すように、半導体記憶装置１０は、セルアレイ１１と、セルアレイ１１のメモリセルをアクセスする第１のポート（Ａポート）のためのコントロール部１２ａ，アドレスデコーダ１３ａ，入出力回路１４ａ，アシストコントロール１５ａを有している。また、半導体記憶装置１０は、セルアレイ１１のメモリセルをアクセスする第２のポート（Ｂポート）のためのコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシストコントロール１５ｂを有している。
【００１０】
図３に示すように、セルアレイ１１は、行列状に配列された複数（図３において９個）のメモリセルＣ００〜Ｃ２２を有している。各メモリセルＣ００〜Ｃ２２は高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳに接続され、各電源配線ＶＤＤ，ＶＳＳを介して供給される駆動電圧ＶＤＤ，ＶＳＳに基づいて動作する。列方向に配列されたメモリセルＣ００，Ｃ１０，Ｃ２０は、Ａポートのためのビット線ＢＬ０ａと、Ｂポートのためのビット線ＢＬ０ｂに接続されている。同様に、メモリセルＣ０１，Ｃ１１，Ｃ２１は、Ａポートのためのビット線ＢＬ１ａと、Ｂポートのためのビット線ＢＬ１ｂに接続されている。また、メモリセルＣ０２，Ｃ１２，Ｃ２２は、Ａポートのためのビット線ＢＬ２ａと、Ｂポートのためのビット線ＢＬ２ｂに接続されている。なお、ビット線ＢＬ０ａは、図４に示すように、相補なビット線ＢＬ０ａ，ＸＢＬ０ａである。同様に、各ビット線ＢＬ１ａ，ＢＬ２ａ，ＢＬ０ｂ〜ＢＬ２ｂは、相補なビット線である。行方向に配列されたメモリセルＣ００，Ｃ０１，Ｃ０２は、Ａポートのためのワード線ＷＬ０ａと、Ｂポートのためのワード線ＷＬ０ｂに接続されている。同様に、メモリセルＣ１０，Ｃ１１，〜Ｃ１２は、Ａポートのためのワード線ＷＬ１ａと、Ｂポートのためのワード線ＷＬ１ｂに接続されている。また、メモリセルＣ２０，Ｃ２１，Ｃ２２は、Ａポートのためのワード線ＷＬ２ａと、Ｂポートのためのワード線ＷＬ２ｂに接続されている。
【００１１】
図４に示すように、メモリセルＣ００のセル部２０は、一対のインバータ２１，２２を有している。各インバータ２１，２２の電源端子はそれぞれ図３に示す電源配線ＶＤＤ，ＶＳＳに接続されている。インバータ２１，２２は、互いの入力端子が互いの出力端子に接続され、所謂クロスカップル接続されている。従って、セル部２０は、インバータ２１，２２をループ状に接続した双安定回路であり、インバータ２１，２２間のノードＮ０，Ｎ０ｘの電位を安定に保持する。
【００１２】
ノードＮ０とノードＮ０ｘは、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂに接続される。詳述すると、ノードＮ０は転送ゲートＴ０ａを介してビット線ＢＬ０ａに接続され、ノードＮ０ｘは転送ゲートＴ１ａを介して反転ビット線ＸＢＬ０ａに接続されている。転送ゲートＴ０ａ，Ｔ１ａは、ＮチャネルＭＯＳトランジスタであり、ゲートがＡポート用のワード線ＷＬ０ａに接続されている。従って、転送ゲートＴ０ａ，Ｔ１ａは、ワード線ＷＬ０ａの電位（レベル）に応じてオン／オフする。
【００１３】
また、ノードＮ０は転送ゲートＴ０ｂを介してビット線ＢＬ０ｂに接続され、ノードＮ０ｘは転送ゲートＴ１ｂを介して反転ビット線ＸＢＬ０ｂに接続されている。転送ゲートＴ０ｂ，Ｔ１ｂは、ＮチャネルＭＯＳトランジスタであり、ゲートがＢポート用のワード線ＷＬ０ｂに接続されている。従って、転送ゲートＴ０ｂ，Ｔ１ｂは、ワード線ＷＬ０ｂの電位（レベル）に応じてオン／オフする。
【００１４】
Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａの間には、両ビット線ＢＬ０ａ，ＸＢＬ０ａに沿って延びるアシスト線ＡＬ０ａが形成されている。同様に、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間には、両ビット線ＢＬ０ｂ，ＸＢＬ０ｂに沿って延びるアシスト線ＡＬ０ｂが形成されている。
【００１５】
図５に示すように、メモリセルＣ００が形成された領域に対して、高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳとの間に、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ａと、Ｂポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ｂと、シールド線ＳＬが、等間隔で配置されている。各配線は、互いに等しい線幅にて形成されている。シールド線ＳＬは、Ａポート用のビット線ＢＬ０ａとＢポート用の反転ビット線ＸＢＬ０ｂとの間に、各ビット線に沿って延びるように形成されている。このシールド線ＳＬは、所定電位の配線（例えば高電位側の電源配線ＶＶＤＤ）に接続されている。このように形成されたシールド線ＳＬは、Ａポートのビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポートのビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間の相互的な干渉を防ぐ。
【００１６】
図３に示すメモリセルＣ０１〜Ｃ２２は、メモリセルＣ００と同様に構成されている。そして、各メモリセルＣ０１〜Ｃ２２に対応する相補ビット線間にそれぞれアシスト線が形成されている。また、各メモリセルにおいて、Ａポート用のビット線とＢポート用のビット線との間には、シールド線が形成されている。
【００１７】
次に、セルアレイ１１をアクセスするための構成の概略を説明する。
図１に示すように、コントロール部１２ａは、クロック信号ＣＬＫに同期して図示しない制御信号を受け取る。制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。コントロール部１２ａは、制御信号に基づいて、読み出し動作や書き込み動作のための制御信号（タイミング信号）を生成する。この制御信号は、書き込み制御信号（ライトコントロール信号）ＷＣを含む。コントロール部１２ａにて生成された制御信号は、アドレスデコーダ１３ａ，入出力回路１４ａ，アシストコントロール１５ａに供給される。
【００１８】
アドレスデコーダ１３ａは、アドレス信号ＡＤＲをデコードし、ロウ選択信号とカラム選択信号を生成する。そして、アドレスデコーダ１３ａは、ロウ選択信号に応じた１つのワード線を活性化する。例えば、アドレスデコーダ１３ａは、選択した１つのワード線の電位を低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から高電位側の電源電圧ＶＤＤレベル（Ｈレベル）に遷移させる。アドレスデコーダ１３ａは、生成したカラム選択信号を入出力回路１４ａに出力する。
【００１９】
入出力回路１４ａは、ライトアンプ、センスアンプ、カラムスイッチ、等を含む。カラムスイッチは、カラム選択信号に応じたビット線対を選択する。ライトアンプは、選択されたビット線対を、入力データＤＩに応じて駆動する。書き込み動作において、駆動されたビット線対と、活性化されたワード線とに接続されたメモリセルに、入力データＤＩが書き込まれる。読み出し動作において、活性化されたワード線に接続されたメモリセルに記憶されたデータが、ビット線対に読み出される。センスアンプは、選択されたビット線対の電位を増幅して出力データＤＯを生成する。
【００２０】
アシストコントロール１５ａは、アシスト線ＡＬの電位を制御する。アシストコントロール１５ａは、通常状態において、アシスト線ＡＬを高電位側の電源電圧ＶＤＤレベルに駆動する。また、アシストコントロール１５ａは、ライトコントロール信号ＷＣに応答して、書き込み動作における所定のタイミングで、アシスト線ＡＬを急峻に立ち下げて低電位側の電源電圧ＶＳＳレベルとする。そして、アシストコントロール１５ａは、ライトコントロール信号ＷＣに基づいて、書き込み動作が終了するとき、アシスト線ＡＬをＨレベルに立ち上げる。
【００２１】
Ｂポート用のコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシストコントロール１５ｂは、対応するＡポート用の各回路１２ａ，１３ａ，１４ａ，１５ａと同様に構成されている。これらの回路１２ｂ〜１５ｂに対する説明を省略する。
【００２２】
次に、ライトアンプの一例を説明する。
図２に示すように、ライトアンプ３０は、ライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。なお、Ａポート用の他のビット線対やＢポート用のビット線対についても、同様に構成されるライトアンプにより駆動される。
【００２３】
ライトデータＷＤは、インバータ３１に供給される。インバータ３１の出力信号Ｓ１はインバータ３２を介してＮＡＮＤゲート３３に供給される。また、インバータ３２の出力信号Ｓ２は、インバータ３４を介してＡＮＤゲート３５に供給される。ＮＡＮＤゲート３３にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート３５には、後述する制御信号ＷＣ２が供給される。ＮＡＮＤゲート３３の出力端子とＡＮＤゲート３５の出力端子はドライバ３６に接続されている。
【００２４】
ドライバ３６は、ＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１を含む。トランジスタＴＰ１のソースは電源配線ＶＤＤに接続され、ゲートはＮＡＮＤゲート３３の出力端子に接続され、ドレインはトランジスタＴＮ１に接続されている。トランジスタＴＮ１のソースは電源配線ＶＳＳに接続され、ゲートはＡＮＤゲート３５の出力端子に接続され、ドレインはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１とトランジスタＴＮ１の間のノードＮ１１にはビット線ＢＬ０ａが接続されている。
【００２５】
インバータ３１の出力信号Ｓ１はインバータ３７，３８を介してＮＡＮＤゲート３９に供給される。また、インバータ３８の出力信号Ｓ３は、インバータ４０を介してＡＮＤゲート４１に供給される。ＮＡＮＤゲート３９にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート４１には、後述する制御信号ＷＣ２が供給される。ＮＡＮＤゲート３９の出力端子とＡＮＤゲート４１の出力端子はドライバ４２に接続されている。
【００２６】
ドライバ４２は、ＰチャネルＭＯＳトランジスタＴＰ２とＮチャネルＭＯＳトランジスタＴＮ２を含む。トランジスタＴＰ２のソースは電源配線ＶＤＤに接続され、ゲートはＮＡＮＤゲート３９の出力端子に接続され、ドレインはトランジスタＴＮ２に接続されている。トランジスタＴＮ２のソースは電源配線ＶＳＳに接続され、ゲートはＡＮＤゲート４１の出力端子に接続され、ドレインはトランジスタＴＰ２のドレインに接続されている。トランジスタＴＰ２とトランジスタＴＮ２の間のノードＮ１２には反転ビット線ＸＢＬ０ａが接続されている。
【００２７】
ライトコントロール信号ＷＣは、遅延回路４３とＡＮＤゲート４４に供給される。遅延回路４３は直列接続された奇数個（図において３個）のインバータを含み、インバータの段数に応じた期間、ライトコントロール信号ＷＣを遅延するとともに論理反転して制御信号ＷＣ２を生成する。この制御信号ＷＣ２は、上記のＡＮＤゲート３５，４１に供給される。
【００２８】
次に、アシストコントロールの一例を説明する。
図２に示すように、アシストコントロール（アシスト線制御回路）５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを駆動する。なお、Ａポート用の他のアシスト線やＢポート用のアシスト線についても、同様に構成されるアシストコントロールにより駆動される。ライトコントロール信号ＷＣは、遅延回路５１とＮＡＮＤゲート５２に供給される。遅延回路５１は、直列接続された複数個（図において４個）のバッファを含み、バッファの段数に応じた時間、ライトコントロール信号ＷＣを遅延した信号を出力する。ＮＡＮＤゲート５２は、ライトコントロール信号ＷＣと遅延回路５１の出力信号とを論理演算（否定論理積演算）して生成した信号を出力する。バッファ５３は、ＮＡＮＤゲート５２の出力信号に基づいて、アシスト線ＡＬを駆動する。
【００２９】
次に、ライトアンプ３０とアシストコントロール１５ａの作用を説明する。
今、図６に示すように、ライトコントロール信号ＷＣはＬレベルである。なお、図６において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベル（Ｌレベル）を示す。
【００３０】
図２に示すＡＮＤゲート４４はＬレベルの制御信号ＷＣ２を出力する。従って、ＮＡＮＤゲート３３はＨレベルの信号を出力し、ＡＮＤゲート３５はＬレベルの駆動信号を出力する。従って、ドライバ３６のトランジスタＴＰ１，ＴＮ２がオフする。同様に、ＮＡＮＤゲート３９はＨレベルの信号を出力し、ＡＮＤゲート４１はＬレベルの信号を出力する。従って、ドライバ４２のトランジスタＴＰ２，ＴＮ２はオフする。このとき、ビット線対ＢＬ０ａ，ＸＢＬ０ａは図示しない回路（例えば、プリチャージ回路）により、所定の電位（例えば、高電位側の電源電圧ＶＤＤレベル（Ｈレベル））に駆動されている。この回路（プリチャージ回路）は、書き込み動作の開始とともにビット線対ＢＬ０ａ，ＸＢＬ０ａから切り離される。アシストコントロール５０は、Ｌレベルのライトコントロール信号ＷＣに応答してアシスト線ＡＬ０ａをＨレベルに駆動する。
【００３１】
次いで、図６に示すように、時刻ｔ１においてライトコントロール信号ＷＣがＬレベルからＨレベルに立ち上がると、図２に示すＡＮＤゲート４４から遅延回路４３の遅延時間に対応する期間、Ｈレベルとなる制御信号ＷＣ２が出力される。図２に示すドライバ３６，４２は、ライトコントロール信号ＷＣと制御信号ＷＣ２とライトデータＷＤに応じてビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。例えば、「１」のデータを書き込む場合、ＨレベルのライトデータＷＤがライトアンプ３０に供給される。
【００３２】
ＮＡＮＤゲート３３はＬレベルの信号を出力し、ＡＮＤゲート３５はＬレベルの信号を出力する。その結果、ドライバ３６のトランジスタＴＰ１はオンし、トランジスタＴＮ１はオフする。従って、ドライバ３６はビット線ＢＬ０ａをＨレベルに維持する。
【００３３】
一方、ＮＡＮＤゲート３９はＨレベルの信号を出力し、ＡＮＤゲート４１はＨレベルの信号を出力する。その結果、ドライバ４２のトランジスタＴＰ２はオフし、トランジスタＴＮ２はオンする。従って、ドライバ４２は、図６に示すように、反転ビット線ＸＢＬ０ａの電位を引き下げる。
【００３４】
そして、図６に示すように、制御信号ＷＣ２がＬレベルに立ち下がると、図２に示すＡＮＤゲート４１がＬレベルの信号を出力するため、ドライバ４２のトランジスタＴＮ２がオフする。このとき、ＮＡＮＤゲート３９はＨレベルの信号を出力するため、トランジスタＴＰ２はオフしている。従って、反転ビット線ＸＢＬ０ａはフローティング状態となる。なお、反転ビット線ＸＢＬ０ａをフローティング状態とするタイミング、つまり図２に示す遅延回路４３における遅延時間は、Ｌレベルの駆動されるビット線（この場合は反転ビット線ＸＢＬ０ａ）のレベルがほぼ低電位側の電源電圧ＶＳＳレベルになったときが好ましい。言い換えれば、駆動されるビット線の電位がＬレベルに到達するまでに要する時間に応じて、遅延回路４３の遅延時間（インバータの段数）が設定されている。
【００３５】
次いで、時刻ｔ１から図２に示す遅延回路５１に対応する期間が経過した時刻ｔ２において、アシストコントロール５０はアシスト線ＡＬ０ａを急峻にＬレベルに立ち下げる。すると、フローティング状態にある反転ビット線ＸＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、電源電圧ＶＳＳレベルから更に低下する。
【００３６】
このとき、ビット線ＢＬ０ａは、反転ビット線ＸＢＬ０ａと同様に、アシスト線ＡＬ０ａと容量結合された状態にある。そして、図５に示すように、ビット線ＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔は、反転ビット線ＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔と等しい。従って、ビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａの急峻なレベル変化の影響を受け、電源電圧ＶＤＤレベルから低下する。しかし、図２に示すように、ビット線ＢＬ０ａが接続されたノードＮ１１はオンしたトランジスタＴＰ１のドレインに接続されている。従って、トランジスタＴＰ１はビット線ＢＬ０ａのレベル低下を抑制する。
【００３７】
その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ライトデータＷＤ、つまり「１」のデータがメモリセルＣ００に記憶される。
【００３８】
次いで、図６に示す時刻ｔ３において、ライトコントロール信号ＷＣがＬレベルに立ち下がると、図２に示すアシストコントロール５０は、アシスト線ＡＬ０ａをＨレベルに立ち上げる。また、図２に示すＮＡＮＤゲート３３は、Ｈレベルの信号を出力し、ドライバ３６のトランジスタＴＰ１がオフするため、ビット線ＢＬ０ａはフローティング状態となる。つまり、ビット線対ＢＬ０ａ，ＸＢＬ０ａはフローティング状態となる。すると、図示しない回路（プリチャージ回路）は、次の書き込み動作等のために、ビット線対ＢＬ０ａ，ＸＢＬ０ａをＨレベルにする。
【００３９】
図７に示すように、アシスト線ＡＬ０ａの電位が急峻にＨレベルからＬレベルに立ち下げると、反転ビット線ＸＢＬ０ａの電位は、アシスト線ＡＬ０ａとの容量結合によって、電源電圧ＶＳＳからより低い電位に低下する。この反転ビット線ＸＢＬ０ａの電位と、ビット線ＢＬ０ａの電位により、図４に示すメモリセルＣ００のノードＮ０，Ｎ０ｘの電位が変化する。このノードＮ０，Ｎ０ｘの電位の変化は、アシスト線ＡＬ０ａを用いていないメモリセルのノードＬ１，Ｌ２の電位の変化と比べ、急激に変化している。つまり、ノードＮ０，Ｎ０ｘの電位は、アシスト線を用いていないメモリセルのノードＬ１，Ｌ２の電位よりも早く変化する。従って、アシスト線を用いていないメモリと比べ、書き込みに要する時間を短縮することができる。
【００４０】
なお、「０」のデータを書き込む場合、図２に示すライトアンプ３０にはＬレベルのライトデータＷＤが供給される。ライトアンプ３０はＬレベルのライトデータＷＤに応じてビット線ＢＬ０ａをＬレベルに立ち下げた後、そのビット線ＢＬ０ａをフローティング状態とする。そして、アシストコントロール５０は、アシスト線ＡＬ０ａを急峻にＨレベルからＬレベルへと立ち下げる。すると、フローティング状態にあるビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、電源電圧ＶＳＳレベルから更に低下する。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ＬレベルのライトデータＷＤに応じた「０」のデータがメモリセルＣ００に記憶される。
【００４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプ３０はライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線ＢＬ０ａと反転ビット線ＢＬ０ａの電位を制御する。そして、ライトアンプ３０は、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシストコントロール５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。
【００４２】
その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、電源電圧ＶＤＤが低電圧化された半導体記憶装置１０において、ライトデータＷＤ、つまり「１」のデータをメモリセルＣ００に確実に記憶させることができる。
【００４３】
（２）アシスト線ＡＬ０ａはＡポートに対応するアシストコントロール５０により制御され、Ｂポートのアシスト線ＡＬ０ｂに影響しない。また、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳは変化しない。従って、リード動作を行う他のメモリセルに対して、書き込み時のアシスト線ＡＬ０ａ及びビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル変化は影響しない。従って、メモリセルからの読み出し動作に影響を与えることなく、データを書き込むことができる。
【００４４】
（３）ライトアンプ３０は、ライトデータＷＤに応じてドライバ３６のトランジスタＴＰ１をオンする。従って、アシスト線ＡＬ０ａが急峻に立ち下がるとき、ビット線ＢＬ０ａのレベル低下を抑制する。従って、ビット線対ＢＬ０ａ，ＸＢＬ０ａ間の電位差を、アシスト線ＡＬ０ａのレベル変化に応じて容易に大きくすることができる。
【００４５】
尚、上記実施形態は、以下の態様で実施してもよい。
・ビット線対とアシスト線との間の結合容量（カップリング容量）を調整してもよい。調整方法としては、ビット線対とアシスト線との間の間隔を調整する方法がある。
【００４６】
例えば、図８に示すように、各アシスト線ＡＬ０ａ，ＡＬ０ｂの線幅を、ビット線ＢＬ０ａ，ＸＢＬ０ａ，ＢＬ０ｂ，ＸＢＬ０ｂの線幅よりも広く形成する。これにより、アシスト線ＡＬ０ａとビット線対ＢＬ０ａ，ＸＢＬ０ａとの間の間隔、及びアシスト線ＡＬ０ｂとビット線対ＢＬ０ｂ，ＸＢＬ０ｂとの間の間隔が相対的に狭くなる。この結果、ビット線対ＢＬ０ａ，ＸＢＬ０ａとの間の結合容量を大きくすることができる。また、アシスト線ＡＬ０ａ，ＡＬ０ｂの線幅を広くすることにより、アシスト線ＡＬ０ａ，ＡＬ０ｂの抵抗が小さくなるため、アシスト線ＡＬ０ａ，ＡＬ０ｂの電位を変更するときのスルーレートを高くすることができる。
【００４７】
また、図９に示すように、ビット線対ＢＬ０ａ，ＸＢＬ０ａをアシスト線ＡＬ０ａに近づけて配置する。同様に、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂをアシスト線ＡＬ０ｂに近づけて配置する。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａとアシスト線ＡＬ０ａとの間の結合容量、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとの間の結合容量を変更することができる。
【００４８】
また、ビット線対とアシスト線との対向面積を変更してもよい。例えば、図１０に示すように、半導体装置には、反転ビット線ＸＢＬ０ａと転送ゲートＴ１ａ（図４参照）とを互いに接続するビア（ＶＩＡ）６１が形成されている。このビア６１と平行に延びるビア６２をアシスト線ＡＬ０ａに形成する。同様に、ビット線ＢＬ０ａと転送ゲートＴ０ａ（図４参照）とを互いに接続するビア６３に対して、平行に延びるビア６４をアシスト線ＡＬ０ａに形成する。Ｂポートのビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとについても同様にビア６５〜６８を形成する。このように、ビアを形成することにより、ビット線対ＢＬ０ａ，ＸＢＬ０ａとアシスト線ＡＬ０ａとの間の結合容量、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとの間の結合容量を変更することができる。
【００４９】
・各アシスト線ＡＬ０ａ〜ＡＬ２ｂの配線構造を適宜設定してもよい。例えば、ビット線に沿って延びる配線を、異なる複数の配線層にそれぞれ形成し、各配線層の配線を互いにビアで適宜接続してアシスト線としてもよい。この場合、単一の配線層に形成したアシスト線に対して配線抵抗を小さくすることができ、アシスト線のスルーレートを向上することができる。
【００５０】
・ライトアンプとアシストコントロールの構成を適宜変更してもよい。
例えば、図１１に示すように、アシストコントローラ７０のインバータ７１は、制御信号ＷＣ２を論理反転した信号を出力する。ＮＡＮＤゲート７２は、ライトコントロール信号ＷＣとインバータ７１の出力信号とを互いに論理演算した結果に応じたレベルの信号を出力する。バッファ７３は、ＮＡＮＤゲート７２の出力信号に応じてアシスト線ＡＬを駆動する。これにより、制御信号ＷＣ２の立ち下がりに応答してアシスト線ＡＬを立ち下げることができる。
【００５１】
これに対し、図２に示すアシストコントロール５０は、遅延回路５１の遅延時間を、ライトコントロール信号ＷＣの立ち上がりに応じて設定する。従って、制御信号ＷＣ２の立ち下がり、つまりビット線対ＢＬ，ＸＢＬをフローティング状態にするタイミングと、アシスト線ＡＬを立ち下げるタイミングとを適宜設定することができる。
【００５２】
また、図１２に示すように、ライトアンプ８０は、インバータ３２の出力信号Ｓ２がＡＮＤゲート８１に供給される。また、ＡＮＤゲート８１にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート８１の出力端子はドライバ８２に接続されている。ドライバ８２は、インバータ８３と転送ゲート８４を含む。インバータ８３にはＡＮＤゲート８１の出力信号が供給される。インバータ８３の出力端子は転送ゲート８４を介してビット線ＢＬ０ａと接続されている。転送ゲート８４はＣＭＯＳ構造のゲート素子であり、制御信号ＷＣ２と、その制御信号ＷＣ２をインバータ８５により反転した信号によりオンオフする。インバータ３８の出力信号Ｓ３はＡＮＤゲート８６に供給される。ＡＮＤゲート８６にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート８６の出力端子はドライバ８７に接続されている。ドライバ８７は、インバータ８８と転送ゲート８９を含む。インバータ８８にはＡＮＤゲート８６の出力信号が供給される。インバータ８８の出力端子は転送ゲート８９を介して反転ビット線ＸＢＬ０ａと接続されている。転送ゲート８９はＣＭＯＳ構造のゲート素子であり、制御信号ＷＣ２と、その制御信号ＷＣ２をインバータ８５により反転した信号によりオンオフする。このライトアンプ８０は、制御信号ＷＣ２及びその反転信号により転送ゲート８４，８９をオフし、ビット線対ＢＬ０ａ，ＸＢＬ０ａをフローティング状態にする。
【００５３】
また、図１３に示すように、ライトアンプ８０に対し、アシストコントローラ９０は、ＮＡＮＤゲート９１とバッファ９２を含む。ＮＡＮＤゲート９１は、ライトコントロール信号ＷＣと、ライトアンプ８０のインバータ８５の出力信号、つまり制御信号ＷＣ２を論理反転した信号を出力する。
【００５４】
・シールド線ＳＬを、低電位側の電源配線ＶＳＳに接続してもよい。また、シールド線ＳＬを、半導体基板上に形成した定電圧生成回路に接続してもよい。
・アシスト線ＡＬを駆動するバッファ５３，７３のトランジスタサイズを変更することにより、アシスト線ＡＬのレベルを立ち下げるときのスルーレートを調整するようにしてもよい。
【００５５】
・上記各実施形態はＡポートとＢポートを有するメモリに具体化したが、３つ以上のポートを有するメモリに適用してもよい。また、アシスト線、ライトアンプ、アシストコントローラをシングルポートメモリに適用してもよい。
【００５６】
・上記各実施形態は、ＡポートとＢポートのそれぞれからデータの入出力が可能であったが、いずれか一方を読み出し専用又は書き込み専用としたメモリに具体化してもよい。
・上記各実施形態では、書き込み動作の開始ビット線を高電位側の電源電圧ＶＤＤレベルとしたが、レベルを適宜変更してもよい。例えば、低電位側の電源電圧ＶＳＳレベルとした場合、アシスト線の電位をＬレベルからＨレベルへと急峻に遷移させる。
【００５７】
・上記各実施形態は、ＣＭＯＳ構成のインバータ２１，２２をクロスカップル接続したセル部２０を有するメモリセルＣ００〜Ｃ２２としたが、例えば、負荷トランジスタをＮチャネルＭＯＳトランジスタとする、等のようにセル部を適宜変更してもよい。
【００５８】
・上記実施形態では、ビット線対間に配置形成したアシスト線の電位を制御してデータの書き込みを行うようにしたが、メモリセルが１本のビット線に接続されたメモリ（例えばＤＲＡＭ：Dynamic Random Access Memory）に適用してもよい。
【００５９】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、
前記ビット線に沿って形成されたアシスト線と、
書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、
書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、
を有することを特徴とする半導体記憶装置。
（付記２）
前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第１のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第２のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、
ことを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記ライトアンプは、前記制御信号を遅延して第２の制御信号を生成し、前記第２の制御信号に基づいて前記ビット線をフローティング状態に制御し、
前記アシスト線制御回路は、前記第２の制御信号に基づいて前記アシスト線の電位を制御する、
ことを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）
前記メモリセルはビット線対に接続され、
前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第１の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第１の電位から第２の電位に遷移させてフローティング状態とする、
ことを特徴とする付記１〜３のうちの何れか１つに記載の半導体記憶装置。
（付記５）
前記メモリセルは、複数のビット線対に接続され、
前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、
ことを特徴とする付記１〜４のうちの何れか１つに記載の半導体記憶装置。
（付記６）
前記ライトアンプは、
前記ビット線と高電位側の電源配線との間に接続された第１のトランジスタと、前記ビット線と低電位側の電源配線との間に接続された第２のトランジスタを含むドライバを有し、
前記第１のトランジスタを前記ライトデータと前記制御信号に基づいて制御し、
前記第２のトランジスタを前記ライトデータと前記第２の制御信号に基づいて制御する、
ことを特徴とする付記３〜５のうちの何れか１つに記載の半導体記憶装置。
（付記７）
前記ライトアンプは、
前記ライトデータに応じた信号と前記制御信号を論理演算して生成された信号が供給されるインバータと、
前記インバータの出力端子と前記ビット線との間に接続され、前記第２の制御信号に基づいて制御される転送ゲートを含む、
ことを特徴とする付記３〜５のうちの何れか１つに記載の半導体記憶装置。
（付記８）
前記メモリセルの領域上には、
高電位側の電源配線と、
低電位側の電源配線と、
第１のビット線対と、
第２のビット線対と、
前記第１のビット線対の間に配置された第１のアシスト線と、
前記第２のビット線対の間に配置された第２のアシスト線と、
前記第１のビット線対と前記第２のビット線対の間配置されたシールド線と、
が形成されたことを特徴とする付記５に記載の半導体記憶装置。
（付記９）
前記各配線は配置間隔が互いに等しく設定され、
前記第１のアシスト線及び前記第２のアシスト線は、他の配線よりも幅が広く形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１０）
前記第１のビット線対と前記第１のアシスト線との間の間隔と、前記第１のビット線対と前記第１のアシスト線との間の間隔は、他の配線間の間隔よりも狭く形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１１）
前記第１のアシスト線と前記第２のアシスト線には、前記ビット線のそれぞれとメモリセルの転送ゲートとを接続するビアと平行に延びるダミービアが形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１２）
メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、
前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、
ことを特徴とする半導体記憶装置の制御方法。
【符号の説明】
【００６０】
３０ ライトアンプ
５０ アシストコントローラ（アシスト線制御回路）
Ｃ００ メモリセル
２０ セル部
Ｔ０ａ，Ｔ１ａ 転送ゲート
ＢＬ０ａ，ＸＢＬ０ａ ビット線対
ＡＬ０ａ アシスト線
ＢＬ０ｂ，ＸＢＬ０ｂ ビット線対
ＡＬ０ｂ アシスト線
ＶＤＤ，ＶＳＳ 電源配線
ＷＣ ライトコントロール信号（制御信号）
ＷＣ２ 制御信号（第２の制御信号）
【技術分野】
【０００１】
半導体記憶装置及び半導体記憶装置の制御方法に関する。
【背景技術】
【０００２】
半導体記憶装置の１つにスタティック・ランダム・アクセス・メモリ（Static Random Access Memory:SRAM）がある。ＳＲＡＭは、１つのデータを記憶するメモリセルを有している。メモリセルは、例えば、２つの転送ゲートとＣＭＯＳ構造の２つのインバータを含む。２つのインバータは互いの入力端子が互いの出力端子に接続され、各インバータの入力端子（出力端子）がそれぞれ転送ゲートを介して一対のビット線に接続される。そして、メモリセルは、２つのインバータにより構成されるフリップフロップにより１つのデータを保持する。ＳＲＡＭの一つは、複数の入出力ポートを有する、所謂マルチポートメモリである（例えば、特許文献１参照）。
【０００３】
このようなＳＲＡＭの電源電圧は、消費電力の低減等のため、低電圧化が求められている。このように低電圧化されたＳＲＡＭは、ビット線の電位も電源電圧に応じて低くなるため、インバータにより保持レベルを反転することができなくなる、つまりデータを書き込むことができなくなる。このため、インバータの高電位側の電圧と低電位側の電圧との電位差を小さくすることでデータを書き込む方法が提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００５−２５８６３号公報
【特許文献２】特開２００３−２２６７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチポートメモリにおいて、上記のインバータの電源電圧を変更する方法を採用することはできない。例えば、２つのポートを有するメモリにおいて、１つのポートからデータの読み出しを行い、他のポートからデータの書き込みを行う場合がある。このような場合、読み出しを行うメモリセルのデータが不安定になって、書き込みデータとセルの保持データが異なることや、セルに保持されたデータとビット線を介して読み出されたデータとが異なる等の誤動作を起こすおそれがある。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、前記ビット線に沿って形成されたアシスト線と、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路とを有する。
【発明の効果】
【０００７】
本発明の一観点によれば、データを確実に書き込むことができる。
【図面の簡単な説明】
【０００８】
【図１】半導体記憶装置のブロック図である。
【図２】ライトアンプ及びアシストコントロールの回路図である。
【図３】セルアレイのブロック図である。
【図４】メモリセルの回路図である。
【図５】メモリセルのレイアウト図である。
【図６】ライトアンプ及びアシストコントロールの動作を示す波形図である。
【図７】ビット線及びアシスト線の波形図である。
【図８】別のメモリセルのレイアウト図である。
【図９】別のメモリセルのレイアウト図である。
【図１０】別のメモリセルのレイアウト図である。
【図１１】別のライトアンプ及びアシストコントロールの回路図である。
【図１２】別のライトアンプ及びアシストコントロールの回路図である。
【図１３】別のライトアンプ及びアシストコントロールの回路図である。
【発明を実施するための形態】
【０００９】
以下、一実施形態を図１〜図７に従って説明する。
図１に示すように、半導体記憶装置１０は、セルアレイ１１と、セルアレイ１１のメモリセルをアクセスする第１のポート（Ａポート）のためのコントロール部１２ａ，アドレスデコーダ１３ａ，入出力回路１４ａ，アシストコントロール１５ａを有している。また、半導体記憶装置１０は、セルアレイ１１のメモリセルをアクセスする第２のポート（Ｂポート）のためのコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシストコントロール１５ｂを有している。
【００１０】
図３に示すように、セルアレイ１１は、行列状に配列された複数（図３において９個）のメモリセルＣ００〜Ｃ２２を有している。各メモリセルＣ００〜Ｃ２２は高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳに接続され、各電源配線ＶＤＤ，ＶＳＳを介して供給される駆動電圧ＶＤＤ，ＶＳＳに基づいて動作する。列方向に配列されたメモリセルＣ００，Ｃ１０，Ｃ２０は、Ａポートのためのビット線ＢＬ０ａと、Ｂポートのためのビット線ＢＬ０ｂに接続されている。同様に、メモリセルＣ０１，Ｃ１１，Ｃ２１は、Ａポートのためのビット線ＢＬ１ａと、Ｂポートのためのビット線ＢＬ１ｂに接続されている。また、メモリセルＣ０２，Ｃ１２，Ｃ２２は、Ａポートのためのビット線ＢＬ２ａと、Ｂポートのためのビット線ＢＬ２ｂに接続されている。なお、ビット線ＢＬ０ａは、図４に示すように、相補なビット線ＢＬ０ａ，ＸＢＬ０ａである。同様に、各ビット線ＢＬ１ａ，ＢＬ２ａ，ＢＬ０ｂ〜ＢＬ２ｂは、相補なビット線である。行方向に配列されたメモリセルＣ００，Ｃ０１，Ｃ０２は、Ａポートのためのワード線ＷＬ０ａと、Ｂポートのためのワード線ＷＬ０ｂに接続されている。同様に、メモリセルＣ１０，Ｃ１１，〜Ｃ１２は、Ａポートのためのワード線ＷＬ１ａと、Ｂポートのためのワード線ＷＬ１ｂに接続されている。また、メモリセルＣ２０，Ｃ２１，Ｃ２２は、Ａポートのためのワード線ＷＬ２ａと、Ｂポートのためのワード線ＷＬ２ｂに接続されている。
【００１１】
図４に示すように、メモリセルＣ００のセル部２０は、一対のインバータ２１，２２を有している。各インバータ２１，２２の電源端子はそれぞれ図３に示す電源配線ＶＤＤ，ＶＳＳに接続されている。インバータ２１，２２は、互いの入力端子が互いの出力端子に接続され、所謂クロスカップル接続されている。従って、セル部２０は、インバータ２１，２２をループ状に接続した双安定回路であり、インバータ２１，２２間のノードＮ０，Ｎ０ｘの電位を安定に保持する。
【００１２】
ノードＮ０とノードＮ０ｘは、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂに接続される。詳述すると、ノードＮ０は転送ゲートＴ０ａを介してビット線ＢＬ０ａに接続され、ノードＮ０ｘは転送ゲートＴ１ａを介して反転ビット線ＸＢＬ０ａに接続されている。転送ゲートＴ０ａ，Ｔ１ａは、ＮチャネルＭＯＳトランジスタであり、ゲートがＡポート用のワード線ＷＬ０ａに接続されている。従って、転送ゲートＴ０ａ，Ｔ１ａは、ワード線ＷＬ０ａの電位（レベル）に応じてオン／オフする。
【００１３】
また、ノードＮ０は転送ゲートＴ０ｂを介してビット線ＢＬ０ｂに接続され、ノードＮ０ｘは転送ゲートＴ１ｂを介して反転ビット線ＸＢＬ０ｂに接続されている。転送ゲートＴ０ｂ，Ｔ１ｂは、ＮチャネルＭＯＳトランジスタであり、ゲートがＢポート用のワード線ＷＬ０ｂに接続されている。従って、転送ゲートＴ０ｂ，Ｔ１ｂは、ワード線ＷＬ０ｂの電位（レベル）に応じてオン／オフする。
【００１４】
Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａの間には、両ビット線ＢＬ０ａ，ＸＢＬ０ａに沿って延びるアシスト線ＡＬ０ａが形成されている。同様に、Ｂポート用のビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間には、両ビット線ＢＬ０ｂ，ＸＢＬ０ｂに沿って延びるアシスト線ＡＬ０ｂが形成されている。
【００１５】
図５に示すように、メモリセルＣ００が形成された領域に対して、高電位側の電源配線ＶＤＤと低電位側の電源配線ＶＳＳとの間に、Ａポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ａと、Ｂポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ及びアシスト線ＡＬ０ｂと、シールド線ＳＬが、等間隔で配置されている。各配線は、互いに等しい線幅にて形成されている。シールド線ＳＬは、Ａポート用のビット線ＢＬ０ａとＢポート用の反転ビット線ＸＢＬ０ｂとの間に、各ビット線に沿って延びるように形成されている。このシールド線ＳＬは、所定電位の配線（例えば高電位側の電源配線ＶＶＤＤ）に接続されている。このように形成されたシールド線ＳＬは、Ａポートのビット線対ＢＬ０ａ，ＸＢＬ０ａと、Ｂポートのビット線対ＢＬ０ｂ，ＸＢＬ０ｂの間の相互的な干渉を防ぐ。
【００１６】
図３に示すメモリセルＣ０１〜Ｃ２２は、メモリセルＣ００と同様に構成されている。そして、各メモリセルＣ０１〜Ｃ２２に対応する相補ビット線間にそれぞれアシスト線が形成されている。また、各メモリセルにおいて、Ａポート用のビット線とＢポート用のビット線との間には、シールド線が形成されている。
【００１７】
次に、セルアレイ１１をアクセスするための構成の概略を説明する。
図１に示すように、コントロール部１２ａは、クロック信号ＣＬＫに同期して図示しない制御信号を受け取る。制御信号は、例えば、チップセレクト信号やライトイネーブル信号等のコマンド信号を含む。コントロール部１２ａは、制御信号に基づいて、読み出し動作や書き込み動作のための制御信号（タイミング信号）を生成する。この制御信号は、書き込み制御信号（ライトコントロール信号）ＷＣを含む。コントロール部１２ａにて生成された制御信号は、アドレスデコーダ１３ａ，入出力回路１４ａ，アシストコントロール１５ａに供給される。
【００１８】
アドレスデコーダ１３ａは、アドレス信号ＡＤＲをデコードし、ロウ選択信号とカラム選択信号を生成する。そして、アドレスデコーダ１３ａは、ロウ選択信号に応じた１つのワード線を活性化する。例えば、アドレスデコーダ１３ａは、選択した１つのワード線の電位を低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から高電位側の電源電圧ＶＤＤレベル（Ｈレベル）に遷移させる。アドレスデコーダ１３ａは、生成したカラム選択信号を入出力回路１４ａに出力する。
【００１９】
入出力回路１４ａは、ライトアンプ、センスアンプ、カラムスイッチ、等を含む。カラムスイッチは、カラム選択信号に応じたビット線対を選択する。ライトアンプは、選択されたビット線対を、入力データＤＩに応じて駆動する。書き込み動作において、駆動されたビット線対と、活性化されたワード線とに接続されたメモリセルに、入力データＤＩが書き込まれる。読み出し動作において、活性化されたワード線に接続されたメモリセルに記憶されたデータが、ビット線対に読み出される。センスアンプは、選択されたビット線対の電位を増幅して出力データＤＯを生成する。
【００２０】
アシストコントロール１５ａは、アシスト線ＡＬの電位を制御する。アシストコントロール１５ａは、通常状態において、アシスト線ＡＬを高電位側の電源電圧ＶＤＤレベルに駆動する。また、アシストコントロール１５ａは、ライトコントロール信号ＷＣに応答して、書き込み動作における所定のタイミングで、アシスト線ＡＬを急峻に立ち下げて低電位側の電源電圧ＶＳＳレベルとする。そして、アシストコントロール１５ａは、ライトコントロール信号ＷＣに基づいて、書き込み動作が終了するとき、アシスト線ＡＬをＨレベルに立ち上げる。
【００２１】
Ｂポート用のコントロール部１２ｂ，アドレスデコーダ１３ｂ，入出力回路１４ｂ，アシストコントロール１５ｂは、対応するＡポート用の各回路１２ａ，１３ａ，１４ａ，１５ａと同様に構成されている。これらの回路１２ｂ〜１５ｂに対する説明を省略する。
【００２２】
次に、ライトアンプの一例を説明する。
図２に示すように、ライトアンプ３０は、ライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。なお、Ａポート用の他のビット線対やＢポート用のビット線対についても、同様に構成されるライトアンプにより駆動される。
【００２３】
ライトデータＷＤは、インバータ３１に供給される。インバータ３１の出力信号Ｓ１はインバータ３２を介してＮＡＮＤゲート３３に供給される。また、インバータ３２の出力信号Ｓ２は、インバータ３４を介してＡＮＤゲート３５に供給される。ＮＡＮＤゲート３３にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート３５には、後述する制御信号ＷＣ２が供給される。ＮＡＮＤゲート３３の出力端子とＡＮＤゲート３５の出力端子はドライバ３６に接続されている。
【００２４】
ドライバ３６は、ＰチャネルＭＯＳトランジスタＴＰ１とＮチャネルＭＯＳトランジスタＴＮ１を含む。トランジスタＴＰ１のソースは電源配線ＶＤＤに接続され、ゲートはＮＡＮＤゲート３３の出力端子に接続され、ドレインはトランジスタＴＮ１に接続されている。トランジスタＴＮ１のソースは電源配線ＶＳＳに接続され、ゲートはＡＮＤゲート３５の出力端子に接続され、ドレインはトランジスタＴＰ１のドレインに接続されている。トランジスタＴＰ１とトランジスタＴＮ１の間のノードＮ１１にはビット線ＢＬ０ａが接続されている。
【００２５】
インバータ３１の出力信号Ｓ１はインバータ３７，３８を介してＮＡＮＤゲート３９に供給される。また、インバータ３８の出力信号Ｓ３は、インバータ４０を介してＡＮＤゲート４１に供給される。ＮＡＮＤゲート３９にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート４１には、後述する制御信号ＷＣ２が供給される。ＮＡＮＤゲート３９の出力端子とＡＮＤゲート４１の出力端子はドライバ４２に接続されている。
【００２６】
ドライバ４２は、ＰチャネルＭＯＳトランジスタＴＰ２とＮチャネルＭＯＳトランジスタＴＮ２を含む。トランジスタＴＰ２のソースは電源配線ＶＤＤに接続され、ゲートはＮＡＮＤゲート３９の出力端子に接続され、ドレインはトランジスタＴＮ２に接続されている。トランジスタＴＮ２のソースは電源配線ＶＳＳに接続され、ゲートはＡＮＤゲート４１の出力端子に接続され、ドレインはトランジスタＴＰ２のドレインに接続されている。トランジスタＴＰ２とトランジスタＴＮ２の間のノードＮ１２には反転ビット線ＸＢＬ０ａが接続されている。
【００２７】
ライトコントロール信号ＷＣは、遅延回路４３とＡＮＤゲート４４に供給される。遅延回路４３は直列接続された奇数個（図において３個）のインバータを含み、インバータの段数に応じた期間、ライトコントロール信号ＷＣを遅延するとともに論理反転して制御信号ＷＣ２を生成する。この制御信号ＷＣ２は、上記のＡＮＤゲート３５，４１に供給される。
【００２８】
次に、アシストコントロールの一例を説明する。
図２に示すように、アシストコントロール（アシスト線制御回路）５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを駆動する。なお、Ａポート用の他のアシスト線やＢポート用のアシスト線についても、同様に構成されるアシストコントロールにより駆動される。ライトコントロール信号ＷＣは、遅延回路５１とＮＡＮＤゲート５２に供給される。遅延回路５１は、直列接続された複数個（図において４個）のバッファを含み、バッファの段数に応じた時間、ライトコントロール信号ＷＣを遅延した信号を出力する。ＮＡＮＤゲート５２は、ライトコントロール信号ＷＣと遅延回路５１の出力信号とを論理演算（否定論理積演算）して生成した信号を出力する。バッファ５３は、ＮＡＮＤゲート５２の出力信号に基づいて、アシスト線ＡＬを駆動する。
【００２９】
次に、ライトアンプ３０とアシストコントロール１５ａの作用を説明する。
今、図６に示すように、ライトコントロール信号ＷＣはＬレベルである。なお、図６において、横方向に延びる破線は低電位側の電源電圧ＶＳＳレベル（Ｌレベル）を示す。
【００３０】
図２に示すＡＮＤゲート４４はＬレベルの制御信号ＷＣ２を出力する。従って、ＮＡＮＤゲート３３はＨレベルの信号を出力し、ＡＮＤゲート３５はＬレベルの駆動信号を出力する。従って、ドライバ３６のトランジスタＴＰ１，ＴＮ２がオフする。同様に、ＮＡＮＤゲート３９はＨレベルの信号を出力し、ＡＮＤゲート４１はＬレベルの信号を出力する。従って、ドライバ４２のトランジスタＴＰ２，ＴＮ２はオフする。このとき、ビット線対ＢＬ０ａ，ＸＢＬ０ａは図示しない回路（例えば、プリチャージ回路）により、所定の電位（例えば、高電位側の電源電圧ＶＤＤレベル（Ｈレベル））に駆動されている。この回路（プリチャージ回路）は、書き込み動作の開始とともにビット線対ＢＬ０ａ，ＸＢＬ０ａから切り離される。アシストコントロール５０は、Ｌレベルのライトコントロール信号ＷＣに応答してアシスト線ＡＬ０ａをＨレベルに駆動する。
【００３１】
次いで、図６に示すように、時刻ｔ１においてライトコントロール信号ＷＣがＬレベルからＨレベルに立ち上がると、図２に示すＡＮＤゲート４４から遅延回路４３の遅延時間に対応する期間、Ｈレベルとなる制御信号ＷＣ２が出力される。図２に示すドライバ３６，４２は、ライトコントロール信号ＷＣと制御信号ＷＣ２とライトデータＷＤに応じてビット線対ＢＬ０ａ，ＸＢＬ０ａを駆動する。例えば、「１」のデータを書き込む場合、ＨレベルのライトデータＷＤがライトアンプ３０に供給される。
【００３２】
ＮＡＮＤゲート３３はＬレベルの信号を出力し、ＡＮＤゲート３５はＬレベルの信号を出力する。その結果、ドライバ３６のトランジスタＴＰ１はオンし、トランジスタＴＮ１はオフする。従って、ドライバ３６はビット線ＢＬ０ａをＨレベルに維持する。
【００３３】
一方、ＮＡＮＤゲート３９はＨレベルの信号を出力し、ＡＮＤゲート４１はＨレベルの信号を出力する。その結果、ドライバ４２のトランジスタＴＰ２はオフし、トランジスタＴＮ２はオンする。従って、ドライバ４２は、図６に示すように、反転ビット線ＸＢＬ０ａの電位を引き下げる。
【００３４】
そして、図６に示すように、制御信号ＷＣ２がＬレベルに立ち下がると、図２に示すＡＮＤゲート４１がＬレベルの信号を出力するため、ドライバ４２のトランジスタＴＮ２がオフする。このとき、ＮＡＮＤゲート３９はＨレベルの信号を出力するため、トランジスタＴＰ２はオフしている。従って、反転ビット線ＸＢＬ０ａはフローティング状態となる。なお、反転ビット線ＸＢＬ０ａをフローティング状態とするタイミング、つまり図２に示す遅延回路４３における遅延時間は、Ｌレベルの駆動されるビット線（この場合は反転ビット線ＸＢＬ０ａ）のレベルがほぼ低電位側の電源電圧ＶＳＳレベルになったときが好ましい。言い換えれば、駆動されるビット線の電位がＬレベルに到達するまでに要する時間に応じて、遅延回路４３の遅延時間（インバータの段数）が設定されている。
【００３５】
次いで、時刻ｔ１から図２に示す遅延回路５１に対応する期間が経過した時刻ｔ２において、アシストコントロール５０はアシスト線ＡＬ０ａを急峻にＬレベルに立ち下げる。すると、フローティング状態にある反転ビット線ＸＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、電源電圧ＶＳＳレベルから更に低下する。
【００３６】
このとき、ビット線ＢＬ０ａは、反転ビット線ＸＢＬ０ａと同様に、アシスト線ＡＬ０ａと容量結合された状態にある。そして、図５に示すように、ビット線ＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔は、反転ビット線ＢＬ０ａとアシスト線ＡＬ０ａとの間の間隔と等しい。従って、ビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａの急峻なレベル変化の影響を受け、電源電圧ＶＤＤレベルから低下する。しかし、図２に示すように、ビット線ＢＬ０ａが接続されたノードＮ１１はオンしたトランジスタＴＰ１のドレインに接続されている。従って、トランジスタＴＰ１はビット線ＢＬ０ａのレベル低下を抑制する。
【００３７】
その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ライトデータＷＤ、つまり「１」のデータがメモリセルＣ００に記憶される。
【００３８】
次いで、図６に示す時刻ｔ３において、ライトコントロール信号ＷＣがＬレベルに立ち下がると、図２に示すアシストコントロール５０は、アシスト線ＡＬ０ａをＨレベルに立ち上げる。また、図２に示すＮＡＮＤゲート３３は、Ｈレベルの信号を出力し、ドライバ３６のトランジスタＴＰ１がオフするため、ビット線ＢＬ０ａはフローティング状態となる。つまり、ビット線対ＢＬ０ａ，ＸＢＬ０ａはフローティング状態となる。すると、図示しない回路（プリチャージ回路）は、次の書き込み動作等のために、ビット線対ＢＬ０ａ，ＸＢＬ０ａをＨレベルにする。
【００３９】
図７に示すように、アシスト線ＡＬ０ａの電位が急峻にＨレベルからＬレベルに立ち下げると、反転ビット線ＸＢＬ０ａの電位は、アシスト線ＡＬ０ａとの容量結合によって、電源電圧ＶＳＳからより低い電位に低下する。この反転ビット線ＸＢＬ０ａの電位と、ビット線ＢＬ０ａの電位により、図４に示すメモリセルＣ００のノードＮ０，Ｎ０ｘの電位が変化する。このノードＮ０，Ｎ０ｘの電位の変化は、アシスト線ＡＬ０ａを用いていないメモリセルのノードＬ１，Ｌ２の電位の変化と比べ、急激に変化している。つまり、ノードＮ０，Ｎ０ｘの電位は、アシスト線を用いていないメモリセルのノードＬ１，Ｌ２の電位よりも早く変化する。従って、アシスト線を用いていないメモリと比べ、書き込みに要する時間を短縮することができる。
【００４０】
なお、「０」のデータを書き込む場合、図２に示すライトアンプ３０にはＬレベルのライトデータＷＤが供給される。ライトアンプ３０はＬレベルのライトデータＷＤに応じてビット線ＢＬ０ａをＬレベルに立ち下げた後、そのビット線ＢＬ０ａをフローティング状態とする。そして、アシストコントロール５０は、アシスト線ＡＬ０ａを急峻にＨレベルからＬレベルへと立ち下げる。すると、フローティング状態にあるビット線ＢＬ０ａのレベルは、アシスト線ＡＬ０ａとの間の容量結合（カップリング）により、電源電圧ＶＳＳレベルから更に低下する。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、ＬレベルのライトデータＷＤに応じた「０」のデータがメモリセルＣ００に記憶される。
【００４１】
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）メモリセルＣ００に接続されたＡポート用のビット線対ＢＬ０ａ，ＸＢＬ０ａ間にはアシスト線ＡＬ０ａが形成されている。ライトアンプ３０はライトデータＷＤとライトコントロール信号ＷＣに基づいて、ビット線ＢＬ０ａと反転ビット線ＢＬ０ａの電位を制御する。そして、ライトアンプ３０は、ＨレベルからＬレベルに遷移させた反転ビット線ＸＢＬ０ａをフローティング状態にする。アシストコントロール５０は、ライトコントロール信号ＷＣに基づいて、アシスト線ＡＬ０ａを、ＨレベルからＬレベルへと急峻に立ち下げる。フローティング状態の反転ビット線ＸＢＬ０ａの電位は、容量結合されたアシスト線ＡＬ０ａの電位変化により、低電位側の電源電圧ＶＳＳレベル（Ｌレベル）から更に低下する。
【００４２】
その結果、ビット線ＢＬ０ａのレベルと反転ビット線ＸＢＬ０ａのレベルとの差（電位差）は、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳのレベル差よりも大きくなる。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａの電位差は、電源電圧ＶＤＤ，ＶＳＳのレベル差よりも拡大される。このように拡大されたビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル差により、図４に示すメモリセルＣ００のインバータ２１，２２が反転動作するため、電源電圧ＶＤＤが低電圧化された半導体記憶装置１０において、ライトデータＷＤ、つまり「１」のデータをメモリセルＣ００に確実に記憶させることができる。
【００４３】
（２）アシスト線ＡＬ０ａはＡポートに対応するアシストコントロール５０により制御され、Ｂポートのアシスト線ＡＬ０ｂに影響しない。また、高電位側の電源電圧ＶＤＤと低電位側の電源電圧ＶＳＳは変化しない。従って、リード動作を行う他のメモリセルに対して、書き込み時のアシスト線ＡＬ０ａ及びビット線対ＢＬ０ａ，ＸＢＬ０ａのレベル変化は影響しない。従って、メモリセルからの読み出し動作に影響を与えることなく、データを書き込むことができる。
【００４４】
（３）ライトアンプ３０は、ライトデータＷＤに応じてドライバ３６のトランジスタＴＰ１をオンする。従って、アシスト線ＡＬ０ａが急峻に立ち下がるとき、ビット線ＢＬ０ａのレベル低下を抑制する。従って、ビット線対ＢＬ０ａ，ＸＢＬ０ａ間の電位差を、アシスト線ＡＬ０ａのレベル変化に応じて容易に大きくすることができる。
【００４５】
尚、上記実施形態は、以下の態様で実施してもよい。
・ビット線対とアシスト線との間の結合容量（カップリング容量）を調整してもよい。調整方法としては、ビット線対とアシスト線との間の間隔を調整する方法がある。
【００４６】
例えば、図８に示すように、各アシスト線ＡＬ０ａ，ＡＬ０ｂの線幅を、ビット線ＢＬ０ａ，ＸＢＬ０ａ，ＢＬ０ｂ，ＸＢＬ０ｂの線幅よりも広く形成する。これにより、アシスト線ＡＬ０ａとビット線対ＢＬ０ａ，ＸＢＬ０ａとの間の間隔、及びアシスト線ＡＬ０ｂとビット線対ＢＬ０ｂ，ＸＢＬ０ｂとの間の間隔が相対的に狭くなる。この結果、ビット線対ＢＬ０ａ，ＸＢＬ０ａとの間の結合容量を大きくすることができる。また、アシスト線ＡＬ０ａ，ＡＬ０ｂの線幅を広くすることにより、アシスト線ＡＬ０ａ，ＡＬ０ｂの抵抗が小さくなるため、アシスト線ＡＬ０ａ，ＡＬ０ｂの電位を変更するときのスルーレートを高くすることができる。
【００４７】
また、図９に示すように、ビット線対ＢＬ０ａ，ＸＢＬ０ａをアシスト線ＡＬ０ａに近づけて配置する。同様に、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂをアシスト線ＡＬ０ｂに近づけて配置する。このように、ビット線対ＢＬ０ａ，ＸＢＬ０ａとアシスト線ＡＬ０ａとの間の結合容量、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとの間の結合容量を変更することができる。
【００４８】
また、ビット線対とアシスト線との対向面積を変更してもよい。例えば、図１０に示すように、半導体装置には、反転ビット線ＸＢＬ０ａと転送ゲートＴ１ａ（図４参照）とを互いに接続するビア（ＶＩＡ）６１が形成されている。このビア６１と平行に延びるビア６２をアシスト線ＡＬ０ａに形成する。同様に、ビット線ＢＬ０ａと転送ゲートＴ０ａ（図４参照）とを互いに接続するビア６３に対して、平行に延びるビア６４をアシスト線ＡＬ０ａに形成する。Ｂポートのビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとについても同様にビア６５〜６８を形成する。このように、ビアを形成することにより、ビット線対ＢＬ０ａ，ＸＢＬ０ａとアシスト線ＡＬ０ａとの間の結合容量、ビット線対ＢＬ０ｂ，ＸＢＬ０ｂとアシスト線ＡＬ０ｂとの間の結合容量を変更することができる。
【００４９】
・各アシスト線ＡＬ０ａ〜ＡＬ２ｂの配線構造を適宜設定してもよい。例えば、ビット線に沿って延びる配線を、異なる複数の配線層にそれぞれ形成し、各配線層の配線を互いにビアで適宜接続してアシスト線としてもよい。この場合、単一の配線層に形成したアシスト線に対して配線抵抗を小さくすることができ、アシスト線のスルーレートを向上することができる。
【００５０】
・ライトアンプとアシストコントロールの構成を適宜変更してもよい。
例えば、図１１に示すように、アシストコントローラ７０のインバータ７１は、制御信号ＷＣ２を論理反転した信号を出力する。ＮＡＮＤゲート７２は、ライトコントロール信号ＷＣとインバータ７１の出力信号とを互いに論理演算した結果に応じたレベルの信号を出力する。バッファ７３は、ＮＡＮＤゲート７２の出力信号に応じてアシスト線ＡＬを駆動する。これにより、制御信号ＷＣ２の立ち下がりに応答してアシスト線ＡＬを立ち下げることができる。
【００５１】
これに対し、図２に示すアシストコントロール５０は、遅延回路５１の遅延時間を、ライトコントロール信号ＷＣの立ち上がりに応じて設定する。従って、制御信号ＷＣ２の立ち下がり、つまりビット線対ＢＬ，ＸＢＬをフローティング状態にするタイミングと、アシスト線ＡＬを立ち下げるタイミングとを適宜設定することができる。
【００５２】
また、図１２に示すように、ライトアンプ８０は、インバータ３２の出力信号Ｓ２がＡＮＤゲート８１に供給される。また、ＡＮＤゲート８１にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート８１の出力端子はドライバ８２に接続されている。ドライバ８２は、インバータ８３と転送ゲート８４を含む。インバータ８３にはＡＮＤゲート８１の出力信号が供給される。インバータ８３の出力端子は転送ゲート８４を介してビット線ＢＬ０ａと接続されている。転送ゲート８４はＣＭＯＳ構造のゲート素子であり、制御信号ＷＣ２と、その制御信号ＷＣ２をインバータ８５により反転した信号によりオンオフする。インバータ３８の出力信号Ｓ３はＡＮＤゲート８６に供給される。ＡＮＤゲート８６にはライトコントロール信号ＷＣが供給される。ＡＮＤゲート８６の出力端子はドライバ８７に接続されている。ドライバ８７は、インバータ８８と転送ゲート８９を含む。インバータ８８にはＡＮＤゲート８６の出力信号が供給される。インバータ８８の出力端子は転送ゲート８９を介して反転ビット線ＸＢＬ０ａと接続されている。転送ゲート８９はＣＭＯＳ構造のゲート素子であり、制御信号ＷＣ２と、その制御信号ＷＣ２をインバータ８５により反転した信号によりオンオフする。このライトアンプ８０は、制御信号ＷＣ２及びその反転信号により転送ゲート８４，８９をオフし、ビット線対ＢＬ０ａ，ＸＢＬ０ａをフローティング状態にする。
【００５３】
また、図１３に示すように、ライトアンプ８０に対し、アシストコントローラ９０は、ＮＡＮＤゲート９１とバッファ９２を含む。ＮＡＮＤゲート９１は、ライトコントロール信号ＷＣと、ライトアンプ８０のインバータ８５の出力信号、つまり制御信号ＷＣ２を論理反転した信号を出力する。
【００５４】
・シールド線ＳＬを、低電位側の電源配線ＶＳＳに接続してもよい。また、シールド線ＳＬを、半導体基板上に形成した定電圧生成回路に接続してもよい。
・アシスト線ＡＬを駆動するバッファ５３，７３のトランジスタサイズを変更することにより、アシスト線ＡＬのレベルを立ち下げるときのスルーレートを調整するようにしてもよい。
【００５５】
・上記各実施形態はＡポートとＢポートを有するメモリに具体化したが、３つ以上のポートを有するメモリに適用してもよい。また、アシスト線、ライトアンプ、アシストコントローラをシングルポートメモリに適用してもよい。
【００５６】
・上記各実施形態は、ＡポートとＢポートのそれぞれからデータの入出力が可能であったが、いずれか一方を読み出し専用又は書き込み専用としたメモリに具体化してもよい。
・上記各実施形態では、書き込み動作の開始ビット線を高電位側の電源電圧ＶＤＤレベルとしたが、レベルを適宜変更してもよい。例えば、低電位側の電源電圧ＶＳＳレベルとした場合、アシスト線の電位をＬレベルからＨレベルへと急峻に遷移させる。
【００５７】
・上記各実施形態は、ＣＭＯＳ構成のインバータ２１，２２をクロスカップル接続したセル部２０を有するメモリセルＣ００〜Ｃ２２としたが、例えば、負荷トランジスタをＮチャネルＭＯＳトランジスタとする、等のようにセル部を適宜変更してもよい。
【００５８】
・上記実施形態では、ビット線対間に配置形成したアシスト線の電位を制御してデータの書き込みを行うようにしたが、メモリセルが１本のビット線に接続されたメモリ（例えばＤＲＡＭ：Dynamic Random Access Memory）に適用してもよい。
【００５９】
上記各実施形態に関し、以下の付記を開示する。
（付記１）
転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、
前記ビット線に沿って形成されたアシスト線と、
書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、
書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、
を有することを特徴とする半導体記憶装置。
（付記２）
前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第１のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第２のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、
ことを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記ライトアンプは、前記制御信号を遅延して第２の制御信号を生成し、前記第２の制御信号に基づいて前記ビット線をフローティング状態に制御し、
前記アシスト線制御回路は、前記第２の制御信号に基づいて前記アシスト線の電位を制御する、
ことを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）
前記メモリセルはビット線対に接続され、
前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第１の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第１の電位から第２の電位に遷移させてフローティング状態とする、
ことを特徴とする付記１〜３のうちの何れか１つに記載の半導体記憶装置。
（付記５）
前記メモリセルは、複数のビット線対に接続され、
前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、
ことを特徴とする付記１〜４のうちの何れか１つに記載の半導体記憶装置。
（付記６）
前記ライトアンプは、
前記ビット線と高電位側の電源配線との間に接続された第１のトランジスタと、前記ビット線と低電位側の電源配線との間に接続された第２のトランジスタを含むドライバを有し、
前記第１のトランジスタを前記ライトデータと前記制御信号に基づいて制御し、
前記第２のトランジスタを前記ライトデータと前記第２の制御信号に基づいて制御する、
ことを特徴とする付記３〜５のうちの何れか１つに記載の半導体記憶装置。
（付記７）
前記ライトアンプは、
前記ライトデータに応じた信号と前記制御信号を論理演算して生成された信号が供給されるインバータと、
前記インバータの出力端子と前記ビット線との間に接続され、前記第２の制御信号に基づいて制御される転送ゲートを含む、
ことを特徴とする付記３〜５のうちの何れか１つに記載の半導体記憶装置。
（付記８）
前記メモリセルの領域上には、
高電位側の電源配線と、
低電位側の電源配線と、
第１のビット線対と、
第２のビット線対と、
前記第１のビット線対の間に配置された第１のアシスト線と、
前記第２のビット線対の間に配置された第２のアシスト線と、
前記第１のビット線対と前記第２のビット線対の間配置されたシールド線と、
が形成されたことを特徴とする付記５に記載の半導体記憶装置。
（付記９）
前記各配線は配置間隔が互いに等しく設定され、
前記第１のアシスト線及び前記第２のアシスト線は、他の配線よりも幅が広く形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１０）
前記第１のビット線対と前記第１のアシスト線との間の間隔と、前記第１のビット線対と前記第１のアシスト線との間の間隔は、他の配線間の間隔よりも狭く形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１１）
前記第１のアシスト線と前記第２のアシスト線には、前記ビット線のそれぞれとメモリセルの転送ゲートとを接続するビアと平行に延びるダミービアが形成されたことを特徴とする付記８記載の半導体記憶装置。
（付記１２）
メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、
前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、
ことを特徴とする半導体記憶装置の制御方法。
【符号の説明】
【００６０】
３０ ライトアンプ
５０ アシストコントローラ（アシスト線制御回路）
Ｃ００ メモリセル
２０ セル部
Ｔ０ａ，Ｔ１ａ 転送ゲート
ＢＬ０ａ，ＸＢＬ０ａ ビット線対
ＡＬ０ａ アシスト線
ＢＬ０ｂ，ＸＢＬ０ｂ ビット線対
ＡＬ０ｂ アシスト線
ＶＤＤ，ＶＳＳ 電源配線
ＷＣ ライトコントロール信号（制御信号）
ＷＣ２ 制御信号（第２の制御信号）
【特許請求の範囲】
【請求項１】
転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、
前記ビット線に沿って形成されたアシスト線と、
書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、
書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第１のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第２のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ライトアンプは、前記制御信号を遅延して第２の制御信号を生成し、前記第２の制御信号に基づいて前記ビット線をフローティング状態に制御し、
前記アシスト線制御回路は、前記第２の制御信号に基づいて前記アシスト線の電位を制御する、
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリセルはビット線対に接続され、
前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第１の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第１の電位から第２の電位に遷移させてフローティング状態とする、
ことを特徴とする請求項１〜３のうちの何れか１つに記載の半導体記憶装置。
【請求項５】
前記メモリセルは、複数のビット線対に接続され、
前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、
ことを特徴とする請求項１〜４のうちの何れか１つに記載の半導体記憶装置。
【請求項６】
メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、
前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、
ことを特徴とする半導体記憶装置の制御方法。
【請求項１】
転送ゲートを介して接続されたビット線に応じた電位を保持するメモリセルと、
前記ビット線に沿って形成されたアシスト線と、
書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とするライトアンプと、
書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させるアシスト線制御回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記アシスト線制御回路は、前記制御信号を遅延した遅延信号と前記制御信号とに基づくパルス信号の第１のエッジに応じて前記ビット線の電位と同じ方向に前記アシスト線を遷移させ、前記パルス信号の第２のエッジに応じて前記ビット線の電位と逆方向に前記アシスト線を遷移させる、
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ライトアンプは、前記制御信号を遅延して第２の制御信号を生成し、前記第２の制御信号に基づいて前記ビット線をフローティング状態に制御し、
前記アシスト線制御回路は、前記第２の制御信号に基づいて前記アシスト線の電位を制御する、
ことを特徴とする請求項１又は２記載の半導体記憶装置。
【請求項４】
前記メモリセルはビット線対に接続され、
前記ライトアンプは、前記ライトデータに応じて、前記ビット線対のうちの何れか一方のビット線の電位を第１の電位に保持し、前記ビット線対のうちの何れか他方のビット線の電位を前記第１の電位から第２の電位に遷移させてフローティング状態とする、
ことを特徴とする請求項１〜３のうちの何れか１つに記載の半導体記憶装置。
【請求項５】
前記メモリセルは、複数のビット線対に接続され、
前記ライトアンプは、前記複数のビット線対毎に複数設けられてなる、
ことを特徴とする請求項１〜４のうちの何れか１つに記載の半導体記憶装置。
【請求項６】
メモリセルの転送ゲートに接続されたビット線を、書き込み動作時に、制御信号に応じたタイミングで前記ビット線の電位をライトデータに応じた電位に遷移させた後、遷移させた前記ビット線をフローティング状態とし、
前記ビット線に沿って形成されたアシスト線を、書き込み動作時に、前記制御信号に応じたタイミングで前記アシスト線の電位を遷移させる、
ことを特徴とする半導体記憶装置の制御方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１３−２５８４８（Ｐ２０１３−２５８４８Ａ）
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願番号】特願２０１１−１６０９９６（Ｐ２０１１−１６０９９６）
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
【公開日】平成２５年２月４日（２０１３．２．４）
【国際特許分類】
【出願日】平成２３年７月２２日（２０１１．７．２２）
【出願人】（３０８０１４３４１）富士通セミコンダクター株式会社 (2,507)
【Ｆターム（参考）】
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