【課題】メモリにおけるピーク消費電力管理のためのメカニズムを提供する。
【解決手段】サブ・アレイ・ブロックを含むメモリ・ストレージ・アレイにおけるピーク電力を管理するためのメカニズムが、サブ・アレイ・ブロックの各々に対するワードライン信号の起動を互い違いにすることにより、読み出し動作及び書き込み動作と関連したピーク電流を削減することができる。具体的には、１つのサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの書き込みワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、各々のサブ・アレイ・ブロックに対してワードライン信号を生成することができる。さらに、ワードライン・ユニットは、所与のサブ・アレイ・ブロックの読み出しワードライン信号が、別のサブ・アレイ・ブロックの読み出しワードライン信号と同時に１つの論理レベルから別の論理レベルに遷移しないように、ワードライン信号を生成することができる。 （もっと読む）

【課題】ＳＲＡＭの書き込み時間の増大を抑制しつつ、ライトマージンを増大させる。
【解決手段】メモリセルＭＣは、相補的にデータを記憶する１対の記憶ノードが設けられている。１対のビット線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋは、メモリセルＭＣに書き込まれるデータに基づいて相補的に駆動される。ワード線ｗｌ_０〜ｗｌ_ｍは、メモリセルＭＣのロウ選択を行う。セル電源制御回路３は、メモリセルＭＣへのデータの書き込み時にビット線線ｂｌｔ_０〜ｂｌｔ_ｋ、ｂｌｃ_０〜ｂｌｃ_ｋの電位に基づいて記憶ノードに供給されるセル電源を遮断する。 （もっと読む）

【課題】回路構成の自由度を広げた記憶回路と記憶回路に適したセンスアンプを提供する。
【解決手段】ｐ型の第１のＭＯＳＦＥＴＰ１０と第２のＭＯＳＦＥＴＰ９からなり、第１のＭＯＳＦＥＴＰ１０はソースが電源電圧ＶＤＤに接続され、このゲートに複数のメモリセルの一方のトランスファートランジスタＮ３からの読み出し信号を共通に入力し、このドレインと第２のビット線ＢＬとを第２のＭＯＳＦＥＴＰ９を介して接続する読み出し回路を備え、データの読み出し時に第１のビット線ＢＬｉおよび第２のビット線ＢＬを予め所定の電圧Ｖ_Ｐ２，Ｖ_Ｐ１にプリチャージしておき、第２のＭＯＳＦＥＴＰ９をＯＮとしたときの第２のビット線ＢＬの電圧降下をセンスアンプ１０で検出することによりデータを読み出す。 （もっと読む）

【課題】パワーダウンモードから通常動作モードへの復帰時にメモリマクロに大電流が流れ込むのを抑制する。
【解決手段】ＳＲＡＭマクロ１００は、複数のメモリセルアレイブロックに対してアクセスが可能な通常動作モードと、複数のメモリセルアレイブロックのビットラインＢＬ，／ＢＬをフローティングにするパワーダウンモードを備える。パワーダウンモードから通常動作モードへの復帰時には、複数のメモリセルアレイブロックのうち、アクセスされるメモリセルアレイブロック１１のビットラインＢＬ，／ＢＬのみを順次プリチャージする。それにより、ＳＲＡＭマクロ１００に流れ込む、プリチャージに要する電流のピークを分散させる。 （もっと読む）

【課題】プロセスにおける製造ばらつきに応じてワードラインの信号振幅制御を行いスピード性能を犠牲にすること無く記憶データの破壊を回避し得るＳＲＡＭを提供する。
【解決手段】本発明の半導体記憶装置は、メモリビットセルがアレイ状に配置されたメモリアレイと、アドレス情報によりワードラインを介してメモリビットセルを選択するワードライン制御回路とを備え、前記ワードライン制御回路は、ワードラインにドレイン及びゲートを接続された第１のトランジスタと、前記第１のトランジスタのソースと接地との間に設けられた第２のトランジスタとを含み、前記第２のトランジスタのゲートに、ワードラインの信号の振幅制御を行うか否かを示す外部選択信号が供給される。 （もっと読む）

【課題】同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性のある半導体記憶装置を提供する。
【解決手段】制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 （もっと読む）

【課題】占有面積が小さく、容量性雑音が改善されたワードラインドライバを提供する。
【解決手段】第１の論理及び第２の論理を有する回路装置によりワードラインドライバ１０４を構成する。第１のロジックは、クロック信号を受信し、メモリアレイのメモリアドレスの第１の部分はメモリアドレスの第１の部分を復号し、クロック信号をメモリアレイに関連付けられた選択されたワードラインドライバのグループに印加する。第２のロジックは、メモリアドレスの第２の部分を復号し、メモリアドレスの第２の部分に従ったワードラインドライバの選択されたグループの特定のワードラインドライバを選択的にアクティブにする。 （もっと読む）

【課題】ビットライン間のカップリング、またはワードライン間のカップリングを低減させることができる半導体メモリ装置を提供する。
【解決手段】第１ビットラインＢＬ１２に連結される第１メモリセルを含む第１領域ＳＭＣＢ１、及び第２ビットラインＢＬ２２に連結される第２メモリセルを含む第２領域ＳＭＣＢ２を具備する複数のメモリセル・ブロック１１０＿１〜１１０＿８と、対応するメモリセル・ブロックの前記第１メモリセル、または前記第２メモリセルと連結される複数のビットライン・センスアンプ１２０＿１〜１２０＿６と、第１ビットラインを、対応するビットライン・センスアンプに連結したり、グローバル・ビットラインＧＢＬ１〜ＧＢＬ８を介して、前記第２ビットラインを、前記対応するビットライン・センスアンプに連結する複数の連結部１３０＿１〜１３０＿８と、を具備する。 （もっと読む）

【課題】低電源電圧下においても、安定にデータの書込／読出を行なうことのできるスタティック型半導体記憶装置を実現する。
【解決手段】メモリセル列毎に、セル電源線（ＡＰＶＬ０−ＡＰＶＬｎ）を配設するとともに書込補助回路（ＢＰＣＫ０−ＢＰＣＫｎ）を配設し、書込指示信号（ＷＥ）および列選択信号（ＣＳＬ０−ＣＳＬｎ）に従ってセル電源線と電源ノードとを選択的に結合／分離を各列単位で実行する。データ書込時、選択列のセル電源線をフローティング状態として、その電圧レベルをビット線電位変化前に変更し、選択されたメモリセルのラッチ能力を低減して、高速でデータを書込む。 （もっと読む）

【課題】メモリセルからデータを読み出す際にメモリセルの保持しているデータの破壊を抑制する。
【解決手段】半導体記憶装置は、複数のメモリセルが行列状に配列されたメモリセルアレイと、前記複数のメモリセルの行方向に接続された複数のワード線と、前記複数のメモリセルの列方向に接続された複数のビット線と、前記複数のワード線を多重選択する行選択部とを備え、前記複数のビット線のそれぞれに接続されたメモリセルの数をＮ_ｃｅｌｌとし、前記行選択部により多重選択されるワード線の本数の単位をＮ_ＷＬとし、前記ビット線の静電容量をＮ_ｃｅｌｌで割った値をＣ_ｂｌとし、電源電圧をＶ_ＤＤとし、前記複数のメモリセルのそれぞれの動作周波数をＴ_ｃｙｃとし、前記複数のビット線のそれぞれを介して読み出される電流の目標値をＩ_ｃｅｌｌとするとき、Ｎ_ｃｅｌｌ／Ｎ_ＷＬ≦（４×Ｃ_ｂｌ×Ｖ_ＤＤ）／（Ｉ_ｃｅｌｌ×Ｔ_ｃｙｃ）を満たす。 （もっと読む）

【課題】デュアルポートメモリセルの２つのポートに接続された２つのビット線を短絡することなく、誤書込みを防止することができる半導体記憶装置を提供する。
【解決手段】第１のライトドライバ１９ａは、活性化されたときに第１のビット線ＢＬＡに第１のライトデータに応じた電圧を印加する。第１のライトアシストドライバ２１ａは、活性化されたときに第２のビット線ＢＬＢに第１のライトデータに応じた電圧を印加する。第１のロウアドレスによってポートＡを通じて第１のアクセスをするメモリセルアレイ４の行が指定され、第２のロウアドレスによってポートＢを通じて第２のアクセスをするメモリセルアレイ４の行が指定される。第１のライトアシストドライバ２１ａは、第１のライトドライバ１９ａが活性化され、かつ第１のロウアドレスと第２のロウアドレスとが一致する条件を少なくとも満たすときに、活性化される。 （もっと読む）

【課題】 オフリークの問題を回避し、低電圧で動作可能なＳＲＡＭを提供する。
【解決手段】 メモリセルの行列の各行毎に設けられ、当該行の各メモリセルに対する前記行選択電圧を各々出力する複数の行選択回路２６０−ｉ（ｉ＝０〜ｍ）を具備し、各行毎に設けられた複数の行選択回路の各々は、第１の高電位側電源電圧ＶＤＤまたはこれよりも電位の高い第２の高電位側電源電圧ＶＤＰを選択し、当該行の各メモリセルに対する高電位側電源電圧として出力する切り換え回路を具備し、当該行の各メモリセルに対して非アクティブレベルの行選択電圧を出力するときは切り換え回路により第１の高電位側電源電圧ＶＤＤを選択し、当該行の各メモリセルに対してアクティブレベルの行選択電圧を出力するときは切り換え回路により第２の高電位側電源電圧ＶＤＤを選択する。 （もっと読む）

【課題】高速低消費電力の電流検出型センスアンプの実現には、低バイアス電流でゲイン帯域積が大きな増幅器をゲート接地型トランジスタに設ける必要がある。
【解決手段】ソースが電流入力端子Iin1,Iin2、ドレインが負荷8,9および電圧出力端子Vout1,Vout2に接続されたゲート接地型トランジスタペアM1,M2のゲート・ソース間に、トランジスタM3とM5およびM4とM6の２組のソースが共通のプシュプル型CMOS反転増幅器で構成される差動増幅器の共通ソースに定電流トランジスタM7が設けられた差動増幅器AMPを設ける。 （もっと読む）

【課題】半導体メモリインターフェース装置及び方法を提供すること。
【解決手段】メモリインターフェース装置は、第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路とを含む。 （もっと読む）

【課題】メモリセルを駆動する周辺回路に電源を供給するスイッチの実装面積を削減することが可能な半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、メモリセル１２、２２、３２と当該メモリセルを駆動する周辺回路１３、２３、３３とを備える複数のメモリマクロ１０、２０、３０と、メモリセルへの電源供給を制御する第１の電源スイッチ１１、２１、３１と、周辺回路への電源供給を制御する第２の電源スイッチ４０と、を備える。第１の電源スイッチはメモリマクロ内にそれぞれ配置されると共に、メモリセルへ電源を供給する電源線とメモリセルとの間にそれぞれ設けられている。第２の電源スイッチはメモリマクロ外に配置されると共に、電源線６１と複数のメモリマクロの周辺回路の共通の電源配線６３との間に設けられている。 （もっと読む）

【課題】ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。 （もっと読む）

【課題】読み出し時および書き込み時のノイズマージンを大きくする。
【解決手段】直列に接続されたｎＭＯＳトランジスタとｐＭＯＳトランジスタから構成される２個のＣＭＯＳインバータを相補的に接続したフリップフロップ回路をメモリセルとするメモリ回路において、読み出し時に、メモリセルのＧＮＤ線（ＭＣＧＬ）の電位をＧＮＤ電位と電源電位の間の所定の電位に設定する構成である。また、書き込み時に、メモリセルのＧＮＤ線（ＭＣＧＬ）の電位をＧＮＤ電位と電源電位の間の所定の電位に設定する構成である。 （もっと読む）

【課題】デュアルポートＳＲＡＭセルの構造とレイアウト設計を提供する。
【解決手段】マルチポートＳＲＡＭセルと、第１ビット線導体と、第１相補ビット線導体と、第２ビット線導体と、第２相補ビット線導体と、ＳＲＡＭセルのアクセスポートに接続された第１ワード線と第２ワード線、及びＶｄｄ電力供給導体と、４つのＶｓｓ電力供給導体とを含み、前記ビット線導体と前記電力供給導体は、第１共通金属化層に平行に設置されるメモリデバイス。 （もっと読む）

２個のＰＭＯＳトランジスタＰ１、Ｐ２と、５個のＮＭＯＳトランジスタＮ１〜Ｎ５とを有する、高密度で高いロバスト性を有するサブスレッショルドメモリセル回路であって、２個のＰＭＯＳトランジスタとＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５の各ベース電極はそれぞれローカルのグリッド電極と接続され、ＮＭＯＳトランジスタＮ１、Ｎ２の各ベース電極はそれぞれ接地され、ＮＭＯＳトランジスタＮ１はＰＭＯＳトランジスタＰ１と位相反転器を形成し、ＮＭＯＳトランジスタＮ２はＰＭＯＳトランジスタＰ２と別の位相反転器を形成し、該２個の位相反転器はカットオフＮＭＯＳトランジスタＮ５を介して交差カップリングで互いに接続され、位相反転器Ｎ１、Ｐ１の出力端は直接位相反転器Ｎ２、Ｐ２の入力端に接続され、位相反転器Ｎ２、Ｐ２の出力端は位相反転器Ｎ１、Ｐ１の入力端にカットオフＮＭＯＳトランジスタＮ５を介して接続され、ＮＭＯＳトランジスタＮ３は位相反転器Ｎ１、Ｐ１の書き込みビット線（ＷＢＬ）と接続され、ＮＭＯＳトランジスタＮ４は、ＮＯＴ ＷＢＬと位相反転器Ｎ２、Ｐ２の読み出しワード線（ＲＷＬ）とに接続されている。 （もっと読む）

【課題】スタティックノイズマージンを確保して、低消費電力で、かつ、１Ｖ以下の低電圧で動作するＳＲＡＭを提供する。
【解決手段】それぞれ第１及び第２の駆動ＭＯＳトランジスタと、転送ＭＯＳトランジスタと、負荷ＭＯＳトランジスタにより構成されたスタティック型のメモリセルを有する半導体装置であって、一対のビット線と入出力回路とロジック回路とアレイ状に形成されたスタティック型のメモリセルに電源電位を供給するメモリ電源線とを有し、第１の転送ＭＯＳトランジスタは、ビット線対の一方に接続され、第２の転送ＭＯＳトランジスタは、ビット線対の他方に接続され、半導体装置には入出力回路の入出力回路用電源とロジック回路に使用されるコア電源とが入力され、メモリ電源線は、第２動作電位点に接続され、コア電源から電源が供給される。 （もっと読む）