【課題】同一サイクルで複数のデータを読み出すことを前提としない場合においても、振動やノイズに耐性のある半導体記憶装置を提供する。
【解決手段】制御部２０は、１受信単位を構成する複数のデータユニットのうち、最後に入力されたデータユニットをメモリアレイ２内の第１のアドレスのメモリセルに格納し、最後に入力されたデータユニットに先行して入力されたデータユニットをメモリアレイ内の、第１のアドレスとは別の第２のアドレスのメモリセルに格納する。第１のアドレスのメモリセルと第２のアドレスのメモリセルとは、メモリアレイ２内では少なくとも行方向および列方向において隣接しない。 （もっと読む）

【課題】第１の導電型の共通ウェルが形成された半導体基板と、前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成するメモリセルアレイからなるスタティックランダムアクセスメモリにおいて、隣接カラム群間のソフトエラーの伝搬を抑制する。
【解決手段】隣接する第１および第２のカラム群において、前記第１のカラム群ＣＧ_１で選択される一のメモリセルカラムの第１導電型ウェルＰＷ（０１）と、第２カラム群ＣＧ_２で同時に選択されるメモリセルカラムの第１導電型ウェルＰＷ（０５）は、いずれか一方が、共通ウェル１１から、第２導電型の深いウェルＤＮＷ_１により遮断されており、前記第２導電型の深いウェルＤＮＷ_１は、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。 （もっと読む）

【課題】半導体記憶装置におけるマルチビットエラーの発生を抑制する。
【解決手段】複数のカラムを有し、互いに異なる１つのデータの入出力端子に各々が対応づけられるブロック（１Ｉ／Ｏビットに対応するセルアレイ）２６Ａ、２６Ｂを複数有し、それらをカラム方向に隣り合わせて配置した第１のメモリセルアレイ、及びそれと同じく構成された第２のメモリセルアレイを備え、第１のメモリセルアレイのブロック２６Ａ−０、２６Ａ−２と第２のメモリセルアレイのブロックブロック２６Ｂ−１、２６Ｂ−３とを組とし、第１のメモリセルアレイのブロック２６Ａ−１、２６Ａ−３と第２のメモリセルアレイのブロック２６Ｂ−０、２６Ｂ−２とを組としてアドレスを割り当て、あるアドレスに対するアクセスにおいて、各メモリセルアレイにてそれぞれ１つおきのブロックの出力がデータとして出力されるようにする。 （もっと読む）

【課題】プログラム処理性能を損なうことなくデータの信頼性を向上させることが可能な半導体記憶装置を提供することである。
【解決手段】本発明にかかる半導体記憶装置は、アドレスに応じたデータの読み出しまたは書き込みを実施するメモリセル２と、メモリセル２に対して２サイクル以上同一アドレスで読み出しを行なっていることを検出する検出手段１５と、メモリセル２から読み出されたデータのエラーを訂正するエラー訂正手段３と、エラー訂正後のデータを保持するデータ保持手段６と、を備える。メモリセル２は、検出手段１５の検出結果に応じて、データ保持手段６に保持されているデータを前記アドレスに対応づけて書き込む。データ保持手段６は、前記アドレスに応じた読み出しデータとしてデータ保持手段６に保持されているデータを出力する。 （もっと読む）

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させる。
【解決手段】シリコン基板１上に形成された６つのｎチャネル型トランジスタＱＮＡ１，ＱＮＡ２，ＱＮＡ３，ＱＮＡ４，ＱＮＤ１，ＱＮＤ２と、２つのｐチャネル型トランジスタＱＰＬ１，ＱＰＬ２とによって構成されるメモリセルＭＣ１を有する半導体装置である。シリコン基板１上には、行方向に見て、順に、第１ｐウェルＰＷ１、第１ｎウェルＮＷ１、第２ｐウェルＰＷ２、第２ｎウェルＮＷ２、および、第３ｐウェルＰＷ３が配置されている。第１および第２正相アクセストランジスタＱＮＡ１，ＱＮＡ２は第１ｐウェルＰＷ１に配置され、第１および第２ドライバトランジスタＱＮＤ１，ＱＮＤ２は第２ｐウェルＰＷ２に配置され、第１および第２逆相アクセストランジスタＱＮＡ３，ＱＮＡ４は第３ｐウェルＰＷ３に配置されている。 （もっと読む）

【課題】回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置を得る。
【解決手段】ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳトランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰＷ１に分けて形成されるともに、記憶端子Ｎｂに一方電極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウエル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで各々反対側に形成される。 （もっと読む）

【課題】ソフトエラーに対する耐性向上と回路規模の縮小を両立させることができない。
【解決手段】クロック調整回路７は、入力クロック信号ＣＬＫのハイ状態とロウ状態の比
率を、１つのマスタラッチ１のデータ保持時間帯を狭めるように調整し、ハイ状態（マスタラッチ１のデータ保持時間）を可及的に狭めて出力する。インバータ６はクロック調整回路７の出力を極性反転する。マスタラッチ１のトランスファーゲート４およびスレーブラッチ２−１〜２−３のトランスファーゲート５−１〜５−３は、クロック調整回路７およびインバータ６の出力により、データの通過を制御する。スレーブラッチ２−１〜２−３の出力は３入力多数決回路３で多数決をとられた後に出力信号Ｑとなる。 （もっと読む）

【課題】センスアンプの活性化時期を最適化した半導体記憶装置を提供する。
【解決手段】ＳＲＡＭ１０は、ワード線ＷＬと、ビット線ＢＬと、アドレス信号ＡＤに応答してワード線ＷＬを選択するアドレスデコーダ１４と、センスアンプイネーブル信号ＳＡＥに応答して活性化されるセンスアンプ１８と、センスアンプイネーブル信号ＳＡＥを生成するセンスアンプ制御回路２２とを備える。ワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプ１８が遅く活性化されるように、センスアンプ制御回路２２は、ワード線ＷＬがセンスアンプ１８から遠いほどセンスアンプイネーブル信号ＳＡＥの遅延時間を長くする。 （もっと読む）

高エネルギーの原子粒子衝突に曝される際に、ソフトエラーアップセット事象に対して不感性を呈する記憶素子が提供される。記憶素子はそれぞれ、２つのアドレストランジスタと、双安定要素を形成するように相互接続される４つのトランジスタの対とを含む、１０個のトランジスタを有してもよい。トゥルーおよびコンプリメントクリアライン等のクリアラインは、あるトランジスタの対と関連している正の電源端子および接地電源端子にルーティングされてもよい。クリア操作の際、トランジスタの対の一部または全部は、選択的にクリアラインを使用して、電力供給を停止することが可能である。これは、論理０値が、アドレストランジスタを介して駆動されるクリア操作を促進し、クロスバー電流サージを低減させる。
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【課題】耐放射線特性の優れた半導体回路を提供することを目的とする。
【解決手段】複数のｐＭＯＳトランジスタ１１を直列又は一のｐＭＯＳトランジスタ１２を備えた並列回路に接続した第１の回路ブロック１と、複数のｎＭＯＳトランジスタ２１を直列又は一のｎＭＯＳトランジスタ２２を備えた並列回路に接続した第２の回路ブロック２とを備え、前記第１の回路ブロック１と前記第２の回路ブロック２との接続点Ｓを出力端子Ｖｏｕｔに接続するとともに、全ての前記ｐＭＯＳトランジスタ１１，１２のゲート及び全ての前記ｎＭＯＳトランジスタ２１，２２のゲートを共通の入力端子Ｖｉｎに接続する半導体回路。 （もっと読む）

【課題】本発明は、メモリ回路部と非メモリ回路部を有する集積回路に関し、論理回路素子に対するソフトエラーとしてのＳＥＴ（Ｓｉｎｇｌｅ Ｅｖｅｎｔ Ｔｒａｎｓｉｅｎｔ）を効果的に抑制できる、集積回路を提供する。
【解決手段】論理回路ブロック２０２に含まれるＮＭＯＳトランジスタのチャネルが形成される第２導電型半導体領域１０１のＰ型濃度が、ＳＲＡＭブロック２０１内のＮ型の（駆動）トランジスタＮ１,Ｎ２のチャネルが形成される第２導電型半導体領域１０１のＰ型濃度より低い。このため、論理回路ブロック２０２において、より容易に寄生バイポーラトランジスタがオンし、ＳＥＴの発生要因となるドレイン電位低下を防止する。そのため、回路的負担増なしにＳＥＴを効果的に抑制できる。 （もっと読む）

【課題】 不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作した場合に、誤動作検知の有無に関わらず、正常動作に復帰する。
【解決手段】 不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 （もっと読む）

【課題】従来の状態記憶回路は、レイアウト面積効率が低い問題があった。
【解決手段】本発明の半導体装置は、Ｎ型トランジスタとＰ型トランジスタとが直列に接続された偶数個のトランジスタ対ＴＰ１〜ＴＰ４と、トランジスタ対のＮ型トランジスタとＰ型トランジスタとを接続する接続ノードと、接続ノードが設けられるトランジスタ対の前段に配置されるトランジスタ対のＮ型トランジスタのゲートと、接続ノードが設けられるトランジスタ対の後段に配置されるトランジスタ対のＰ型トランジスタのゲートとを接続するゲート間配線と、を有し、偶数個のトランジスタ対ＴＰ１〜ＴＰ４はループ状に接続された状態記憶回路を構成し、任意のトランジスタ対（例えばＴＰ１）に属するＮ型トランジスタＮ１は、トランジスタ対ＴＰ１の２段前かつ２段後ろに配置されるトランジスタ対ＴＰ３に属するＮ型トランジスタＮ３と異なるＰウェル領域に配置される半導体装置。 （もっと読む）

【課題】 サブスレッショルドリーク電流を抑制し、動作電源の変動によるスタティックメモリセルのデータ破壊を抑制する。
【解決手段】 半導体集積回路は、一対の電源配線（１０，１１）と、複数個のスタティックメモリセル（１８）と、前記電源配線から前記スタティックメモリセルに印加する動作電圧を制御する電圧制御回路（２０）と、前記電源配線の電圧をモニタするモニタ回路（２１）と、動作モードを制御するモード制御回路（５）と、を含む。モニタ回路は、前記一対の電源配線間の電位差が縮小する変化を検出することが可能である。電圧制御回路は、モード制御回路による低消費電力モードの指示に応答してスタティックメモリセルの一対の電源ノードの電位差を小さくする方向に制御し、モニタ回路による前記一対の電源配線間の電位差縮小の検出に応答してスタティックメモリセルの一対の電源ノードの電位差を大きくする方向に制御することが可能である。 （もっと読む）

【課題】ＥＣＣ回路を用いつつ面積、消費電力、アクセス時間の増大を改善する。
【解決手段】書き込み動作時において、複数のメモリセルから第１バスに読み出された通常データとパリティービットとを用いて通常データのエラー訂正をエラー訂正回路により行い、該エラー訂正がされた通常データを第２バスに出力する第１動作と、第１動作により訂正された通常データのうち第２バスに転送された書き込みデータに対応したデータ部分を書き込みデータ生成回路により入れ替えて第１バスの通常データ部に出力する第２動作と、第２動作により入れ替えられた書き込みデータを含む通常データを用いてパリティービット生成回路によりパリティービットを生成して第１バスのパリティービット部に出力する第３動作と、第２動作と第３動作とにより第１バスに出力された通常データとパリティービットを複数のメモリセルに書き込む第４動作とを行う。 （もっと読む）

【課題】ＭＣＵの発生抑制に有効な構成の半導体メモリデバイスを提供する。
【解決手段】ソースがＧＮＤ電圧の供給線に接続され、ドレインが負荷素子（ＰＭＯＳ）を介して電源電圧Ｖｄｄの供給線に接続されるＮ型の駆動トランジスタＮ１,Ｎ２を含むＳＲＡＭセル１００と、Ｎ型の駆動トランジスタＮ１,Ｎ２が形成されるＰウェル２０ＰをＧＮＤ電圧より低い所定のバックバイアス電圧（−ＶＢＢ）に制御する基板バイアス制御回路８と、を有する。 （もっと読む）

【課題】シングルイベントアップセットへの耐性を求めて改良されたメモリセルを提供する。
【解決手段】
一方のインバータ１６１の出力と、他方のインバータ１６２のＰＭＯＳおよびＮＭＯＳトランジスタのゲートとの間に別個のトランジスタ１６３，１６４が配置され、これらのトランジスタ１６３，１６４は別個に制御可能である。インバータ１６２のＮＭＯＳトランジスタのゲートまでの経路にＮＭＯＳトランジスタが配置され、インバータ１６２のＰＭＯＳトランジスタのゲートまでの経路にＰＭＯＳトランジスタが配置される。 （もっと読む）

【課題】ソフトエラーを減少させる。
【解決手段】ソフトエラーを減少させる方法には、記憶回路内の複数の節点に所定の状態を割り当てることと、記憶回路内に結合された複数の信号を評価することであって、第１の節点（節点Ａ：ＮＯＤＥ＿Ａ）がその所定の状態から変化することを可能にしかつ第２の節点（節点Ｂ：ＮＯＤＥ＿Ｂ）が摂動の影響を受けやすくなることを可能にすることと、第２の節点が所定の期間その所定の状態に維持することであって、該所定の状態に維持することにより前記記憶回路のソフトエラーにたいする影響の受けやすさを減少させることが含まれる。 （もっと読む）

【課題】ソフトエラーに対する耐性を高めることが可能であり、かつ、レイアウト設計の自由度を高めることが可能な半導体記憶装置を提供する。
【解決手段】複数のメモリセル群（Ｇ０〜Ｇ１１）は複数の読出対象群（メモリセル群Ｇ０〜Ｇ６またはメモリセル群Ｇ７〜Ｇ１１）を含む。複数の読出対象群の少なくとも２つは（たとえばメモリセル群Ｇ０，Ｇ１）は互いに距離を隔てて位置する。隣あう２つのメモリセル群に跨るソフトエラーが発生しても、これらのメモリセル群同士では、データグループと誤り訂正符号とからなるチェックワードが互いに異なる。これにより１つのメモリセル群のカラム数を増やすことなく、多ビットエラーが生じる確率を小さくすることができる。 （もっと読む）