半導体記憶装置及び半導体装置
【課題】回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置を得る。
【解決手段】ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳトランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰＷ１に分けて形成されるともに、記憶端子Ｎｂに一方電極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウエル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで各々反対側に形成される。
【解決手段】ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１によるインバータＩ１（出力部が記憶端子Ｎａ）とＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２によるインバータＩ２（出力部が記憶端子Ｎｂ）とが交叉接続され、さらにＮＭＯＳトランジスタＮ３及びＮ４が記憶端子Ｎａ及びＮｂにそれぞれ接続される。記憶端子Ｎａに一方電極が接続されるＮＭＯＳトランジスタＮ１及びＮ３はＰウエル領域ＰＷ０及びＰＷ１に分けて形成されるともに、記憶端子Ｎｂに一方電極が接続されるＮＭＯＳトランジスタＮ２及びＮ４はＰウエル領域ＰＷ１及びＰＷ０に分けて形成される。Ｐウエル領域ＰＷ０及びＰＷ１はＮウエル領域ＮＷを挟んで各々反対側に形成される。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置及び半導体装置に関し、特にＭＯＳスタティックＲＡＭのソフトエラー耐性の向上を図ったメモリセル構造に関するものである。
【背景技術】
【０００２】
メモリセルの微細化に伴い、パッケージから放出されるα線や宇宙からの中性子線により発生された電子に起因して記憶ノードで保持されているデータを反転させてしまうというソフトエラーの問題が顕在化してくる。特に電源電圧が低下するにつれて、その誤動作は顕著に現れてくる。ソフトエラーの低減を目的に様々な試みがなされている。
【０００３】
図３７は、例えば特許文献１に開示されたＳＲＡＭメモリセルと等価な構造を示す回路図である。同図に示すように、メモリセル１００をＰＭＯＳトランジスタＰＴ１，ＰＴ２及びＮＭＯＳトランジスタＮＴ５〜ＮＴ８，ＮＴ１１，ＮＴ１２，ＮＴ２１，ＮＴ２２から構成される。
【０００４】
ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースは共通に電源電圧Ｖccに接続され、ＰＭＯＳトランジスタＰＴ１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ２のゲート及びＮＭＯＳトランジスタＴ２１，ＮＴ２２のゲートに接続され、ＰＭＯＳトランジスタＰＴ２のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ１のゲート及びＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに接続される。
【０００５】
ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースは共に接地（ＧＮＤ）され、ＮＭＯＳトランジスタＮＴ１１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１２のドレインはノード１０１及び１０２を介してＰＭＯＳトランジスタＰＴ１のドレインに接続される。
【０００６】
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソースは共に接地され、ＮＭＯＳトランジスタＮＴ２１のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のドレインはノード１１１及び１１２を介してＰＭＯＳトランジスタＰＴ２のドレインに接続される。
【０００７】
ＮＭＯＳトランジスタＮＴ５はビット線ＢＬ５０，ノード１０１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ６はビット線ＢＬ６０，ノード１０１間に介挿され、ゲートがワード線ＷＬ６０に接続される。ＮＭＯＳトランジスタＮＴ７はビット線ＢＬ５１，ノード１１１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ８はビット線ＢＬ６１，ノード１１１間に介挿され、ゲートがワード線ＷＬ６０に接続される。
【０００８】
このような構成において、ビット線対ＢＬ５０，ＢＬ５１あるいはビット線対ＢＬ６０，ＢＬ６１より得られるデータを、ワード線ＷＬ５０あるいはワード線ＷＬ６０を活性状態にして、ＮＭＯＳトランジスタＮＴ５，ＮＴ６あるいはＮＭＯＳトランジスタＮＴ６，ＮＴ８をオン状態させることにより、記憶ノードであるノード１０１及びノード１１１にアクセスすることができる。
【０００９】
上記構成では、通常、１つのＮＭＯＳトランジスタで構成するＮＭＯＳドライバトランジスタを、２つのＮＭＯＳトランジスタ（ＮＴ１１とＮＴ１２とに分けるとともにＮＴ２１とＮＴ２２とに分ける）に分けている。
【００１０】
そして、ＰＭＯＳトランジスタＰＴ１（ＰＴ２）のドレインである記憶ノードをノード１０１（１１１）とノード１０２（１１２）とに分割すべく、ＮＭＯＳトランジスタＮＴ１１（ＮＴ２１）とＮＭＯＳトランジスタＮＴ１２（ＮＴ２２）とを、ＰＭＯＳトランジスタＰＴ１が形成されるＮウエル領域を挟んで互いに反対側に形成している。
【００１１】
したがって、上記Ｎウエル領域は、その片側に衝突するエネルギー粒子によって生成された電子またはホールが、上記Ｎウエル領域の反対側の空乏領域に影響を及ぼすことを防ぐことにより、ソフトエラーの発生率を低下させることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第２５８９９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記ＳＲＡＭメモリセルにおいてもソフトエラー低減が十分とではなく、また、本来１個で構成可能なドライバトランジスタを２個で構成しているため回路構成が複雑化するという問題点があった。
【００１４】
この発明は上記問題点を解決するためになされたもので、回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置及び半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る請求項１記載の半導体記憶装置は、互いに交叉接続された第１及び第２のインバータを含むメモリセルを有し、第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタからなり、前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタからなり、前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの一方電極と前記第１の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの一方電極と前記第２の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に一方電極が接続され、第１のビット線に他方電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に一方電極が接続され、第２のビット線に他方電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタとをさらに含み、前記第１及び第２の第１種電界効果トランジスタを、互いに独立した第１及び第２の第２種ウエル領域にそれぞれ形成し、前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウエル領域にそれぞれ形成している。
【００１６】
また、請求項２の発明は、請求項１記載の半導体記憶装置であって、前記第１〜第４の第１種電界効果トランジスタにおいて一方電極は互いに独立して形成される。
【００１７】
また、請求項３の発明は、請求項１記載の半導体記憶装置であって、前記第１，第３の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置され、前記第２，第４の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置される。
【００１８】
また、請求項４の発明は、請求項１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。
【００１９】
また、請求項５の発明は、請求項１記載の半導体記憶装置であって、前記第３及び第４の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。
【００２０】
また、請求項６の発明は、請求項１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定している。
【００２１】
また、請求項７の発明は、請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、前記メモリセルは、前記第１のインバータの入力部と前記第２の記憶端子との間に介挿される第１の抵抗成分と、前記第２のインバータの入力部と前記第１の記憶端子との間に介挿される第２の抵抗成分とをさらに含む。
【００２２】
また、請求項８の発明は、請求項７記載の半導体記憶装置であって、前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む。
【００２３】
また、請求項９の発明は、請求項７記載の半導体記憶装置であって、前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む。
【００２４】
また、請求項１０の発明は、請求項１記載の半導体記憶装置であって、前記第３及び第４の第１種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成される。
【００２５】
また、請求項１１の発明は、請求項１記載の半導体記憶装置であって、前記ワード線は互いに独立した第１及び第２のワード線を含み、前記第３の第１種電界効果トランジスタの制御電極は前記第１のワード線に接続され、前記第４の第１種電界効果トランジスタの制御電極は前記第２のワード線に接続される。
【００２６】
また、請求項１２の発明は、請求項１あるいは請求項１１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタの制御電極形成領域が前記第２及び第１の記憶端子の一部を構成するようにレイアウト配置している。
【００２７】
さらに、請求項１３の発明は、請求項１ないし請求項１１のうち、いずれか１項に記載の半導体記憶装置であって、前記第１及び第２の第２種電界効果トランジスタは第１種ウエル領域に形成され、前記第１種ウエル領域は前記第１及び第２の第２種ウエル領域の間にレイアウト配置される。
【００２８】
この発明に係る請求項１４記載の半導体装置は、スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第１乃至第８のトランジスタで構成される半導体装置であって、前記第１及び第２のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第１導電型の２つの不純物領域と、その第１導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第３乃至第８のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第１及び第３のトランジスタのゲート電極は、一体となった第１の導電層で構成され、前記第２及び第６のトランジスタのゲート電極は、一体となった第２の導電層で構成され、前記第４及び第５のトランジスタのゲート電極は、一体となった第３の導電層で構成され、前記第７及び第８のトランジスタのゲート電極は、一体となった第４の導電層で構成され、前記スタティック型ランダムアクセスメモリは、前記第３の導電層に電気的に接続される第１のワード線、前記第４の導電層に電気的に接続され、前記第１のワード線の伸びる方向と同じ方向に沿って伸びる第２のワード線、前記第４のトランジスタの前記２つの不純物領域の一方に接続された第１ビット線、前記第５のトランジスタの前記２つの不純物領域の一方に接続された第２のビット線、前記第７のトランジスタの前記２つの不純物領域の一方に接続された第３のビット線、及び前記第８のトランジスタの前記２つの不純物領域の一方に接続された第４のビット線、を有し、前記第１のトランジスタが前記第３のトランジスタと前記第７及び第８のトランジスタとの間に位置するように、前記第１、第３、第７及び第８のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第２のトランジスタが前記第６のトランジスタと前記第４及び第５のトランジスタの間に位置するように、前記第２、第４、第５及び第６のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第３及び第６のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、前記第４及び第７のトランジスタは前記一の点を中心にして点対称な位置にあり、前記第５及び第８のトランジスタは前記一の点を中心にして点対称な位置にある。
【発明の効果】
【００２９】
以上説明したように、この発明における請求項１記載の半導体記憶装置は、第１の記憶端子に一方電極が接続される第１及び第３の第１種電界効果トランジスタを第１及び第２の第２種ウエル領域にそれぞれ分けて形成し、第２の記憶端子に一方電極が接続される第２及び第４の第１種電界効果トランジスタを第２及び第１の第２種ウエル領域にそれぞれ分けて形成している。
【００３０】
したがって、α線や中性子線によって発生した電子が、第１及び第２の第２種ウエル領域のうち一方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域に収集された場合に、第１種ウエル領域が介在することにより上記電子の発生による影響が防止される他方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域から放出される。例えば、第１の第２種ウエル領域内の第１の第１種電界効果トランジスタの一方電極領域に収集された電子は第１の記憶端子を介して第２の第２種ウエル領域内の第３の第１種電界効果トランジスタの一方電極領域から放出され、第２の第２種ウエル領域内の第２の第１種電界効果トランジスタの一方電極領域に収集された電子は第２の記憶端子を介して第１の第２種ウエル領域内の第４の第１種電界効果トランジスタの一方電極領域から放出される。
【００３１】
このような動作により、第１及び第２の記憶端子の保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなり、その結果、ソフトエラー耐性が向上するという効果を奏する。
【００３２】
加えて、第１及び第２のインバータはそれぞれ第１種及び第２種電界効果トランジスタ一つずつの組で構成されているため、相補型の構成では必要最小限の回路構成で実現できる。
【００３３】
請求項２記載の半導体記憶装置は、第１あるいは第２の記憶端子に接続される一方電極を第１〜第４の第１種電界効果トランジスタ間で互いに独立して形成することにより、ソフトエラー耐性のさらなる向上を図ることができる。
【００３４】
請求項３記載の半導体記憶装置のように第１〜第４の第１種電界効果トランジスタ及び第１，第２の第２種電界効果トランジスタを配置することにより、集積度の向上を図ることができる。
【００３５】
請求項４記載の半導体記憶装置は、第１及び第２のＭＯＳトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。
【００３６】
請求項５記載の半導体記憶装置は、第３及び第４のＭＯＳトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。
【００３７】
請求項６記載の半導体記憶装置は、第１及び第２の第１種電界効果トランジスタの制御電極幅を第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定することにより、メモリセルの安定性の向上を図ることができる。
【００３８】
請求項７記載の半導体記憶装置は、第１及び第２の抵抗成分による信号伝播遅延によって、メモリセルの第１及び第２の記憶端子に保持しているデータを反転するための応答特性を長くして、ソフトエラーを起こりにくくすることができる。
【００３９】
請求項８記載の半導体記憶装置は、高抵抗金属配線によって第１及び第２の抵抗成分を実現している。
【００４０】
請求項９記載の半導体記憶装置は、高抵抗ポリシリコン配線によって第１及び第２の抵抗成分を実現している。
【００４１】
請求項１０記載の半導体記憶装置は、第３及び第４のＭＯＳトランジスタの制御電極及びワード線を一本のポリシリコンで共用することにより、形成すべき層の数を減少させて装置のコスト削減を図ることができる。
【００４２】
請求項１１記載の半導体記憶装置は、第１及び第２のワード線による２つのメモリセル選択手段を有することにより、メモリセルをＦＩＦＯメモリ用に用いることができる。
【００４３】
請求項１２記載の半導体記憶装置は、第１及び第２の第１種電界効果トランジスタの制御電極形成領域を第２及び第１の記憶端子の一部を構成するようにレイアウト配置することにより、メモリセル形成領域を狭くして集積度の向上を図ることができる。
【００４４】
請求項１３記載の半導体記憶装置は、第１及び第２の第２種ウエル領域の間にレイアウト配置された第１種ウエル領域によって、第１及び第２の第２種ウエル領域のうち一方の第２種ウエル領域で生成されたキャリアが他方の第２種ウエル領域に影響を及ぼすことを防止することができる。
【図面の簡単な説明】
【００４５】
【図１】この発明に実施の形態１であるＳＲＡＭのメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２】主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３】主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図４】実施の形態１のメモリセルの等価回路を示す回路図である。
【図５】実施の形態２のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図６】主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図７】隣接するメモリセル間における第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図８】実施の形態３のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図９】主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１０】実施の形態３のメモリセルの等価回路を示す回路図である。
【図１１】実施の形態４のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１２】主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１３】実施の形態５のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１４】主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図１５】実施の形態５のメモリセルの等価回路を示す回路図である。
【図１６】実施の形態６のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１７】主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１８】主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図１９】実施の形態７のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２０】主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２１】主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２２】実施の形態８のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２３】主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２４】主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２５】実施の形態８のメモリセルの等価回路を示す回路図である。
【図２６】実施の形態９のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２７】主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２８】主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２９】実施の形態１０のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３０】主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３１】主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３２】実施の形態１１のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３３】主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３４】主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３５】実施の形態のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３６】主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３７】従来のＳＲＡＭメモリセルを示す回路図である。
【発明を実施するための形態】
【００４６】
＜実施の形態１＞
図１〜図４はこの発明の実施の形態１であるＳＲＡＭのメモリセル構造を示す図である。図１は全層におけるレイアウト構成を平面視した説明図である。図２は主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３は主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２，図３で示した符号の一部を図１では省略している場合がある。
【００４７】
また、図４は図１〜図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態１のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１〜Ｎ４及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
【００４８】
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ４とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ３とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【００４９】
ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１により第１のＣＭＯＳインバータＩ１を構成する。すなわち、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートは共通に記憶端子Ｎｂに接続され、ドレインは共通に記憶端子Ｎａに接続される。そして、ＰＭＯＳトランジスタＰ１のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソースは接地（ＧＮＤ）される。
【００５０】
ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２により第２のＣＭＯＳインバータＩ２を構成する。すなわち、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートは共通に記憶端子Ｎａに接続され、ドレインは共通に記憶端子Ｎｂに接続される。そして、ＰＭＯＳトランジスタＰ２のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ２のソースは接地される。
【００５１】
このように、インバータＩ１の出力部及びインバータＩ２の入力部が記憶端子Ｎａに電気的に接続され、インバータＩ１の入力部及びインバータＩ２の出力部が記憶端子Ｎｂに電気的に接続されることにより、ＣＭＯＳインバータＩ１，Ｉ２が互いに交叉接続され、記憶端子Ｎａ及び記憶端子Ｎｂに互いに反転した論理レベルの情報を記憶することができる。
【００５２】
ＮＭＯＳトランジスタＮ３はビット線ＢＬＡ，記憶端子Ｎａ間に介挿され、ゲートがワード線ＷＬに接続される。ＮＭＯＳトランジスタＮ４はビット線ＢＬＢ，記憶端子Ｎｂ間に介挿されゲートがワード線ＷＬに接続される。
【００５３】
このような構成において、ビット線ＢＬＡあるいはビット線ＢＬＢより得られるデータを、ワード線ＷＬを活性状態にして、ＮＭＯＳトランジスタＮ３，Ｎ４をオン状態させることにより、記憶端子Ｎａ及び記憶端子Ｎｂに対するアクセス（読み出しあるいは書き込み）が可能となる。
【００５４】
以下、図１〜図３を参照して、実施の形態１のメモリセル構造について述べる。
【００５５】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【００５６】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【００５７】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。
【００５８】
上記した拡散領域ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１，ＦＬ２１０，ＦＬ２１１，ＦＬ２２０，ＦＬ２２１，ＦＬ２３０，ＦＬ２３１，ＦＬ２４０，ＦＬ２４１は不純物を注入，拡散することにより得られる。
【００５９】
拡散領域ＦＬ２１０上のグランド配線ＬＧ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０と電気的に接続され、拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１１は、各拡散領域ＦＬ２１１，ＦＬ１１１，及びＦＬ２３１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１１はポリシリコン配線ＰＬ２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２に電気的に接続される。このアルミ配線ＡＬ１１は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【００６０】
なお、拡散コンタクトホール１Ｃは拡散領域と第１層（アルミ）配線とのコンタクトホールを意味し、ゲートコンタクトホールＧＣはポリシリコン配線と第１層配線とのコンタクトホールを意味する。
【００６１】
ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１（第１層アルミ配線）に電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１と電気的に接続される。
【００６２】
拡散領域ＦＬ２４０上から拡散領域ＦＬ１２０上及び拡散領域ＦＬ２２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１２は、各拡散領域ＦＬ２４０，ＦＬ１２０，及びＦＬ２２０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１２はポリシリコン配線ＰＬ１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１に電気的に接続される。このアルミ配線ＡＬ１２は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【００６３】
拡散領域ＦＬ１１０上の電源配線ＬＶ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
【００６４】
拡散領域ＦＬ２３０上のビット線ＢＬＡ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続され、ポリシリコン配線ＰＬ３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３と電気的に接続される。拡散領域ＦＬ２２１上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１と電気的に接続される。
【００６５】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２（第２層アルミ配線（２ＡＬ））と電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３（第３層アルミ配線（３ＡＬ））と電気的に接続される。
【００６６】
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬ１〜ワード線ＷＬ３によって図４のワード線ＷＬを構成する。
【００６７】
なお、ビアホール１Ｔは第１層配線，第２層（アルミ）配線間の接続用、ビアホール２Ｔは第２層配線，第３層（アルミ）配線間の接続用のビアホールを意味する。
【００６８】
ワード線ＷＬ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬ３を挟んで２本形成される。
【００６９】
ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＡ１（図３では図示せず）と電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図３では図示せず）と電気的に接続される。電源配線ＬＶ２（第２層アルミ配線）はビアホール１Ｔを介して電源配線ＬＶ１（図３では図示せず）と電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２及びＢＬＢ１，ＢＬＢ２によってそれぞれ図４のビット線ＢＬＡ及びＢＬＢを構成する。
【００７０】
ビット線ＢＬＡ２，ＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【００７１】
このように、実施の形態１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１１及びＮ+拡散領域ＦＬ２３１をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２４０及びＮ+拡散領域ＦＬ２２０をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成することができる。
【００７２】
その結果、α線や中性子線によって発生した電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰウエル領域に形成したＮ+拡散領域に収集された場合に、Ｎウエル領域ＮＷが介在することにより上記電子の発生による影響が防止される他方のＰウエル領域に形成したＮ+拡散領域から放出される。例えば、Ｐウエル領域ＰＷ０の拡散領域ＦＬ２１１に収集された電子は記憶端子Ｎａを介してＰウエル領域ＰＷ１の拡散領域ＦＬ２３１から放出され、Ｐウエル領域ＰＷ１の拡散領域ＦＬ２２０に収集された電子は記憶端子Ｎｂを介してＰウエル領域ＰＷ０の拡散領域ＦＬ２４０から放出される。
【００７３】
このような動作により、記憶端子Ｎａ，Ｎｂの保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果がある（第１の効果）。
【００７４】
また、Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とをビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線ＢＬＡ，ＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、良好なアクセスタイムを維持することができる（第２の効果）。
【００７５】
また、ＮＭＯＳトランジスタＮ１，Ｎ２及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（第３の効果）。
【００７６】
また、ポリシリコン配線ＰＬ１〜ＰＬ４を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１，ＰＬ３（ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１）、ポリシリコン配線ＰＬ２，ＰＬ４（ＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２）をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（第４の効果）。
【００７７】
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域（記憶端子Ｎａあるいは記憶端子Ｎｂに電気的に接続される領域）を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（第５の効果）。
【００７８】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成することにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（第６の効果）。
【００７９】
＜実施の形態２＞
図５及び図６はこの発明の実施の形態２であるＳＲＡＭのメモリセル構造を示す図である。図５は全層におけるレイアウト構成を平面視した説明図である。図６は主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図５の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、実施の形態２の等価回路を示す回路図は図４と同様である。また、図６，図３で示した符号の一部を図５では省略している場合がある。
【００８０】
これらの図に示すように、ＮＭＯＳトランジスタＮ１用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ１を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ１の外側に比較的広い拡散領域ＦＬ２１２、内側に比較的狭い拡散領域ＦＬ２１３を形成している。そして、拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１によってＮＭＯＳトランジスタＮ１を構成している。
【００８１】
同様にして、ＮＭＯＳトランジスタＮ２用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ２を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ２の外側に比較的広い拡散領域ＦＬ２１３、内側に比較的狭い拡散領域ＦＬ２２２を形成している。そして、拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ２によってＮＭＯＳトランジスタＮ２を構成している。
【００８２】
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２と電気的に接続され、拡散領域ＦＬ２１３上のアルミ配線ＡＬ１１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１３と電気的に接続される。
【００８３】
同様にして、拡散領域ＦＬ２２３上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３と電気的に接続され、拡散領域ＦＬ２２２上のアルミ配線ＡＬ１２は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２２と電気的に接続される。他のレイアウト構成は実施の形態１と同様であるため、説明を省略する。
【００８４】
実施の形態２は以上のようにレイアウト構成することにより、実施の形態１の第１，第２，第５及び第６の効果に加え以下の効果を奏する。
【００８５】
ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくできる。その結果、ビット線ＢＬＡ，ＢＬＢのキャリアの引き抜きを速く行うことにより動作の高速化が図れる。
【００８６】
加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２のアクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４に対するゲート幅Ｗの比を大きくとれるのでメモリセルの安定性も向上する。
【００８７】
図７は隣接するセル間のレイアウト構成を平面した説明図である。なお、図７は図６と同様、主として図５の第１アルミ配線層下のレイアウト構成を示している。
【００８８】
図７ではメモリセルＭＣ１のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０と、メモリセルＭＣ２のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０とを示している。
【００８９】
この際、ＮＭＯＳトランジスタＮ１，Ｎ２はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されている（実施の形態１の第３の効果に相当）。このため、図７に示すように、隣接するメモリセルＭＣ１，ＭＣ２間においてドライバトランジスタであるＮＭＯＳトランジスタＮ１（Ｎ２）同士を、拡散領域ＦＬ２１２、ワード線ＷＬ１、グランド配線ＬＧ１、拡散コンタクトホール１Ｃ及びゲートコンタクトホールＧＣそれぞれの少なくとも一部を共有させることにより集積度を向上させながら、互いに隣接して線対称に形成することができ、ＮＭＯＳトランジスタＮ１及びＮ２のゲート幅Ｗを大きくすることができる。
【００９０】
このように、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートとなるポリシリコン配線ＰＬ１，ＰＬ２を曲げて形成したことによる面積の増加はほとんどなく、実施の形態１と同等な高密度なメモリセル構造を得ることができる。
【００９１】
また、ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２をそれぞれほぼ一直線上に形成することにより、集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【００９２】
＜実施の形態３＞
図８〜図１０はこの発明の実施の形態３であるＳＲＡＭのメモリセル構造を示す図である。図８は全層におけるレイアウト構成を平面視した説明図である。図９は主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図８の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図９，図３で示した符号の一部を図８では省略している場合がある。
【００９３】
図１０は図８，図９，図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートと記憶端子Ｎｂとの間に抵抗Ｒ１が介挿され、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートと記憶端子Ｎａとの間に抵抗Ｒ２が介挿される。他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
【００９４】
以下、図８，図９及び図３を参照して、実施の形態３のメモリセル構造について述べる。
【００９５】
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３（実施の形態１のポリシリコン配線ＰＬ１に相当）が抵抗Ｒ１となる高抵抗金属配線Ｍ００に電気的に接続され、この高抵抗金属配線Ｍ００がビアホール０Ｔを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。ビアホール０Ｔはポリシリコン配線と同一層に形成された高抵抗金属配線Ｍ００と第１層配線との接続用のビアホールを意味する。
【００９６】
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４（実施の形態１のポリシリコン配線ＰＬ２に相当）が抵抗Ｒ２となる高抵抗金属配線Ｍ０１に電気的に接続され、この高抵抗金属配線Ｍ０１がビアホール０Ｔを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。
【００９７】
なお、高抵抗金属配線Ｍ００，Ｍ０１の形成材料としては例えばタングステン等のＣｏＳｉ2（コバルトシリサイド）より抵抗率が高い材料が挙げられる。また、他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
【００９８】
実施の形態３は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【００９９】
実施の形態３のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
【０１００】
＜実施の形態４＞
図１１及び図１２はこの発明の実施の形態４であるＳＲＡＭのメモリセル構造を示す図である。図１１は全層におけるレイアウト構成を平面視した説明図である。図１２は主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図１１の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図１２，図３で示した符号の一部を図１１では省略している場合がある。また、実施の形態４のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態３で示した図１０と同様である。
【０１０１】
以下、図１１，図１２及び図３を参照して、実施の形態４のメモリセル構造について述べる。
【０１０２】
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３，ＰＬ１７（実施の形態１のポリシリコン配線ＰＬ１に相当）のうち、抵抗Ｒ１となるポリシリコン配線ＰＬ１７はポリシリコン配線ＰＬ１３に比べ高抵抗な材料で形成される。例えば、ポリシリコン配線ＰＬ１３をＣｏＳｉ2で形成した場合、ポリシリコン配線ＰＬ１７をＣｏＳｉ2より抵抗率が高い形成材料を用いて形成する。
【０１０３】
そして、ポリシリコン配線ＰＬ１７がゲートコンタクトホールＧＣを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。
【０１０４】
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４，ＰＬ１８（実施の形態１のポリシリコン配線ＰＬ２に相当）のうち、抵抗Ｒ２となるポリシリコン配線ＰＬ１８はポリシリコン配線ＰＬ１４に比べ高抵抗な材料で形成され、ポリシリコン配線ＰＬ１８がゲートコンタクトホールＧＣを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
【０１０５】
実施の形態４は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【０１０６】
実施の形態４のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
【０１０７】
＜実施の形態５＞
図１３〜図１５はこの発明の実施の形態５であるＳＲＡＭのメモリセル構造を示す図である。図１３は全層におけるレイアウト構成を平面視した説明図である。図１４は主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図１３の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図２（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図１４，図２で示した符号の一部を図１３では省略している場合がある。
【０１０８】
図１５は図１３，図１４，図２で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ３のゲートにはワード線ＷＬＡが接続され、ＮＭＯＳトランジスタＮ４のゲートにはワード線ＷＬＡとは独立したワード線ＷＬＢが接続される。なお、他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
【０１０９】
以下、図１３，図１４及び図２を参照して、実施の形態５のメモリセル構造について述べる。
【０１１０】
ポリシリコン配線ＰＬ３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３（第３層アルミ配線）と電気的に接続される。これらのワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
【０１１１】
同様にして、ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
【０１１２】
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。なお、他のレイアウト構成は実施の形態１と同様であるため説明を省略する。
【０１１３】
実施の形態５は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【０１１４】
図１５の等価回路に示すように、アクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４のゲートに接続するワード線をＷＬＡ、ＷＬＢと分けることで、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
【０１１５】
＜実施の形態６＞
図１６〜図１８はこの発明の実施の形態６であるＳＲＡＭのメモリセル構造を示す図である。図１６は全層におけるレイアウト構成を平面視した説明図である。図１７は主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図１８は主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図１７，図１８で示した符号の一部を図１６では省略している場合がある。また、実施の形態６のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
【０１１６】
以下、図１６〜図１８を参照して、実施の形態６のメモリセル構造について述べる。
【０１１７】
ＮＭＯＳトランジスタＮ３、Ｎ４用のＮ+拡散領域はソース・ドレイン領域形成方向が、他のＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２のソース・ドレイン領域形成方向と９０度向きを変えて形成される。すなわち、ＮＭＯＳトランジスタＮ３用の拡散領域ＦＬ２４２，ＦＬ２４３とＮＭＯＳトランジスタＮ４用の拡散領域ＦＬ２３２，ＦＬ２３３とが図中、横方向に形成される。
【０１１８】
そして、拡散領域ＦＬ２４３上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４３に電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図１８では図示せず）に電気的に接続される。
【０１１９】
同様にして、ＮＭＯＳトランジスタＮ３を構成する拡散領域ＦＬ２３２上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３２に電気的に接続され、ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔをビット線ＢＬＡ１（図１８では図示せず）に電気的に接続される。
【０１２０】
ビット線ＢＬＡ２，ＢＬＢ２はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
【０１２１】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０及び拡散領域ＦＬ２２１に電気的に接続され、グランド配線ＬＧ２はビアホール１Ｔを介してグランド配線ＬＧ１（図１８では図示せず）に電気的に接続され、グランド配線ＬＧ３はビアホール２Ｔを介してグランド配線ＬＧ２と電気的に接続される。
【０１２２】
電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０及びＦＬ１２１に電気的に接続され、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１（図１８では図示せず）に電気的に接続され、電源配線ＬＶ３はビアホール２Ｔを介して電源配線ＬＶ２に電気的に接続される。
【０１２３】
ワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２３に電気的に接続され、ワード線ＷＬＡ２はビアホール１Ｔを介してワード線ＷＬＡ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＡ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＡ２に電気的に接続される。
【０１２４】
同様にして、ワード線ＷＬＢ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２４に電気的に接続され、ワード線ＷＬＢ２はビアホール１Ｔを介してワード線ＷＬＢ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＢ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＢ２に電気的に接続される。
【０１２５】
（第１の）グランド配線ＬＧ３、ワード線ＷＬＢ３、電源配線ＬＶ３、ワード線ＷＬＡ３、（第２の）グランド配線ＬＧ３はそれぞれ図中縦方向に並列に形成され、（第１の）グランド配線ＬＧ３及びワード線ＷＬＢ３はＰウエル領域ＰＷ０上に、電源配線ＬＶ３はＮウエル領域ＮＷ上に、ワード線ＷＬＡ３及び（第２の）グランド配線ＬＧ３はＰウエル領域ＰＷ１上に形成される。
【０１２６】
実施の形態６は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第３，第５及び第６の効果に加え、実施の形態５固有の効果と同等の効果を奏する。
【０１２７】
＜実施の形態７＞
図１９〜図２１はこの発明の実施の形態７であるＳＲＡＭのメモリセル構造を示す図である。図１９は全層におけるレイアウト構成を平面視した説明図である。図２０は主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２１は主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２０，図２１で示した符号の一部を図１９では省略している場合がある。また、実施の形態７のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態１で示した図４と同様である。
【０１２８】
以下、図１９〜図２１を参照して、実施の形態７のメモリセル構造について述べる。
【０１２９】
ＮＭＯＳトランジスタＮ３，Ｎ４の共用ポリシリコン配線ＰＬ５がＰウエル領域ＰＷ０からＮウエル領域ＮＷ及びＰウエル領域ＰＷ１上に伸びて形成され、この共用ポリシリコン配線ＰＬ５が図４のワード線ＷＬとして用いられる。
【０１３０】
他の構成は、ポリシリコン配線ＰＬ１，ＰＬ２のパターン形状、ポリシリコン配線ＰＬ１とアルミ配線ＡＬ１２とのゲートコンタクトホールＧＣ形成位置及びポリシリコン配線ＰＬ２とアルミ配線ＡＬ１１とのゲートコンタクトホールＧＣの形成位置等を除き、図５，図６及び図３で示した実施の形態２と同様である。
【０１３１】
実施の形態７は上記のようなメモリセル構造を有することにより、実施の形態２と同等の効果を奏する。さらに、ワード線ＷＬに関して、ビアホール１Ｔ，２Ｔ及びワード線ＷＬ２，ＷＬ３が不要になるため、必要レイア数が減り、コスト削減が図れるという効果がある。
【０１３２】
＜実施の形態８＞
図２２〜図２５はこの発明の実施の形態８であるＳＲＡＭのメモリセル構造を示す図である。図２２は全層におけるレイアウト構成を平面視した説明図である。図２３は主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２４は主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２３，図２４で示した符号の一部を図２２では省略している場合がある。
【０１３３】
また、図２５は図２２〜図２４で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態８のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
【０１３４】
ＮＭＯＳトランジスタＮ５はビット線ＢＬＡ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ６はビット線バーＢＬＡ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ５及びＮ６のゲートがワード線ＷＬＡに共通に接続される。
【０１３５】
ＮＭＯＳトランジスタＮ７はビット線ＢＬＢ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ８はビット線バーＢＬＢ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ７及びＮ８のゲートがワード線ＷＬＢに共通に接続される。
【０１３６】
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ７，Ｎ８とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ５，Ｎ６とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。なお、他の構成は図１５で示した実施の形態５の等価回路と同様である。
【０１３７】
以下、図２２〜図２４を参照して、実施の形態８のメモリセル構造について述べる。
【０１３８】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１７によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ１８によりＰＭＯＳトランジスタＰ２を構成する。
【０１３９】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１７によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４４，ＦＬ２４５及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２４６，ＦＬ２４７及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ１７はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ２０はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
【０１４０】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ１８によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３４，ＦＬ２３５及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２３６，ＦＬ２３７及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ１８はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ１８はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１４１】
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２に電気的に接続され、拡散領域ＦＬ２４５上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４５に電気的に接続され、拡散領域ＦＬ２４７上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４７に電気的に接続される。
【０１４２】
拡散領域ＦＬ２４４上から、拡散領域ＦＬ２１３上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３７上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１５は、各拡散領域ＦＬ２４４，ＦＬ２１３，ＦＬ１１１，及びＦＬ２３７それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１５はポリシリコン配線ＰＬ１８の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１８に電気的に接続される。このアルミ配線ＡＬ１５は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【０１４３】
ポリシリコン配線ＰＬ２０はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
【０１４４】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
【０１４５】
グランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３に電気的に接続され、拡散領域ＦＬ２３４上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３４に電気的に接続され、拡散領域ＦＬ２３６上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３６と電気的に接続される。
【０１４６】
拡散領域ＦＬ２３５上から、拡散領域ＦＬ２２２上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２４６上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１６は、各拡散領域ＦＬ２３５，ＦＬ２２２，ＦＬ１２０，及びＦＬ２４６それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１６はポリシリコン配線ＰＬ１７の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１７に電気的に接続される。このアルミ配線ＡＬ１６は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【０１４７】
ポリシリコン配線ＰＬ１９上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１９と電気的に接続される。
【０１４８】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
【０１４９】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図２５のワード線ＷＬＡを構成する。
【０１５０】
同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ワード線ＷＬＢ３によって図２５のワード線ＷＬＢを構成する。
【０１５１】
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。
【０１５２】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０１５３】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
【０１５４】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２、バーＢＬＡ１，バーＢＬＡ２、ＢＬＢ１，ＢＬＢ２、及びバーＢＬＢ１，ＢＬＢ２によってそれぞれ図２５のビット線ＢＬＡ，バーＢＬＡ、ＢＬＢ及びバーＢＬＢを構成する。
【０１５５】
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【０１５６】
このように、実施の形態８のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１３及びＦＬ２４４とＮ+拡散領域ＦＬ２３７とをそれぞれ異なるＰウエル領域ＰＷ０内とＰＷ１内とに分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２２２及びＦＬ２３５とＮ+拡散領域ＦＬ２４６とをそれぞれ異なるＰウエル領域ＰＷ１内とＰＷ０内とに分けて形成すことができる。
【０１５７】
その結果、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０１５８】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０１５９】
また、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態８のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０１６０】
また、ポリシリコン配線ＰＬ１７〜ＰＬ２０を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１７，ＰＬ１９、ポリシリコン配線ＰＬ１８，ＰＬ２０をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０１６１】
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０１６２】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０１６３】
加えて、実施の形態８のメモリセルは、図２５に示すように、２つのワード線ＷＬＡ，ＷＬＢ及び２つのビット線対（ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢ）を用いた２ポートメモリセルが実現する。
【０１６４】
＜実施の形態９＞
図２６〜図２８はこの発明の実施の形態９であるＳＲＡＭのメモリセル構造を示す図である。図２６は全層におけるレイアウト構成を平面視した説明図である。図２７は主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２８は主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２７，図２８で示した符号の一部を図２６では省略している場合がある。
【０１６５】
また、実施の形態９のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
【０１６６】
以下、図２６〜図２８を参照して、実施の形態９のメモリセル構造について、実施の形態８と異なる構成を中心に述べる。
【０１６７】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１４，ＦＬ２１５及びポリシリコン配線ＰＬ３１によりＮＭＯＳトランジスタＮ１を構成する。このとき、ポリシリコン配線ＰＬ３１をＮＭＯＳトランジスタＮ１用のＮ+拡散領域（ＦＬ２１４，ＦＬ２１５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
【０１６８】
Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ３７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ３８によってＮＭＯＳトランジスタＮ８を構成する。
【０１６９】
なお、ポリシリコン配線ＰＬ３１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０１７０】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２４，ＦＬ２２５及びポリシリコン配線ＰＬ３２によりＮＭＯＳトランジスタＮ２を構成する。このとき、ポリシリコン配線ＰＬ３２をＮＭＯＳトランジスタＮ２用のＮ+拡散領域（ＦＬ２２４，ＦＬ２２５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
【０１７１】
Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ３５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＰＬ２６１及びポリシリコン配線ＰＬ３６によってＮＭＯＳトランジスタＮ６を構成する。
【０１７２】
なお、ポリシリコン配線ＰＬ３２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１７３】
拡散領域ＦＬ２１４上の２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１４に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８０上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８０に電気的に接続される。
【０１７４】
拡散領域ＦＬ２８１上から、拡散領域ＦＬ２１５上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２５１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、各拡散領域ＦＬ２８１，ＦＬ２１５，ＦＬ１１１，及びＦＬ２５１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ３２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３２に電気的に接続される。このアルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【０１７５】
ポリシリコン配線ＰＬ３７及びＰＬ３８はそれぞれゲートコンタクトホールＧＣを介して共通にワード線ＷＬＢ１に電気的に接続される。
【０１７６】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０に電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０１７７】
２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２４に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６１上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６１と電気的に接続される。
【０１７８】
拡散領域ＦＬ２６０上から、拡散領域ＦＬ２２５上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２７０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、各拡散領域ＦＬ２６０，ＦＬ２２５，ＦＬ１２０，及びＦＬ２７０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ３１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３１に電気的に接続される。このアルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【０１７９】
ポリシリコン配線ＰＬ３５及びＰＬ３６上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介して共通にポリシリコン配線ＰＬ３５及びＰＬ３６に電気的に接続される。
【０１８０】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
【０１８１】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
【０１８２】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０１８３】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。また、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。
【０１８４】
このように、実施の形態９のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０１８５】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０１８６】
また、実施の形態９は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態９のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０１８７】
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０１８８】
加えて、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０１８９】
さらに、実施の形態９のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
【０１９０】
さらに加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくすることにより、実施の形態２と同様、動作の高速化及びメモリセルの安定性の向上を図ることができる。
【０１９１】
＜実施の形態１０＞
図２９〜図３１はこの発明の実施の形態１０であるＳＲＡＭのメモリセル構造を示す図である。図２９は全層におけるレイアウト構成を平面視した説明図である。図３０は主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３１は主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３０，図３１で示した符号の一部を図２９では省略している場合がある。
【０１９２】
また、実施の形態１０のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
【０１９３】
以下、図２９〜図３１を参照して、実施の形態１０のメモリセル構造について述べる。
【０１９４】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ４１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ４２によりＰＭＯＳトランジスタＰ２を構成する。
【０１９５】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ４１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ４１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ４７はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
【０１９６】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ４２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＦＬ２６１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ６を構成する。なお、ポリシリコン配線ＰＬ４２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ４２はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１９７】
拡散領域ＦＬ２１０上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８１上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８１に電気的に接続される。
【０１９８】
拡散領域ＦＬ２７０（ＦＬ２１１）上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２７０（ＦＬ２１１）と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０１９９】
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ４２に電気的に接続される。ポリシリコン配線ＰＬ４２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２６１それぞれに電気的に接続される。なお、ここで、シェアードコンタクトは、拡散領域とポリシリコンを１つの共通コンタクトで電気的に接続するものを意味する。
【０２００】
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２が記憶端子Ｎａに相当する。
【０２０１】
ポリシリコン配線ＰＬ４７はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
【０２０２】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０２０３】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６０上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６０と電気的に接続される。
【０２０４】
拡散領域ＦＬ２５１（ＦＬ２２０）上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２５１（ＦＬ２２０）と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２０５】
さらに、アルミ配線ＡＬ１９はポリシリコン配線ＰＬ４１に電気的に接続される。ポリシリコン配線ＰＬ４１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２８０それぞれに電気的に接続される。
【０２０６】
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１が記憶端子Ｎｂに相当する。
【０２０７】
ポリシリコン配線ＰＬ４５上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ４５と電気的に接続される。
【０２０８】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
【０２０９】
ワード線ＷＬＡ３及びＷＬＢ３は、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
【０２１０】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０２１１】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
【０２１２】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
【０２１３】
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
【０２１４】
ビット線対ＢＬＡ２，バーＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線対ＢＬＢ２，バーＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷを上に形成される。
【０２１５】
このように、実施の形態１０のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８，実施の形態９と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０２１６】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０２１７】
また、実施の形態１０は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１０のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０２１８】
加えて、実施の形態１０のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
【０２１９】
また、ポリシリコン配線ＰＬ４１，ＰＬ４２、ＰＬ４７及びＰＬ４８をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ４１，ＰＬ４５、ポリシリコン配線ＰＬ４２，ＰＬ４７をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０２２０】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０２２１】
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
【０２２２】
＜実施の形態１１＞
図３２〜図３４はこの発明の実施の形態１１であるＳＲＡＭのメモリセル構造を示す図である。図３２は全層におけるレイアウト構成を平面視した説明図である。図３３は主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３４は主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３３，図３４で示した符号の一部を図３２では省略している場合がある。
【０２２３】
また、実施の形態１１のレイアウト構成のＳＲＡＭメモリセルの等価回路は図４で示した実施の形態１と同様である。
【０２２４】
以下、図３２〜図３４を参照して、実施の形態１１のメモリセル構造について述べる。
【０２２５】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ５１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ５２によりＰＭＯＳトランジスタＰ２を構成する。
【０２２６】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０（ＦＬ２１０Ａ，ＦＬ２１０Ｂ），ＦＬ２１１及びポリシリコン配線ＰＬ５１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ５４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ５１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０２２７】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０（ＦＬ２２０Ａ，ＦＬ２２０Ｂ），ＦＬ２２１及びポリシリコン配線ＰＬ５２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ５３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ５２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０２２８】
拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂ上のグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂに電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１に電気的に接続される。
【０２２９】
拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２１１と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２３０】
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ５２に電気的に接続される。ポリシリコン配線ＰＬ５２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２３１それぞれに電気的に接続される。
【０２３１】
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２が記憶端子Ｎａに相当する。
【０２３２】
ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１に電気的に接続される。
【０２３３】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０２３４】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２３０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続される。
【０２３５】
拡散領域ＦＬ２２０上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２２０と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２３６】
さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ５１に電気的に接続される。ポリシリコン配線ＰＬ５１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２４０それぞれに電気的に接続される。
【０２３７】
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１が記憶端子Ｎｂに相当する。
【０２３８】
ポリシリコン配線ＰＬ５３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ５３と電気的に接続される。
【０２３９】
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２に電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３に電気的に接続される。ワード線ＷＬ３はウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
【０２４０】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０２４１】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
【０２４２】
ビット線ＢＬＡ２，ＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
【０２４３】
ビット線ＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線ＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷ上に形成される。
【０２４４】
このように、実施の形態１１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０２４５】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０２４６】
また、実施の形態１１は、実施の形態１と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０２４７】
また、ポリシリコン配線ＰＬ５１〜ＰＬ５４をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ５１，ＰＬ５３、ポリシリコン配線ＰＬ５２，ＰＬ５４をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０２４８】
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０２４９】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０２５０】
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
【０２５１】
＜実施の形態１２＞
図３５及び図３６はこの発明の実施の形態１２であるＳＲＡＭのメモリセル構造を示す図である。図３５は全層におけるレイアウト構成を平面視した説明図である。図３６は主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図３５の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１１の説明で用いた図３３（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図３６，図３３で示した符号の一部を図３５では省略している場合がある。また、実施の形態１２のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
【０２５２】
以下、図３５，図３６及び図３３を参照して、実施の形態１２のメモリセル構造について述べる。
【０２５３】
ポリシリコン配線ＰＬ５３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（図３３の右端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
【０２５４】
同様にして、ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（図３３の左端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
【０２５５】
ワード線ＷＬＡ３，ＷＬＢ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。なお、他のレイアウト構成は実施の形態１１と同様であるため説明を省略する。
【０２５６】
実施の形態１２は上記のようなメモリセル構造を有することにより、実施の形態１１の効果に加え、実施の形態５と同様、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
【０２５７】
＜その他＞
なお、上述した実施の形態１〜実施の形態１２において、導電型式を全て逆にして構成しても同様な効果を奏する。さらに、ＭＯＳトランジスタに限らず、ＭＩＳトランジスタ等の電界効果トランジスタに対しても同様な効果を奏する。
【符号の説明】
【０２５８】
ＢＬＡ，ＢＬＢ，バーＢＬＡ，バーＢＬＢ ビット線、ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１ Ｐ+拡散領域、ＦＬ２１０〜ＦＬ２１５，ＦＬ２２０〜ＦＬ２２５，ＦＬ２３０〜ＦＬ２３３，ＦＬ２４０〜ＦＬ２４３ Ｎ+拡散領域、Ｉ１，Ｉ２ インバータ、Ｍ００，Ｍ０１ 高抵抗金属配線、Ｎ１，Ｎ２ ＮＭＯＳトランジスタ（ドライバトランジスタ）、Ｎ３〜Ｎ７ ＮＭＯＳトランジスタ（アクセストランジスタ）、ＮＷ Ｎウエル領域、Ｐ１，Ｐ２ ＰＭＯＳトランジスタ（ドライバトランジスタ）、ＰＬ５ 共用ポリシリコン配線ＰＬ５、ＰＬ７，ＰＬ８ 高抵抗ポリシリコン配線、ＰＷ０，ＰＷ１ Ｐウエル領域、Ｒ１，Ｒ２ 抵抗、ＷＬ，ＷＬＡ，ＷＬＢ ワード線。
【技術分野】
【０００１】
この発明は半導体記憶装置及び半導体装置に関し、特にＭＯＳスタティックＲＡＭのソフトエラー耐性の向上を図ったメモリセル構造に関するものである。
【背景技術】
【０００２】
メモリセルの微細化に伴い、パッケージから放出されるα線や宇宙からの中性子線により発生された電子に起因して記憶ノードで保持されているデータを反転させてしまうというソフトエラーの問題が顕在化してくる。特に電源電圧が低下するにつれて、その誤動作は顕著に現れてくる。ソフトエラーの低減を目的に様々な試みがなされている。
【０００３】
図３７は、例えば特許文献１に開示されたＳＲＡＭメモリセルと等価な構造を示す回路図である。同図に示すように、メモリセル１００をＰＭＯＳトランジスタＰＴ１，ＰＴ２及びＮＭＯＳトランジスタＮＴ５〜ＮＴ８，ＮＴ１１，ＮＴ１２，ＮＴ２１，ＮＴ２２から構成される。
【０００４】
ＰＭＯＳトランジスタＰＴ１，ＰＴ２のソースは共通に電源電圧Ｖccに接続され、ＰＭＯＳトランジスタＰＴ１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ２のゲート及びＮＭＯＳトランジスタＴ２１，ＮＴ２２のゲートに接続され、ＰＭＯＳトランジスタＰＴ２のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ１のゲート及びＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のゲートに接続される。
【０００５】
ＮＭＯＳトランジスタＮＴ１１，ＮＴ１２のソースは共に接地（ＧＮＤ）され、ＮＭＯＳトランジスタＮＴ１１のドレインはノード１０１を介してＰＭＯＳトランジスタＰＴ１のドレインに接続され、ＮＭＯＳトランジスタＮＴ１２のドレインはノード１０１及び１０２を介してＰＭＯＳトランジスタＰＴ１のドレインに接続される。
【０００６】
ＮＭＯＳトランジスタＮＴ２１，ＮＴ２２のソースは共に接地され、ＮＭＯＳトランジスタＮＴ２１のドレインはノード１１１を介してＰＭＯＳトランジスタＰＴ２のドレインに接続され、ＮＭＯＳトランジスタＮＴ２２のドレインはノード１１１及び１１２を介してＰＭＯＳトランジスタＰＴ２のドレインに接続される。
【０００７】
ＮＭＯＳトランジスタＮＴ５はビット線ＢＬ５０，ノード１０１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ６はビット線ＢＬ６０，ノード１０１間に介挿され、ゲートがワード線ＷＬ６０に接続される。ＮＭＯＳトランジスタＮＴ７はビット線ＢＬ５１，ノード１１１間に介挿され、ゲートがワード線ＷＬ５０に接続される。ＮＭＯＳトランジスタＮＴ８はビット線ＢＬ６１，ノード１１１間に介挿され、ゲートがワード線ＷＬ６０に接続される。
【０００８】
このような構成において、ビット線対ＢＬ５０，ＢＬ５１あるいはビット線対ＢＬ６０，ＢＬ６１より得られるデータを、ワード線ＷＬ５０あるいはワード線ＷＬ６０を活性状態にして、ＮＭＯＳトランジスタＮＴ５，ＮＴ６あるいはＮＭＯＳトランジスタＮＴ６，ＮＴ８をオン状態させることにより、記憶ノードであるノード１０１及びノード１１１にアクセスすることができる。
【０００９】
上記構成では、通常、１つのＮＭＯＳトランジスタで構成するＮＭＯＳドライバトランジスタを、２つのＮＭＯＳトランジスタ（ＮＴ１１とＮＴ１２とに分けるとともにＮＴ２１とＮＴ２２とに分ける）に分けている。
【００１０】
そして、ＰＭＯＳトランジスタＰＴ１（ＰＴ２）のドレインである記憶ノードをノード１０１（１１１）とノード１０２（１１２）とに分割すべく、ＮＭＯＳトランジスタＮＴ１１（ＮＴ２１）とＮＭＯＳトランジスタＮＴ１２（ＮＴ２２）とを、ＰＭＯＳトランジスタＰＴ１が形成されるＮウエル領域を挟んで互いに反対側に形成している。
【００１１】
したがって、上記Ｎウエル領域は、その片側に衝突するエネルギー粒子によって生成された電子またはホールが、上記Ｎウエル領域の反対側の空乏領域に影響を及ぼすことを防ぐことにより、ソフトエラーの発生率を低下させることができる。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特許第２５８９９４９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
しかしながら、上記ＳＲＡＭメモリセルにおいてもソフトエラー低減が十分とではなく、また、本来１個で構成可能なドライバトランジスタを２個で構成しているため回路構成が複雑化するという問題点があった。
【００１４】
この発明は上記問題点を解決するためになされたもので、回路構成を複雑化することなくソフトエラー低減化を図ったメモリセル構造を有する半導体記憶装置及び半導体装置を得ることを目的とする。
【課題を解決するための手段】
【００１５】
この発明に係る請求項１記載の半導体記憶装置は、互いに交叉接続された第１及び第２のインバータを含むメモリセルを有し、第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタからなり、前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタからなり、前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの一方電極と前記第１の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの一方電極と前記第２の第２種電界効果トランジスタの一方電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、前記メモリセルは、前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に一方電極が接続され、第１のビット線に他方電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に一方電極が接続され、第２のビット線に他方電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタとをさらに含み、前記第１及び第２の第１種電界効果トランジスタを、互いに独立した第１及び第２の第２種ウエル領域にそれぞれ形成し、前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウエル領域にそれぞれ形成している。
【００１６】
また、請求項２の発明は、請求項１記載の半導体記憶装置であって、前記第１〜第４の第１種電界効果トランジスタにおいて一方電極は互いに独立して形成される。
【００１７】
また、請求項３の発明は、請求項１記載の半導体記憶装置であって、前記第１，第３の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置され、前記第２，第４の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置される。
【００１８】
また、請求項４の発明は、請求項１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。
【００１９】
また、請求項５の発明は、請求項１記載の半導体記憶装置であって、前記第３及び第４の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置される。
【００２０】
また、請求項６の発明は、請求項１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定している。
【００２１】
また、請求項７の発明は、請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、前記メモリセルは、前記第１のインバータの入力部と前記第２の記憶端子との間に介挿される第１の抵抗成分と、前記第２のインバータの入力部と前記第１の記憶端子との間に介挿される第２の抵抗成分とをさらに含む。
【００２２】
また、請求項８の発明は、請求項７記載の半導体記憶装置であって、前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む。
【００２３】
また、請求項９の発明は、請求項７記載の半導体記憶装置であって、前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む。
【００２４】
また、請求項１０の発明は、請求項１記載の半導体記憶装置であって、前記第３及び第４の第１種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成される。
【００２５】
また、請求項１１の発明は、請求項１記載の半導体記憶装置であって、前記ワード線は互いに独立した第１及び第２のワード線を含み、前記第３の第１種電界効果トランジスタの制御電極は前記第１のワード線に接続され、前記第４の第１種電界効果トランジスタの制御電極は前記第２のワード線に接続される。
【００２６】
また、請求項１２の発明は、請求項１あるいは請求項１１記載の半導体記憶装置であって、前記第１及び第２の第１種電界効果トランジスタの制御電極形成領域が前記第２及び第１の記憶端子の一部を構成するようにレイアウト配置している。
【００２７】
さらに、請求項１３の発明は、請求項１ないし請求項１１のうち、いずれか１項に記載の半導体記憶装置であって、前記第１及び第２の第２種電界効果トランジスタは第１種ウエル領域に形成され、前記第１種ウエル領域は前記第１及び第２の第２種ウエル領域の間にレイアウト配置される。
【００２８】
この発明に係る請求項１４記載の半導体装置は、スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第１乃至第８のトランジスタで構成される半導体装置であって、前記第１及び第２のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第１導電型の２つの不純物領域と、その第１導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第３乃至第８のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、前記第１及び第３のトランジスタのゲート電極は、一体となった第１の導電層で構成され、前記第２及び第６のトランジスタのゲート電極は、一体となった第２の導電層で構成され、前記第４及び第５のトランジスタのゲート電極は、一体となった第３の導電層で構成され、前記第７及び第８のトランジスタのゲート電極は、一体となった第４の導電層で構成され、前記スタティック型ランダムアクセスメモリは、前記第３の導電層に電気的に接続される第１のワード線、前記第４の導電層に電気的に接続され、前記第１のワード線の伸びる方向と同じ方向に沿って伸びる第２のワード線、前記第４のトランジスタの前記２つの不純物領域の一方に接続された第１ビット線、前記第５のトランジスタの前記２つの不純物領域の一方に接続された第２のビット線、前記第７のトランジスタの前記２つの不純物領域の一方に接続された第３のビット線、及び前記第８のトランジスタの前記２つの不純物領域の一方に接続された第４のビット線、を有し、前記第１のトランジスタが前記第３のトランジスタと前記第７及び第８のトランジスタとの間に位置するように、前記第１、第３、第７及び第８のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第２のトランジスタが前記第６のトランジスタと前記第４及び第５のトランジスタの間に位置するように、前記第２、第４、第５及び第６のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、前記第３及び第６のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、前記第４及び第７のトランジスタは前記一の点を中心にして点対称な位置にあり、前記第５及び第８のトランジスタは前記一の点を中心にして点対称な位置にある。
【発明の効果】
【００２９】
以上説明したように、この発明における請求項１記載の半導体記憶装置は、第１の記憶端子に一方電極が接続される第１及び第３の第１種電界効果トランジスタを第１及び第２の第２種ウエル領域にそれぞれ分けて形成し、第２の記憶端子に一方電極が接続される第２及び第４の第１種電界効果トランジスタを第２及び第１の第２種ウエル領域にそれぞれ分けて形成している。
【００３０】
したがって、α線や中性子線によって発生した電子が、第１及び第２の第２種ウエル領域のうち一方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域に収集された場合に、第１種ウエル領域が介在することにより上記電子の発生による影響が防止される他方の第２種ウエル領域に形成した第１〜第４の第１種電界効果トランジスタの一方電極領域から放出される。例えば、第１の第２種ウエル領域内の第１の第１種電界効果トランジスタの一方電極領域に収集された電子は第１の記憶端子を介して第２の第２種ウエル領域内の第３の第１種電界効果トランジスタの一方電極領域から放出され、第２の第２種ウエル領域内の第２の第１種電界効果トランジスタの一方電極領域に収集された電子は第２の記憶端子を介して第１の第２種ウエル領域内の第４の第１種電界効果トランジスタの一方電極領域から放出される。
【００３１】
このような動作により、第１及び第２の記憶端子の保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなり、その結果、ソフトエラー耐性が向上するという効果を奏する。
【００３２】
加えて、第１及び第２のインバータはそれぞれ第１種及び第２種電界効果トランジスタ一つずつの組で構成されているため、相補型の構成では必要最小限の回路構成で実現できる。
【００３３】
請求項２記載の半導体記憶装置は、第１あるいは第２の記憶端子に接続される一方電極を第１〜第４の第１種電界効果トランジスタ間で互いに独立して形成することにより、ソフトエラー耐性のさらなる向上を図ることができる。
【００３４】
請求項３記載の半導体記憶装置のように第１〜第４の第１種電界効果トランジスタ及び第１，第２の第２種電界効果トランジスタを配置することにより、集積度の向上を図ることができる。
【００３５】
請求項４記載の半導体記憶装置は、第１及び第２のＭＯＳトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。
【００３６】
請求項５記載の半導体記憶装置は、第３及び第４のＭＯＳトランジスタをメモリセルの中心点に対して互いに点対称となるようにレイアウト配置することにより、隣接するメモリセル間の配置を容易にして集積度の向上を図ることができる。
【００３７】
請求項６記載の半導体記憶装置は、第１及び第２の第１種電界効果トランジスタの制御電極幅を第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定することにより、メモリセルの安定性の向上を図ることができる。
【００３８】
請求項７記載の半導体記憶装置は、第１及び第２の抵抗成分による信号伝播遅延によって、メモリセルの第１及び第２の記憶端子に保持しているデータを反転するための応答特性を長くして、ソフトエラーを起こりにくくすることができる。
【００３９】
請求項８記載の半導体記憶装置は、高抵抗金属配線によって第１及び第２の抵抗成分を実現している。
【００４０】
請求項９記載の半導体記憶装置は、高抵抗ポリシリコン配線によって第１及び第２の抵抗成分を実現している。
【００４１】
請求項１０記載の半導体記憶装置は、第３及び第４のＭＯＳトランジスタの制御電極及びワード線を一本のポリシリコンで共用することにより、形成すべき層の数を減少させて装置のコスト削減を図ることができる。
【００４２】
請求項１１記載の半導体記憶装置は、第１及び第２のワード線による２つのメモリセル選択手段を有することにより、メモリセルをＦＩＦＯメモリ用に用いることができる。
【００４３】
請求項１２記載の半導体記憶装置は、第１及び第２の第１種電界効果トランジスタの制御電極形成領域を第２及び第１の記憶端子の一部を構成するようにレイアウト配置することにより、メモリセル形成領域を狭くして集積度の向上を図ることができる。
【００４４】
請求項１３記載の半導体記憶装置は、第１及び第２の第２種ウエル領域の間にレイアウト配置された第１種ウエル領域によって、第１及び第２の第２種ウエル領域のうち一方の第２種ウエル領域で生成されたキャリアが他方の第２種ウエル領域に影響を及ぼすことを防止することができる。
【図面の簡単な説明】
【００４５】
【図１】この発明に実施の形態１であるＳＲＡＭのメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２】主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３】主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図４】実施の形態１のメモリセルの等価回路を示す回路図である。
【図５】実施の形態２のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図６】主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図７】隣接するメモリセル間における第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図８】実施の形態３のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図９】主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１０】実施の形態３のメモリセルの等価回路を示す回路図である。
【図１１】実施の形態４のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１２】主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１３】実施の形態５のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１４】主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図１５】実施の形態５のメモリセルの等価回路を示す回路図である。
【図１６】実施の形態６のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図１７】主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図１８】主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図１９】実施の形態７のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２０】主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２１】主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２２】実施の形態８のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２３】主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２４】主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２５】実施の形態８のメモリセルの等価回路を示す回路図である。
【図２６】実施の形態９のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図２７】主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図２８】主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図２９】実施の形態１０のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３０】主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３１】主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３２】実施の形態１１のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３３】主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。
【図３４】主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３５】実施の形態のＳＲＡＭメモリセルの全層におけるレイアウト構成を平面視した説明図である。
【図３６】主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。
【図３７】従来のＳＲＡＭメモリセルを示す回路図である。
【発明を実施するための形態】
【００４６】
＜実施の形態１＞
図１〜図４はこの発明の実施の形態１であるＳＲＡＭのメモリセル構造を示す図である。図１は全層におけるレイアウト構成を平面視した説明図である。図２は主として図１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３は主として図１の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２，図３で示した符号の一部を図１では省略している場合がある。
【００４７】
また、図４は図１〜図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態１のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１〜Ｎ４及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
【００４８】
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ４とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ３とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。
【００４９】
ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１により第１のＣＭＯＳインバータＩ１を構成する。すなわち、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートは共通に記憶端子Ｎｂに接続され、ドレインは共通に記憶端子Ｎａに接続される。そして、ＰＭＯＳトランジスタＰ１のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ１のソースは接地（ＧＮＤ）される。
【００５０】
ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２により第２のＣＭＯＳインバータＩ２を構成する。すなわち、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートは共通に記憶端子Ｎａに接続され、ドレインは共通に記憶端子Ｎｂに接続される。そして、ＰＭＯＳトランジスタＰ２のソースは電源電圧Ｖddに接続され、ＮＭＯＳトランジスタＮ２のソースは接地される。
【００５１】
このように、インバータＩ１の出力部及びインバータＩ２の入力部が記憶端子Ｎａに電気的に接続され、インバータＩ１の入力部及びインバータＩ２の出力部が記憶端子Ｎｂに電気的に接続されることにより、ＣＭＯＳインバータＩ１，Ｉ２が互いに交叉接続され、記憶端子Ｎａ及び記憶端子Ｎｂに互いに反転した論理レベルの情報を記憶することができる。
【００５２】
ＮＭＯＳトランジスタＮ３はビット線ＢＬＡ，記憶端子Ｎａ間に介挿され、ゲートがワード線ＷＬに接続される。ＮＭＯＳトランジスタＮ４はビット線ＢＬＢ，記憶端子Ｎｂ間に介挿されゲートがワード線ＷＬに接続される。
【００５３】
このような構成において、ビット線ＢＬＡあるいはビット線ＢＬＢより得られるデータを、ワード線ＷＬを活性状態にして、ＮＭＯＳトランジスタＮ３，Ｎ４をオン状態させることにより、記憶端子Ｎａ及び記憶端子Ｎｂに対するアクセス（読み出しあるいは書き込み）が可能となる。
【００５４】
以下、図１〜図３を参照して、実施の形態１のメモリセル構造について述べる。
【００５５】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ２によりＰＭＯＳトランジスタＰ２を構成する。
【００５６】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【００５７】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。
【００５８】
上記した拡散領域ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１，ＦＬ２１０，ＦＬ２１１，ＦＬ２２０，ＦＬ２２１，ＦＬ２３０，ＦＬ２３１，ＦＬ２４０，ＦＬ２４１は不純物を注入，拡散することにより得られる。
【００５９】
拡散領域ＦＬ２１０上のグランド配線ＬＧ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０と電気的に接続され、拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１１は、各拡散領域ＦＬ２１１，ＦＬ１１１，及びＦＬ２３１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１１はポリシリコン配線ＰＬ２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２に電気的に接続される。このアルミ配線ＡＬ１１は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【００６０】
なお、拡散コンタクトホール１Ｃは拡散領域と第１層（アルミ）配線とのコンタクトホールを意味し、ゲートコンタクトホールＧＣはポリシリコン配線と第１層配線とのコンタクトホールを意味する。
【００６１】
ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１（第１層アルミ配線）に電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１と電気的に接続される。
【００６２】
拡散領域ＦＬ２４０上から拡散領域ＦＬ１２０上及び拡散領域ＦＬ２２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１２は、各拡散領域ＦＬ２４０，ＦＬ１２０，及びＦＬ２２０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１２はポリシリコン配線ＰＬ１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１に電気的に接続される。このアルミ配線ＡＬ１２は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【００６３】
拡散領域ＦＬ１１０上の電源配線ＬＶ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
【００６４】
拡散領域ＦＬ２３０上のビット線ＢＬＡ１（第１層アルミ配線）は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続され、ポリシリコン配線ＰＬ３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３と電気的に接続される。拡散領域ＦＬ２２１上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１と電気的に接続される。
【００６５】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２（第２層アルミ配線（２ＡＬ））と電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３（第３層アルミ配線（３ＡＬ））と電気的に接続される。
【００６６】
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬ１〜ワード線ＷＬ３によって図４のワード線ＷＬを構成する。
【００６７】
なお、ビアホール１Ｔは第１層配線，第２層（アルミ）配線間の接続用、ビアホール２Ｔは第２層配線，第３層（アルミ）配線間の接続用のビアホールを意味する。
【００６８】
ワード線ＷＬ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬ３を挟んで２本形成される。
【００６９】
ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＡ１（図３では図示せず）と電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図３では図示せず）と電気的に接続される。電源配線ＬＶ２（第２層アルミ配線）はビアホール１Ｔを介して電源配線ＬＶ１（図３では図示せず）と電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２及びＢＬＢ１，ＢＬＢ２によってそれぞれ図４のビット線ＢＬＡ及びＢＬＢを構成する。
【００７０】
ビット線ＢＬＡ２，ＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【００７１】
このように、実施の形態１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１１及びＮ+拡散領域ＦＬ２３１をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２４０及びＮ+拡散領域ＦＬ２２０をそれぞれ異なるＰウエル領域ＰＷ０及びＰＷ１内に分けて形成することができる。
【００７２】
その結果、α線や中性子線によって発生した電子が、Ｐウエル領域ＰＷ０，ＰＷ１のうち一方のＰウエル領域に形成したＮ+拡散領域に収集された場合に、Ｎウエル領域ＮＷが介在することにより上記電子の発生による影響が防止される他方のＰウエル領域に形成したＮ+拡散領域から放出される。例えば、Ｐウエル領域ＰＷ０の拡散領域ＦＬ２１１に収集された電子は記憶端子Ｎａを介してＰウエル領域ＰＷ１の拡散領域ＦＬ２３１から放出され、Ｐウエル領域ＰＷ１の拡散領域ＦＬ２２０に収集された電子は記憶端子Ｎｂを介してＰウエル領域ＰＷ０の拡散領域ＦＬ２４０から放出される。
【００７３】
このような動作により、記憶端子Ｎａ，Ｎｂの保持データを反転させようとする電子の発生が相殺されるため、データの反転が起こりにくくなる。つまり、ソフトエラー耐性が向上するという効果がある（第１の効果）。
【００７４】
また、Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とをビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線ＢＬＡ，ＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、良好なアクセスタイムを維持することができる（第２の効果）。
【００７５】
また、ＮＭＯＳトランジスタＮ１，Ｎ２及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（第３の効果）。
【００７６】
また、ポリシリコン配線ＰＬ１〜ＰＬ４を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１，ＰＬ３（ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１）、ポリシリコン配線ＰＬ２，ＰＬ４（ＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２）をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（第４の効果）。
【００７７】
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域（記憶端子Ｎａあるいは記憶端子Ｎｂに電気的に接続される領域）を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（第５の効果）。
【００７８】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成することにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（第６の効果）。
【００７９】
＜実施の形態２＞
図５及び図６はこの発明の実施の形態２であるＳＲＡＭのメモリセル構造を示す図である。図５は全層におけるレイアウト構成を平面視した説明図である。図６は主として図５の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図５の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、実施の形態２の等価回路を示す回路図は図４と同様である。また、図６，図３で示した符号の一部を図５では省略している場合がある。
【００８０】
これらの図に示すように、ＮＭＯＳトランジスタＮ１用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ１を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ１の外側に比較的広い拡散領域ＦＬ２１２、内側に比較的狭い拡散領域ＦＬ２１３を形成している。そして、拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１によってＮＭＯＳトランジスタＮ１を構成している。
【００８１】
同様にして、ＮＭＯＳトランジスタＮ２用の四角形状のＮ+拡散領域上に、ポリシリコン配線ＰＬ２を上記Ｎ+拡散領域の中心部で折れ曲げて形成することより、ポリシリコン配線ＰＬ２の外側に比較的広い拡散領域ＦＬ２１３、内側に比較的狭い拡散領域ＦＬ２２２を形成している。そして、拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ２によってＮＭＯＳトランジスタＮ２を構成している。
【００８２】
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２と電気的に接続され、拡散領域ＦＬ２１３上のアルミ配線ＡＬ１１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１３と電気的に接続される。
【００８３】
同様にして、拡散領域ＦＬ２２３上のグランド配線ＬＧ１は２箇所の拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３と電気的に接続され、拡散領域ＦＬ２２２上のアルミ配線ＡＬ１２は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２２と電気的に接続される。他のレイアウト構成は実施の形態１と同様であるため、説明を省略する。
【００８４】
実施の形態２は以上のようにレイアウト構成することにより、実施の形態１の第１，第２，第５及び第６の効果に加え以下の効果を奏する。
【００８５】
ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくできる。その結果、ビット線ＢＬＡ，ＢＬＢのキャリアの引き抜きを速く行うことにより動作の高速化が図れる。
【００８６】
加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１，Ｎ２のアクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４に対するゲート幅Ｗの比を大きくとれるのでメモリセルの安定性も向上する。
【００８７】
図７は隣接するセル間のレイアウト構成を平面した説明図である。なお、図７は図６と同様、主として図５の第１アルミ配線層下のレイアウト構成を示している。
【００８８】
図７ではメモリセルＭＣ１のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０と、メモリセルＭＣ２のＮウエル領域ＮＷ及びＰウエル領域ＰＷ０とを示している。
【００８９】
この際、ＮＭＯＳトランジスタＮ１，Ｎ２はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されている（実施の形態１の第３の効果に相当）。このため、図７に示すように、隣接するメモリセルＭＣ１，ＭＣ２間においてドライバトランジスタであるＮＭＯＳトランジスタＮ１（Ｎ２）同士を、拡散領域ＦＬ２１２、ワード線ＷＬ１、グランド配線ＬＧ１、拡散コンタクトホール１Ｃ及びゲートコンタクトホールＧＣそれぞれの少なくとも一部を共有させることにより集積度を向上させながら、互いに隣接して線対称に形成することができ、ＮＭＯＳトランジスタＮ１及びＮ２のゲート幅Ｗを大きくすることができる。
【００９０】
このように、ＮＭＯＳトランジスタＮ１，Ｎ２のゲートとなるポリシリコン配線ＰＬ１，ＰＬ２を曲げて形成したことによる面積の増加はほとんどなく、実施の形態１と同等な高密度なメモリセル構造を得ることができる。
【００９１】
また、ＮＭＯＳトランジスタＮ１，Ｎ３、ＰＭＯＳトランジスタＰ１、及びＮＭＯＳトランジスタＮ２，Ｎ４、ＰＭＯＳトランジスタＰ２をそれぞれほぼ一直線上に形成することにより、集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【００９２】
＜実施の形態３＞
図８〜図１０はこの発明の実施の形態３であるＳＲＡＭのメモリセル構造を示す図である。図８は全層におけるレイアウト構成を平面視した説明図である。図９は主として図８の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図８の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図９，図３で示した符号の一部を図８では省略している場合がある。
【００９３】
図１０は図８，図９，図３で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートと記憶端子Ｎｂとの間に抵抗Ｒ１が介挿され、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートと記憶端子Ｎａとの間に抵抗Ｒ２が介挿される。他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
【００９４】
以下、図８，図９及び図３を参照して、実施の形態３のメモリセル構造について述べる。
【００９５】
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３（実施の形態１のポリシリコン配線ＰＬ１に相当）が抵抗Ｒ１となる高抵抗金属配線Ｍ００に電気的に接続され、この高抵抗金属配線Ｍ００がビアホール０Ｔを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。ビアホール０Ｔはポリシリコン配線と同一層に形成された高抵抗金属配線Ｍ００と第１層配線との接続用のビアホールを意味する。
【００９６】
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４（実施の形態１のポリシリコン配線ＰＬ２に相当）が抵抗Ｒ２となる高抵抗金属配線Ｍ０１に電気的に接続され、この高抵抗金属配線Ｍ０１がビアホール０Ｔを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。
【００９７】
なお、高抵抗金属配線Ｍ００，Ｍ０１の形成材料としては例えばタングステン等のＣｏＳｉ2（コバルトシリサイド）より抵抗率が高い材料が挙げられる。また、他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
【００９８】
実施の形態３は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【００９９】
実施の形態３のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
【０１００】
＜実施の形態４＞
図１１及び図１２はこの発明の実施の形態４であるＳＲＡＭのメモリセル構造を示す図である。図１１は全層におけるレイアウト構成を平面視した説明図である。図１２は主として図１１の第１アルミ配線層下のレイアウト構成を平面視した説明図である。なお、主として図１１の第２アルミ配線層上のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図３と同様であり、図１２，図３で示した符号の一部を図１１では省略している場合がある。また、実施の形態４のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態３で示した図１０と同様である。
【０１０１】
以下、図１１，図１２及び図３を参照して、実施の形態４のメモリセル構造について述べる。
【０１０２】
これらの図に示すように、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとなるポリシリコン配線ＰＬ１３，ＰＬ１７（実施の形態１のポリシリコン配線ＰＬ１に相当）のうち、抵抗Ｒ１となるポリシリコン配線ＰＬ１７はポリシリコン配線ＰＬ１３に比べ高抵抗な材料で形成される。例えば、ポリシリコン配線ＰＬ１３をＣｏＳｉ2で形成した場合、ポリシリコン配線ＰＬ１７をＣｏＳｉ2より抵抗率が高い形成材料を用いて形成する。
【０１０３】
そして、ポリシリコン配線ＰＬ１７がゲートコンタクトホールＧＣを介して記憶端子Ｎｂであるアルミ配線ＡＬ１２と電気的に接続される。
【０１０４】
同様にして、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとなるポリシリコン配線ＰＬ１４，ＰＬ１８（実施の形態１のポリシリコン配線ＰＬ２に相当）のうち、抵抗Ｒ２となるポリシリコン配線ＰＬ１８はポリシリコン配線ＰＬ１４に比べ高抵抗な材料で形成され、ポリシリコン配線ＰＬ１８がゲートコンタクトホールＧＣを介して記憶端子Ｎａであるアルミ配線ＡＬ１１と電気的に接続される。他の構成は図１〜図３で示した実施の形態１と同様であるため、説明を省略する。
【０１０５】
実施の形態４は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【０１０６】
実施の形態４のメモリセルは、抵抗Ｒ１，Ｒ２を伝播する信号遅延によってセルに保持しているデータを反転するための応答特性は長くなる。その結果、α線や中性子線によって発生した電子によって、記憶端子Ｎａ，Ｎｂのうち一方の記憶端子の電位が反転したとしても、他方の記憶端子のデータが反転する以前に元の保持状態に戻るため、ソフトエラーはより起きにくくなる。
【０１０７】
＜実施の形態５＞
図１３〜図１５はこの発明の実施の形態５であるＳＲＡＭのメモリセル構造を示す図である。図１３は全層におけるレイアウト構成を平面視した説明図である。図１４は主として図１３の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図１３の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１の説明で用いた図２（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図１４，図２で示した符号の一部を図１３では省略している場合がある。
【０１０８】
図１５は図１３，図１４，図２で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、ＮＭＯＳトランジスタＮ３のゲートにはワード線ＷＬＡが接続され、ＮＭＯＳトランジスタＮ４のゲートにはワード線ＷＬＡとは独立したワード線ＷＬＢが接続される。なお、他の構成は図４で示した実施の形態１と同様であるため説明を省略する。
【０１０９】
以下、図１３，図１４及び図２を参照して、実施の形態５のメモリセル構造について述べる。
【０１１０】
ポリシリコン配線ＰＬ３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３（第３層アルミ配線）と電気的に接続される。これらのワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
【０１１１】
同様にして、ポリシリコン配線ＰＬ４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（第１層アルミ配線）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２（第２層アルミ配線）と電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３（第３層アルミ配線）と電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
【０１１２】
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。なお、他のレイアウト構成は実施の形態１と同様であるため説明を省略する。
【０１１３】
実施の形態５は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第６の効果に加え、以下の効果を奏する。
【０１１４】
図１５の等価回路に示すように、アクセストランジスタであるＮＭＯＳトランジスタＮ３、Ｎ４のゲートに接続するワード線をＷＬＡ、ＷＬＢと分けることで、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
【０１１５】
＜実施の形態６＞
図１６〜図１８はこの発明の実施の形態６であるＳＲＡＭのメモリセル構造を示す図である。図１６は全層におけるレイアウト構成を平面視した説明図である。図１７は主として図１６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図１８は主として図１６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図１７，図１８で示した符号の一部を図１６では省略している場合がある。また、実施の形態６のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
【０１１６】
以下、図１６〜図１８を参照して、実施の形態６のメモリセル構造について述べる。
【０１１７】
ＮＭＯＳトランジスタＮ３、Ｎ４用のＮ+拡散領域はソース・ドレイン領域形成方向が、他のＮＭＯＳトランジスタＮ１，Ｎ２及びＰＭＯＳトランジスタＰ１，Ｐ２のソース・ドレイン領域形成方向と９０度向きを変えて形成される。すなわち、ＮＭＯＳトランジスタＮ３用の拡散領域ＦＬ２４２，ＦＬ２４３とＮＭＯＳトランジスタＮ４用の拡散領域ＦＬ２３２，ＦＬ２３３とが図中、横方向に形成される。
【０１１８】
そして、拡散領域ＦＬ２４３上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４３に電気的に接続され、ビット線ＢＬＢ２（第２層アルミ配線）はビアホール１Ｔを介してビット線ＢＬＢ１（図１８では図示せず）に電気的に接続される。
【０１１９】
同様にして、ＮＭＯＳトランジスタＮ３を構成する拡散領域ＦＬ２３２上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３２に電気的に接続され、ビット線ＢＬＡ２（第２層アルミ配線）はビアホール１Ｔをビット線ＢＬＡ１（図１８では図示せず）に電気的に接続される。
【０１２０】
ビット線ＢＬＡ２，ＢＬＢ２はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
【０１２１】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０及び拡散領域ＦＬ２２１に電気的に接続され、グランド配線ＬＧ２はビアホール１Ｔを介してグランド配線ＬＧ１（図１８では図示せず）に電気的に接続され、グランド配線ＬＧ３はビアホール２Ｔを介してグランド配線ＬＧ２と電気的に接続される。
【０１２２】
電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０及びＦＬ１２１に電気的に接続され、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１（図１８では図示せず）に電気的に接続され、電源配線ＬＶ３はビアホール２Ｔを介して電源配線ＬＶ２に電気的に接続される。
【０１２３】
ワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２３に電気的に接続され、ワード線ＷＬＡ２はビアホール１Ｔを介してワード線ＷＬＡ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＡ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＡ２に電気的に接続される。
【０１２４】
同様にして、ワード線ＷＬＢ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ２４に電気的に接続され、ワード線ＷＬＢ２はビアホール１Ｔを介してワード線ＷＬＢ１（図１８では図示せず）に電気的に接続され、ワード線ＷＬＢ３（第３層アルミ配線）はビアホール２Ｔを介してワード線ＷＬＢ２に電気的に接続される。
【０１２５】
（第１の）グランド配線ＬＧ３、ワード線ＷＬＢ３、電源配線ＬＶ３、ワード線ＷＬＡ３、（第２の）グランド配線ＬＧ３はそれぞれ図中縦方向に並列に形成され、（第１の）グランド配線ＬＧ３及びワード線ＷＬＢ３はＰウエル領域ＰＷ０上に、電源配線ＬＶ３はＮウエル領域ＮＷ上に、ワード線ＷＬＡ３及び（第２の）グランド配線ＬＧ３はＰウエル領域ＰＷ１上に形成される。
【０１２６】
実施の形態６は上記のようなメモリセル構造を有することにより、実施の形態１の第１〜第３，第５及び第６の効果に加え、実施の形態５固有の効果と同等の効果を奏する。
【０１２７】
＜実施の形態７＞
図１９〜図２１はこの発明の実施の形態７であるＳＲＡＭのメモリセル構造を示す図である。図１９は全層におけるレイアウト構成を平面視した説明図である。図２０は主として図１９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２１は主として図１９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２０，図２１で示した符号の一部を図１９では省略している場合がある。また、実施の形態７のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態１で示した図４と同様である。
【０１２８】
以下、図１９〜図２１を参照して、実施の形態７のメモリセル構造について述べる。
【０１２９】
ＮＭＯＳトランジスタＮ３，Ｎ４の共用ポリシリコン配線ＰＬ５がＰウエル領域ＰＷ０からＮウエル領域ＮＷ及びＰウエル領域ＰＷ１上に伸びて形成され、この共用ポリシリコン配線ＰＬ５が図４のワード線ＷＬとして用いられる。
【０１３０】
他の構成は、ポリシリコン配線ＰＬ１，ＰＬ２のパターン形状、ポリシリコン配線ＰＬ１とアルミ配線ＡＬ１２とのゲートコンタクトホールＧＣ形成位置及びポリシリコン配線ＰＬ２とアルミ配線ＡＬ１１とのゲートコンタクトホールＧＣの形成位置等を除き、図５，図６及び図３で示した実施の形態２と同様である。
【０１３１】
実施の形態７は上記のようなメモリセル構造を有することにより、実施の形態２と同等の効果を奏する。さらに、ワード線ＷＬに関して、ビアホール１Ｔ，２Ｔ及びワード線ＷＬ２，ＷＬ３が不要になるため、必要レイア数が減り、コスト削減が図れるという効果がある。
【０１３２】
＜実施の形態８＞
図２２〜図２５はこの発明の実施の形態８であるＳＲＡＭのメモリセル構造を示す図である。図２２は全層におけるレイアウト構成を平面視した説明図である。図２３は主として図２２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２４は主として図２２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２３，図２４で示した符号の一部を図２２では省略している場合がある。
【０１３３】
また、図２５は図２２〜図２４で示したレイアウト構成のＳＲＡＭメモリセルの等価回路を示す回路図である。同図に示すように、実施の形態８のＳＲＡＭのメモリセルは、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８及びＰＭＯＳトランジスタＰ１，Ｐ２から構成される。
【０１３４】
ＮＭＯＳトランジスタＮ５はビット線ＢＬＡ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ６はビット線バーＢＬＡ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ５及びＮ６のゲートがワード線ＷＬＡに共通に接続される。
【０１３５】
ＮＭＯＳトランジスタＮ７はビット線ＢＬＢ，記憶端子Ｎａ間に介挿され、ＮＭＯＳトランジスタＮ８はビット線バーＢＬＢ，記憶端子Ｎｂ間に介挿され、ＮＭＯＳトランジスタＮ７及びＮ８のゲートがワード線ＷＬＢに共通に接続される。
【０１３６】
ドライバトランジスタであるＰＭＯＳトランジスタＰ１，Ｐ２はＮウエル領域ＮＷ内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ１とアクセストランジスタであるＮＭＯＳトランジスタＮ７，Ｎ８とはＰウエル領域ＰＷ０内に形成され、ドライバトランジスタであるＮＭＯＳトランジスタＮ２とアクセストランジスタであるＮＭＯＳトランジスタＮ５，Ｎ６とはＰウエル領域ＰＷ１内に形成される。Ｐウエル領域ＰＷ０とＰウエル領域ＰＷ１とはＮウエル領域ＮＷを挟んで各々反対側に形成される。なお、他の構成は図１５で示した実施の形態５の等価回路と同様である。
【０１３７】
以下、図２２〜図２４を参照して、実施の形態８のメモリセル構造について述べる。
【０１３８】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ１７によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ１８によりＰＭＯＳトランジスタＰ２を構成する。
【０１３９】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１２，ＦＬ２１３及びポリシリコン配線ＰＬ１７によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４４，ＦＬ２４５及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２４６，ＦＬ２４７及びポリシリコン配線ＰＬ２０によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ１７はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ２０はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
【０１４０】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２２，ＦＬ２２３及びポリシリコン配線ＰＬ１８によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３４，ＦＬ２３５及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２３６，ＦＬ２３７及びポリシリコン配線ＰＬ１９によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ１８はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ１８はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１４１】
拡散領域ＦＬ２１２上のグランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１２に電気的に接続され、拡散領域ＦＬ２４５上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４５に電気的に接続され、拡散領域ＦＬ２４７上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４７に電気的に接続される。
【０１４２】
拡散領域ＦＬ２４４上から、拡散領域ＦＬ２１３上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２３７上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１５は、各拡散領域ＦＬ２４４，ＦＬ２１３，ＦＬ１１１，及びＦＬ２３７それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１５はポリシリコン配線ＰＬ１８の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１８に電気的に接続される。このアルミ配線ＡＬ１５は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【０１４３】
ポリシリコン配線ＰＬ２０はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
【０１４４】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１と電気的に接続される。
【０１４５】
グランド配線ＬＧ１は２つの拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２３に電気的に接続され、拡散領域ＦＬ２３４上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３４に電気的に接続され、拡散領域ＦＬ２３６上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３６と電気的に接続される。
【０１４６】
拡散領域ＦＬ２３５上から、拡散領域ＦＬ２２２上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２４６上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１６は、各拡散領域ＦＬ２３５，ＦＬ２２２，ＦＬ１２０，及びＦＬ２４６それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１６はポリシリコン配線ＰＬ１７の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１７に電気的に接続される。このアルミ配線ＡＬ１６は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【０１４７】
ポリシリコン配線ＰＬ１９上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ１９と電気的に接続される。
【０１４８】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
【０１４９】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図２５のワード線ＷＬＡを構成する。
【０１５０】
同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ワード線ＷＬＢ３によって図２５のワード線ＷＬＢを構成する。
【０１５１】
ワード線ＷＬＡ３，ＷＬＢ３及びグランド配線ＬＧ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成され、グランド配線ＬＧ３はワード線ＷＬＡ３，ＷＬＢ３を挟んで２本形成される。
【０１５２】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０１５３】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
【０１５４】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。これらビット線ＢＬＡ１，ＢＬＡ２、バーＢＬＡ１，バーＢＬＡ２、ＢＬＢ１，ＢＬＢ２、及びバーＢＬＢ１，ＢＬＢ２によってそれぞれ図２５のビット線ＢＬＡ，バーＢＬＡ、ＢＬＢ及びバーＢＬＢを構成する。
【０１５５】
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２及び電源配線ＬＶ２は、それぞれＰウエル領域ＰＷ１，ＰＷ０及びＮウエル領域ＮＷ上を図中縦方向に互いに並行して形成される。
【０１５６】
このように、実施の形態８のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２、Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、記憶端子Ｎａに電気的に接続されるＮ+拡散領域ＦＬ２１３及びＦＬ２４４とＮ+拡散領域ＦＬ２３７とをそれぞれ異なるＰウエル領域ＰＷ０内とＰＷ１内とに分けて形成するとともに、記憶端子Ｎｂに電気的に接続されるＮ+拡散領域ＦＬ２２２及びＦＬ２３５とＮ+拡散領域ＦＬ２４６とをそれぞれ異なるＰウエル領域ＰＷ１内とＰＷ０内とに分けて形成すことができる。
【０１５７】
その結果、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０１５８】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、２つのＰウエル領域ＰＷ０，ＰＷ１の形成がビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの配線長に何ら影響を与えない。したがって、Ｐウエル領域ＰＷ０，ＰＷ１の形成によってビット線の配線長が長くなることはなく、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０１５９】
また、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部（Ｎウエル領域ＮＷの中心部）に対して点対称となるようにレイアウト配置されるため、実施の形態８のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０１６０】
また、ポリシリコン配線ＰＬ１７〜ＰＬ２０を同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ１７，ＰＬ１９、ポリシリコン配線ＰＬ１８，ＰＬ２０をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０１６１】
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０１６２】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０１６３】
加えて、実施の形態８のメモリセルは、図２５に示すように、２つのワード線ＷＬＡ，ＷＬＢ及び２つのビット線対（ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢ）を用いた２ポートメモリセルが実現する。
【０１６４】
＜実施の形態９＞
図２６〜図２８はこの発明の実施の形態９であるＳＲＡＭのメモリセル構造を示す図である。図２６は全層におけるレイアウト構成を平面視した説明図である。図２７は主として図２６の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図２８は主として図２６の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図２７，図２８で示した符号の一部を図２６では省略している場合がある。
【０１６５】
また、実施の形態９のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
【０１６６】
以下、図２６〜図２８を参照して、実施の形態９のメモリセル構造について、実施の形態８と異なる構成を中心に述べる。
【０１６７】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１４，ＦＬ２１５及びポリシリコン配線ＰＬ３１によりＮＭＯＳトランジスタＮ１を構成する。このとき、ポリシリコン配線ＰＬ３１をＮＭＯＳトランジスタＮ１用のＮ+拡散領域（ＦＬ２１４，ＦＬ２１５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
【０１６８】
Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ３７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ３８によってＮＭＯＳトランジスタＮ８を構成する。
【０１６９】
なお、ポリシリコン配線ＰＬ３１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０１７０】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２４，ＦＬ２２５及びポリシリコン配線ＰＬ３２によりＮＭＯＳトランジスタＮ２を構成する。このとき、ポリシリコン配線ＰＬ３２をＮＭＯＳトランジスタＮ２用のＮ+拡散領域（ＦＬ２２４，ＦＬ２２５）上において２度９０度折り曲げて形成することにより、他のＮＭＯＳトランジスタＮ５〜Ｎ８に比べてかなり大きなゲート幅を設定している。
【０１７１】
Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ３５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＰＬ２６１及びポリシリコン配線ＰＬ３６によってＮＭＯＳトランジスタＮ６を構成する。
【０１７２】
なお、ポリシリコン配線ＰＬ３２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１７３】
拡散領域ＦＬ２１４上の２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１４に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８０上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８０に電気的に接続される。
【０１７４】
拡散領域ＦＬ２８１上から、拡散領域ＦＬ２１５上、拡散領域ＦＬ１１１上及び拡散領域ＦＬ２５１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、各拡散領域ＦＬ２８１，ＦＬ２１５，ＦＬ１１１，及びＦＬ２５１それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ３２の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３２に電気的に接続される。このアルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎａに相当する。
【０１７５】
ポリシリコン配線ＰＬ３７及びＰＬ３８はそれぞれゲートコンタクトホールＧＣを介して共通にワード線ＷＬＢ１に電気的に接続される。
【０１７６】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０に電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０１７７】
２つのグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２４に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６１上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６１と電気的に接続される。
【０１７８】
拡散領域ＦＬ２６０上から、拡散領域ＦＬ２２５上、拡散領域ＦＬ１２０上及び拡散領域ＦＬ２７０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、各拡散領域ＦＬ２６０，ＦＬ２２５，ＦＬ１２０，及びＦＬ２７０それぞれと拡散コンタクトホール１Ｃを介して電気的に接続される。さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ３１の一部上にも形成されており、ゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ３１に電気的に接続される。このアルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、記憶端子Ｎｂに相当する。
【０１７９】
ポリシリコン配線ＰＬ３５及びＰＬ３６上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介して共通にポリシリコン配線ＰＬ３５及びＰＬ３６に電気的に接続される。
【０１８０】
グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続され、グランド配線ＬＧ２はビアホール２Ｔを介してグランド配線ＬＧ３に電気的に接続される。
【０１８１】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
【０１８２】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０１８３】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。また、電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。
【０１８４】
このように、実施の形態９のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０１８５】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０１８６】
また、実施の形態９は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態９のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０１８７】
さらに、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ５〜Ｎ８において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０１８８】
加えて、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０１８９】
さらに、実施の形態９のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
【０１９０】
さらに加えて、ドライバトランジスタであるＮＭＯＳトランジスタＮ１、Ｎ２のゲート幅（チャネル幅）Ｗを大きくすることにより、実施の形態２と同様、動作の高速化及びメモリセルの安定性の向上を図ることができる。
【０１９１】
＜実施の形態１０＞
図２９〜図３１はこの発明の実施の形態１０であるＳＲＡＭのメモリセル構造を示す図である。図２９は全層におけるレイアウト構成を平面視した説明図である。図３０は主として図２９の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３１は主として図２９の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３０，図３１で示した符号の一部を図２９では省略している場合がある。
【０１９２】
また、実施の形態１０のレイアウト構成のＳＲＡＭメモリセルの等価回路は図２５で示した実施の形態８と同様である。
【０１９３】
以下、図２９〜図３１を参照して、実施の形態１０のメモリセル構造について述べる。
【０１９４】
Ｎウエル領域ＮＷ内において、Ｐ＋拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ４１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ＋拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ４２によりＰＭＯＳトランジスタＰ２を構成する。
【０１９５】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０，ＦＬ２１１及びポリシリコン配線ＰＬ４１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２７０，ＦＬ２７１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ７を構成し、Ｎ+拡散領域ＦＬ２８０，ＦＬ２８１及びポリシリコン配線ＰＬ４７によってＮＭＯＳトランジスタＮ８を構成する。なお、ポリシリコン配線ＰＬ４１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有され、ポリシリコン配線ＰＬ４７はＮＭＯＳトランジスタＮ７，Ｎ８間で共有される。
【０１９６】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０，ＦＬ２２１及びポリシリコン配線ＰＬ４２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２５０，ＦＬ２５１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ５を構成し、Ｎ+拡散領域ＦＬ２６０，ＦＬ２６１及びポリシリコン配線ＰＬ４５によってＮＭＯＳトランジスタＮ６を構成する。なお、ポリシリコン配線ＰＬ４２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有され、ポリシリコン配線ＰＬ４２はＮＭＯＳトランジスタＮ５，Ｎ６間で共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０１９７】
拡散領域ＦＬ２１０上のグランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０に電気的に接続され、拡散領域ＦＬ２７１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２７１に電気的に接続され、拡散領域ＦＬ２８１上のビット線バーＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２８１に電気的に接続される。
【０１９８】
拡散領域ＦＬ２７０（ＦＬ２１１）上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２７０（ＦＬ２１１）と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０１９９】
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ４２に電気的に接続される。ポリシリコン配線ＰＬ４２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２６１それぞれに電気的に接続される。なお、ここで、シェアードコンタクトは、拡散領域とポリシリコンを１つの共通コンタクトで電気的に接続するものを意味する。
【０２００】
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２が記憶端子Ｎａに相当する。
【０２０１】
ポリシリコン配線ＰＬ４７はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１に電気的に接続される。
【０２０２】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０２０３】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２５０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２５０に電気的に接続され、拡散領域ＦＬ２６０上のビット線バーＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２６０と電気的に接続される。
【０２０４】
拡散領域ＦＬ２５１（ＦＬ２２０）上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２５１（ＦＬ２２０）と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２０５】
さらに、アルミ配線ＡＬ１９はポリシリコン配線ＰＬ４１に電気的に接続される。ポリシリコン配線ＰＬ４１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２８０それぞれに電気的に接続される。
【０２０６】
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１が記憶端子Ｎｂに相当する。
【０２０７】
ポリシリコン配線ＰＬ４５上のワード線ＷＬＡ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ４５と電気的に接続される。
【０２０８】
ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。同様にして、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。
【０２０９】
ワード線ＷＬＡ３及びＷＬＢ３は、Ｐウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。
【０２１０】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０２１１】
同様にして、ビット線バーＢＬＡ２はビアホール１Ｔを介してビット線バーＢＬＡ１に電気的に接続され、ビット線バーＢＬＢ２はビアホール１Ｔを介してビット線バーＢＬＢ１に電気的に接続される。
【０２１２】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
【０２１３】
ビット線対ＢＬＡ２，バーＢＬＡ２、ビット線対ＢＬＢ２，バーＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
【０２１４】
ビット線対ＢＬＡ２，バーＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線対ＢＬＢ２，バーＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷを上に形成される。
【０２１５】
このように、実施の形態１０のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ７，Ｎ８を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ５，Ｎ６をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態８，実施の形態９と同様、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０２１６】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線対ＢＬＡ，バーＢＬＡ及びビット線対ＢＬＢ，バーＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０２１７】
また、実施の形態１０は、実施の形態８と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、ＮＭＯＳトランジスタＮ５，Ｎ７，及びＮＭＯＳトランジスタＮ６，Ｎ８はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１０のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０２１８】
加えて、実施の形態１０のメモリセルは、実施の形態８と同様、２ポートメモリセルとなる。
【０２１９】
また、ポリシリコン配線ＰＬ４１，ＰＬ４２、ＰＬ４７及びＰＬ４８をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ４１，ＰＬ４５、ポリシリコン配線ＰＬ４２，ＰＬ４７をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０２２０】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０２２１】
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ４１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
【０２２２】
＜実施の形態１１＞
図３２〜図３４はこの発明の実施の形態１１であるＳＲＡＭのメモリセル構造を示す図である。図３２は全層におけるレイアウト構成を平面視した説明図である。図３３は主として図３２の第１アルミ配線層下のレイアウト構成を平面視した説明図である。図３４は主として図３２の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、図３３，図３４で示した符号の一部を図３２では省略している場合がある。
【０２２３】
また、実施の形態１１のレイアウト構成のＳＲＡＭメモリセルの等価回路は図４で示した実施の形態１と同様である。
【０２２４】
以下、図３２〜図３４を参照して、実施の形態１１のメモリセル構造について述べる。
【０２２５】
Ｎウエル領域ＮＷ内において、Ｐ+拡散領域ＦＬ１１０，ＦＬ１１１及びポリシリコン配線ＰＬ５１によりＰＭＯＳトランジスタＰ１を構成し、Ｐ+拡散領域ＦＬ１２０，ＦＬ１２１及びポリシリコン配線ＰＬ５２によりＰＭＯＳトランジスタＰ２を構成する。
【０２２６】
Ｐウエル領域ＰＷ０内において、Ｎ+拡散領域ＦＬ２１０（ＦＬ２１０Ａ，ＦＬ２１０Ｂ），ＦＬ２１１及びポリシリコン配線ＰＬ５１によりＮＭＯＳトランジスタＮ１を構成し、Ｎ+拡散領域ＦＬ２４０，ＦＬ２４１及びポリシリコン配線ＰＬ５４によってＮＭＯＳトランジスタＮ４を構成する。なお、ポリシリコン配線ＰＬ５１はＮウエル領域ＮＷからＰウエル領域ＰＷ０にかけて形成されることにより、ＮＭＯＳトランジスタＮ１及びＰＭＯＳトランジスタＰ１のゲートとして共有される。
【０２２７】
Ｐウエル領域ＰＷ１内において、Ｎ+拡散領域ＦＬ２２０（ＦＬ２２０Ａ，ＦＬ２２０Ｂ），ＦＬ２２１及びポリシリコン配線ＰＬ５２によりＮＭＯＳトランジスタＮ２を構成し、Ｎ+拡散領域ＦＬ２３０，ＦＬ２３１及びポリシリコン配線ＰＬ５３によってＮＭＯＳトランジスタＮ３を構成する。なお、ポリシリコン配線ＰＬ５２はＮウエル領域ＮＷからＰウエル領域ＰＷ１にかけて形成されることにより、ＮＭＯＳトランジスタＮ２及びＰＭＯＳトランジスタＰ２のゲートとして共有される。なお、上記した拡散領域は不純物を注入，拡散することにより得られる。
【０２２８】
拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂ上のグランド配線ＬＧ１はそれぞれ拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２１０Ａ，ＦＬ２１０Ｂに電気的に接続され、拡散領域ＦＬ２４１上のビット線ＢＬＢ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２４１に電気的に接続される。
【０２２９】
拡散領域ＦＬ２１１上から拡散領域ＦＬ１１１上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１７は、拡散領域ＦＬ２１１と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２３０】
さらに、アルミ配線ＡＬ１７はポリシリコン配線ＰＬ５２に電気的に接続される。ポリシリコン配線ＰＬ５２はシェアードコンタクトＳＣを介して拡散領域ＦＬ１１１及び拡散領域ＦＬ２３１それぞれに電気的に接続される。
【０２３１】
アルミ配線ＡＬ１７は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１７、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２が記憶端子Ｎａに相当する。
【０２３２】
ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬ１に電気的に接続される。
【０２３３】
拡散領域ＦＬ１１０上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１１０と電気的に接続され、拡散領域ＦＬ１２１上の電源配線ＬＶ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ１２１に電気的に接続される。
【０２３４】
グランド配線ＬＧ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２２１に電気的に接続され、拡散領域ＦＬ２３０上のビット線ＢＬＡ１は拡散コンタクトホール１Ｃを介して拡散領域ＦＬ２３０と電気的に接続される。
【０２３５】
拡散領域ＦＬ２２０上から拡散領域ＦＬ１２０上に伸びて形成される第１層アルミ配線であるアルミ配線ＡＬ１８は、拡散領域ＦＬ２２０と拡散コンタクトホール１Ｃを介して電気的に接続される。
【０２３６】
さらに、アルミ配線ＡＬ１８はポリシリコン配線ＰＬ５１に電気的に接続される。ポリシリコン配線ＰＬ５１はシェアードコンタクトＳＣを介して拡散領域ＦＬ１２０及び拡散領域ＦＬ２４０それぞれに電気的に接続される。
【０２３７】
アルミ配線ＡＬ１８は電気的に低インピーダンスな接続が可能であり、アルミ配線ＡＬ１８、２つのシェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１が記憶端子Ｎｂに相当する。
【０２３８】
ポリシリコン配線ＰＬ５３上のワード線ＷＬ１はゲートコンタクトホールＧＣを介してポリシリコン配線ＰＬ５３と電気的に接続される。
【０２３９】
ワード線ＷＬ１はビアホール１Ｔを介してワード線ＷＬ２に電気的に接続され、ワード線ＷＬ２はビアホール２Ｔを介してワード線ＷＬ３に電気的に接続される。ワード線ＷＬ３はウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して形成される。
【０２４０】
ビット線ＢＬＡ２はビアホール１Ｔを介してビット線ＢＬＡ１に電気的に接続され、ビット線ＢＬＢ２はビアホール１Ｔを介してビット線ＢＬＢ１に電気的に接続される。
【０２４１】
電源配線ＬＶ２はビアホール１Ｔを介して電源配線ＬＶ１に電気的に接続される。グランド配線ＬＧ１はビアホール１Ｔを介してグランド配線ＬＧ２に電気的に接続される。
【０２４２】
ビット線ＢＬＡ２，ＢＬＢ２、グランド配線ＬＧ２及び電源配線ＬＶ２は図中縦方向に並行して形成される。
【０２４３】
ビット線ＢＬＡ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ１上に形成され、ビット線ＢＬＢ２及びグランド配線ＬＧ２はＰウエル領域ＰＷ０上に形成され、電源配線ＬＶ２はＮウエル領域ＮＷ上に形成される。
【０２４４】
このように、実施の形態１１のＳＲＡＭのメモリセル構造は、ＮＭＯＳトランジスタＮ１、Ｎ４を一方のＰウエル領域ＰＷ０内に形成し、ＮＭＯＳトランジスタＮ２，Ｎ３をＮウエル領域ＮＷを挟んだ他方のＰウエル領域ＰＷ１内に形成することにより、実施の形態１の第１の効果であるソフトエラー耐性が向上を図ることができる。
【０２４５】
また、Ｐウエル領域ＰＷ０及びＰＷ１を、ビット線ＢＬＡ，ＢＬＢの形成方向に垂直な方向で分離形成することより、実施の形態１の第２の効果である良好なアクセスタイムを維持することができる。
【０２４６】
また、実施の形態１１は、実施の形態１と同様、ＮＭＯＳトランジスタＮ１，Ｎ２、及びＮＭＯＳトランジスタＮ３，Ｎ４はそれぞれメモリセルの中心部に対して点対称となるようにレイアウト配置されるため、実施の形態１１のメモリセルを複数個隣接して形成する場合に集積度の向上を図ることができる（実施の形態１の第３の効果に相当）。
【０２４７】
また、ポリシリコン配線ＰＬ５１〜ＰＬ５４をほぼ同一方向（図中横方向）で形成することにより、ゲート寸法の制御が容易になる効果があり、さらに、ポリシリコン配線ＰＬ５１，ＰＬ５３、ポリシリコン配線ＰＬ５２，ＰＬ５４をそれぞれ一直線上に形成することにより、無駄領域がなくなり、回路面積の削減により集積度の向上を図ることができる（実施の形態１の第４の効果に相当）。
【０２４８】
加えて、ＮＭＯＳトランジスタＮ１〜Ｎ４において、ドレインとなる領域を独立して形成することにより、ソフトエラー耐性の高いレベルで維持することができる（実施の形態１の第５の効果に相当）。
【０２４９】
さらに、ＣＭＯＳ構造のインバータＩ１，Ｉ２をそれぞれＮＭＯＳトランジスタ及びＰＭＯＳトランジスタ一つずつの組で構成するここにより、ＣＭＯＳ構造として必要最小限の回路構成でメモリセルを実現することができる（実施の形態１の第６の効果に相当）。
【０２５０】
加えて、記憶端子Ｎａをアルミ配線ＡＬ１７、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５２で構成し、記憶端子Ｎｂをアルミ配線ＡＬ１８、シェアードコンタクトＳＣ及びポリシリコン配線ＰＬ５１で構成することにより、図中縦方向のウエル形成幅を２トランジスタピッチで形成できる分、集積度の向上を図ることができる。
【０２５１】
＜実施の形態１２＞
図３５及び図３６はこの発明の実施の形態１２であるＳＲＡＭのメモリセル構造を示す図である。図３５は全層におけるレイアウト構成を平面視した説明図である。図３６は主として図３５の第２アルミ配線層上のレイアウト構成を平面視した説明図である。なお、主として図３５の第１アルミ配線層下のレイアウト構成を平面視した説明図は実施の形態１１の説明で用いた図３３（ワード線ＷＬ２がワード線ＷＬＡ２，ＷＬＢ２に分離された点は異なる）と同様であり、図３６，図３３で示した符号の一部を図３５では省略している場合がある。また、実施の形態１２のレイアウト構成のＳＲＡＭメモリセルの等価回路は実施の形態５で示した図１５と同様である。
【０２５２】
以下、図３５，図３６及び図３３を参照して、実施の形態１２のメモリセル構造について述べる。
【０２５３】
ポリシリコン配線ＰＬ５３はゲートコンタクトホールＧＣを介して、ワード線ＷＬＡ１（図３３の右端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＡ１はビアホール１Ｔを介してワード線ＷＬＡ２に電気的に接続され、ワード線ＷＬＡ２はビアホール２Ｔを介してワード線ＷＬＡ３に電気的に接続される。これらワード線ＷＬＡ１〜ワード線ＷＬＡ３によって図１５のワード線ＷＬＡを構成する。
【０２５４】
同様にして、ポリシリコン配線ＰＬ５４はゲートコンタクトホールＧＣを介して、ワード線ＷＬＢ１（図３３の左端のワード線ＷＬ１に相当）に電気的に接続され、ワード線ＷＬＢ１はビアホール１Ｔを介してワード線ＷＬＢ２に電気的に接続され、ワード線ＷＬＢ２はビアホール２Ｔを介してワード線ＷＬＢ３に電気的に接続される。これらワード線ＷＬＢ１〜ＷＬＢ３によって図１５のワード線ＷＬＢを構成する。
【０２５５】
ワード線ＷＬＡ３，ＷＬＢ３はＰウエル領域ＰＷ０，ＰＷ１及びＮウエル領域ＮＷを横断して互いに並行に形成される。なお、他のレイアウト構成は実施の形態１１と同様であるため説明を省略する。
【０２５６】
実施の形態１２は上記のようなメモリセル構造を有することにより、実施の形態１１の効果に加え、実施の形態５と同様、ＦＩＦＯメモリで利用可能なメモリセル構造を実現することができる。
【０２５７】
＜その他＞
なお、上述した実施の形態１〜実施の形態１２において、導電型式を全て逆にして構成しても同様な効果を奏する。さらに、ＭＯＳトランジスタに限らず、ＭＩＳトランジスタ等の電界効果トランジスタに対しても同様な効果を奏する。
【符号の説明】
【０２５８】
ＢＬＡ，ＢＬＢ，バーＢＬＡ，バーＢＬＢ ビット線、ＦＬ１１０，ＦＬ１１１，ＦＬ１２０，ＦＬ１２１ Ｐ+拡散領域、ＦＬ２１０〜ＦＬ２１５，ＦＬ２２０〜ＦＬ２２５，ＦＬ２３０〜ＦＬ２３３，ＦＬ２４０〜ＦＬ２４３ Ｎ+拡散領域、Ｉ１，Ｉ２ インバータ、Ｍ００，Ｍ０１ 高抵抗金属配線、Ｎ１，Ｎ２ ＮＭＯＳトランジスタ（ドライバトランジスタ）、Ｎ３〜Ｎ７ ＮＭＯＳトランジスタ（アクセストランジスタ）、ＮＷ Ｎウエル領域、Ｐ１，Ｐ２ ＰＭＯＳトランジスタ（ドライバトランジスタ）、ＰＬ５ 共用ポリシリコン配線ＰＬ５、ＰＬ７，ＰＬ８ 高抵抗ポリシリコン配線、ＰＷ０，ＰＷ１ Ｐウエル領域、Ｒ１，Ｒ２ 抵抗、ＷＬ，ＷＬＡ，ＷＬＢ ワード線。
【特許請求の範囲】
【請求項１】
互いに交叉接続された第１及び第２のインバータを含むメモリセルを有する半導体記憶装置であって、
第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、
前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタを有し、
前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタを有し、
前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの第１の電極と前記第１の第２種電界効果トランジスタの第１の電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、
前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの第１の電極と前記第２の第２種電界効果トランジスタの第１の電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、
前記メモリセルは、
前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に第１の電極が接続され、第１のビット線に第２の電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、
前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に第１の電極が接続され、第２のビット線に第２の電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタと、をさらに含み、
前記第１及び第２の第１種電界効果トランジスタを、互いに離れている第１及び第２の第２種ウエル領域にそれぞれ形成し、
前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウエル領域にそれぞれ形成したことを特徴とする、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記第１乃至第４の第１種電界効果トランジスタにおいて前記第１の電極は別々に形成されることを特徴とする、
半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記第１及び第３の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタが前記ワード線の伸びる方向に沿って略一直線上に並んでレイアウト配置され、
前記第２，第４の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定したことを特徴とする、
半導体記憶装置。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、
前記メモリセルは、
前記第１のインバータの入力部と前記第２の記憶端子との間に介挿される第１の抵抗成分と、
前記第２のインバータの入力部と前記第１の記憶端子との間に介挿される第２の抵抗成分とをさらに含む、
半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む、
半導体記憶装置。
【請求項９】
請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む、
半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成されることを特徴とする、
半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置であって、
前記ワード線は互いに独立した第１及び第２のワード線を含み、
前記第３の第１種電界効果トランジスタの制御電極は前記第１のワード線に接続され、
前記第４の第１種電界効果トランジスタの制御電極は前記第２のワード線に接続される、
半導体記憶装置。
【請求項１２】
請求項１又は請求項１１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極形成領域が前記第２及び第１の記憶端子の一部を構成するようにレイアウト配置したことを特徴とする、
半導体記憶装置。
【請求項１３】
請求項１ないし請求項１２のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１及び第２の第２種電界効果トランジスタは第１種ウエル領域に形成され、
前記第１種ウエル領域は前記第１及び第２の第２種ウエル領域の間にレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項１４】
スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第１乃至第８のトランジスタで構成される半導体装置であって、
前記第１及び第２のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第１導電型の２つの不純物領域と、その第１導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
前記第３乃至第８のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
前記第１及び第３のトランジスタのゲート電極は、一体となった第１の導電層で構成され、
前記第２及び第６のトランジスタのゲート電極は、一体となった第２の導電層で構成され、
前記第４及び第５のトランジスタのゲート電極は、一体となった第３の導電層で構成され、
前記第７及び第８のトランジスタのゲート電極は、一体となった第４の導電層で構成され、
前記スタティック型ランダムアクセスメモリは、
前記第３の導電層に電気的に接続される第１のワード線、
前記第４の導電層に電気的に接続され、前記第１のワード線の伸びる方向と同じ方向に沿って伸びる第２のワード線、
前記第４のトランジスタの前記２つの不純物領域の一方に接続された第１ビット線、
前記第５のトランジスタの前記２つの不純物領域の一方に接続された第２のビット線、
前記第７のトランジスタの前記２つの不純物領域の一方に接続された第３のビット線、及び
前記第８のトランジスタの前記２つの不純物領域の一方に接続された第４のビット線、を有し、
前記第１のトランジスタが前記第３のトランジスタと前記第７及び第８のトランジスタとの間に位置するように、前記第１、第３、第７及び第８のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、
前記第２のトランジスタが前記第６のトランジスタと前記第４及び第５のトランジスタの間に位置するように、前記第２、第４、第５及び第６のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、
前記第３及び第６のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、
前記第４及び第７のトランジスタは前記一の点を中心にして点対称な位置にあり、
前記第５及び第８のトランジスタは前記一の点を中心にして点対称な位置にある、
半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方と、前記第４のトランジスタの前記２つの不純物領域の他方とは、一体となった不純物領域で構成され、
前記第６のトランジスタの前記２つの不純物領域の一方と、前記第７のトランジスタの前記２つの不純物領域の他方とは、一体となった不純物領域で構成される、
半導体装置。
【請求項１６】
請求項１４記載の半導体装置であって、
前記第１及び第２のトランジスタのそれぞれ前記２つの不純物領域の一方に電気的に接続され、電源電圧を供給する第１の電圧供給線を備え、
前記第１ないし第４のビット線及び前記第１の電圧供給線の各々は、前記第１及び第２のワード線の伸びる方向とは直交する方向に伸びており、
前記第１の電圧供給線は、前記第１及び第２のビット線のペアと前記第３及び第４のビットのペアとの間に配置される、
半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第２の電圧供給線、および、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第３の電圧供給線、
を備え、
前記第２及び第３の電圧供給線の各々は、前記第１の電源供給線の伸びる方向と同じ方向に沿って伸びており、
前記第２の電圧供給線は、前記第１及び第２のビット線の間に配置され、前記第３の電圧供給線は、前記第３及び第４のビット線の間に配置される、
半導体装置。
【請求項１８】
請求項１６記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第２の電圧供給線、および、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第３の電圧供給線を、
備え、
前記第２及び第３の電圧供給線の各々は、前記第１及び第２のワード線の伸びる方向と同じ方向に沿って伸びており、
前記第１及び第２のワード線は、前記第２及び第３の電圧供給線の間に配置される、
半導体装置。
【請求項１９】
請求項１４又は請求項１５記載の半導体装置であって、
前記第１のトランジスタの前記第２つの不純物領域の一方と、前記３のトランジスタの前記第３のトランジスタの前記第２つの不純物領域の一方と、前記第４のトランジスタの前記第２つの不純物領域の他方と、前記７のトランジスタの前記第２つの不純物領域の他方と、前記第２の導電層とは、前記一つのメモリセルの第１の記憶ノードに接続され、
前記第２のトランジスタの前記第２つの不純物領域の一方と、前記６のトランジスタの前記第３のトランジスタの前記第２つの不純物領域の一方と、前記第７のトランジスタの前記第２つの不純物領域の他方と、前記５のトランジスタの前記第２つの不純物領域の他方と、前記第１の導電層とは、前記一つのメモリセルの前記第１の記憶ノードとは反転した論理レベルを保持する第２の記憶ノードに接続される、
半導体装置。
【請求項１】
互いに交叉接続された第１及び第２のインバータを含むメモリセルを有する半導体記憶装置であって、
第１の導電型が第１種、第２の導電型が第２種でそれぞれ定義され、
前記第１のインバータは第１の第１種電界効果トランジスタ及び第１の第２種電界効果トランジスタを有し、
前記第２のインバータは第２の第１種電界効果トランジスタ及び第２の第２種電界効果トランジスタを有し、
前記第１のインバータの出力部は前記第１の第１種電界効果トランジスタの第１の電極と前記第１の第２種電界効果トランジスタの第１の電極との接続部を含み、入力部は前記第１の第１種電界効果トランジスタの制御電極と前記第１の第２種電界効果トランジスタの制御電極との接続部を含み、
前記第２のインバータの出力部は前記第２の第１種電界効果トランジスタの第１の電極と前記第２の第２種電界効果トランジスタの第１の電極との接続部を含み、入力部は前記第２の第１種電界効果トランジスタの制御電極と前記第２の第２種電界効果トランジスタの制御電極との接続部を含み、
前記メモリセルは、
前記第１のインバータの出力部及び前記第２のインバータの入力部に電気的に接続される第１の記憶端子に第１の電極が接続され、第１のビット線に第２の電極が接続され、制御電極にワード線が接続される、第３の第１種電界効果トランジスタと、
前記第２のインバータの出力部及び前記第１のインバータの入力部に電気的に接続される第２の記憶端子に第１の電極が接続され、第２のビット線に第２の電極が接続され、制御電極にワード線が接続される、第４の第１種電界効果トランジスタと、をさらに含み、
前記第１及び第２の第１種電界効果トランジスタを、互いに離れている第１及び第２の第２種ウエル領域にそれぞれ形成し、
前記第３及び第４の第１種電界効果トランジスタを前記第２及び第１の第２種ウエル領域にそれぞれ形成したことを特徴とする、
半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置であって、
前記第１乃至第４の第１種電界効果トランジスタにおいて前記第１の電極は別々に形成されることを特徴とする、
半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置であって、
前記第１及び第３の第１種電界効果トランジスタ及び前記第１の第２種電界効果トランジスタが前記ワード線の伸びる方向に沿って略一直線上に並んでレイアウト配置され、
前記第２，第４の第１種電界効果トランジスタ及び前記第２の第２種電界効果トランジスタが前記ワード線形成方向に沿って略一直線上に並んでレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタは前記メモリセルの中心点に対して互いに点対称となるようにレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極幅を前記第３及び第４の第１種電界効果トランジスタの制御電極幅より広く設定したことを特徴とする、
半導体記憶装置。
【請求項７】
請求項１ないし請求項６のうち、いずれか１項に記載の半導体記憶装置であって、
前記メモリセルは、
前記第１のインバータの入力部と前記第２の記憶端子との間に介挿される第１の抵抗成分と、
前記第２のインバータの入力部と前記第１の記憶端子との間に介挿される第２の抵抗成分とをさらに含む、
半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高い金属材料で形成された高抵抗金属配線を含む、
半導体記憶装置。
【請求項９】
請求項７記載の半導体記憶装置であって、
前記第１及び第２の抵抗成分はＣｏＳｉ2よりも抵抗率が高いポリシリコンで形成された高抵抗ポリシリコン配線を含む、
半導体記憶装置。
【請求項１０】
請求項１記載の半導体記憶装置であって、
前記第３及び第４の第１種電界効果トランジスタの制御電極及び前記ワード線は、一本のポリシリコンを共用して構成されることを特徴とする、
半導体記憶装置。
【請求項１１】
請求項１記載の半導体記憶装置であって、
前記ワード線は互いに独立した第１及び第２のワード線を含み、
前記第３の第１種電界効果トランジスタの制御電極は前記第１のワード線に接続され、
前記第４の第１種電界効果トランジスタの制御電極は前記第２のワード線に接続される、
半導体記憶装置。
【請求項１２】
請求項１又は請求項１１記載の半導体記憶装置であって、
前記第１及び第２の第１種電界効果トランジスタの制御電極形成領域が前記第２及び第１の記憶端子の一部を構成するようにレイアウト配置したことを特徴とする、
半導体記憶装置。
【請求項１３】
請求項１ないし請求項１２のうち、いずれか１項に記載の半導体記憶装置であって、
前記第１及び第２の第２種電界効果トランジスタは第１種ウエル領域に形成され、
前記第１種ウエル領域は前記第１及び第２の第２種ウエル領域の間にレイアウト配置されることを特徴とする、
半導体記憶装置。
【請求項１４】
スタティック型ランダムアクセスメモリを有し、このスタティック型ランダムアクセスメモリの一つのメモリセルは第１乃至第８のトランジスタで構成される半導体装置であって、
前記第１及び第２のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第１導電型の２つの不純物領域と、その第１導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
前記第３乃至第８のトランジスタの各々は、半導体の基材の表面上に互いに離間して設けられた第２導電型の２つの不純物領域と、その第２導電型の２つの不純物領域の間の領域の上に設けられるゲート電極とを有し、
前記第１及び第３のトランジスタのゲート電極は、一体となった第１の導電層で構成され、
前記第２及び第６のトランジスタのゲート電極は、一体となった第２の導電層で構成され、
前記第４及び第５のトランジスタのゲート電極は、一体となった第３の導電層で構成され、
前記第７及び第８のトランジスタのゲート電極は、一体となった第４の導電層で構成され、
前記スタティック型ランダムアクセスメモリは、
前記第３の導電層に電気的に接続される第１のワード線、
前記第４の導電層に電気的に接続され、前記第１のワード線の伸びる方向と同じ方向に沿って伸びる第２のワード線、
前記第４のトランジスタの前記２つの不純物領域の一方に接続された第１ビット線、
前記第５のトランジスタの前記２つの不純物領域の一方に接続された第２のビット線、
前記第７のトランジスタの前記２つの不純物領域の一方に接続された第３のビット線、及び
前記第８のトランジスタの前記２つの不純物領域の一方に接続された第４のビット線、を有し、
前記第１のトランジスタが前記第３のトランジスタと前記第７及び第８のトランジスタとの間に位置するように、前記第１、第３、第７及び第８のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、
前記第２のトランジスタが前記第６のトランジスタと前記第４及び第５のトランジスタの間に位置するように、前記第２、第４、第５及び第６のトランジスタは前記第１及び第２のワード線の伸びる方向と同じ方向に沿って一列に配置され、
前記第３及び第６のトランジスタは前記半導体の基材の表面上のある一の点を中心にして点対称な位置にあり、
前記第４及び第７のトランジスタは前記一の点を中心にして点対称な位置にあり、
前記第５及び第８のトランジスタは前記一の点を中心にして点対称な位置にある、
半導体装置。
【請求項１５】
請求項１４記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方と、前記第４のトランジスタの前記２つの不純物領域の他方とは、一体となった不純物領域で構成され、
前記第６のトランジスタの前記２つの不純物領域の一方と、前記第７のトランジスタの前記２つの不純物領域の他方とは、一体となった不純物領域で構成される、
半導体装置。
【請求項１６】
請求項１４記載の半導体装置であって、
前記第１及び第２のトランジスタのそれぞれ前記２つの不純物領域の一方に電気的に接続され、電源電圧を供給する第１の電圧供給線を備え、
前記第１ないし第４のビット線及び前記第１の電圧供給線の各々は、前記第１及び第２のワード線の伸びる方向とは直交する方向に伸びており、
前記第１の電圧供給線は、前記第１及び第２のビット線のペアと前記第３及び第４のビットのペアとの間に配置される、
半導体装置。
【請求項１７】
請求項１６記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第２の電圧供給線、および、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第３の電圧供給線、
を備え、
前記第２及び第３の電圧供給線の各々は、前記第１の電源供給線の伸びる方向と同じ方向に沿って伸びており、
前記第２の電圧供給線は、前記第１及び第２のビット線の間に配置され、前記第３の電圧供給線は、前記第３及び第４のビット線の間に配置される、
半導体装置。
【請求項１８】
請求項１６記載の半導体装置であって、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第２の電圧供給線、および、
前記第３のトランジスタの前記２つの不純物領域の一方に電気的に接続され、接地電圧を供給する第３の電圧供給線を、
備え、
前記第２及び第３の電圧供給線の各々は、前記第１及び第２のワード線の伸びる方向と同じ方向に沿って伸びており、
前記第１及び第２のワード線は、前記第２及び第３の電圧供給線の間に配置される、
半導体装置。
【請求項１９】
請求項１４又は請求項１５記載の半導体装置であって、
前記第１のトランジスタの前記第２つの不純物領域の一方と、前記３のトランジスタの前記第３のトランジスタの前記第２つの不純物領域の一方と、前記第４のトランジスタの前記第２つの不純物領域の他方と、前記７のトランジスタの前記第２つの不純物領域の他方と、前記第２の導電層とは、前記一つのメモリセルの第１の記憶ノードに接続され、
前記第２のトランジスタの前記第２つの不純物領域の一方と、前記６のトランジスタの前記第３のトランジスタの前記第２つの不純物領域の一方と、前記第７のトランジスタの前記第２つの不純物領域の他方と、前記５のトランジスタの前記第２つの不純物領域の他方と、前記第１の導電層とは、前記一つのメモリセルの前記第１の記憶ノードとは反転した論理レベルを保持する第２の記憶ノードに接続される、
半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図３１】
【図３２】
【図３３】
【図３４】
【図３５】
【図３６】
【図３７】
【公開番号】特開２０１１−１０１０５０（Ｐ２０１１−１０１０５０Ａ）
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願番号】特願２０１１−２３５３９（Ｐ２０１１−２３５３９）
【出願日】平成２３年２月７日（２０１１．２．７）
【分割の表示】特願２００１−２９６１７８（Ｐ２００１−２９６１７８）の分割
【原出願日】平成１３年９月２７日（２００１．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２３年５月１９日（２０１１．５．１９）
【国際特許分類】
【出願日】平成２３年２月７日（２０１１．２．７）
【分割の表示】特願２００１−２９６１７８（Ｐ２００１−２９６１７８）の分割
【原出願日】平成１３年９月２７日（２００１．９．２７）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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