半導体メモリインターフェース装置及び方法
【課題】半導体メモリインターフェース装置及び方法を提供すること。
【解決手段】メモリインターフェース装置は、第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路とを含む。
【解決手段】メモリインターフェース装置は、第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路とを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細にノイズを減少させるためのメモリインターフェース装置及び方法に関することである。
【背景技術】
【０００２】
半導体装置の動作速度が増加することによって、半導体装置の集積率が高くなることと関連して、半導体装置間または、内部的に信号を伝送する信号ラインの相互に隣接して配置される。これによって、いずれかの一つの信号ラインに信号を伝送する場合、隣接する信号ラインにはクロストークノイズ及びカップリングノイズのようなノイズが誘導されうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許６，８６２，２４６号明細書
【特許文献２】韓国特許出願公開２００９−０４１４６１号明細書
【特許文献３】韓国特許０３２１７２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これによって、本発明の一目的はノイズを減少させることのできる半導体インターフェース装置を提供することにある。
【０００５】
本発明の一目的はノイズを減少させることのできるメモリシステムを提供することにある。
【０００６】
本発明の一目的はノイズを減少させることのできる半導体インターフェース方法を提供することにある。
【０００７】
本発明の一目的はノイズを減少させることのできるメモリ装置において、ノイズ減少トレーニング方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の一実施形態に係るメモリインターフェース装置は、第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路とを含む。
【０００９】
実施形態において、前記第２信号ラインは前記第１信号ラインに隣接して位置することができる。
【００１０】
実施形態において、前記メモリインターフェース装置は、第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路をさらに含み、前記ノイズ除去回路の出力は前記第１信号ライン上の前記第１信号の存在によるノイズを減少させるためにも利用されうる。
【００１１】
実施形態において、前記メモリインターフェース装置は前記第１信号ラインに連結されて前記第１信号の位相を調節する遅延部をさらに含むことができる。
【００１２】
実施形態において、前記ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことができる。
【００１３】
前記一つ以上の位相調節素子と前記一つ以上の増幅調節素子は各々独立的に調節可能である。
【００１４】
上述の目的を達成するための本発明の一実施形態に係るメモリシステムは入出力端子各々を通じて第２半導体装置とインターフェースする第１半導体装置を含み、前記第１半導体装置は第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させる第１ノイズ除去回路とを含む。前記前記第２半導体装置は第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路と、第４信号を第４信号ラインを通じて第４入出力端子に出力する第４信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第３信号ライン上の前記第３信号の存在によって前記第４信号ライン上に誘導されたノイズ信号を減少させる第２ノイズ除去回路とを含む。
【００１５】
実施形態において、前記第２信号ラインは前記第１信号ラインに隣接して位置することができる。
【００１６】
実施形態において、前記第４信号ラインは前記第３信号ラインに隣接して位置することができる。
【００１７】
実施形態において、前記第１半導体装置はメモリコントローラであってもよい。
【００１８】
実施形態において、前記第２半導体装置はメモリ装置であってもよい。
【００１９】
実施形態において、前記第１ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことができる。
【００２０】
実施形態において、前記第１ノイズ除去回路の出力は前記第１半導体装置の複数の信号ラインに印加されることができる。
【００２１】
実施形態において、前記第２ノイズ除去回路の出力は前記第２半導体装置の複数の信号ラインに印加されうる。
【００２２】
実施形態において、前記第１半導体装置は前記第１ノイズ除去回路を一つ以上含むことができる。
【００２３】
実施形態において、前記第２半導体装置は前記第２ノイズ除去回路を一つ以上含むことができる。
【００２４】
前記目的を達成するための本発明の一実施形態に係るメモリインターフェース方法は、第２信号ライン上に隣接するように配置された第１信号ライン上の信号から誘導された前記第２信号ラインでノイズ信号を感知する段階と、前記ノイズ信号の位相と大きさを測定する段階と、前記測定されたノイズ信号の位相と大きさに基づいてノイズ除去回路の遅延値と増幅値を調節してノイズ減少信号を出力する段階と、前記ノイズ減少信号を前記第２信号ラインに印加して前記第２信号ラインに存在する前記ノイズ信号を減少させる段階とを含む。
【００２５】
実施形態において、前記メモリインターフェース方法は、前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことができる。
【００２６】
前記目的を達成するための本発明の一実施形態に係るメモリ装置において、ノイズ減少トレーニング方法は、第１信号ラインを通じて信号を伝送する段階と、第２信号ラインに生成されたノイズ信号の特性を測定する段階と、前記測定されたノイズ信号の位相を調節してノイズ減少信号を生成する段階と、前記ノイズ信号のノイズ レベルが予め決定されたレベル以下になる時まで前記測定する段階と前記生成する段階を繰り返す段階と、前記ノイズ減少信号を前記第２信号ラインに印加する段階とを含む。
【００２７】
実施形態において、前記メモリ装置において、ノイズ減少トレーニング方法は、前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことができる。
【発明の効果】
【００２８】
上述のような本発明の実施形態によると、出力信号ラインに隣接した信号ラインに誘導されるノイズを相殺させて出力信号の特性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係るメモリシステムを示すブロック図である。
【図２】本発明の一実施形態に係るメモリシステムを示すブロック図である。
【図３】メモリ装置で接続された信号出力回路とノイズ除去回路を示す。
【図４】図３の回路から出力される様々な信号を示す波形図である。
【図５】本発明の他の実施形態に係るノイズ除去回路に接続された信号出力回路を示すブロック図である。
【図６】本発明の一実施形態に係るノイズ除去回路の構成を示すブロック図である。
【図７】本発明の一実施形態に係るノイズ除去回路のまた他の構成を示すブロック図である。
【図８】本発明の一実施形態に係る半導体装置のトレーニング（ｔｒａｉｎｉｎｇ）方法を示すフローチャートである。
【図９】本発明の一実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【図１０】本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【図１１】本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【発明を実施するための形態】
【００３０】
本明細書に開示されている本発明の実施形態に対して、特定の構造的乃至機能的説明は単に本発明の実施形態を説明するための目的で例示されたことであり、本発明の実施形態は多様な形態で実施されるし、本明細書に説明された実施形態に限定されることと解釈されてはならない。
【００３１】
本発明は多様な変更を加えることができ、色々な形態を有することができるが、特定実施形態を図面に例示して本明細書に詳細に説明しようと思う。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物乃至代替物を含むことと理解しなければならない。各図面を説明しながら類似の参照符号を構成要素に対して与える。
【００３２】
第１、第２等の用語は多様な構成要素を説明することに使われることができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は一つの構成要素を他の構成要素から区別する目的のみに使われる。例えば、本発明の権利範囲から離脱せず第１構成要素は第２構成要素と命名されることができ、類似に第２構成要素も第１構成要素と命名されることができる。
【００３３】
いずれの構成要素が異なる構成要素に「連結されて」あるとか「接続されて」あると言及された時には、その他の構成要素に直接的に連結されていたりまたは、接続されていることもできるが、中間に他の構成要素が存在する場合もあると理解しなければならない。反面、いずれの構成要素が異なる構成要素に「直接連結されて」あるとか「直接接続されて」あると言及された時には、中間に他の構成要素が存在しないことと理解しなければならない。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣り合う」と「〜に直接隣り合う」等も同様に解釈しなければならない。
【００３４】
一方、どんな実施形態が別に実現可能な場合に特定ブロック内に明記された機能または、動作がフローチャートに明記された順序と異なって行われることもある。例えば、連続する二つのブロックが実際には実質的に同時に遂行される事もでき、関連機能または、動作によっては前記ブロックが逆に行われることもできる。
【００３５】
以下、添付図面らを参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使い、同じ構成要素に対して重複する説明は省略する。
【００３６】
図１は本発明の一実施形態に係るメモリシステムを示すブロック図である。
【００３７】
図１を参照すると、メモリシステム１０は制御部２０及び複数のメモリ４０、５０から構成されるメモリモジュール３０を含む。制御部２０は複数のメモリ４０、５０とデータＤＱを交換し、コマンド／アドレス信号ＣＡをメモリ４０、５０に印加する。制御部２０は、メモリコントローラをはじめとしてマイクロ・プロセッサ、ＣＰＵ及びＧＰＵなどになることができる。また、メモリ４０、５０各々は、ＤＲＡＭ、ＲＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、グラフィックメモリ、及びフラッシュメモリをはじめとしてデータを保存する機能をするメモリ装置のうちのいずれか一つであってもよい。
【００３８】
図２は本発明の一実施形態に係るメモリシステムを示すブロック図である。
【００３９】
図２を参照すると、メモリシステム１００は、第１半導体装置１１０及び第２半導体装置１５０を含む。第１半導体装置１１０は制御部であることができ、第２半導体装置１５０はメモリ装置であることができる。以下の実施形態では第１半導体装置は制御部であり、第２半導体装置はメモリ装置であることを仮定する。インターフェース部は制御部１１０とメモリ装置１５０との間の信号を送受信する。制御部１１０の入出力端子１４１、１４２、１４３、１４４は各々チャネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を通じてメモリ装置１５０の入出力端子１８１、１８２、１８３、１８４に各々接続される。ここでチャネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４は各々伝送ラインであることができる。
【００４０】
制御部１１０は信号出力回路１２０とノイズ除去回路１３０を含む。信号出力回路１２０は、第１信号ライン１３１を通じて信号ＳＩＧ１を入出力端子１４２に伝達する。メモリ装置１５０も信号出力回路１６０とノイズ除去回路１７０を含む。信号出力回路１６０は第２信号ライン１７１を通じて信号ＳＩＧ２を入出力端子１８３に伝達する。ここで信号出力回路１２０はデータ信号出力回路、コマンド信号出力回路または、アドレス信号出力回路のうちの一つであることができる。また、第１信号ライン１３１はデータ信号ライン、コマンド信号ラインまたは、アドレス信号ラインのうちの一つであることができる。メモリ装置１５０の信号出力回路１６０はデータ信号出力回路であることができる。
【００４１】
信号ＳＩＧ１が第１信号ライン１３１を通じて入出力端子１４２に転送される時、入出力端子１４２と隣接する入出力端子１４１、１４３、１４４に接続される信号ライン（図示せず）には第１信号ライン１３１上の信号ＳＩＧ１によってクロストークノイズまたは、カップリングノイズが誘導されうる。入出力端子１４２と隣接した入出力端子１４１、１４３、１４４に接続される制御部１１０内部の信号ライン（図示せず）に誘導されるクロストークノイズまたは、カップリングノイズは、第１信号ライン１３１上の信号ＳＩＧ１に遷移が発生する時に誘導されうる。すなわち第１信号ライン１３１上の信号ＳＩＧ１がローレベルからハイレバルに遷移するかまたは、第１信号ライン１３１上の信号ＳＩＧ１がハイレバルからローレベルに遷移する時、信号ＳＩＧ１の遷移を妨げる方向にクロストークノイズまたは、カップリングノイズが誘導されうる。
【００４２】
ノイズ除去回路１３０は第１信号ライン１３１を通じて転送される信号ＳＩＧ１の遷移を感知し、これを通じて誘導される入出力端子１４１、１４３、１４４に連結される信号ライン（図示せず）に誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン１３３を通じて隣接する信号ラインまたは、隣接する入出力端子１４１、１４３、１４４に印加する。従って、チャネルＣＨ１、ＣＨ３、ＣＨ４を通じて転送される信号は信号ＳＩＧ１によって誘導されるノイズを最小化させて該信号を伝送することができる。
【００４３】
これと同様にまた、メモリ装置１５０に含まれるノイズ除去回路１７０も第２信号ライン１７１上の信号ＳＩＧ２によりメモリ装置１５０内部の隣接する信号ライン（図示せず、入出力端子１８１、１８２、１８４に連結される信号ライン）に誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ２を発生させて、信号ライン１７３を通じて隣接する信号ラインまたは、隣接する入出力端子１８１、１８２、１８４に印加する。従って、チャネルＣＨ１、ＣＨ２、ＣＨ４を通じて転送される信号は、信号ＳＩＧ２によって誘導されるノイズを最小化させて該信号を伝送することができる。
【００４４】
図２において信号出力回路１２０、１６０のみを示したが、他の入出力端子にもそれぞれの信号出力回路を接続でき、また、図示しなかった信号出力回路には各々該当するノイズ除去回路を接続できる。また、図２において、第１信号ライン１３１上の信号ＳＩＧ１により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ１は、第１信号ライン１３１には印加せずに他の信号ラインと接続される信号入出力端子１４１、１４３、１４４に印加される。これはノイズ相殺信号ＮＣＳ１が第１信号ライン１３１上の信号ＳＩＧ１により他の信号ラインに誘導されるノイズを相殺させる信号であるため、第１信号ライン１３１に印加させる目的ではないためである。これはメモリ装置１５０で第２信号ライン１７１上の信号ＳＩＧ２により他の信号ラインに誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ２が第２信号ライン１７１に印加されなかった理由と同様であり、本発明の他の実施形態でも同一である。
【００４５】
＜ノイズ除去回路＞
図３はメモリ装置で接続された信号出力回路とノイズ除去回路を示す。
【００４６】
図３を参照すると、半導体装置２００は信号出力回路２１１、２１２、２１３とノイズ除去回路２３０を含む。信号出力回路２１１、２１２、２１３は、各々入出力端子２５１、２５２、２５３にそれぞれの信号ライン（２２１及び２６１、２２２及び２６２、２２３及び２６３）を通じて接続されている。ここで信号ライン（２２１及び２６１、２２２及び２６２、２２３及び２６３）は各々データ 信号ライン、コマンド信号ラインまたは、アドレス信号ラインのうちのいずれか一つの信号ラインであることもあり、互いに同じ信号ラインであってもよい。信号出力回路２１１、２１２、２１３は各々遅延部２３１、２３２、２３３とドライバ２４１、２４２、２４３を通じて入出力端子２５１、２５２、２５３に接続されうる。遅延部２３１、２３２、２３３の各々は信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３の各々が信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に印加される時間とノイズ除去回路２３０で出力されるノイズ相殺信号ＮＣＳが信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に印加される時間を同期（ｓｙｎｃｈｒｏｎｉｚｅ）するために追加されうる。遅延部２３１、２３２、２３３の遅延時間は各々互いに異なって信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に到達するノイズ相殺信号ＮＣＳと信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３時間が互いに異なる場合がある。
【００４７】
ドライバ２４１、２４２、２４３は半導体装置で共通で使われる出力ドライバ（ｏｕｔｐｕｔ ｄｒｉｖｅｒ）であることができ、各々入力される信号を増幅して出力して入出力端子に接続された信号ラインに印加することができる。ノイズ除去回路２３０は、信号出力回路２１２から入出力端子２５２に信号ライン２２２、２６２を通じて信号ＳＩＧ２が伝送される時、信号ＳＩＧ２の遷移を感知してこれに以下で他の信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズまたは、カップリングノイズを相殺させるノイズ相殺信号ＮＣＳを生成して出力する。このようなノイズ相殺信号ＮＣＳは他の信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるノイズを減少させるために隣接した信号ラインに印加されかまたは信号ライン２７０を通じて入出力端子２５１、２５３に印加される。図４は図３の回路から出力される色々な信号を示す波形図である。
【００４８】
図４において、（ａ）は信号出力回路２１１、２１２、２１３から出力されて入出力端子２５１、２５２、２５３各々にノイズの影響を受けずに印加されうる信号を示す。
【００４９】
図４において（ｂ）は、信号ライン２２２、２２６上の信号ＳＩＧ２によって信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズやカップリングノイズを示す。図４において（ｃ）は信号ライン（２２２及び２２６）上の信号ＳＩＧ２によって信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズやカップリングノイズによって信号ライン（２２１及び２６１、２２３及び２６３）の信号ＳＩＧ１、ＳＩＧ３がノイズによる影響を受けた後、それぞれの入出力端子２５１、２５３に印加される信号を示す。（ａ）の信号に（ｂ）のノイズが印加されるということによって信号のわい曲が発生し、これに伴い（ｃ）と同じ信号がそれぞれの入出力端子２５１、２５３を通じて出力されうる。場合に従ってノイズ信号の強度が強い場合に、わい曲された信号が転送されて不正確に受信されうる。
【００５０】
図４においては（ｄ）はノイズ除去回路２３０で出力されるノイズ相殺信号ＮＣＳがドライバ２４４により増幅されて信号ライン２６１、２６３に印加される信号を示す。望ましくは（ｂ）のノイズの位相を反転させた信号の場合がノイズ相殺効果が大きい。（ｄ）のノイズ相殺信号ＮＣＳが隣接する信号ライン２６１、２６３に印加されるということによって、（ｂ）のノイズが相殺されて隣接した信号ライン２６１、２６３では誘導されたノイズが除去され、（ａ）の信号が入出力端子（２５１〜２５３）を通じてわい曲無しで出力されうる。
【００５１】
図５は本発明の他の実施形態に係るノイズ除去回路に接続された信号出力回路を示すブロック図である。
【００５２】
図５を参照すると、半導体装置３００は信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３を各々生成する信号出力回路３１１、３１２、３１３とノイズ相殺信号ＮＣＳ１、ＮＣＳ２を各々生成するノイズ除去回路３３０、３４０を含む。
【００５３】
信号ＳＩＧ１は、信号ライン３２１、ドライバ３５１、及び信号ライン３７１を通じて入出力端子３６１に伝達される。信号ＳＩＧ２は信号ライン３２２、遅延部３３１、ドライバ３５３、及び信号ライン３７２を通じて入出力端子３６２に伝達される。信号ＳＩＧ３は信号ライン３２３、遅延部３３３、ドライバ３５４、及び信号ライン３７２を通じて入出力端子３６３に伝達される。
【００５４】
ノイズ除去回路３３０は信号ライン（３２２及び３７２）の信号ＳＩＧ２によって信号ライン（３２１及び３７１、３２３及び３７３）に誘導されるノイズを減少させるためのノイズ相殺信号ＮＣＳ１を生成してドライバ３５２を通じて信号ライン３７１、３７３に印加する。ノイズ除去回路３４０は信号ライン（３２３及び３７３）の信号ＳＩＧ３によって信号ライン（３２２及び３７２、３２１及び３７１）に誘導されるノイズを減少させるためのノイズ相殺信号ＮＣＳ２を生成してドライバ（３５５）を通じて信号ライン３７２、３７１に印加する。
【００５５】
図５の実施形態は、図３の実施形態とは異なってノイズ除去回路３４０をさらに含み、信号ライン３２１上の信号ＳＩＧ１は遅延部を介せず、すぐにドライバ３５１に印加される。この時、遅延部を介しなくても入出力端子３６１に印加される信号ＳＩＧ１は、他の入出力端子３６２、３６３に他の信号ＳＩＧ２、ＳＩＧ３が印加される時間と同期（ｓｙｎｃｈｒｏｎｉｚｅ）される場合を示す。もちろん、同期のために遅延部を追加で信号ライン３２１上に具えることができる。図５においては信号ライン（３２２、３７２）上の信号ＳＩＧ２により誘導されるノイズに対するノイズ相殺信号ＮＣＳ１が信号ライン３７１、３７３に印加され、信号ライン３２３、３７３上の信号ＳＩＧ３によって誘導されるノイズに対するノイズ相殺信号ＮＣＳ２が信号ライン３７２、３７１に印加される。従って、信号ライン３７１にはノイズ相殺信号ＮＣＳ１、ＮＣＳ２が印加されて隣接した信号ラインによって誘導されるノイズを相殺させてノイズによる影響を最小化することができる。
【００５６】
図６及び図７は本発明の実施形態としてノイズ除去回路４００の構成を示す。図６のように遷移感知部４１０を利用して信号の遷移を感知してノイズ相殺信号ＮＣＳを出力する構成からなることができ、図７のように信号ＳＩＧをフィルタリングしてノイズ相殺信号ＮＣＳを出力する構成からなることもできる。
【００５７】
図６は本発明の一実施形態に係るノイズ除去回路の構成を示すブロック図である。
【００５８】
図６を参照すると、ノイズ除去回路４００ａは遷移感知部４１０及びノイズ相殺信号発生部４１５を含むことができる。遷移感知部４１０は信号ＳＩＧに遷移が発生する場合に活性化するイネーブル信号ＥＮを提供する。実施形態に従って、信号ＳＩＧは図２、図３、及び図５の信号ライン１３１、２２１、３２１上の信号ＳＩＧ１であることができる。遷移感知部４１０は信号ＳＩＧがハイレバルからローレベルに遷移する場合やローレベルからハイレベに遷移する場合のように信号ＳＩＧに遷移が発生する場合に活性化するイネーブル信号ＥＮをノイズ相殺信号発生部４１５に提供する。相殺信号発生部４１５はイネーブル信号ＥＮによって活性化してノイズ相殺信号ＮＣＳを生成する。
【００５９】
図４に示されて図４を参照して説明した通り信号ＳＩＧに遷移が発生する時、隣接した信号ラインに図４の（ｂ）に示された信号のようなクロストークノイズやカップリングノイズが誘導される。ノイズ相殺信号生成部４１５は、図４の（ｄ）に実質的に示された通りノイズ信号に対して１８０°の位相差を有するノイズ相殺信号ＮＣＳを生成する。
【００６０】
図７は本発明の一実施形態に係るノイズ除去回路４００の（ｂ）のまた他の構成を示すブロック図である。
【００６１】
図７を参照すると、ノイズ除去回路４００ｂは遅延部４２１、４２２、増幅器４２３、４２４、４２５及び加算器４２６を含む。ノイズ除去回路４００ｂは信号ＳＩＧを第１増幅器４２３を通じてｎ（ｎ＝実数）倍増幅して信号加算器４２６に印加し、信号ＳＩＧを遅延部４２１、４２２が各々遅延させて出力し、それぞれの出力は第２増幅器４２４、第３増幅器４２５を通じてｍ（ｍ＝実数）、ｋ（ｋ＝実数）倍増幅して加算器４２６に印加し、加算器４２６は増幅器４２３、４２４、４２５の出力を加算してノイズ相殺信号ＮＣＳとして提供して、ノイズの原因になる信号が転送される信号ラインを除いた他の信号ラインに印加する。ここで遅延部４２１、４２２の遅延係数や増幅器４２３、４２４、４２５の増幅係数（ｎ、ｍ、ｋ）は外部で調節可能である。本発明の他の例示的な実施形態によると、遅延部４２１と増幅器４２４の調節に予め決まったレベル以下でノイズ信号を相殺するほどノイズ相殺信号ＮＣＳを十分に生成することができるならば、遅延部４２２と増幅器４２５は必要ないこともある。図８は本発明の一実施形態に係る半導体装置のトレーニング（ｔｒａｉｎｉｎｇ）方法を示すフローチャートである。
【００６２】
図８はメモリ装置のトレーニング（ｔｒａｉｎｉｎ）段階で信号ラインに誘導されるクロストークノイズを測定して、ノイズ除去回路に含まれる遅延部または増幅器のいずれか一つ以上の係数や信号ラインに接続される遅延部の係数を変更して誘導されるノイズを最小化することができるように、半導体装置をトレーニングするフローチャートを示す。もちろん、図８の図面にはクロストークノイズで表示したが、カップリングノイズも同様のトレーニング段階を通じて適用することができる。
【００６３】
以下図２〜図８を参照して本発明の一実施形態に係る半導体装置のトレーニング方法を詳細に説明する。
【００６４】
まず、信号出力回路２１２で信号ＳＩＧ２を信号ライン２２２に出力させて信号ライン２２１、２２３にクロストークノイズを発生させる（Ｓ５１０）。次いで、信号ライン２２１、２２３に誘導されたクロストークノイズを測定する（Ｓ５２０）。次いで信号ライン２２１、２２２、２２３に接続される遅延部２３１、２３２、２３２の係数やノイズ除去回路４００ｂの係数を変更させる（Ｓ５３０）。ここで遅延部２３１、２３２、２３２の係数を変更することは、誘導されるクロストークノイズが最小になるように遅延部２３１、２３２、２３２の遅延時間を変更することを意味する。また、ノイズ除去回路４００ｂの係数を変更することは図７の遅延部４２１、４２２の遅延時間を変更して増幅器４２３、４２４、４２５の増幅係数（ｍ、ｎ、ｋ）を変更する可能性があることを意味する。次に信号ライン２２１、２２３に誘導されたクロストークノイズを測定する（Ｓ５４０）。測定されたノイズ値が許容範囲外ならば（段階（Ｓ５５０）で「いいえ」の場合）、決まった最大反復回数内（Ｓ５６０）で段階ら（Ｓ５３０、Ｓ５４０、Ｓ５５０）を繰り返す。測定されたノイズ値が許容範囲内（段階（Ｓ５５０）で「はい」の場合）ならば、トレーニングは終了する。
【００６５】
図９は本発明の一実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００６６】
図９を参照すると、メモリシステム６００は制御部（第１半導体装置）６０５と、メモリ装置（第２半導体装置）６５０を含む。制御部６０５は信号出力回路６１０及びノイズ除去回路６２１、６２５を含み、メモリ装置６５０は信号出力回路６６０とノイズ除去回路６７０を含む。制御部６０５の信号出力回路６１０から出力される信号ＳＩＧは信号ライン６１１を通じて入出力端子６４２に伝達される。図９信号出力回路６１０は、二つのノイズ除去回路６２１、６２５に接続される。
【００６７】
ノイズ除去回路６２１は信号ライン６１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン６３１を通じて入出力端子６４１、６４３または、入出力端子６４１、６４３に接続された信号ライン（図示せず）に印加する。ノイズ除去回路６２５は信号ライン６１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン６３２を通じて入出力端子６４４、６４５、６４６または、入出力端子６４４、６４５、６４６に接続された制御部６０５内部の信号ライン（図示せず）に印加する。
【００６８】
図９のメモリ装置６５０においても入出力端子６９１、６９２ ６９３、６９５、６９６に接続された信号ラインと信号出力回路は説明の便宜のために図示しなかった。メモリ装置６５０の信号出力回路６６０から出力される信号ＳＩＧ３は、信号ライン６６１を通じて入出力端子６９４に転送される。ノイズ除去回路６７０は信号ライン６６１上の信号ＳＩＧ３により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ３を信号ライン６８１を通じて入出力端子６９１、６９２、６９３、６９５、６９６または、入出力端子６９１、６９２、６９３、６９５、６９６に接続されたメモリ装置６５０内部の信号ライン（図示せず）に印加する。制御部６０５の入出力端子６４１〜６４６は、メモリ装置６５０の入出力端子６９１〜６９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００６９】
図９の実施形態ではノイズが誘発される信号ラインとそれぞれの入出力端子に接続される信号ラインの距離により誘導されるノイズの大きさが互いに異なることがあるため、複数個のノイズ除去回路６２１、６２５を通じて誘導されるノイズの量により複数個のノイズ相殺信号ＮＣＳ１、ＮＣＳ２をそれぞれの信号ラインに印加することができる。
【００７０】
図１０は本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００７１】
図１０を参照すると、メモリシステム７００は制御部（第１半導体装置）７０５とメモリ装置（第２半導体装置）７５０を含む。制御部７０５は、信号出力回路７１０及びノイズ除去回路７２１、７２５を含み、メモリ装置７５０は信号出力回路７６０とノイズ除去回路７７１、７７２、７７３、７７４、７７５を含む。制御部７０５の信号出力回路７１０から出力される信号ＳＩＧは信号ライン７１１を通じて入出力端子７４２に伝達される。図１０の制御部７０５では入出力端子７４１、７４３、７４４、７５５、７５６に接続された制御部７０５内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。
【００７２】
信号出力回路７１０は二つのノイズ除去回路７２１、７２５に接続される。ノイズ除去回路７２１は信号ライン７１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン７３１を通じて入出力端子７４１、７４３または、入出力端子７４１、７４３に連結された信号ライン（図示せず）に印加する。ノイズ除去回路７２５は信号ライン７１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン７３２を通じて入出力端子７４４、７４５、７４６または、入出力端子７４４、７４５、７４６に連結された制御部７０５内部の信号ライン（図示せず）に印加する。
【００７３】
図１０のメモリ装置７５０においても入出力端子７９１、７９２、７９３、７９５、７９６に接続されたメモリ装置７５０内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。メモリ装置７５０の信号出力回路７６０から出力される信号ＳＩＧ２は信号ライン７６１を通じて入出力端子７９４に転送される。信号出力回路７６０はノイズ除去回路７７１、７７２、７７３、７７４、７７５に連結される。ノイズ除去回路７７１、７７２、７７３、７７４、７７５各々は、信号ライン７６１上の信号ＳＩＧ２により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ３、ＮＣＳ４、ＮＣＳ５、ＮＣＳ６、ＮＣＳ６、ＮＣＳ７をそれぞれの信号ライン７８１、７８２、７８３、７８４、７８５を通じて該当する入出力端子７９１、７９２、７９３、７９５、７９６に印加する。制御部７０５の入出力端子７４１〜７４６は、メモリ装置７５０の入出力端子７９１〜７９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００７４】
図１０の実施形態で制御部７０５のインターフェースは、図９の制御部６０５のインターフェースと同一であり、メモリ装置７５０のインターフェースにおいては信号ライン７６１上の信号ＳＩＧ２により他の信号ラインに誘導されるノイズをノイズ除去回路７７１、７７２、７７３、７７４、７７５がそれぞれのノイズ相殺信号ＮＣＳ３、ＮＣＳ４、ＮＣＳ５、ＮＣＳ６、ＮＣＳ７を該当する入出力端子７９１、７９２、７９３、７９５、７９６に接続された信号ラインに独立的に印加する。図１０の実施形態においてはノイズの原因になる信号ラインと異なる信号ラインとの間のそれぞれの距離と誘導されるノイズ強度が異なって別途のノイズ信号発生器が必要になる場合を示す。
【００７５】
図１１は、本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００７６】
図１１を参照すると、メモリシステム８００は、制御部（第１半導体装置）８０５とメモリ装置（第２半導体装置）８５０を含む。制御部８０５は、信号出力回路８１１、８１２及びノイズ除去回路８２１、８２２を含み、メモリ装置８５０は信号出力回路８６１、８６２とノイズ除去回路８７０を含む。制御部８０５の信号出力回路８１１から出力される信号ＳＩＧ１は信号領域案８１３を通じて入出力端子８４２に伝達される。また、信号出力回路８１２から出力される信号ＳＩＧ２は信号ライン８１４を通じて入出力端子８４４に伝達される。図１１の制御部８０５では入出力端子８４１、８４３、８５５、８５６に接続された制御部８０５内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。
【００７７】
信号出力回路８１１は、ノイズ除去回路８２１、８２２に接続される。また、信号出力回路８１２もノイズ除去回路８２１、８２２に接続される。ノイズ除去回路８１２は、信号ライン８１３上の信号ＳＩＧ１によるノイズと信号ライン８１４上の信号ＳＩＧ２によるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン８３１を通じて入出力端子８４１、８４３または、入出力端子８４１、８４３に接続された信号ライン(図示せず)に印加する。また、ノイズ除去回路８２２も信号ライン８１３上の信号ＳＩＧ１によるノイズと信号領域案８１４上の信号ＳＩＧ２によるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン８３２を通じて入出力端子８４５、８４６または、入出力端子８４５、８４６に接続された信号ライン(図示せず)に印加する。
【００７８】
図１１のメモリ装置８５０の信号出力回路８６１から出力される信号ＳＩＧ３は、信号ライン８６３を通じて入出力端子８９２に伝達される。また、信号出力回路８６２から出力される信号ＳＩＧ４は信号ライン８９４を通じて入出力端子８９４に伝達される。図１１のメモリ装置５８０においては入出力端子８９１、８９３、８９５、８９６に信号ラインと信号出力回路は、説明の便宜のために図示しなかった。信号出力回路８６１はノイズ除去回路８７０に接続される。また、信号出力回路８６２もノイズ除去回路８７０に接続される。ノイズ除去回路８７０は信号ライン８６３上の信号ＳＩＧ３によるノイズと信号ライン８６４上の信号ＳＩＧ４によるノイズを相殺させるノイズ相殺信号ＮＣＳ３を信号領域案８８１を通じて入出力端子８９１、８９３、８９５、８９６または、入出力端子８９１、８９３、８９５、８９６に接続された信号ライン(図示せず)に印加する。制御部８０５の入出力端子８４１〜８４６は、メモリ装置８５０の入出力端子８９１〜８９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００７９】
図１１の実施形態では、制御部８０５のインターフェースにおいては信号出力回路８１１と信号出力回路８１２を具備し、信号出力回路８１１、８１２が各々二つのノイズ除去回路８２１、８２２に接続される。ノイズ除去回路８２１は、信号出力回路８１１、８１２から出力されて入出力端子８４２、８４４に印加される信号によって隣接した入出力端子８４１、８４３に接続された信号ラインに誘導されるノイズを相殺する信号を発生して印加する。ノイズ除去回路８２２は、信号出力回路８１１、８１２により誘導されるノイズを相殺する信号を入出力端子８４５、８４６に接続された信号ラインに印加する。
【００８０】
図１１の実施形態で、メモリ装置８５０のインターフェースにおいては信号出力回路８６１、８６２で印加される信号によって他の信号ラインに誘導されるノイズをノイズ除去回路８７０がノイズ相殺信号ＮＣＳ３を他の信号ラインに印加してノイズ影響を減少させるかまたは、相殺させる。
【００８１】
図９〜図１１の実施形態に示したように半導体装置においては制御部とメモリ装置のインターフェースにノイズ減殺信号発生器の接続と構成は各装置においてのノイズ特性により色々と具現されることができる。
【００８２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００８３】
上述の本発明の実施形態に係る半導体装置では一つの信号ラインを通じて信号が伝送される時、他の信号ラインに誘導されるノイズがノイズ相殺信号によって相殺されるということによってわい曲されない信号出力が可能になり半導体装置から出力される信号のノイズ特性が改善される。従って、本発明の実施形態は多様な半導体装置に適用することができる。
【符号の説明】
【００８４】
１１０ 制御部
１２０ 信号出力回路
１３０ ノイズ除去回路
１５０ メモリ装置
【技術分野】
【０００１】
本発明は、半導体装置に関し、より詳細にノイズを減少させるためのメモリインターフェース装置及び方法に関することである。
【背景技術】
【０００２】
半導体装置の動作速度が増加することによって、半導体装置の集積率が高くなることと関連して、半導体装置間または、内部的に信号を伝送する信号ラインの相互に隣接して配置される。これによって、いずれかの一つの信号ラインに信号を伝送する場合、隣接する信号ラインにはクロストークノイズ及びカップリングノイズのようなノイズが誘導されうる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許６，８６２，２４６号明細書
【特許文献２】韓国特許出願公開２００９−０４１４６１号明細書
【特許文献３】韓国特許０３２１７２９号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
これによって、本発明の一目的はノイズを減少させることのできる半導体インターフェース装置を提供することにある。
【０００５】
本発明の一目的はノイズを減少させることのできるメモリシステムを提供することにある。
【０００６】
本発明の一目的はノイズを減少させることのできる半導体インターフェース方法を提供することにある。
【０００７】
本発明の一目的はノイズを減少させることのできるメモリ装置において、ノイズ減少トレーニング方法を提供することにある。
【課題を解決するための手段】
【０００８】
上述の目的を達成するための本発明の一実施形態に係るメモリインターフェース装置は、第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路とを含む。
【０００９】
実施形態において、前記第２信号ラインは前記第１信号ラインに隣接して位置することができる。
【００１０】
実施形態において、前記メモリインターフェース装置は、第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路をさらに含み、前記ノイズ除去回路の出力は前記第１信号ライン上の前記第１信号の存在によるノイズを減少させるためにも利用されうる。
【００１１】
実施形態において、前記メモリインターフェース装置は前記第１信号ラインに連結されて前記第１信号の位相を調節する遅延部をさらに含むことができる。
【００１２】
実施形態において、前記ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことができる。
【００１３】
前記一つ以上の位相調節素子と前記一つ以上の増幅調節素子は各々独立的に調節可能である。
【００１４】
上述の目的を達成するための本発明の一実施形態に係るメモリシステムは入出力端子各々を通じて第２半導体装置とインターフェースする第１半導体装置を含み、前記第１半導体装置は第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させる第１ノイズ除去回路とを含む。前記前記第２半導体装置は第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路と、第４信号を第４信号ラインを通じて第４入出力端子に出力する第４信号出力回路と、少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第３信号ライン上の前記第３信号の存在によって前記第４信号ライン上に誘導されたノイズ信号を減少させる第２ノイズ除去回路とを含む。
【００１５】
実施形態において、前記第２信号ラインは前記第１信号ラインに隣接して位置することができる。
【００１６】
実施形態において、前記第４信号ラインは前記第３信号ラインに隣接して位置することができる。
【００１７】
実施形態において、前記第１半導体装置はメモリコントローラであってもよい。
【００１８】
実施形態において、前記第２半導体装置はメモリ装置であってもよい。
【００１９】
実施形態において、前記第１ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことができる。
【００２０】
実施形態において、前記第１ノイズ除去回路の出力は前記第１半導体装置の複数の信号ラインに印加されることができる。
【００２１】
実施形態において、前記第２ノイズ除去回路の出力は前記第２半導体装置の複数の信号ラインに印加されうる。
【００２２】
実施形態において、前記第１半導体装置は前記第１ノイズ除去回路を一つ以上含むことができる。
【００２３】
実施形態において、前記第２半導体装置は前記第２ノイズ除去回路を一つ以上含むことができる。
【００２４】
前記目的を達成するための本発明の一実施形態に係るメモリインターフェース方法は、第２信号ライン上に隣接するように配置された第１信号ライン上の信号から誘導された前記第２信号ラインでノイズ信号を感知する段階と、前記ノイズ信号の位相と大きさを測定する段階と、前記測定されたノイズ信号の位相と大きさに基づいてノイズ除去回路の遅延値と増幅値を調節してノイズ減少信号を出力する段階と、前記ノイズ減少信号を前記第２信号ラインに印加して前記第２信号ラインに存在する前記ノイズ信号を減少させる段階とを含む。
【００２５】
実施形態において、前記メモリインターフェース方法は、前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことができる。
【００２６】
前記目的を達成するための本発明の一実施形態に係るメモリ装置において、ノイズ減少トレーニング方法は、第１信号ラインを通じて信号を伝送する段階と、第２信号ラインに生成されたノイズ信号の特性を測定する段階と、前記測定されたノイズ信号の位相を調節してノイズ減少信号を生成する段階と、前記ノイズ信号のノイズ レベルが予め決定されたレベル以下になる時まで前記測定する段階と前記生成する段階を繰り返す段階と、前記ノイズ減少信号を前記第２信号ラインに印加する段階とを含む。
【００２７】
実施形態において、前記メモリ装置において、ノイズ減少トレーニング方法は、前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことができる。
【発明の効果】
【００２８】
上述のような本発明の実施形態によると、出力信号ラインに隣接した信号ラインに誘導されるノイズを相殺させて出力信号の特性を向上させることができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の一実施形態に係るメモリシステムを示すブロック図である。
【図２】本発明の一実施形態に係るメモリシステムを示すブロック図である。
【図３】メモリ装置で接続された信号出力回路とノイズ除去回路を示す。
【図４】図３の回路から出力される様々な信号を示す波形図である。
【図５】本発明の他の実施形態に係るノイズ除去回路に接続された信号出力回路を示すブロック図である。
【図６】本発明の一実施形態に係るノイズ除去回路の構成を示すブロック図である。
【図７】本発明の一実施形態に係るノイズ除去回路のまた他の構成を示すブロック図である。
【図８】本発明の一実施形態に係る半導体装置のトレーニング（ｔｒａｉｎｉｎｇ）方法を示すフローチャートである。
【図９】本発明の一実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【図１０】本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【図１１】本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す図である。
【発明を実施するための形態】
【００３０】
本明細書に開示されている本発明の実施形態に対して、特定の構造的乃至機能的説明は単に本発明の実施形態を説明するための目的で例示されたことであり、本発明の実施形態は多様な形態で実施されるし、本明細書に説明された実施形態に限定されることと解釈されてはならない。
【００３１】
本発明は多様な変更を加えることができ、色々な形態を有することができるが、特定実施形態を図面に例示して本明細書に詳細に説明しようと思う。しかし、これは本発明を特定の開示形態に対して限定しようとすることではなく、本発明の思想及び技術範囲に含まれるすべての変更、均等物乃至代替物を含むことと理解しなければならない。各図面を説明しながら類似の参照符号を構成要素に対して与える。
【００３２】
第１、第２等の用語は多様な構成要素を説明することに使われることができるが、前記構成要素は前記用語によって限定されてはならない。前記用語は一つの構成要素を他の構成要素から区別する目的のみに使われる。例えば、本発明の権利範囲から離脱せず第１構成要素は第２構成要素と命名されることができ、類似に第２構成要素も第１構成要素と命名されることができる。
【００３３】
いずれの構成要素が異なる構成要素に「連結されて」あるとか「接続されて」あると言及された時には、その他の構成要素に直接的に連結されていたりまたは、接続されていることもできるが、中間に他の構成要素が存在する場合もあると理解しなければならない。反面、いずれの構成要素が異なる構成要素に「直接連結されて」あるとか「直接接続されて」あると言及された時には、中間に他の構成要素が存在しないことと理解しなければならない。構成要素の間の関係を説明する他の表現、すなわち「〜間に」と「すぐに〜間に」または「〜に隣り合う」と「〜に直接隣り合う」等も同様に解釈しなければならない。
【００３４】
一方、どんな実施形態が別に実現可能な場合に特定ブロック内に明記された機能または、動作がフローチャートに明記された順序と異なって行われることもある。例えば、連続する二つのブロックが実際には実質的に同時に遂行される事もでき、関連機能または、動作によっては前記ブロックが逆に行われることもできる。
【００３５】
以下、添付図面らを参照して、本発明の望ましい実施形態をより詳細に説明する。図面上の同じ構成要素に対しては同じ参照符号を使い、同じ構成要素に対して重複する説明は省略する。
【００３６】
図１は本発明の一実施形態に係るメモリシステムを示すブロック図である。
【００３７】
図１を参照すると、メモリシステム１０は制御部２０及び複数のメモリ４０、５０から構成されるメモリモジュール３０を含む。制御部２０は複数のメモリ４０、５０とデータＤＱを交換し、コマンド／アドレス信号ＣＡをメモリ４０、５０に印加する。制御部２０は、メモリコントローラをはじめとしてマイクロ・プロセッサ、ＣＰＵ及びＧＰＵなどになることができる。また、メモリ４０、５０各々は、ＤＲＡＭ、ＲＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、グラフィックメモリ、及びフラッシュメモリをはじめとしてデータを保存する機能をするメモリ装置のうちのいずれか一つであってもよい。
【００３８】
図２は本発明の一実施形態に係るメモリシステムを示すブロック図である。
【００３９】
図２を参照すると、メモリシステム１００は、第１半導体装置１１０及び第２半導体装置１５０を含む。第１半導体装置１１０は制御部であることができ、第２半導体装置１５０はメモリ装置であることができる。以下の実施形態では第１半導体装置は制御部であり、第２半導体装置はメモリ装置であることを仮定する。インターフェース部は制御部１１０とメモリ装置１５０との間の信号を送受信する。制御部１１０の入出力端子１４１、１４２、１４３、１４４は各々チャネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４を通じてメモリ装置１５０の入出力端子１８１、１８２、１８３、１８４に各々接続される。ここでチャネルＣＨ１、ＣＨ２、ＣＨ３、ＣＨ４は各々伝送ラインであることができる。
【００４０】
制御部１１０は信号出力回路１２０とノイズ除去回路１３０を含む。信号出力回路１２０は、第１信号ライン１３１を通じて信号ＳＩＧ１を入出力端子１４２に伝達する。メモリ装置１５０も信号出力回路１６０とノイズ除去回路１７０を含む。信号出力回路１６０は第２信号ライン１７１を通じて信号ＳＩＧ２を入出力端子１８３に伝達する。ここで信号出力回路１２０はデータ信号出力回路、コマンド信号出力回路または、アドレス信号出力回路のうちの一つであることができる。また、第１信号ライン１３１はデータ信号ライン、コマンド信号ラインまたは、アドレス信号ラインのうちの一つであることができる。メモリ装置１５０の信号出力回路１６０はデータ信号出力回路であることができる。
【００４１】
信号ＳＩＧ１が第１信号ライン１３１を通じて入出力端子１４２に転送される時、入出力端子１４２と隣接する入出力端子１４１、１４３、１４４に接続される信号ライン（図示せず）には第１信号ライン１３１上の信号ＳＩＧ１によってクロストークノイズまたは、カップリングノイズが誘導されうる。入出力端子１４２と隣接した入出力端子１４１、１４３、１４４に接続される制御部１１０内部の信号ライン（図示せず）に誘導されるクロストークノイズまたは、カップリングノイズは、第１信号ライン１３１上の信号ＳＩＧ１に遷移が発生する時に誘導されうる。すなわち第１信号ライン１３１上の信号ＳＩＧ１がローレベルからハイレバルに遷移するかまたは、第１信号ライン１３１上の信号ＳＩＧ１がハイレバルからローレベルに遷移する時、信号ＳＩＧ１の遷移を妨げる方向にクロストークノイズまたは、カップリングノイズが誘導されうる。
【００４２】
ノイズ除去回路１３０は第１信号ライン１３１を通じて転送される信号ＳＩＧ１の遷移を感知し、これを通じて誘導される入出力端子１４１、１４３、１４４に連結される信号ライン（図示せず）に誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン１３３を通じて隣接する信号ラインまたは、隣接する入出力端子１４１、１４３、１４４に印加する。従って、チャネルＣＨ１、ＣＨ３、ＣＨ４を通じて転送される信号は信号ＳＩＧ１によって誘導されるノイズを最小化させて該信号を伝送することができる。
【００４３】
これと同様にまた、メモリ装置１５０に含まれるノイズ除去回路１７０も第２信号ライン１７１上の信号ＳＩＧ２によりメモリ装置１５０内部の隣接する信号ライン（図示せず、入出力端子１８１、１８２、１８４に連結される信号ライン）に誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ２を発生させて、信号ライン１７３を通じて隣接する信号ラインまたは、隣接する入出力端子１８１、１８２、１８４に印加する。従って、チャネルＣＨ１、ＣＨ２、ＣＨ４を通じて転送される信号は、信号ＳＩＧ２によって誘導されるノイズを最小化させて該信号を伝送することができる。
【００４４】
図２において信号出力回路１２０、１６０のみを示したが、他の入出力端子にもそれぞれの信号出力回路を接続でき、また、図示しなかった信号出力回路には各々該当するノイズ除去回路を接続できる。また、図２において、第１信号ライン１３１上の信号ＳＩＧ１により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ１は、第１信号ライン１３１には印加せずに他の信号ラインと接続される信号入出力端子１４１、１４３、１４４に印加される。これはノイズ相殺信号ＮＣＳ１が第１信号ライン１３１上の信号ＳＩＧ１により他の信号ラインに誘導されるノイズを相殺させる信号であるため、第１信号ライン１３１に印加させる目的ではないためである。これはメモリ装置１５０で第２信号ライン１７１上の信号ＳＩＧ２により他の信号ラインに誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ２が第２信号ライン１７１に印加されなかった理由と同様であり、本発明の他の実施形態でも同一である。
【００４５】
＜ノイズ除去回路＞
図３はメモリ装置で接続された信号出力回路とノイズ除去回路を示す。
【００４６】
図３を参照すると、半導体装置２００は信号出力回路２１１、２１２、２１３とノイズ除去回路２３０を含む。信号出力回路２１１、２１２、２１３は、各々入出力端子２５１、２５２、２５３にそれぞれの信号ライン（２２１及び２６１、２２２及び２６２、２２３及び２６３）を通じて接続されている。ここで信号ライン（２２１及び２６１、２２２及び２６２、２２３及び２６３）は各々データ 信号ライン、コマンド信号ラインまたは、アドレス信号ラインのうちのいずれか一つの信号ラインであることもあり、互いに同じ信号ラインであってもよい。信号出力回路２１１、２１２、２１３は各々遅延部２３１、２３２、２３３とドライバ２４１、２４２、２４３を通じて入出力端子２５１、２５２、２５３に接続されうる。遅延部２３１、２３２、２３３の各々は信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３の各々が信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に印加される時間とノイズ除去回路２３０で出力されるノイズ相殺信号ＮＣＳが信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に印加される時間を同期（ｓｙｎｃｈｒｏｎｉｚｅ）するために追加されうる。遅延部２３１、２３２、２３３の遅延時間は各々互いに異なって信号ライン２６１、２６２、２６３または、入出力端子２５１、２５２、２５３に到達するノイズ相殺信号ＮＣＳと信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３時間が互いに異なる場合がある。
【００４７】
ドライバ２４１、２４２、２４３は半導体装置で共通で使われる出力ドライバ（ｏｕｔｐｕｔ ｄｒｉｖｅｒ）であることができ、各々入力される信号を増幅して出力して入出力端子に接続された信号ラインに印加することができる。ノイズ除去回路２３０は、信号出力回路２１２から入出力端子２５２に信号ライン２２２、２６２を通じて信号ＳＩＧ２が伝送される時、信号ＳＩＧ２の遷移を感知してこれに以下で他の信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズまたは、カップリングノイズを相殺させるノイズ相殺信号ＮＣＳを生成して出力する。このようなノイズ相殺信号ＮＣＳは他の信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるノイズを減少させるために隣接した信号ラインに印加されかまたは信号ライン２７０を通じて入出力端子２５１、２５３に印加される。図４は図３の回路から出力される色々な信号を示す波形図である。
【００４８】
図４において、（ａ）は信号出力回路２１１、２１２、２１３から出力されて入出力端子２５１、２５２、２５３各々にノイズの影響を受けずに印加されうる信号を示す。
【００４９】
図４において（ｂ）は、信号ライン２２２、２２６上の信号ＳＩＧ２によって信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズやカップリングノイズを示す。図４において（ｃ）は信号ライン（２２２及び２２６）上の信号ＳＩＧ２によって信号ライン（２２１及び２６１、２２３及び２６３）に誘導されるクロストークノイズやカップリングノイズによって信号ライン（２２１及び２６１、２２３及び２６３）の信号ＳＩＧ１、ＳＩＧ３がノイズによる影響を受けた後、それぞれの入出力端子２５１、２５３に印加される信号を示す。（ａ）の信号に（ｂ）のノイズが印加されるということによって信号のわい曲が発生し、これに伴い（ｃ）と同じ信号がそれぞれの入出力端子２５１、２５３を通じて出力されうる。場合に従ってノイズ信号の強度が強い場合に、わい曲された信号が転送されて不正確に受信されうる。
【００５０】
図４においては（ｄ）はノイズ除去回路２３０で出力されるノイズ相殺信号ＮＣＳがドライバ２４４により増幅されて信号ライン２６１、２６３に印加される信号を示す。望ましくは（ｂ）のノイズの位相を反転させた信号の場合がノイズ相殺効果が大きい。（ｄ）のノイズ相殺信号ＮＣＳが隣接する信号ライン２６１、２６３に印加されるということによって、（ｂ）のノイズが相殺されて隣接した信号ライン２６１、２６３では誘導されたノイズが除去され、（ａ）の信号が入出力端子（２５１〜２５３）を通じてわい曲無しで出力されうる。
【００５１】
図５は本発明の他の実施形態に係るノイズ除去回路に接続された信号出力回路を示すブロック図である。
【００５２】
図５を参照すると、半導体装置３００は信号ＳＩＧ１、ＳＩＧ２、ＳＩＧ３を各々生成する信号出力回路３１１、３１２、３１３とノイズ相殺信号ＮＣＳ１、ＮＣＳ２を各々生成するノイズ除去回路３３０、３４０を含む。
【００５３】
信号ＳＩＧ１は、信号ライン３２１、ドライバ３５１、及び信号ライン３７１を通じて入出力端子３６１に伝達される。信号ＳＩＧ２は信号ライン３２２、遅延部３３１、ドライバ３５３、及び信号ライン３７２を通じて入出力端子３６２に伝達される。信号ＳＩＧ３は信号ライン３２３、遅延部３３３、ドライバ３５４、及び信号ライン３７２を通じて入出力端子３６３に伝達される。
【００５４】
ノイズ除去回路３３０は信号ライン（３２２及び３７２）の信号ＳＩＧ２によって信号ライン（３２１及び３７１、３２３及び３７３）に誘導されるノイズを減少させるためのノイズ相殺信号ＮＣＳ１を生成してドライバ３５２を通じて信号ライン３７１、３７３に印加する。ノイズ除去回路３４０は信号ライン（３２３及び３７３）の信号ＳＩＧ３によって信号ライン（３２２及び３７２、３２１及び３７１）に誘導されるノイズを減少させるためのノイズ相殺信号ＮＣＳ２を生成してドライバ（３５５）を通じて信号ライン３７２、３７１に印加する。
【００５５】
図５の実施形態は、図３の実施形態とは異なってノイズ除去回路３４０をさらに含み、信号ライン３２１上の信号ＳＩＧ１は遅延部を介せず、すぐにドライバ３５１に印加される。この時、遅延部を介しなくても入出力端子３６１に印加される信号ＳＩＧ１は、他の入出力端子３６２、３６３に他の信号ＳＩＧ２、ＳＩＧ３が印加される時間と同期（ｓｙｎｃｈｒｏｎｉｚｅ）される場合を示す。もちろん、同期のために遅延部を追加で信号ライン３２１上に具えることができる。図５においては信号ライン（３２２、３７２）上の信号ＳＩＧ２により誘導されるノイズに対するノイズ相殺信号ＮＣＳ１が信号ライン３７１、３７３に印加され、信号ライン３２３、３７３上の信号ＳＩＧ３によって誘導されるノイズに対するノイズ相殺信号ＮＣＳ２が信号ライン３７２、３７１に印加される。従って、信号ライン３７１にはノイズ相殺信号ＮＣＳ１、ＮＣＳ２が印加されて隣接した信号ラインによって誘導されるノイズを相殺させてノイズによる影響を最小化することができる。
【００５６】
図６及び図７は本発明の実施形態としてノイズ除去回路４００の構成を示す。図６のように遷移感知部４１０を利用して信号の遷移を感知してノイズ相殺信号ＮＣＳを出力する構成からなることができ、図７のように信号ＳＩＧをフィルタリングしてノイズ相殺信号ＮＣＳを出力する構成からなることもできる。
【００５７】
図６は本発明の一実施形態に係るノイズ除去回路の構成を示すブロック図である。
【００５８】
図６を参照すると、ノイズ除去回路４００ａは遷移感知部４１０及びノイズ相殺信号発生部４１５を含むことができる。遷移感知部４１０は信号ＳＩＧに遷移が発生する場合に活性化するイネーブル信号ＥＮを提供する。実施形態に従って、信号ＳＩＧは図２、図３、及び図５の信号ライン１３１、２２１、３２１上の信号ＳＩＧ１であることができる。遷移感知部４１０は信号ＳＩＧがハイレバルからローレベルに遷移する場合やローレベルからハイレベに遷移する場合のように信号ＳＩＧに遷移が発生する場合に活性化するイネーブル信号ＥＮをノイズ相殺信号発生部４１５に提供する。相殺信号発生部４１５はイネーブル信号ＥＮによって活性化してノイズ相殺信号ＮＣＳを生成する。
【００５９】
図４に示されて図４を参照して説明した通り信号ＳＩＧに遷移が発生する時、隣接した信号ラインに図４の（ｂ）に示された信号のようなクロストークノイズやカップリングノイズが誘導される。ノイズ相殺信号生成部４１５は、図４の（ｄ）に実質的に示された通りノイズ信号に対して１８０°の位相差を有するノイズ相殺信号ＮＣＳを生成する。
【００６０】
図７は本発明の一実施形態に係るノイズ除去回路４００の（ｂ）のまた他の構成を示すブロック図である。
【００６１】
図７を参照すると、ノイズ除去回路４００ｂは遅延部４２１、４２２、増幅器４２３、４２４、４２５及び加算器４２６を含む。ノイズ除去回路４００ｂは信号ＳＩＧを第１増幅器４２３を通じてｎ（ｎ＝実数）倍増幅して信号加算器４２６に印加し、信号ＳＩＧを遅延部４２１、４２２が各々遅延させて出力し、それぞれの出力は第２増幅器４２４、第３増幅器４２５を通じてｍ（ｍ＝実数）、ｋ（ｋ＝実数）倍増幅して加算器４２６に印加し、加算器４２６は増幅器４２３、４２４、４２５の出力を加算してノイズ相殺信号ＮＣＳとして提供して、ノイズの原因になる信号が転送される信号ラインを除いた他の信号ラインに印加する。ここで遅延部４２１、４２２の遅延係数や増幅器４２３、４２４、４２５の増幅係数（ｎ、ｍ、ｋ）は外部で調節可能である。本発明の他の例示的な実施形態によると、遅延部４２１と増幅器４２４の調節に予め決まったレベル以下でノイズ信号を相殺するほどノイズ相殺信号ＮＣＳを十分に生成することができるならば、遅延部４２２と増幅器４２５は必要ないこともある。図８は本発明の一実施形態に係る半導体装置のトレーニング（ｔｒａｉｎｉｎｇ）方法を示すフローチャートである。
【００６２】
図８はメモリ装置のトレーニング（ｔｒａｉｎｉｎ）段階で信号ラインに誘導されるクロストークノイズを測定して、ノイズ除去回路に含まれる遅延部または増幅器のいずれか一つ以上の係数や信号ラインに接続される遅延部の係数を変更して誘導されるノイズを最小化することができるように、半導体装置をトレーニングするフローチャートを示す。もちろん、図８の図面にはクロストークノイズで表示したが、カップリングノイズも同様のトレーニング段階を通じて適用することができる。
【００６３】
以下図２〜図８を参照して本発明の一実施形態に係る半導体装置のトレーニング方法を詳細に説明する。
【００６４】
まず、信号出力回路２１２で信号ＳＩＧ２を信号ライン２２２に出力させて信号ライン２２１、２２３にクロストークノイズを発生させる（Ｓ５１０）。次いで、信号ライン２２１、２２３に誘導されたクロストークノイズを測定する（Ｓ５２０）。次いで信号ライン２２１、２２２、２２３に接続される遅延部２３１、２３２、２３２の係数やノイズ除去回路４００ｂの係数を変更させる（Ｓ５３０）。ここで遅延部２３１、２３２、２３２の係数を変更することは、誘導されるクロストークノイズが最小になるように遅延部２３１、２３２、２３２の遅延時間を変更することを意味する。また、ノイズ除去回路４００ｂの係数を変更することは図７の遅延部４２１、４２２の遅延時間を変更して増幅器４２３、４２４、４２５の増幅係数（ｍ、ｎ、ｋ）を変更する可能性があることを意味する。次に信号ライン２２１、２２３に誘導されたクロストークノイズを測定する（Ｓ５４０）。測定されたノイズ値が許容範囲外ならば（段階（Ｓ５５０）で「いいえ」の場合）、決まった最大反復回数内（Ｓ５６０）で段階ら（Ｓ５３０、Ｓ５４０、Ｓ５５０）を繰り返す。測定されたノイズ値が許容範囲内（段階（Ｓ５５０）で「はい」の場合）ならば、トレーニングは終了する。
【００６５】
図９は本発明の一実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００６６】
図９を参照すると、メモリシステム６００は制御部（第１半導体装置）６０５と、メモリ装置（第２半導体装置）６５０を含む。制御部６０５は信号出力回路６１０及びノイズ除去回路６２１、６２５を含み、メモリ装置６５０は信号出力回路６６０とノイズ除去回路６７０を含む。制御部６０５の信号出力回路６１０から出力される信号ＳＩＧは信号ライン６１１を通じて入出力端子６４２に伝達される。図９信号出力回路６１０は、二つのノイズ除去回路６２１、６２５に接続される。
【００６７】
ノイズ除去回路６２１は信号ライン６１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン６３１を通じて入出力端子６４１、６４３または、入出力端子６４１、６４３に接続された信号ライン（図示せず）に印加する。ノイズ除去回路６２５は信号ライン６１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン６３２を通じて入出力端子６４４、６４５、６４６または、入出力端子６４４、６４５、６４６に接続された制御部６０５内部の信号ライン（図示せず）に印加する。
【００６８】
図９のメモリ装置６５０においても入出力端子６９１、６９２ ６９３、６９５、６９６に接続された信号ラインと信号出力回路は説明の便宜のために図示しなかった。メモリ装置６５０の信号出力回路６６０から出力される信号ＳＩＧ３は、信号ライン６６１を通じて入出力端子６９４に転送される。ノイズ除去回路６７０は信号ライン６６１上の信号ＳＩＧ３により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ３を信号ライン６８１を通じて入出力端子６９１、６９２、６９３、６９５、６９６または、入出力端子６９１、６９２、６９３、６９５、６９６に接続されたメモリ装置６５０内部の信号ライン（図示せず）に印加する。制御部６０５の入出力端子６４１〜６４６は、メモリ装置６５０の入出力端子６９１〜６９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００６９】
図９の実施形態ではノイズが誘発される信号ラインとそれぞれの入出力端子に接続される信号ラインの距離により誘導されるノイズの大きさが互いに異なることがあるため、複数個のノイズ除去回路６２１、６２５を通じて誘導されるノイズの量により複数個のノイズ相殺信号ＮＣＳ１、ＮＣＳ２をそれぞれの信号ラインに印加することができる。
【００７０】
図１０は本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００７１】
図１０を参照すると、メモリシステム７００は制御部（第１半導体装置）７０５とメモリ装置（第２半導体装置）７５０を含む。制御部７０５は、信号出力回路７１０及びノイズ除去回路７２１、７２５を含み、メモリ装置７５０は信号出力回路７６０とノイズ除去回路７７１、７７２、７７３、７７４、７７５を含む。制御部７０５の信号出力回路７１０から出力される信号ＳＩＧは信号ライン７１１を通じて入出力端子７４２に伝達される。図１０の制御部７０５では入出力端子７４１、７４３、７４４、７５５、７５６に接続された制御部７０５内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。
【００７２】
信号出力回路７１０は二つのノイズ除去回路７２１、７２５に接続される。ノイズ除去回路７２１は信号ライン７１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン７３１を通じて入出力端子７４１、７４３または、入出力端子７４１、７４３に連結された信号ライン（図示せず）に印加する。ノイズ除去回路７２５は信号ライン７１１の信号ＳＩＧによるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン７３２を通じて入出力端子７４４、７４５、７４６または、入出力端子７４４、７４５、７４６に連結された制御部７０５内部の信号ライン（図示せず）に印加する。
【００７３】
図１０のメモリ装置７５０においても入出力端子７９１、７９２、７９３、７９５、７９６に接続されたメモリ装置７５０内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。メモリ装置７５０の信号出力回路７６０から出力される信号ＳＩＧ２は信号ライン７６１を通じて入出力端子７９４に転送される。信号出力回路７６０はノイズ除去回路７７１、７７２、７７３、７７４、７７５に連結される。ノイズ除去回路７７１、７７２、７７３、７７４、７７５各々は、信号ライン７６１上の信号ＳＩＧ２により誘導されるノイズを相殺させるノイズ相殺信号ＮＣＳ３、ＮＣＳ４、ＮＣＳ５、ＮＣＳ６、ＮＣＳ６、ＮＣＳ７をそれぞれの信号ライン７８１、７８２、７８３、７８４、７８５を通じて該当する入出力端子７９１、７９２、７９３、７９５、７９６に印加する。制御部７０５の入出力端子７４１〜７４６は、メモリ装置７５０の入出力端子７９１〜７９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００７４】
図１０の実施形態で制御部７０５のインターフェースは、図９の制御部６０５のインターフェースと同一であり、メモリ装置７５０のインターフェースにおいては信号ライン７６１上の信号ＳＩＧ２により他の信号ラインに誘導されるノイズをノイズ除去回路７７１、７７２、７７３、７７４、７７５がそれぞれのノイズ相殺信号ＮＣＳ３、ＮＣＳ４、ＮＣＳ５、ＮＣＳ６、ＮＣＳ７を該当する入出力端子７９１、７９２、７９３、７９５、７９６に接続された信号ラインに独立的に印加する。図１０の実施形態においてはノイズの原因になる信号ラインと異なる信号ラインとの間のそれぞれの距離と誘導されるノイズ強度が異なって別途のノイズ信号発生器が必要になる場合を示す。
【００７５】
図１１は、本発明の他の実施形態に係る信号出力回路とノイズ除去回路を含むメモリシステムを示す。
【００７６】
図１１を参照すると、メモリシステム８００は、制御部（第１半導体装置）８０５とメモリ装置（第２半導体装置）８５０を含む。制御部８０５は、信号出力回路８１１、８１２及びノイズ除去回路８２１、８２２を含み、メモリ装置８５０は信号出力回路８６１、８６２とノイズ除去回路８７０を含む。制御部８０５の信号出力回路８１１から出力される信号ＳＩＧ１は信号領域案８１３を通じて入出力端子８４２に伝達される。また、信号出力回路８１２から出力される信号ＳＩＧ２は信号ライン８１４を通じて入出力端子８４４に伝達される。図１１の制御部８０５では入出力端子８４１、８４３、８５５、８５６に接続された制御部８０５内部の信号ラインと信号出力回路は説明の便宜のために図示しなかった。
【００７７】
信号出力回路８１１は、ノイズ除去回路８２１、８２２に接続される。また、信号出力回路８１２もノイズ除去回路８２１、８２２に接続される。ノイズ除去回路８１２は、信号ライン８１３上の信号ＳＩＧ１によるノイズと信号ライン８１４上の信号ＳＩＧ２によるノイズを相殺させるノイズ相殺信号ＮＣＳ１を信号ライン８３１を通じて入出力端子８４１、８４３または、入出力端子８４１、８４３に接続された信号ライン(図示せず)に印加する。また、ノイズ除去回路８２２も信号ライン８１３上の信号ＳＩＧ１によるノイズと信号領域案８１４上の信号ＳＩＧ２によるノイズを相殺させるノイズ相殺信号ＮＣＳ２を信号ライン８３２を通じて入出力端子８４５、８４６または、入出力端子８４５、８４６に接続された信号ライン(図示せず)に印加する。
【００７８】
図１１のメモリ装置８５０の信号出力回路８６１から出力される信号ＳＩＧ３は、信号ライン８６３を通じて入出力端子８９２に伝達される。また、信号出力回路８６２から出力される信号ＳＩＧ４は信号ライン８９４を通じて入出力端子８９４に伝達される。図１１のメモリ装置５８０においては入出力端子８９１、８９３、８９５、８９６に信号ラインと信号出力回路は、説明の便宜のために図示しなかった。信号出力回路８６１はノイズ除去回路８７０に接続される。また、信号出力回路８６２もノイズ除去回路８７０に接続される。ノイズ除去回路８７０は信号ライン８６３上の信号ＳＩＧ３によるノイズと信号ライン８６４上の信号ＳＩＧ４によるノイズを相殺させるノイズ相殺信号ＮＣＳ３を信号領域案８８１を通じて入出力端子８９１、８９３、８９５、８９６または、入出力端子８９１、８９３、８９５、８９６に接続された信号ライン(図示せず)に印加する。制御部８０５の入出力端子８４１〜８４６は、メモリ装置８５０の入出力端子８９１〜８９６とそれぞれのチャネルＣＨ１〜ＣＨ６を通じて接続される。
【００７９】
図１１の実施形態では、制御部８０５のインターフェースにおいては信号出力回路８１１と信号出力回路８１２を具備し、信号出力回路８１１、８１２が各々二つのノイズ除去回路８２１、８２２に接続される。ノイズ除去回路８２１は、信号出力回路８１１、８１２から出力されて入出力端子８４２、８４４に印加される信号によって隣接した入出力端子８４１、８４３に接続された信号ラインに誘導されるノイズを相殺する信号を発生して印加する。ノイズ除去回路８２２は、信号出力回路８１１、８１２により誘導されるノイズを相殺する信号を入出力端子８４５、８４６に接続された信号ラインに印加する。
【００８０】
図１１の実施形態で、メモリ装置８５０のインターフェースにおいては信号出力回路８６１、８６２で印加される信号によって他の信号ラインに誘導されるノイズをノイズ除去回路８７０がノイズ相殺信号ＮＣＳ３を他の信号ラインに印加してノイズ影響を減少させるかまたは、相殺させる。
【００８１】
図９〜図１１の実施形態に示したように半導体装置においては制御部とメモリ装置のインターフェースにノイズ減殺信号発生器の接続と構成は各装置においてのノイズ特性により色々と具現されることができる。
【００８２】
以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特徴請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。
【産業上の利用可能性】
【００８３】
上述の本発明の実施形態に係る半導体装置では一つの信号ラインを通じて信号が伝送される時、他の信号ラインに誘導されるノイズがノイズ相殺信号によって相殺されるということによってわい曲されない信号出力が可能になり半導体装置から出力される信号のノイズ特性が改善される。従って、本発明の実施形態は多様な半導体装置に適用することができる。
【符号の説明】
【００８４】
１１０ 制御部
１２０ 信号出力回路
１３０ ノイズ除去回路
１５０ メモリ装置
【特許請求の範囲】
【請求項１】
第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、
第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路と、を含むメモリインターフェース装置。
【請求項２】
前記第２信号ラインは前記第１信号 ラインに隣接して位置することを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項３】
前記メモリインターフェース装置は、第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路をさらに含み、
前記ノイズ除去回路の出力は前記第１信号ライン上の前記第１信号の存在によるノイズを減少させるためにも利用されることを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項４】
前記メモリインターフェース装置は、前記第１信号ラインに接続されて前記第１信号の位相を調節する遅延部をさらに含むことを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項５】
前記ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項６】
前記一つ以上の位相調節素子と前記一つ以上の増幅調節素子は、各々独立的に調節可能であることを特徴とする請求項５に記載のメモリインターフェース装置。
【請求項７】
入出力端子の各々を通じて第２半導体装置とインターフェースする第１半導体装置を含み、前記第１半導体装置は、
第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、
第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させる第１ノイズ除去回路とを含み、
前記第２半導体装置は、
第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路と、
第４信号を第４信号 ラインを通じて第４入出力端子に出力する第４信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第３信号ライン上の前記第３信号の存在によって前記第４信号ライン上に誘導されたノイズ信号を減少させる第２ノイズ除去回路とを含むメモリシステム。
【請求項８】
前記第２信号ラインは、前記第１信号ラインに隣接して位置することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記第４信号ラインは、前記第３信号ラインに隣接して位置することを特徴とする請求項７に記載のメモリシステム。
【請求項１０】
前記第１半導体装置は、メモリコントローラであることを特徴とする請求項７に記載のメモリシステム。
【請求項１１】
前記第２半導体装置は、メモリ装置であることを特徴とする請求項７に記載のメモリシステム。
【請求項１２】
前記第１ノイズ除去回路は、前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１３】
前記第１ノイズ除去回路の出力は、前記第１半導体装置の複数の信号ラインに印加されることを特徴とする請求項７に記載のメモリシステム。
【請求項１４】
前記第２ノイズ除去回路の出力は、前記第２半導体装置の複数の信号ラインに印加されることを特徴とする請求項７に記載のメモリシステム。
【請求項１５】
前記第１半導体装置は、前記第１ノイズ除去回路を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１６】
前記第２半導体装置は、前記第２ノイズ除去回路を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１７】
第２信号ライン上に隣接するように配置された第１信号ライン上の信号から誘導された前記第２信号ラインでノイズ信号を感知する段階と、
前記ノイズ信号の位相と大きさを測定する段階と、
前記測定されたノイズ信号の位相と大きさに基づいてノイズ除去回路の遅延値と増幅値を調節してノイズ減少信号を出力する段階と、
前記ノイズ減少信号を前記第２信号ラインに印加して前記第２信号ラインに存在する前記ノイズ信号を減少させる段階と、を含むメモリインターフェース方法。
【請求項１８】
前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことを特徴とする請求項１７に記載のメモリインターフェース方法。
【請求項１９】
第１信号ラインを通じて信号を伝送する段階と、
第２信号ラインに生成されたノイズ信号の特性を測定する段階と、
前記測定されたノイズ信号の位相を調節してノイズ減少信号を生成する段階と、
前記ノイズ信号のノイズレベルが予め決定されたレベル以下になる時まで前記測定する段階と前記生成する段階を繰り返す段階と、
前記ノイズ減少信号を前記第２信号ラインに印加する段階と、を含むメモリ装置でのノイズ減少トレーニング方法。
【請求項２０】
前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことを特徴とする請求項１９に記載のメモリ装置でのノイズ減少トレーニング方法。
【請求項１】
第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、
第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させるノイズ除去回路と、を含むメモリインターフェース装置。
【請求項２】
前記第２信号ラインは前記第１信号 ラインに隣接して位置することを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項３】
前記メモリインターフェース装置は、第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路をさらに含み、
前記ノイズ除去回路の出力は前記第１信号ライン上の前記第１信号の存在によるノイズを減少させるためにも利用されることを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項４】
前記メモリインターフェース装置は、前記第１信号ラインに接続されて前記第１信号の位相を調節する遅延部をさらに含むことを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項５】
前記ノイズ除去回路は前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことを特徴とする請求項１に記載のメモリインターフェース装置。
【請求項６】
前記一つ以上の位相調節素子と前記一つ以上の増幅調節素子は、各々独立的に調節可能であることを特徴とする請求項５に記載のメモリインターフェース装置。
【請求項７】
入出力端子の各々を通じて第２半導体装置とインターフェースする第１半導体装置を含み、前記第１半導体装置は、
第１信号を第１信号ラインを通じて第１入出力端子に出力する第１信号出力回路と、
第２信号を第２信号ラインを通じて第２入出力端子に出力する第２信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第１信号ライン上の前記第１信号の存在によって前記第２信号ライン上に誘導されたノイズ信号を減少させる第１ノイズ除去回路とを含み、
前記第２半導体装置は、
第３信号を第３信号ラインを通じて第３入出力端子に出力する第３信号出力回路と、
第４信号を第４信号 ラインを通じて第４入出力端子に出力する第４信号出力回路と、
少なくとも一つの位相調節素子と少なくとも一つの増幅調節素子を含み、前記第３信号ライン上の前記第３信号の存在によって前記第４信号ライン上に誘導されたノイズ信号を減少させる第２ノイズ除去回路とを含むメモリシステム。
【請求項８】
前記第２信号ラインは、前記第１信号ラインに隣接して位置することを特徴とする請求項７に記載のメモリシステム。
【請求項９】
前記第４信号ラインは、前記第３信号ラインに隣接して位置することを特徴とする請求項７に記載のメモリシステム。
【請求項１０】
前記第１半導体装置は、メモリコントローラであることを特徴とする請求項７に記載のメモリシステム。
【請求項１１】
前記第２半導体装置は、メモリ装置であることを特徴とする請求項７に記載のメモリシステム。
【請求項１２】
前記第１ノイズ除去回路は、前記位相調節素子を一つ以上含み、前記増幅調節素子を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１３】
前記第１ノイズ除去回路の出力は、前記第１半導体装置の複数の信号ラインに印加されることを特徴とする請求項７に記載のメモリシステム。
【請求項１４】
前記第２ノイズ除去回路の出力は、前記第２半導体装置の複数の信号ラインに印加されることを特徴とする請求項７に記載のメモリシステム。
【請求項１５】
前記第１半導体装置は、前記第１ノイズ除去回路を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１６】
前記第２半導体装置は、前記第２ノイズ除去回路を一つ以上含むことを特徴とする請求項７に記載のメモリシステム。
【請求項１７】
第２信号ライン上に隣接するように配置された第１信号ライン上の信号から誘導された前記第２信号ラインでノイズ信号を感知する段階と、
前記ノイズ信号の位相と大きさを測定する段階と、
前記測定されたノイズ信号の位相と大きさに基づいてノイズ除去回路の遅延値と増幅値を調節してノイズ減少信号を出力する段階と、
前記ノイズ減少信号を前記第２信号ラインに印加して前記第２信号ラインに存在する前記ノイズ信号を減少させる段階と、を含むメモリインターフェース方法。
【請求項１８】
前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことを特徴とする請求項１７に記載のメモリインターフェース方法。
【請求項１９】
第１信号ラインを通じて信号を伝送する段階と、
第２信号ラインに生成されたノイズ信号の特性を測定する段階と、
前記測定されたノイズ信号の位相を調節してノイズ減少信号を生成する段階と、
前記ノイズ信号のノイズレベルが予め決定されたレベル以下になる時まで前記測定する段階と前記生成する段階を繰り返す段階と、
前記ノイズ減少信号を前記第２信号ラインに印加する段階と、を含むメモリ装置でのノイズ減少トレーニング方法。
【請求項２０】
前記ノイズ減少信号を第３信号ラインに印加する段階をさらに含むことを特徴とする請求項１９に記載のメモリ装置でのノイズ減少トレーニング方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１１−１３９４４３（Ｐ２０１１−１３９４４３Ａ）
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願番号】特願２０１０−２７２３６１（Ｐ２０１０−２７２３６１）
【出願日】平成２２年１２月７日（２０１０．１２．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２３年７月１４日（２０１１．７．１４）
【国際特許分類】
【出願日】平成２２年１２月７日（２０１０．１２．７）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＲＲＡＭ
【出願人】（３９００１９８３９）三星電子株式会社 (8,520)
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】４１６，Ｍａｅｔａｎ−ｄｏｎｇ，Ｙｅｏｎｇｔｏｎｇ−ｇｕ，Ｓｕｗｏｎ−ｓｉ，Ｇｙｅｏｎｇｇｉ−ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
【Ｆターム（参考）】
[ Back to top ]