断熱充電メモリ回路
【課題】ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。
【解決手段】まず、ワード線ＷＬを零電位とし、スイッチ素子Ｓ１、Ｓ２がオン、オフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンし、スイッチ素子Ｓ２を介して、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する。スイッチ素子Ｓ２をオフする。ワード線を正電位ＶＤＤとする。ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路に関する。
【背景技術】
【０００２】
従来、一般的に用いられているＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の回路は、図１６に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとで構成されるＣＭＯＳインバータを２つ用いて（Ｐ１、Ｐ２、Ｎ１、Ｎ２）、各ＣＭＯＳインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。そして、各ＣＭＯＳインバータの出力信号を、ｎＭＯＳトランジスタＮ３、Ｎ４を介してビット線ＢＬ、ＮＢＬに接続しており、１メモリセルにおいて合計６個のトランジスタを備えた構成である。
【０００３】
近年、メモリ素子の微細化が進み、配線の断面積が小さくなるにつれて配線電流密度が増大し、その結果として、エレクトロマイグレーションなどによる配線の断線が発生するという問題がある。
【０００４】
そこで、メモリセルにデータを書き込む際に電源線の電位をフリップフロップの時定数よりも長い時間で降圧させる技術が提案されている（特許文献１参照）。
【０００５】
図１７は特許文献１で開示された断熱充電メモリ回路の回路図である。
【０００６】
メモリセルにおいて各ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極はメモリセル電源線（以下、ＭＣＰＬ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ｐｏｗｅｒ Ｌｉｎｅ）という）により導通している。回路の電源部分は、正電位ＶＤＤに設定された定電圧電源線Ｖ１’とＭＣＰＬの間を開閉するスイッチＳ１’、及び、零電位に設定された定電圧電源線Ｖ２’とメモリセル電源線ＭＣＰＬの間を開閉するスイッチＳ２’を備えた構成である。スイッチＳ１’は、ｎＭＯＳトランジスタやｐＭＯＳトランジスタそのものを利用することも可能であり、その他、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続することにより実現することもできる。
【０００７】
次に、図１８のタイミングチャートを用いてメモリセルへデータを書き込む時の動作を説明する。ここでは、スイッチＳ１’、Ｓ２’はｎＭＯＳトランジスタを用い、ｎＭＯＳトランジスタのゲート電位が正電位ＶＤＤの時に、スイッチがオンとなる回路構成を用いることとしている。
【０００８】
なお、スイッチＳ１’、Ｓ２’に用いられるｎＭＯＳトランジスタのしきい値電圧ＶＴは、正電位ＶＤＤの大きさに対して十分小さく、ｎＭＯＳトランジスタのオン時におけるしきい値電圧ＶＴに応じた電圧降下を無視することとする。
【０００９】
最初に、スイッチＳ１’をオンからオフ、スイッチＳ２’をオフからオンすることにより、ＭＣＰＬを正電位ＶＤＤから零電位（０）に緩やかに降圧させる（ｔ１→ｔ２）。緩やかに降圧させるために、スイッチＳ２’は抵抗値の大きいトランジスタとする。
【００１０】
次に、スイッチＳ２’をオンからオフし、ＭＣＰＬをハイインピーダンス状態とする（ｔ２）。
【００１１】
続いて、ワード線ＷＬを正電位ＶＤＤとし、ｎＭＯＳトランジスタＮ３、Ｎ４をオンさせ、ビット線ＢＬ、ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。
【００１２】
次に、ビット線ＮＢＬを零電位とし、一方、ビット線ＢＬには断熱充電信号Ａ２を入力するとともに、断熱充電信号Ａ２を零電位から正電位ＶＤＤに緩やかに昇圧する（ｔ４→ｔ５）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリ回路を緩やかに充電してデータを書き込むことができる。ＭＣＰＬも連動して零電位から正電位ＶＤＤに昇圧する。
【００１３】
その後、スイッチＳ１’をオンにする（ｔ５）。こうしてＭＣＰＬを正電位ＶＤＤに固定することにより、書き込まれたデータを保持することができる。
【００１４】
この断熱充電メモリによれば、定電圧電源線Ｖ１’、Ｖ２’を用いて、スイッチＳ１’、Ｓ２’の操作により、ＭＣＰＬを正電位ＶＤＤから零電位に緩やかに降圧させた後、データを書き込むことができるので、エレクトロマイグレーションによる断熱充電メモリ内部の配線断線を防ぐことができる。
【００１５】
しかしながら、この断熱充電メモリは、ｐＭＯＳトランジスタのソース電極の電位を変化させるべく、ＭＣＰＬと定電圧電源線Ｖ１’、Ｖ２’との間にスイッチＳ１’、Ｓ２’を配置する構成としなければならないので、回路の設計自由度に制約があった。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−２２６９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記に鑑みてなされたもので、その目的は、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、第１の本発明に係る断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、前記グラウンド線に一端を接続された第２のスイッチ素子とを備え、前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記正電位まで昇圧し、前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、前記第２のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする。
【００１９】
第２の本発明に係る断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、前記グラウンド線に一端を接続された接続された第２のスイッチ素子とを備え、前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記第１の正電位まで昇圧し、前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第１の正電位より低い第２の正電位まで前記グラウンド線を昇圧し、前記第２のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記第２の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする。
【発明の効果】
【００２０】
本発明に係る断熱充電メモリ回路によれば、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る断熱充電メモリ回路の回路図である。
【図２】第１の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【図３】電荷を再利用する電源回路として、インダクタＬとコンデンサＣと用いた交流電源回路の回路図である。
【図４】電荷を再利用する電源回路として、階段状電圧を発生する電源回路の回路図である。
【図５】電荷を再利用する電源回路として、階段状電圧を発生する別の電源回路の回路図である。
【図６】電荷を再利用しない方法として用いる抵抗値の大きいインバータの回路図である。
【図７】電荷を再利用する電源回路として、階段状電圧を発生する電源回路の別の例を示す回路図である。
【図８】第２の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【図９】ＳＲＡＭにおける縦型のレイアウトを示す図である。
【図１０】ＳＲＡＭにおける横型のレイアウトを示す図である。
【図１１】縦型の２×２セルのレイアウトを示す図である。
【図１２】横型の２×２セルのレイアウトを示す図である。
【図１３】グリッチなどの影響を防止するための回路を示す図である。
【図１４】グリッチなどの影響を防止するための別な回路を示す図である。
【図１５】図１３、図１４に示す回路のタイミングチャートである。
【図１６】従来におけるＳＲＡＭの回路構成例を示す図である。
【図１７】従来におけるＳＲＡＭの別な回路構成例を示す図である。
【図１８】図１７に示す回路のタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
［第１の実施の形態］
図１は、第１の実施の形態に係る断熱充電メモリ回路の回路図である。
【００２４】
断熱充電メモリ回路は、マトリクス状に配置された複数の断熱充電メモリ回路の内の１つを示すものであり、いわゆるＳＲＡＭである。
【００２５】
断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１とを含むＣＭＯＳインバータ回路ＩＶ１、直列に接続されたｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２とを含むＣＭＯＳインバータ回路ＩＶ２が相補的に接続されたフリップフロップ回路ＦＦと、ＣＭＯＳインバータ回路ＩＶ１の入力端（ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１の各ゲート電極を接続するノードＮＤ１）と第１のビット線ＢＬの間に接続されたｎＭＯＳトランジスタＮ３と、ＣＭＯＳインバータ回路ＩＶ２の入力端（ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の各ゲート電極を接続するノードＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、各ｎＭＯＳトランジスタＮ１、Ｎ２のソース電極を接続するグラウンド線ＭＣＧＬと定電圧電源線Ｖ１との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬと定電圧電源線Ｖ２との間を開閉する第２のスイッチ素子Ｓ２とを備える。
【００２６】
各ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極を接続する電源線は正電位ＶＤＤに保たれる。ＣＭＯＳインバータ回路ＩＶ１、ＩＶ２、トランジスタＮ３、Ｎ４は、いわゆるメモリセルを構成する。定電圧電源線Ｖ１、Ｖ２は、それぞれ零電位、正電位ＶＤＤを呈する回路節点である。
【００２７】
スイッチ素子Ｓ１、Ｓ２は、ここでは、それぞれｎＭＯＳトランジスタとし、そのゲート電圧が正電位ＶＤＤになってオンすることとする。なお、スイッチ素子をｐＭＯＳトランジスタとしてもよい。
【００２８】
また、トランジスタＮ３、Ｎ４を、それぞれｎＭＯＳトランジスタとし、そのゲート電圧が正電位ＶＤＤになってオンすることとする。なお、トランジスタをｐＭＯＳトランジスタとしてもよい。
【００２９】
ＣＭＯＳインバータ回路ＩＶ１の出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ２の入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、同様に、ＣＭＯＳインバータ回路ＩＶ２の出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ１の入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。
【００３０】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極とメモリセルアレイのビット線ＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３のゲート電極が、ワード線ＷＬに接続されている。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極とメモリセルアレイのビット線ＮＢＬとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４のゲート電極もワード線ＷＬに接続されている。
【００３１】
次に、第１の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、図２を用いて説明する。図２は、第１の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【００３２】
まず、ワード線ＷＬを零電位とし、つまり、各トランジスタＮ３、Ｎ４をオフさせ、且つ、スイッチ素子Ｓ１がオン、スイッチ素子Ｓ２がオフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。
【００３３】
次に、スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンする（ｔ１）。例えば、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、グラウンド線ＭＣＧＬが、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する（ｔ２）。これにより、フリップフロップ回路ＦＦに書き込まれているデータが消去される。
【００３４】
グラウンド線ＭＣＧＬが正電位ＶＤＤに昇圧したらスイッチ素子Ｓ２をオフする（ｔ２）。これにより、グラウンド線ＭＣＧＬがハイインピーダンスの状態になる。
【００３５】
次に、ワード線を正電位ＶＤＤとする。つまり、各トランジスタＮ３、Ｎ４をオンさせる（ｔ３）。
【００３６】
次に、ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦに書き込むべきデータ０に対応するビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する（ｔ３→ｔ４）。
【００３７】
このとき、正電位ＶＤＤのグラウンド線ＭＣＧＬから、ビット線ＮＢＬへと電流が流れ、グラウンド線ＭＣＧＬが正電位ＶＤＤから緩やかに零電位になる（ｔ３→ｔ４）。こうして、フリップフロップ回路ＦＦの電源側電位が正電位ＶＤＤ、接地側電位が零電位となる。つまり、フリップフロップ回路ＦＦは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードＮＤ１に高電圧、ノードＮＤ２に低電圧が書き込まれる。
【００３８】
次に、スイッチ素子Ｓ１をオンし（ｔ５）、ワード線ＷＬを零電位とする。これにより、グラウンド線ＭＣＧＬが零電位に保たれ、各トランジスタＮ３、Ｎ４がオフに保たれ、つまり、書き込まれたデータが保持される。
【００３９】
ここで、上記のように、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧することは、ビット線ＮＢＬに断熱充電信号を与えるともいう。
【００４０】
この断熱充電信号について説明する。断熱充電とは、回路の時定数よりも非常に緩やかに充電を行う方法であり、断熱という言葉は、物理学において、系を非常に緩やかに変化させる場合に用いられていることから、この言葉が用いられている。
【００４１】
その意味では、上記のように、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する（ｔ２）ことは、グラウンド線ＭＣＧＬにスイッチ素子Ｓ２を介して断熱充電信号を与えるともいう。
【００４２】
上記の説明では、定電圧電源線Ｖ２の電位を正電位ＶＤＤとし（一定とし）、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、これを実現したが、スイッチ素子Ｓ２のオン抵抗は任意とし、Ｖ２に与える断熱充電信号の電位を零電位から正電位ＶＤＤに高めることにより、これを実現してもよい。
【００４３】
さて、そのようにグラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧すべく、断熱充電信号の電位を緩やかに昇圧すること、ならびに、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧すべく、断熱充電信号の電位を緩やかに降圧する方法について説明する。
【００４４】
断熱充電信号の電位を緩やかに昇圧降圧させる具体的な回路は、電荷を再利用する方法を使用するインダクタとコンデンサを用いた交流電源回路や、コンデンサをＮ−１個用いたＮ段の階段状電圧を生成する電源回路を用いることができる。尚、電荷の再利用とは、電源から負荷容量に充電した電荷をＧＮＤに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。
【００４５】
図３は、インダクタＬとコンデンサＣと用いた交流電源回路の例を、図４は、３個のコンデンサＣ１〜Ｃ３を用いて４段の階段状電圧を発生する電源回路の例を示す。図４において、階段状電圧を発生する電源回路は、４つの定電圧電源ＶＤＤ，３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤ、３個のコンデンサＣ１〜Ｃ３、８個のｎＭＯＳトランジスタＮ５〜Ｎ１２を備えた構成である。３つのコンデンサＣ１〜Ｃ３は各々１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの電圧により充電される。３つのｎＭＯＳトランジスタＮ５〜Ｎ７のゲート電極には入力信号Ｐｒｅが印加され、４つのｎＭＯＳトランジスタＮ８〜Ｎ１１のゲート電極には入力信号Ｔ１〜Ｔ４が印加され、１つのｎＭＯＳトランジスタＮ１２のゲートには入力信号ＣＬが印加される。尚、１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの各電源は、図５に示す、これらがない回路でも自然にコンデンサＣ１〜Ｃ３はそれぞれ１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤに充電され安定状態となる。まず、入力信号Ｐｒｅを一定時間だけＨｉｇｈにして、ｎＭＯＳトランジスタＮ５〜Ｎ７をオンとし、コンデンサＣ１〜Ｃ３を各々１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの電圧に充電する。次に、各入力信号Ｔ１〜Ｔ４を、Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順に所定時間ずつＨｉｇｈにしてｎＭＯＳトランジスタＮ８〜Ｎ１１をオンさせ、コンデンサＣ１〜Ｃ３に充電されている電圧１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤを時分割的に出力電圧Ｖｏｕｔとして出力し、最後に入力信号Ｔ１がＬｏｗになったら入力信号ＣＬをＨｉｇｈにしてｎＭＯＳトランジスタＮ１２を所定時間だけオンして出力電圧Ｖｏｕｔを接地電位とする。このようなタイミング制御により、階段状電圧を発生する電源回路の出力電圧Ｖｏｕｔは、立ち上がり立ち下がりに４つの階段をもつ波形となる。これらの電源回路では、その出力電圧を緩やかに上昇させ緩やかに下降させる交流波形（繰り返し波形）とすることができる。
【００４６】
また、電荷を再利用することなく、図６に示すように、フリップフロップ回路の時定数よりも１桁程度以上長い時間で電圧を変化させることを可能とする抵抗値の大きいトランジスタを用いたインバータを利用して昇圧降圧することも可能である。具体的には、ゲート長を長くする方法や、トランジスタ幅を小さくする方法、また、ソースやドレインのイオン注入ドーピング濃度を小さくする方法などがある。また、トランジスタのしきい値電圧を大きくする方法を用いても良い。
【００４７】
また、段階波形の生成において、キャパシタを用いた図４の回路に限定はされず、図７の回路でも良い。入力信号を、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１→Ｔ０の順にＨｉｇｈにして、これを繰り返しても良い。
【００４８】
したがって、第１の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続され、各ｐＭＯＳトランジスタのソース電極を接続する電源線が正電位ＶＤＤに保たれるフリップフロップ回路ＦＦと、一方のＣＭＯＳインバータ回路ＩＶ１の入力端（ＮＤ１）と第１のビット線ＢＬの間に接続されたトランジスタＮ３と、他方のＣＭＯＳインバータ回路ＩＶ２の入力端（ＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、各ｎＭＯＳトランジスタ（Ｎ１，Ｎ２）のソース電極を接続するグラウンド線ＭＣＧＬと零電位を呈する回路節点（Ｖ１）との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬに一端を接続された第２のスイッチ素子Ｓ２とを備え、各トランジスタＮ３、Ｎ４がオフにされ、第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフの状態で、第１、第２のビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧し、第１のスイッチ素子Ｓ１がオフに変化し、第２のスイッチ素子Ｓ２がオンに変化した状態で、第２のスイッチ素子Ｓ２を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線ＭＣＧＬを正電位ＶＤＤまで昇圧し、第２のスイッチ素子Ｓ２がオフに変化し、各トランジスタＮ３、Ｎ４がオンにされた状態で、前記時定数よりも長い時間をかけて、第１、第２のビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線（上記例では、ビット線ＮＢＬ）を正電位ＶＤＤから零電位まで降圧させるので、ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。
【００４９】
［第２の実施の形態］
次に、第２の実施の形態に係る断熱充電メモリ回路について説明する。断熱充電メモリ回路の回路構成は、第１の実施の形態と同じなので、重複説明を省略する。ただし、定電圧電源線Ｖ２の電位は、正電位ＶＤＤより低い電位（ここでは、正電位ＶＤＤの１／２の電位（以下、「正電位ＶＤＤ／２」）とする。
【００５０】
第２の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、説明する。図８は、第２の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【００５１】
まず、ワード線ＷＬを零電位とし、つまり、各トランジスタＮ３、Ｎ４をオフさせ、且つ、スイッチ素子Ｓ１がオン、スイッチ素子Ｓ２がオフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。
【００５２】
次に、スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンする（ｔ１）。例えば、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、グラウンド線ＭＣＧＬが、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤ／２に昇圧する。これにより、フリップフロップ回路ＦＦに書き込まれているデータが保持される。
【００５３】
グラウンド線ＭＣＧＬが正電位ＶＤＤ／２に昇圧したらスイッチ素子Ｓ２をオフする（ｔ２）。これにより、グラウンド線ＭＣＧＬがハイインピーダンスの状態になる。
【００５４】
次に、ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦに書き込むべきデータである０に対応するビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤ／２に降圧する（ｔ３→ｔ４）。
【００５５】
次に、ワード線を正電位ＶＤＤとする。つまり、各トランジスタＮ３、Ｎ４をオンさせる（ｔ４）。そして、同じビット線（上記例では、ビット線ＮＢＬ）を、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する（ｔ４→ｔ５）。
【００５６】
このとき、正電位ＶＤＤ／２のグラウンド線ＭＣＧＬから、ビット線ＮＢＬへと電流が流れ、グラウンド線ＭＣＧＬが正電位ＶＤＤ／２から緩やかに零電位になる（ｔ４→ｔ５）。こうして、フリップフロップ回路ＦＦの電源側電位が正電位ＶＤＤ、接地側電位が零電位となる。つまり、フリップフロップ回路ＦＦは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードＮＤ１に高電圧、ノードＮＤ２に低電圧が書き込まれる。
【００５７】
次に、スイッチ素子Ｓ１をオンし（ｔ６）、ワード線ＷＬを零電位とする。これにより、グラウンド線ＭＣＧＬが零電位に保たれ、各トランジスタＮ３、Ｎ４がオフに保たれ、つまり、書き込まれたデータが保持される。
【００５８】
したがって、第２の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続され、各ｐＭＯＳトランジスタのソース電極を接続する電源線が第１の正電位ＶＤＤに保たれるフリップフロップ回路ＦＦと、一方のＣＭＯＳインバータ回路ＩＶ１の入力端（ＮＤ１）と第１のビット線ＢＬの間に接続されたトランジスタＮ３と、他方のＣＭＯＳインバータ回路ＩＶ２の入力端（ＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線ＭＣＧＬと零電位を呈する回路節点（Ｖ１）との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬに一端を接続された第２のスイッチ素子Ｓ２とを備え、各トランジスタＮ３、Ｎ４がオフにされ、第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフの状態で、第１、第２のビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧し、第１のスイッチ素子Ｓ１がオフに変化し、第２のスイッチ素子Ｓ２がオンに変化した状態で、第２のスイッチ素子Ｓ２を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線ＭＣＧＬを正電位ＶＤＤ／２まで昇圧し、第２のスイッチ素子Ｓ２がオフに変化した状態で、前記時定数よりも長い時間をかけて、第１、第２のビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線（上記例では、ビット線ＮＢＬ）を正電位ＶＤＤ／２まで降圧させ、さらに各トランジスタＮ３、Ｎ４がオンにされた状態で、前記時定数よりも長い時間をかけて、当該ビット線（上記例では、ビット線ＮＢＬ）を零電位まで降圧させるので、ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。また、グラウンド線ＭＣＧＬを正電位ＶＤＤより低い正電位まで昇圧すればよいので、データを迅速に書き込むことができる。
【００５９】
次に、各実施の形態に係る断熱充電メモリ回路（総称して、単に断熱充電メモリ回路という）のレイアウトについて説明する。
【００６０】
ＳＲＡＭのレイアウトについては、図９に示す縦型と、図１０に示す横型が知られている。
【００６１】
図１１は、縦型の２×２セルのレイアウトを示す図である。図１のワード線ＷＬに該当するワード線ＷＬ０、ＷＬ１、図１のグラウンド線ＭＣＧＬに該当するグラウンド線ＭＣＧＬ０、ＭＣＧＬ１を横方向に配置し、図１のビット線ＢＬに該当するビット線ＢＬ０、ＢＬ１、正電位ＶＤＤに設定される配線（図示せず）を縦方向に配置するレイアウトが可能である。
【００６２】
図１２は、横型の２×２セルのレイアウトを示す図である。図１のワード線ＷＬに該当するワード線ＷＬ０、ＷＬ１、正電位ＶＤＤに設定される配線（図示せず）を横方向に配置し、図１のビット線ＢＬに該当するビット線ＢＬ０、ＢＬ１、図１のグラウンド線ＭＣＧＬに該当するグラウンド線ＭＣＧＬ０、ＭＣＧＬ１を縦方向に配置するレイアウトが可能である。このレイアウトで、第１の実施の形態で説明した書き込みを行うと、グラウンド線が正電位ＶＤＤとなった際に、選択していない他の行のワード線のメモリセルのデータを消去してしまうので、このレイアウトで第１の実施の形態に係る書き込みは行えない。一方、このレイアウトで、第２の実施の形態で説明した書き込みを行っても、グラウンド線は正電位ＶＤＤ／２までしか昇圧されないので、選択していない他の行のワード線のデータを保持でき、よって、このレイアウトで第２の実施の形態に係る書き込みを行うことができる。なお、縦型のレイアウトでは、グラウンド線は、異なるワード間で共有されることがないので、いずれの実施の形態に係る書き込みでも行うことができる。
【００６３】
また、各実施の形態では、ビット線ＢＬ、ＮＢＬを共に正電位ＶＤＤとしているために、選択しないワードのメモリセルへ誤ってデータが書き込まれることがない。
【００６４】
すなわち、ワード線ＷＬを制御するデコーダ回路（図示せず）が、あるワード線ＷＬを正電位ＶＤＤとする際、グリッチなどの影響により、他のワード線ＷＬを瞬間的に正電位ＶＤＤにすることがある。このときに、ビット線ＢＬを正電位ＶＤＤ、ビット線ＮＢＬを零電位（または逆）にすると、反対のデータを誤って書き込むことが起こり得る。これを避けるためには、十分時間が経過した後、ワード線イネーブル信号を立ち上げ、グリッチのない安定状態の信号をワード線ＷＬに伝達するという回路が必要となる。
【００６５】
図１３は、この回路を示す図である。図１４は、ＮＡＮＤゲートとインバータで構成した等価な回路を示す図である。図１５は、回路のタイミングチャートである。
【００６６】
信号ＰＲＥ−ＷＯＲＤは、デコーダ回路からの信号であり、グリッチを有する。ワード線イネーブル信号ＷＯＲＤ−ＥＮは、時刻ｔ１において、正電位ＶＤＤとなる。この直後、信号ＷＯＲＤが正電位ＶＤＤとなる。よって、信号ＷＯＲＤにはグリッチが発生しないようにすることが可能となる。この信号ＷＯＲＤをワード線ＷＬに伝達すればよいのである。しかし、図１３、図１４に示すような回路が必要となる。
【００６７】
そこで、本発明の各実施の形態では、ビット線ＢＬ、ＮＢＬを共に正電位ＶＤＤとしているため、図１３、図１４に示すような回路が無くとも、選択しないワードのメモリセルへ誤ってデータが書き込まれることがないという利点がある。
【符号の説明】
【００６８】
ＢＬ，ＮＢＬ…ビット線
ＦＦ…フリップフロップ回路
ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路
ＭＣＧＬ…グラウンド線
Ｎ１〜Ｎ４…ｎＭＯＳトランジスタ
Ｐ１，Ｐ２…ｐＭＯＳトランジスタ
Ｓ１、Ｓ２…スイッチ素子
Ｖ１、Ｖ２…定電圧電源線
ＷＬ…ワード線
【技術分野】
【０００１】
本発明は、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路に関する。
【背景技術】
【０００２】
従来、一般的に用いられているＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）の回路は、図１６に示すように、ｐＭＯＳトランジスタとｎＭＯＳトランジスタとで構成されるＣＭＯＳインバータを２つ用いて（Ｐ１、Ｐ２、Ｎ１、Ｎ２）、各ＣＭＯＳインバータの出力端を他方の入力端に接続するフリップフロップをメモリ素子としている。そして、各ＣＭＯＳインバータの出力信号を、ｎＭＯＳトランジスタＮ３、Ｎ４を介してビット線ＢＬ、ＮＢＬに接続しており、１メモリセルにおいて合計６個のトランジスタを備えた構成である。
【０００３】
近年、メモリ素子の微細化が進み、配線の断面積が小さくなるにつれて配線電流密度が増大し、その結果として、エレクトロマイグレーションなどによる配線の断線が発生するという問題がある。
【０００４】
そこで、メモリセルにデータを書き込む際に電源線の電位をフリップフロップの時定数よりも長い時間で降圧させる技術が提案されている（特許文献１参照）。
【０００５】
図１７は特許文献１で開示された断熱充電メモリ回路の回路図である。
【０００６】
メモリセルにおいて各ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極はメモリセル電源線（以下、ＭＣＰＬ（Ｍｅｍｏｒｙ Ｃｅｌｌ Ｐｏｗｅｒ Ｌｉｎｅ）という）により導通している。回路の電源部分は、正電位ＶＤＤに設定された定電圧電源線Ｖ１’とＭＣＰＬの間を開閉するスイッチＳ１’、及び、零電位に設定された定電圧電源線Ｖ２’とメモリセル電源線ＭＣＰＬの間を開閉するスイッチＳ２’を備えた構成である。スイッチＳ１’は、ｎＭＯＳトランジスタやｐＭＯＳトランジスタそのものを利用することも可能であり、その他、ｎＭＯＳトランジスタとｐＭＯＳトランジスタとを並列接続することにより実現することもできる。
【０００７】
次に、図１８のタイミングチャートを用いてメモリセルへデータを書き込む時の動作を説明する。ここでは、スイッチＳ１’、Ｓ２’はｎＭＯＳトランジスタを用い、ｎＭＯＳトランジスタのゲート電位が正電位ＶＤＤの時に、スイッチがオンとなる回路構成を用いることとしている。
【０００８】
なお、スイッチＳ１’、Ｓ２’に用いられるｎＭＯＳトランジスタのしきい値電圧ＶＴは、正電位ＶＤＤの大きさに対して十分小さく、ｎＭＯＳトランジスタのオン時におけるしきい値電圧ＶＴに応じた電圧降下を無視することとする。
【０００９】
最初に、スイッチＳ１’をオンからオフ、スイッチＳ２’をオフからオンすることにより、ＭＣＰＬを正電位ＶＤＤから零電位（０）に緩やかに降圧させる（ｔ１→ｔ２）。緩やかに降圧させるために、スイッチＳ２’は抵抗値の大きいトランジスタとする。
【００１０】
次に、スイッチＳ２’をオンからオフし、ＭＣＰＬをハイインピーダンス状態とする（ｔ２）。
【００１１】
続いて、ワード線ＷＬを正電位ＶＤＤとし、ｎＭＯＳトランジスタＮ３、Ｎ４をオンさせ、ビット線ＢＬ、ＮＢＬからの信号の入力を待ち受ける状態にする（ｔ３）。
【００１２】
次に、ビット線ＮＢＬを零電位とし、一方、ビット線ＢＬには断熱充電信号Ａ２を入力するとともに、断熱充電信号Ａ２を零電位から正電位ＶＤＤに緩やかに昇圧する（ｔ４→ｔ５）。これにより、ビット線ＢＬを流れる電流がｎＭＯＳトランジスタＮ３を介してフリップフロップ回路ＦＦへ入力され、断熱充電メモリ回路を緩やかに充電してデータを書き込むことができる。ＭＣＰＬも連動して零電位から正電位ＶＤＤに昇圧する。
【００１３】
その後、スイッチＳ１’をオンにする（ｔ５）。こうしてＭＣＰＬを正電位ＶＤＤに固定することにより、書き込まれたデータを保持することができる。
【００１４】
この断熱充電メモリによれば、定電圧電源線Ｖ１’、Ｖ２’を用いて、スイッチＳ１’、Ｓ２’の操作により、ＭＣＰＬを正電位ＶＤＤから零電位に緩やかに降圧させた後、データを書き込むことができるので、エレクトロマイグレーションによる断熱充電メモリ内部の配線断線を防ぐことができる。
【００１５】
しかしながら、この断熱充電メモリは、ｐＭＯＳトランジスタのソース電極の電位を変化させるべく、ＭＣＰＬと定電圧電源線Ｖ１’、Ｖ２’との間にスイッチＳ１’、Ｓ２’を配置する構成としなければならないので、回路の設計自由度に制約があった。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００７−２２６９２７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明は、上記に鑑みてなされたもので、その目的は、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止可能な断熱充電メモリ回路を提供することにある。
【課題を解決するための手段】
【００１８】
上記課題を解決するために、第１の本発明に係る断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、前記グラウンド線に一端を接続された第２のスイッチ素子とを備え、前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記正電位まで昇圧し、前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、前記第２のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする。
【００１９】
第２の本発明に係る断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、前記グラウンド線に一端を接続された接続された第２のスイッチ素子とを備え、前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記第１の正電位まで昇圧し、前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第１の正電位より低い第２の正電位まで前記グラウンド線を昇圧し、前記第２のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記第２の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする。
【発明の効果】
【００２０】
本発明に係る断熱充電メモリ回路によれば、ｐＭＯＳトランジスタのソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。
【図面の簡単な説明】
【００２１】
【図１】第１の実施の形態に係る断熱充電メモリ回路の回路図である。
【図２】第１の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【図３】電荷を再利用する電源回路として、インダクタＬとコンデンサＣと用いた交流電源回路の回路図である。
【図４】電荷を再利用する電源回路として、階段状電圧を発生する電源回路の回路図である。
【図５】電荷を再利用する電源回路として、階段状電圧を発生する別の電源回路の回路図である。
【図６】電荷を再利用しない方法として用いる抵抗値の大きいインバータの回路図である。
【図７】電荷を再利用する電源回路として、階段状電圧を発生する電源回路の別の例を示す回路図である。
【図８】第２の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【図９】ＳＲＡＭにおける縦型のレイアウトを示す図である。
【図１０】ＳＲＡＭにおける横型のレイアウトを示す図である。
【図１１】縦型の２×２セルのレイアウトを示す図である。
【図１２】横型の２×２セルのレイアウトを示す図である。
【図１３】グリッチなどの影響を防止するための回路を示す図である。
【図１４】グリッチなどの影響を防止するための別な回路を示す図である。
【図１５】図１３、図１４に示す回路のタイミングチャートである。
【図１６】従来におけるＳＲＡＭの回路構成例を示す図である。
【図１７】従来におけるＳＲＡＭの別な回路構成例を示す図である。
【図１８】図１７に示す回路のタイミングチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について図面を参照して説明する。
【００２３】
［第１の実施の形態］
図１は、第１の実施の形態に係る断熱充電メモリ回路の回路図である。
【００２４】
断熱充電メモリ回路は、マトリクス状に配置された複数の断熱充電メモリ回路の内の１つを示すものであり、いわゆるＳＲＡＭである。
【００２５】
断熱充電メモリ回路は、直列に接続されたｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１とを含むＣＭＯＳインバータ回路ＩＶ１、直列に接続されたｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２とを含むＣＭＯＳインバータ回路ＩＶ２が相補的に接続されたフリップフロップ回路ＦＦと、ＣＭＯＳインバータ回路ＩＶ１の入力端（ｐＭＯＳトランジスタＰ１およびｎＭＯＳトランジスタＮ１の各ゲート電極を接続するノードＮＤ１）と第１のビット線ＢＬの間に接続されたｎＭＯＳトランジスタＮ３と、ＣＭＯＳインバータ回路ＩＶ２の入力端（ｐＭＯＳトランジスタＰ２およびｎＭＯＳトランジスタＮ２の各ゲート電極を接続するノードＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、各ｎＭＯＳトランジスタＮ１、Ｎ２のソース電極を接続するグラウンド線ＭＣＧＬと定電圧電源線Ｖ１との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬと定電圧電源線Ｖ２との間を開閉する第２のスイッチ素子Ｓ２とを備える。
【００２６】
各ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極を接続する電源線は正電位ＶＤＤに保たれる。ＣＭＯＳインバータ回路ＩＶ１、ＩＶ２、トランジスタＮ３、Ｎ４は、いわゆるメモリセルを構成する。定電圧電源線Ｖ１、Ｖ２は、それぞれ零電位、正電位ＶＤＤを呈する回路節点である。
【００２７】
スイッチ素子Ｓ１、Ｓ２は、ここでは、それぞれｎＭＯＳトランジスタとし、そのゲート電圧が正電位ＶＤＤになってオンすることとする。なお、スイッチ素子をｐＭＯＳトランジスタとしてもよい。
【００２８】
また、トランジスタＮ３、Ｎ４を、それぞれｎＭＯＳトランジスタとし、そのゲート電圧が正電位ＶＤＤになってオンすることとする。なお、トランジスタをｐＭＯＳトランジスタとしてもよい。
【００２９】
ＣＭＯＳインバータ回路ＩＶ１の出力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ２の入力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極）に接続され、同様に、ＣＭＯＳインバータ回路ＩＶ２の出力（ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのドレイン電極）は、ＣＭＯＳインバータ回路ＩＶ１の入力（ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極）に接続されている。
【００３０】
ｐＭＯＳトランジスタＰ１とｎＭＯＳトランジスタＮ１とのゲート電極とメモリセルアレイのビット線ＢＬとの間にｎＭＯＳトランジスタＮ３が接続され、このｎＭＯＳトランジスタＮ３のゲート電極が、ワード線ＷＬに接続されている。同様に、ｐＭＯＳトランジスタＰ２とｎＭＯＳトランジスタＮ２とのゲート電極とメモリセルアレイのビット線ＮＢＬとの間にｎＭＯＳトランジスタＮ４が接続され、このｎＭＯＳトランジスタＮ４のゲート電極もワード線ＷＬに接続されている。
【００３１】
次に、第１の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、図２を用いて説明する。図２は、第１の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【００３２】
まず、ワード線ＷＬを零電位とし、つまり、各トランジスタＮ３、Ｎ４をオフさせ、且つ、スイッチ素子Ｓ１がオン、スイッチ素子Ｓ２がオフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。
【００３３】
次に、スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンする（ｔ１）。例えば、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、グラウンド線ＭＣＧＬが、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する（ｔ２）。これにより、フリップフロップ回路ＦＦに書き込まれているデータが消去される。
【００３４】
グラウンド線ＭＣＧＬが正電位ＶＤＤに昇圧したらスイッチ素子Ｓ２をオフする（ｔ２）。これにより、グラウンド線ＭＣＧＬがハイインピーダンスの状態になる。
【００３５】
次に、ワード線を正電位ＶＤＤとする。つまり、各トランジスタＮ３、Ｎ４をオンさせる（ｔ３）。
【００３６】
次に、ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦに書き込むべきデータ０に対応するビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する（ｔ３→ｔ４）。
【００３７】
このとき、正電位ＶＤＤのグラウンド線ＭＣＧＬから、ビット線ＮＢＬへと電流が流れ、グラウンド線ＭＣＧＬが正電位ＶＤＤから緩やかに零電位になる（ｔ３→ｔ４）。こうして、フリップフロップ回路ＦＦの電源側電位が正電位ＶＤＤ、接地側電位が零電位となる。つまり、フリップフロップ回路ＦＦは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードＮＤ１に高電圧、ノードＮＤ２に低電圧が書き込まれる。
【００３８】
次に、スイッチ素子Ｓ１をオンし（ｔ５）、ワード線ＷＬを零電位とする。これにより、グラウンド線ＭＣＧＬが零電位に保たれ、各トランジスタＮ３、Ｎ４がオフに保たれ、つまり、書き込まれたデータが保持される。
【００３９】
ここで、上記のように、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧することは、ビット線ＮＢＬに断熱充電信号を与えるともいう。
【００４０】
この断熱充電信号について説明する。断熱充電とは、回路の時定数よりも非常に緩やかに充電を行う方法であり、断熱という言葉は、物理学において、系を非常に緩やかに変化させる場合に用いられていることから、この言葉が用いられている。
【００４１】
その意味では、上記のように、グラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧する（ｔ２）ことは、グラウンド線ＭＣＧＬにスイッチ素子Ｓ２を介して断熱充電信号を与えるともいう。
【００４２】
上記の説明では、定電圧電源線Ｖ２の電位を正電位ＶＤＤとし（一定とし）、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、これを実現したが、スイッチ素子Ｓ２のオン抵抗は任意とし、Ｖ２に与える断熱充電信号の電位を零電位から正電位ＶＤＤに高めることにより、これを実現してもよい。
【００４３】
さて、そのようにグラウンド線ＭＣＧＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤに昇圧すべく、断熱充電信号の電位を緩やかに昇圧すること、ならびに、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧すべく、断熱充電信号の電位を緩やかに降圧する方法について説明する。
【００４４】
断熱充電信号の電位を緩やかに昇圧降圧させる具体的な回路は、電荷を再利用する方法を使用するインダクタとコンデンサを用いた交流電源回路や、コンデンサをＮ−１個用いたＮ段の階段状電圧を生成する電源回路を用いることができる。尚、電荷の再利用とは、電源から負荷容量に充電した電荷をＧＮＤに捨てることなく、再び電源のほうに戻すことにより、電荷を再利用する方法である。
【００４５】
図３は、インダクタＬとコンデンサＣと用いた交流電源回路の例を、図４は、３個のコンデンサＣ１〜Ｃ３を用いて４段の階段状電圧を発生する電源回路の例を示す。図４において、階段状電圧を発生する電源回路は、４つの定電圧電源ＶＤＤ，３／４ＶＤＤ，２／４ＶＤＤ，１／４ＶＤＤ、３個のコンデンサＣ１〜Ｃ３、８個のｎＭＯＳトランジスタＮ５〜Ｎ１２を備えた構成である。３つのコンデンサＣ１〜Ｃ３は各々１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの電圧により充電される。３つのｎＭＯＳトランジスタＮ５〜Ｎ７のゲート電極には入力信号Ｐｒｅが印加され、４つのｎＭＯＳトランジスタＮ８〜Ｎ１１のゲート電極には入力信号Ｔ１〜Ｔ４が印加され、１つのｎＭＯＳトランジスタＮ１２のゲートには入力信号ＣＬが印加される。尚、１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの各電源は、図５に示す、これらがない回路でも自然にコンデンサＣ１〜Ｃ３はそれぞれ１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤに充電され安定状態となる。まず、入力信号Ｐｒｅを一定時間だけＨｉｇｈにして、ｎＭＯＳトランジスタＮ５〜Ｎ７をオンとし、コンデンサＣ１〜Ｃ３を各々１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤの電圧に充電する。次に、各入力信号Ｔ１〜Ｔ４を、Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１の順に所定時間ずつＨｉｇｈにしてｎＭＯＳトランジスタＮ８〜Ｎ１１をオンさせ、コンデンサＣ１〜Ｃ３に充電されている電圧１／４ＶＤＤ，２／４ＶＤＤ，３／４ＶＤＤを時分割的に出力電圧Ｖｏｕｔとして出力し、最後に入力信号Ｔ１がＬｏｗになったら入力信号ＣＬをＨｉｇｈにしてｎＭＯＳトランジスタＮ１２を所定時間だけオンして出力電圧Ｖｏｕｔを接地電位とする。このようなタイミング制御により、階段状電圧を発生する電源回路の出力電圧Ｖｏｕｔは、立ち上がり立ち下がりに４つの階段をもつ波形となる。これらの電源回路では、その出力電圧を緩やかに上昇させ緩やかに下降させる交流波形（繰り返し波形）とすることができる。
【００４６】
また、電荷を再利用することなく、図６に示すように、フリップフロップ回路の時定数よりも１桁程度以上長い時間で電圧を変化させることを可能とする抵抗値の大きいトランジスタを用いたインバータを利用して昇圧降圧することも可能である。具体的には、ゲート長を長くする方法や、トランジスタ幅を小さくする方法、また、ソースやドレインのイオン注入ドーピング濃度を小さくする方法などがある。また、トランジスタのしきい値電圧を大きくする方法を用いても良い。
【００４７】
また、段階波形の生成において、キャパシタを用いた図４の回路に限定はされず、図７の回路でも良い。入力信号を、Ｔ０→Ｔ１→Ｔ２→Ｔ３→Ｔ４→Ｔ３→Ｔ２→Ｔ１→Ｔ０の順にＨｉｇｈにして、これを繰り返しても良い。
【００４８】
したがって、第１の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続され、各ｐＭＯＳトランジスタのソース電極を接続する電源線が正電位ＶＤＤに保たれるフリップフロップ回路ＦＦと、一方のＣＭＯＳインバータ回路ＩＶ１の入力端（ＮＤ１）と第１のビット線ＢＬの間に接続されたトランジスタＮ３と、他方のＣＭＯＳインバータ回路ＩＶ２の入力端（ＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、各ｎＭＯＳトランジスタ（Ｎ１，Ｎ２）のソース電極を接続するグラウンド線ＭＣＧＬと零電位を呈する回路節点（Ｖ１）との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬに一端を接続された第２のスイッチ素子Ｓ２とを備え、各トランジスタＮ３、Ｎ４がオフにされ、第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフの状態で、第１、第２のビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧し、第１のスイッチ素子Ｓ１がオフに変化し、第２のスイッチ素子Ｓ２がオンに変化した状態で、第２のスイッチ素子Ｓ２を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線ＭＣＧＬを正電位ＶＤＤまで昇圧し、第２のスイッチ素子Ｓ２がオフに変化し、各トランジスタＮ３、Ｎ４がオンにされた状態で、前記時定数よりも長い時間をかけて、第１、第２のビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線（上記例では、ビット線ＮＢＬ）を正電位ＶＤＤから零電位まで降圧させるので、ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。
【００４９】
［第２の実施の形態］
次に、第２の実施の形態に係る断熱充電メモリ回路について説明する。断熱充電メモリ回路の回路構成は、第１の実施の形態と同じなので、重複説明を省略する。ただし、定電圧電源線Ｖ２の電位は、正電位ＶＤＤより低い電位（ここでは、正電位ＶＤＤの１／２の電位（以下、「正電位ＶＤＤ／２」）とする。
【００５０】
第２の実施の形態に係る断熱充電メモリ回路の動作、特にデータの書き込み時における動作について、説明する。図８は、第２の実施の形態に係る断熱充電メモリ回路にデータを書き込むときの動作を示すタイミングチャートである。
【００５１】
まず、ワード線ＷＬを零電位とし、つまり、各トランジスタＮ３、Ｎ４をオフさせ、且つ、スイッチ素子Ｓ１がオン、スイッチ素子Ｓ２がオフの状態で、ビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧する。
【００５２】
次に、スイッチ素子Ｓ１をオフし、スイッチ素子Ｓ２をオンする（ｔ１）。例えば、比較的にオン抵抗の大きいｎＭＯＳトランジスタをスイッチ素子Ｓ２とすることにより、グラウンド線ＭＣＧＬが、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤ／２に昇圧する。これにより、フリップフロップ回路ＦＦに書き込まれているデータが保持される。
【００５３】
グラウンド線ＭＣＧＬが正電位ＶＤＤ／２に昇圧したらスイッチ素子Ｓ２をオフする（ｔ２）。これにより、グラウンド線ＭＣＧＬがハイインピーダンスの状態になる。
【００５４】
次に、ビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦに書き込むべきデータである０に対応するビット線、例えば、ビット線ＮＢＬを、フリップフロップ回路ＦＦの時定数より長い時間をかけて、正電位ＶＤＤ／２に降圧する（ｔ３→ｔ４）。
【００５５】
次に、ワード線を正電位ＶＤＤとする。つまり、各トランジスタＮ３、Ｎ４をオンさせる（ｔ４）。そして、同じビット線（上記例では、ビット線ＮＢＬ）を、フリップフロップ回路ＦＦの時定数より長い時間をかけて、零電位に降圧する（ｔ４→ｔ５）。
【００５６】
このとき、正電位ＶＤＤ／２のグラウンド線ＭＣＧＬから、ビット線ＮＢＬへと電流が流れ、グラウンド線ＭＣＧＬが正電位ＶＤＤ／２から緩やかに零電位になる（ｔ４→ｔ５）。こうして、フリップフロップ回路ＦＦの電源側電位が正電位ＶＤＤ、接地側電位が零電位となる。つまり、フリップフロップ回路ＦＦは従来の方法でデータが書き込まれた状態と同じになり、具体的には、ノードＮＤ１に高電圧、ノードＮＤ２に低電圧が書き込まれる。
【００５７】
次に、スイッチ素子Ｓ１をオンし（ｔ６）、ワード線ＷＬを零電位とする。これにより、グラウンド線ＭＣＧＬが零電位に保たれ、各トランジスタＮ３、Ｎ４がオフに保たれ、つまり、書き込まれたデータが保持される。
【００５８】
したがって、第２の実施の形態に係る断熱充電メモリ回路によれば、直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続され、各ｐＭＯＳトランジスタのソース電極を接続する電源線が第１の正電位ＶＤＤに保たれるフリップフロップ回路ＦＦと、一方のＣＭＯＳインバータ回路ＩＶ１の入力端（ＮＤ１）と第１のビット線ＢＬの間に接続されたトランジスタＮ３と、他方のＣＭＯＳインバータ回路ＩＶ２の入力端（ＮＤ２）と第２のビット線ＮＢＬの間に接続されたトランジスタＮ４と、フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線ＭＣＧＬと零電位を呈する回路節点（Ｖ１）との間を開閉する第１のスイッチ素子Ｓ１と、グラウンド線ＭＣＧＬに一端を接続された第２のスイッチ素子Ｓ２とを備え、各トランジスタＮ３、Ｎ４がオフにされ、第１のスイッチ素子Ｓ１がオン、第２のスイッチ素子Ｓ２がオフの状態で、第１、第２のビット線ＢＬ、ＮＢＬを正電位ＶＤＤまで昇圧し、第１のスイッチ素子Ｓ１がオフに変化し、第２のスイッチ素子Ｓ２がオンに変化した状態で、第２のスイッチ素子Ｓ２を介して、前記フリップフロップ回路の時定数よりも長い時間をかけて、グラウンド線ＭＣＧＬを正電位ＶＤＤ／２まで昇圧し、第２のスイッチ素子Ｓ２がオフに変化した状態で、前記時定数よりも長い時間をかけて、第１、第２のビット線ＢＬ、ＮＢＬの内のフリップフロップ回路ＦＦにデータ０を書き込む側のビット線（上記例では、ビット線ＮＢＬ）を正電位ＶＤＤ／２まで降圧させ、さらに各トランジスタＮ３、Ｎ４がオンにされた状態で、前記時定数よりも長い時間をかけて、当該ビット線（上記例では、ビット線ＮＢＬ）を零電位まで降圧させるので、ｐＭＯＳトランジスタＰ１、Ｐ２のソース電極の電位を一定にしつつ、微細化に起因するエレクトロマイグレーションによる配線の断線を防止することができる。また、グラウンド線ＭＣＧＬを正電位ＶＤＤより低い正電位まで昇圧すればよいので、データを迅速に書き込むことができる。
【００５９】
次に、各実施の形態に係る断熱充電メモリ回路（総称して、単に断熱充電メモリ回路という）のレイアウトについて説明する。
【００６０】
ＳＲＡＭのレイアウトについては、図９に示す縦型と、図１０に示す横型が知られている。
【００６１】
図１１は、縦型の２×２セルのレイアウトを示す図である。図１のワード線ＷＬに該当するワード線ＷＬ０、ＷＬ１、図１のグラウンド線ＭＣＧＬに該当するグラウンド線ＭＣＧＬ０、ＭＣＧＬ１を横方向に配置し、図１のビット線ＢＬに該当するビット線ＢＬ０、ＢＬ１、正電位ＶＤＤに設定される配線（図示せず）を縦方向に配置するレイアウトが可能である。
【００６２】
図１２は、横型の２×２セルのレイアウトを示す図である。図１のワード線ＷＬに該当するワード線ＷＬ０、ＷＬ１、正電位ＶＤＤに設定される配線（図示せず）を横方向に配置し、図１のビット線ＢＬに該当するビット線ＢＬ０、ＢＬ１、図１のグラウンド線ＭＣＧＬに該当するグラウンド線ＭＣＧＬ０、ＭＣＧＬ１を縦方向に配置するレイアウトが可能である。このレイアウトで、第１の実施の形態で説明した書き込みを行うと、グラウンド線が正電位ＶＤＤとなった際に、選択していない他の行のワード線のメモリセルのデータを消去してしまうので、このレイアウトで第１の実施の形態に係る書き込みは行えない。一方、このレイアウトで、第２の実施の形態で説明した書き込みを行っても、グラウンド線は正電位ＶＤＤ／２までしか昇圧されないので、選択していない他の行のワード線のデータを保持でき、よって、このレイアウトで第２の実施の形態に係る書き込みを行うことができる。なお、縦型のレイアウトでは、グラウンド線は、異なるワード間で共有されることがないので、いずれの実施の形態に係る書き込みでも行うことができる。
【００６３】
また、各実施の形態では、ビット線ＢＬ、ＮＢＬを共に正電位ＶＤＤとしているために、選択しないワードのメモリセルへ誤ってデータが書き込まれることがない。
【００６４】
すなわち、ワード線ＷＬを制御するデコーダ回路（図示せず）が、あるワード線ＷＬを正電位ＶＤＤとする際、グリッチなどの影響により、他のワード線ＷＬを瞬間的に正電位ＶＤＤにすることがある。このときに、ビット線ＢＬを正電位ＶＤＤ、ビット線ＮＢＬを零電位（または逆）にすると、反対のデータを誤って書き込むことが起こり得る。これを避けるためには、十分時間が経過した後、ワード線イネーブル信号を立ち上げ、グリッチのない安定状態の信号をワード線ＷＬに伝達するという回路が必要となる。
【００６５】
図１３は、この回路を示す図である。図１４は、ＮＡＮＤゲートとインバータで構成した等価な回路を示す図である。図１５は、回路のタイミングチャートである。
【００６６】
信号ＰＲＥ−ＷＯＲＤは、デコーダ回路からの信号であり、グリッチを有する。ワード線イネーブル信号ＷＯＲＤ−ＥＮは、時刻ｔ１において、正電位ＶＤＤとなる。この直後、信号ＷＯＲＤが正電位ＶＤＤとなる。よって、信号ＷＯＲＤにはグリッチが発生しないようにすることが可能となる。この信号ＷＯＲＤをワード線ＷＬに伝達すればよいのである。しかし、図１３、図１４に示すような回路が必要となる。
【００６７】
そこで、本発明の各実施の形態では、ビット線ＢＬ、ＮＢＬを共に正電位ＶＤＤとしているため、図１３、図１４に示すような回路が無くとも、選択しないワードのメモリセルへ誤ってデータが書き込まれることがないという利点がある。
【符号の説明】
【００６８】
ＢＬ，ＮＢＬ…ビット線
ＦＦ…フリップフロップ回路
ＩＶ１，ＩＶ２…ＣＭＯＳインバータ回路
ＭＣＧＬ…グラウンド線
Ｎ１〜Ｎ４…ｎＭＯＳトランジスタ
Ｐ１，Ｐ２…ｐＭＯＳトランジスタ
Ｓ１、Ｓ２…スイッチ素子
Ｖ１、Ｖ２…定電圧電源線
ＷＬ…ワード線
【特許請求の範囲】
【請求項１】
直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、
前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、
前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、
前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、
前記グラウンド線に一端を接続された第２のスイッチ素子とを備え、
前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記正電位まで昇圧し、
前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、
前記第２のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする断熱充電メモリ回路。
【請求項２】
直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、
前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、
前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、
前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、
前記グラウンド線に一端を接続された接続された第２のスイッチ素子とを備え、
前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記第１の正電位まで昇圧し、
前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第１の正電位より低い第２の正電位まで前記グラウンド線を昇圧し、
前記第２のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記第２の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする断熱充電メモリ回路。
【請求項１】
直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、
前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、
前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、
前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、
前記グラウンド線に一端を接続された第２のスイッチ素子とを備え、
前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記正電位まで昇圧し、
前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記グラウンド線を前記正電位まで昇圧し、
前記第２のスイッチ素子がオフに変化し、前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記正電位から零電位まで降圧させることを特徴とする断熱充電メモリ回路。
【請求項２】
直列に接続されたｐＭＯＳトランジスタとｎＭＯＳトランジスタとを含むＣＭＯＳインバータ回路が相補的に接続されたフリップフロップ回路と、
前記一方のＣＭＯＳインバータ回路の入力端と第１のビット線の間に接続されたトランジスタと、
前記他方のＣＭＯＳインバータ回路の入力端と第２のビット線の間に接続されたトランジスタと、
前記フリップフロップ回路内の各ｎＭＯＳトランジスタのソース電極を接続するグラウンド線と零電位を呈する回路節点との間を開閉する第１のスイッチ素子と、
前記グラウンド線に一端を接続された接続された第２のスイッチ素子とを備え、
前記各ｐＭＯＳトランジスタのソース電極が正電位に保たれ、前記各トランジスタがオフ、前記第１のスイッチ素子がオン、前記第２のスイッチ素子がオフの状態で、前記第１、第２のビット線を前記第１の正電位まで昇圧し、
前記第１のスイッチ素子がオフに変化し、前記第２のスイッチ素子がオンに変化した状態で、前記第２のスイッチ素子を介して、前記時定数よりも長い時間をかけて、前記第１の正電位より低い第２の正電位まで前記グラウンド線を昇圧し、
前記第２のスイッチ素子がオフに変化した状態で、前記時定数よりも長い時間をかけて、前記第１、第２のビット線の内の、前記フリップフロップ回路にデータ０を書き込む側のビット線を前記第２の正電位まで降圧させ、さらに前記各トランジスタがオンに変化した状態で、前記時定数よりも長い時間をかけて、当該ビット線を零電位まで降圧させることを特徴とする断熱充電メモリ回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【公開番号】特開２０１１−５４２３９（Ｐ２０１１−５４２３９Ａ）
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願番号】特願２００９−２０２４４２（Ｐ２００９−２０２４４２）
【出願日】平成２１年９月２日（２００９．９．２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
【公開日】平成２３年３月１７日（２０１１．３．１７）
【国際特許分類】
【出願日】平成２１年９月２日（２００９．９．２）
【出願人】（０００００４２２６）日本電信電話株式会社 (13,992)
【出願人】（５０４１６０７８１）国立大学法人金沢大学 (282)
【Ｆターム（参考）】
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