半導体記憶装置
【課題】動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。
【解決手段】速度検知部１６は、メモリセルＭＣの読み出し速度を検知し、電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線ＷＬ１〜ＷＬｎの電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭではメモリセルの微細化に伴って、メモリセルの各トランジスタの特性のランダムばらつきが大きくなっている。このため、ＳＲＡＭの動作マージンが減少し、動作電圧を下げるのが困難になったり、動作速度が低下したりしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３１８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルと、ワード線と、ビット線と、速度検知部と、電圧制御部とが設けられている。メモリセルは、データを記憶する。ワード線は、前記メモリセルをロウごとに選択する。ビット線は、メモリセルから読み出された信号をカラムごとに伝送する。速度検知部は、前記メモリセルの読み出し速度を検知する。電圧制御部は、前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１のメモリセルの各トランジスタのしきい値電圧とメモルセルリーク電流との関係を示す図、２（ｂ）は、図１のメモリセルの各トランジスタのしきい値電圧と読み出し電流との関係を示す図、２（ｃ）は、図１のメモリセルの各トランジスタのしきい値電圧とディスターブマージンとの関係を示す図である。
【図３】図３は、図１の速度検知部の構成の一例を示すブロック図である。
【図４】図４は、図３の速度検知部のダミービット線電圧の波形を示すタイミングチャートである。
【図５】図５（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図、図５（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図である。
【図６】図６（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図６（ｂ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【図７】図７（ａ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図７（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、カラムデコーダ１２、ロウデコーダ１３、制御部１４、インバータ１５、速度検知部１６、電圧制御部１７およびダミーセルアレイ１８が設けられている。
【０００９】
ここで、メモリセルアレイ１１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１０】
そして、メモリセルアレイ１１には、メモリセルＭＣのロウ選択を行う信号を伝送するワード線ＷＬ１〜ＷＬｎ（ｎは正の整数）がロウごとに設けられている。また、メモリセルアレイ１１には、メモリセルＭＣとの間でやり取りされるデータを伝送するビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ（ｍは正の整数）がカラムごとに設けられている。
【００１１】
そして、同一ロウのメモリセルＭＣは各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣは各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセルＭＣに対するリードライト時には、各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍは互いに相補的に動作させることができる。例えば、メモリセルＭＣに対するリードライト時において、ビット線ＢＬｍがハイレベルに設定されている時はビット線ＢＬＢｍをロウレベルに設定し、ビット線ＢＬｍがロウレベルに設定されている時はビット線ＢＬＢｍをハイレベルに設定することができる。なお、ビット線ＢＬｍ、ＢＬＢｍは、リードライト前に共にハイレベルにプリチャージすることができる。
【００１２】
ここで、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１３】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ１〜ＷＬｎは、伝送トランジスタＦ１、Ｆ２のゲートにロウごとに接続されている。
【００１４】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。
【００１５】
また、各ビット線ＢＬ１〜ＢＬｍは、伝送トランジスタＦ１を介して記憶ノードＮに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｍは、伝送トランジスタＦ２を介して記憶ノードＮＢに接続されている。
【００１６】
また、ビット線ＢＬ１〜ＢＬｍにはプリチャージトランジスタＨ１〜Ｈｍがそれぞれ接続され、ビット線ＢＬＢ１〜ＢＬＢｍにはプリチャージトランジスタＨ１Ｂ〜ＨｍＢがそれぞれ接続されている。なお、プリチャージトランジスタＨ１〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢとしては、Ｐチャンネル電界効果トランジスタを用いることができる。また、各メモリセルＭＣには、セル電源電圧ＶＣＳが供給されている。図１の例では、セル電源電圧ＶＣＳは、負荷トランジスタＬ１、Ｌ２のソースに供給されている。
【００１７】
ダミーセルアレイ１８には、ダミーセルＤＣが配置されている。ダミーセルＤＣは、メモリセルＭＣの動作を模擬することができ、メモリセルＭＣと同様に構成することができる。ここで、ダミーセルアレイ１８には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルＤＣを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ１８には、ダミーセルＤＣから読み出された信号を伝送するダミービット線ＤＢＬ、ＤＢＬＢが設けられている。
【００１８】
ここで、ダミーセルＤＣには、一対のダミー駆動トランジスタＤＤ１、ＤＤ２、一対のダミー負荷トランジスタＤＬ１、ＤＬ２、一対のダミー伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、ダミー負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、ダミー駆動トランジスタＤＤ１、ＤＤ２およびダミー伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１９】
そして、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００２０】
ここで、ダミー駆動トランジスタＤＤ１のドレインとダミー負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、ダミー駆動トランジスタＤＤ２のドレインとダミー負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。
【００２１】
また、ダミーノードＤは、ダミー伝送トランジスタＤＦ１を介してダミービット線ＤＢＬに接続されて、ダミーノードＤＢは、ダミー伝送トランジスタＤＦ２を介してダミービット線ＤＢＬＢに接続されている。また、ダミービット線ＤＢＬにはプリチャージトランジスタＨ０が接続されている。なお、プリチャージトランジスタＨ０としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００２２】
また、ダミーセルアレイ１８の一部のダミーセルＤＣにおいて、ダミー伝送トランジスタＤＦ１のゲートにはバッファＢ０を介して制御部１４が接続され、ダミー伝送トランジスタＤＦ２のゲートは接地されている。また、ダミーセルアレイ１８の残りのダミーセルＤＣでは、伝送トランジスタＤＦ１、ＤＦ２のゲートは接地されている。また、各ダミーセルＤＣには、ダミーセル電源電圧ＶＲＥＰが供給されている。図１の例では、ダミーセル電源電圧ＶＲＥＰは、ダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されている。
【００２３】
カラムデコーダ１２は、カラムアドレスで指定されるメモリセルＭＣのカラム選択を行うことができる。ここで、カラムデコーダ１２には、メモリセルＭＣからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータＤＯを出力することができる。また、カラムデコーダ１２は、書き込みデータＤＩに基づいて、選択ロウのビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ１３は、ロウアドレスで指定されるメモリセルＭＣのロウ選択を行うことができる。バッファＢ１〜Ｂｎは、ロウデコーダ１３によるロウ選択に基づいてワード線ＷＬ１〜ＷＬｎをそれぞれ駆動することができる。ここで、バッファＢ１〜Ｂｎの電源電圧として、ワード線電圧ＶＷＬが供給されている。
【００２４】
制御部１４は、アドレスＡＤＤおよびコマンドＣＭＤに基づいて、カラムデコーダ１２、ロウデコーダ１３、バッファＢ０およびプリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢを駆動するタイミングを制御することができる。インバータ１５は、ダミービット線ＤＢＬの電位に基づいてセンスアンプイネーブル信号ＳＡＥを活性化させることができる。
【００２５】
速度検知部１６は、メモリセルＭＣの読み出し速度を検知することができる。ここで、速度検知部１６は、メモリセルＭＣの読み出し動作を模擬し、その模擬結果からメモリセルＭＣの読み出し速度を検知することができる。電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御することができる。また、電圧制御部１７は、セル電源電圧ＶＣＳに連動してダミーセル電源電圧ＶＲＥＰを制御することができる。この時、ダミーセル電源電圧ＶＲＥＰは、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルＭＣの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている（最も読み出し電流が小さい）メモリセルＭＣの特性を再現できるようにするためである。このダミーセル電源電圧ＶＲＥＰは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。
【００２６】
そして、メモリセルＭＣのリードライト動作を行う前に、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作が行われる。このワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作時には、テストイネーブル信号ＥＮが活性化されることで、クロック信号ＣＬＫに従って速度検知部１６が動作される。この速度検知部１６では、例えば、ビット線ＢＬ１〜ＢＬｍの容量を模擬したダミービット線の充放電を繰り返すことができる。そして、クロック信号ＣＬＫの一周期において、その充放電の繰り返し回数をカウントし、そのカウント値ＣＯＵＮＴに基づいてコード情報を設定することができる。なお、コード情報は、製品出荷前の検査工程において、図１の半導体記憶装置が搭載されるチップ内のヒューズ素子またはレジスタに記憶するようにしてもよい。
【００２７】
そして、電圧制御部１７において、このコード情報に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、セル電源電圧ＶＣＳが負荷トランジスタＬ１、Ｌ２のソースに供給されるとともに、ワード線電圧ＶＷＬがバッファＢ１〜Ｂｎの電源電圧として供給される。また、ダミーセル電源電圧ＶＲＥＰがダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されるとともに、バッファＢ０の電源電圧として供給される。
【００２８】
ここで、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法として、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルＭＣの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧ＶＣＳを一定のままでワード線電圧ＶＷＬを低くすることができる。また、メモリセルＭＣの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルＭＣの特性のばらつきは、メモリセルＭＣのディスターブ不良発生率から見積もることができる。
【００２９】
そして、待機時において、制御部４にてプリチャージ信号ＰＣｂが活性化されることで、プリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢがオンされ、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍがハイレベルにプリチャージされる。この時、ダミービット線ＤＢＬの電位がインバータ１５にて反転されることで、センスアンプイネーブル信号ＳＡＥがロウレベルに維持され、センスアンプ回路が非活性化される。
【００３０】
また、読み出し時において、ロウデコーダ１３にてロウ選択されたワード線ＷＬ１〜ＷＬｎが立ち上がるタイミングでバッファＢ０の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードＮには‘０’、記憶ノードＮＢには‘１’が記憶されているものとすると、選択ロウのワード線ＷＬ１〜ＷＬｎが立ち上がることによって伝送トランジスタＦ１がオンし、選択カラムのビット線ＢＬ１〜ＢＬｍにセル電流が流れる。このため、選択カラムのビット線ＢＬ１〜ＢＬｍの電位は徐々に低下する。
【００３１】
また、バッファＢ０の出力が立ち上がることによってダミー伝送トランジスタＤＦ１がオンし、ダミービット線ＤＢＬにダミー電流が流れる。このため、ダミービット線ＤＢＬの電位は徐々に低下する。ここで、ダミービット線ＤＢＬはビット線ＢＬ１〜ＢＬｍの容量を模擬することで、ビット線ＢＬ１〜ＢＬｍの電位の変化状況をダミービット線ＤＢＬで模擬することができる。
【００３２】
そして、ダミービット線ＤＢＬの電位がインバータ１５のしきい値に達すると、センスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線ＢＬ１〜ＢＬｍを介して伝送された信号に基づいてメモリセルＭＣに記憶されているデータが検出され、読み出しデータＤＯとして出力される。
【００３３】
ここで、メモリセルＭＣの読み出し速度が速い場合はディスターブマージンが小さく、メモリセルＭＣの読み出し速度が遅い場合はディスターブマージンが大きいという関係がある。一方、セル電源電圧ＶＣＳを上げると、メモリセルリーク電流が増えるが、メモリセルＭＣの読み出し速度が速くなり、セル電源電圧ＶＣＳを下げると、メモリセルリーク電流が減るが、メモリセルＭＣの読み出し速度が遅くなるという関係がある。また、ワード線電圧ＶＷＬを上げると、メモリセルＭＣに書き込み易いが、ディスターブマージンが小さくなり、ワード線電圧ＶＷＬを下げると、メモリセルＭＣに書き込み難いが、ディスターブマージンが大きいという関係がある。また、ワード線電圧ＶＷＬを上げると、メモリセルＭＣの読み出し速度が速くなるが、ディスターブマージンが小さくなり、ワード線電圧ＶＷＬを下げると、メモリセルＭＣの読み出し速度が遅くなるが、ディスターブマージンが大きくなるという関係がある。
【００３４】
このため、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能となる。
【００３５】
すなわち、メモリセルＭＣの読み出し速度が速い場合は、読み出し速度に余裕があると考えられる。このため、読み出し速度の余裕分に応じてセル電源電圧ＶＣＳを下げることにより、メモリセルリーク電流を減らすことができ、消費電力を低減することができる。また、読み出し速度の余裕分に応じてワード線電圧ＶＷＬを下げることにより、ディスターブマージンを増大させることができる。
【００３６】
一方、メモリセルＭＣの読み出し速度が遅い場合は、メモリセルリーク電流およびディスターブマージンに余裕があると考えられる。このため、メモリセルリーク電流の余裕分に応じてセル電源電圧ＶＣＳを上げることにより、メモリセルＭＣの読み出し速度を増大させることができる。また、ディスターブマージンの余裕分に応じてワード線電圧ＶＷＬを上げることにより、メモリセルＭＣの読み出し速度を増大させることができる。
【００３７】
図２（ａ）は、図１のメモリセルの各トランジスタのしきい値電圧とメモルセルリーク電流との関係を示す図、２（ｂ）は、図１のメモリセルの各トランジスタのしきい値電圧と読み出し電流との関係を示す図、２（ｃ）は、図１のメモリセルの各トランジスタのしきい値電圧とディスターブマージンとの関係を示す図である。なお、図２（ａ）〜２（ｃ）において、ＰＤはプルダウン側のトランジスタ、ＰＵはプルアップ側のトランジスタを示す。
図２（ａ）において、ＳＲＡＭでは、メモリセルリーク電流は、プルダウン側のトランジスタのしきい値電圧だけでなく、プルアップ側のトランジスタのしきい値電圧にも強く依存する。
一方、図２（ｂ）において、ＳＲＡＭでは、読み出し電流は、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。また、図２（ｃ）において、ＳＲＡＭでは、ディスターブマージンは、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。
このため、ディスターブマージンと読み出し電流は相関が高く、メモリセルの読み出し電流によってチップを分類し、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、読み出し速度とディスターブマージンとの均衡を高精度にとることができる。
【００３８】
図３は、図１の速度検知部の構成の一例を示すブロック図である。なお、この速度検知部１６では、４本のダミービット線ＤＢＬ１〜ＤＢＬ４を設ける方法について説明したが、Ｋ（Ｋは正の整数）本のダミービット線を設けるようにしてもよい。
【００３９】
図３において、速度検知部１６には、制御部２１、ＯＲ回路２２、カウンタ２３、ダミービット線ＤＢＬ１〜ＤＢＬ４、ダミーセルＤＣ１〜ＤＣ４、プリチャージトランジスタＴ１〜Ｔ４、フリップフロップＰ１〜Ｐ４、容量Ｃ１〜Ｃ４、インバータＮ１〜Ｎ４およびバッファＡ１〜Ａ４が設けられている。なお、ダミーセルＤＣ１〜ＤＣ４は、図１のダミーセルＤＣと同様に構成することができる。ダミービット線ＤＢＬ１〜ＤＢＬ４は、図１のダミービット線ＤＢＬと同様に構成することができる。プリチャージトランジスタＴ１〜Ｔ４は、Ｐチャンネル電界効果トランジスタを用いることができる。また、容量Ｃ１〜Ｃ４は、図１のダミービット線ＤＢＬの容量に対応させることができる。
【００４０】
ここで、各ダミーセルＤＣ１〜ＤＣ４は、ダミー伝送トランジスタＤＦ１をそれぞれ介してダミービット線ＤＢＬ１〜ＤＢＬ４にそれぞれ接続されている。また、各ダミーセルＤＣ１〜ＤＣ４のダミー伝送トランジスタＤＦ１のゲートには、バッファＡ１〜Ａ４の出力が接続されている。また、ダミーセル電源電圧ＶＲＥＰが、ダミーセルＤＣ１〜ＤＣ４およびバッファＡ１〜Ａ４の電源電圧として供給される。
【００４１】
また、各ダミービット線ＤＢＬ１〜ＤＢＬ４の一端は、プリチャージトランジスタＴ１〜Ｔ４をそれぞれ介して電源電位に接続されている。各ダミービット線ＤＢＬ１〜ＤＢＬ４の他端は、インバータＮ１〜Ｎ４をそれぞれ介して次段のフリップフロップＰ１〜Ｐ４のセット端子に接続されるとともに、前段のフリップフロップＰ１〜Ｐ４のリセット端子に接続されている。ただし、初段のフリップフロップＰ１については、インバータＮ４の出力が直接入力される代わりに、インバータＮ４の出力と制御部２１の出力との論理和がＯＲ回路２２を介して入力される。また、カウンタ２３には、インバータＮ４の出力が入力されている。
【００４２】
図４は、図３の速度検知部のダミービット線電圧の波形を示すタイミングチャートである。
図４において、初期状態では、ダミービット線ＤＢＬ１〜ＤＢＬ４がロウレベルになると、インバータＮ１〜Ｎ４の出力がハイレベルになり、フリップフロップＰ１〜Ｐ４がリセットされる。このため、プリチャージトランジスタＴ１〜Ｔ４がオンされ、ダミービット線ＤＢＬ１〜ＤＢＬ４がハイレベルにプリチャージされる。そして、出荷テスト時に制御部２１にテストイネーブル信号ＥＮが活性化されると、フリップフロップＰ１がセットされる。このため、プリチャージトランジスタＴ１がオフされるとともに、バッファＡ１が活性化され、ダミーセルＤＣ１を介してダミービット線ＤＢＬ１が放電される。
【００４３】
そして、ダミービット線ＤＢＬ１が十分放電されると、インバータＮ１の出力が反転し、次段のフリップフロップＰ１がセットされる。このため、プリチャージトランジスタＴ２がオフされるとともに、バッファＡ２が活性化され、ダミーセルＤＣ２を介してダミービット線ＤＢＬ２が放電される。
【００４４】
そして、ダミービット線ＤＢＬ２が十分放電されると、インバータＮ２の出力が反転し、次段のフリップフロップＰ３がセットされるとともに、前段のフリップフロップＰ１がリセットされる。ここで、フリップフロップＰ３がセットされると、プリチャージトランジスタＴ３がオフされるとともに、バッファＡ３が活性化され、ダミーセルＤＣ３を介してダミービット線ＤＢＬ３が放電される。また、フリップフロップＰ１がリセットされると、プリチャージトランジスタＴ１がオンされるとともに、バッファＡ１が非活性化され、ダミービット線ＤＢＬ１がハイレベルにプリチャージされる。
【００４５】
次に、ダミービット線ＤＢＬ３が十分放電されると、インバータＮ３の出力が反転し、次段のフリップフロップＰ４がセットされるとともに、前段のフリップフロップＰ２がリセットされる。ここで、フリップフロップＰ４がセットされると、プリチャージトランジスタＴ４がオフされるとともに、バッファＡ４が活性化され、ダミーセルＤＣ４を介してダミービット線ＤＢＬ４が放電される。また、フリップフロップＰ２がリセットされると、プリチャージトランジスタＴ２がオンされるとともに、バッファＡ２が非活性化され、ダミービット線ＤＢＬ２がハイレベルにプリチャージされる。
【００４６】
次に、ダミービット線ＤＢＬ４が十分放電されると、インバータＮ４の出力が反転し、次段のフリップフロップＰ１がセットされるとともに、前段のフリップフロップＰ３がリセットされる。ここで、フリップフロップＰ１がセットされると、プリチャージトランジスタＴ１がオフされるとともに、バッファＡ１が活性化され、ダミーセルＤＣ１を介してダミービット線ＤＢＬ１が放電される。また、フリップフロップＰ３がリセットされると、プリチャージトランジスタＴ３がオンされるとともに、バッファＡ３が非活性化され、ダミービット線ＤＢＬ３がハイレベルにプリチャージされる。さらに、インバータＮ４の出力が反転すると、カウンタ２３にてカウントアップされ、カウント値ＣＯＵＮＴとして出力される。
【００４７】
このような動作がクロック信号ＣＬＫの１周期分だけ繰り返され、インバータＮ４の出力が反転するごとに、カウント値ＣＯＵＮＴがインクリメントされる。ここで、ダミーセルＤＣ１〜ＤＣ４の放電が速いと、インバータＮ４の出力の反転タイミングが速くなり、クロック信号ＣＬＫの１周期分におけるカウント値ＣＯＵＮＴが増大する。ここで、ダミーセルＤＣ１〜ＤＣ４の放電が速いと、メモリセルＭＣの読み出し速度が速くなる。このため、カウント値ＣＯＵＮＴを参照することにより、メモリセルＭＣの読み出し速度を検知することができる。
【００４８】
従って、図１の電圧制御部１７において、カウント値ＣＯＵＮＴに基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することが可能となる。
【００４９】
また、図３の構成では、読み出し電流だけでなく、ビット線の配線抵抗、配線容量、インバータのしきい値変動なども反映されるため、実際の動作速度により近づくようにＳＲＡＭを分類することが可能となり、これら諸特性の変動が補償されるようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。
【００５０】
図５（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図、図５（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図である。
図５（ａ）において、メモリセルＭＣのランダムばらつき量がそれほど大きくなくディスターブ不良を考慮する必要がない場合は、パワーセーブモードに設定することができる。このパワーセーブモードでは、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値ＣＯＵＮＴが大きなチップについてはリーク電流を削減することができ、消費電力を抑制することができる。
一方、図５（ｂ）において、メモリセルＭＣのランダムばらつき量が大きく、ディスターブ不良による歩留まり低下を考慮する必要がある場合は、ディスターブマージン改善モードに設定することができる。このディスターブマージン改善モードでは、カウント値ＣＯＵＮＴにかかわらずセル電源電圧ＶＣＳを一定に維持するとともに、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値ＣＯＵＮＴが大きなチップについてはディスターブ不良を低減することができ、チップの歩留まりを向上させることができる。これらのモードは、製造初期と成熟期、あるいは製造条件の違いなどによって適宜設定することができる。
【００５１】
図６（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図６（ｂ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。なお、トリミング前とは、カウント値ＣＯＵＮＴに応じてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する前を示し、トリミング後とは、カウント値ＣＯＵＮＴに応じてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定した後を示す。
【００５２】
図６（ａ）および図６（ｂ）において、図５（ａ）のパワーセーブモードでは、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを小さくすることにより、読み出し電流を一定に維持しつつ、リーク電流を削減できる。
【００５３】
図７（ａ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図７（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【００５４】
図７（ａ）および図７（ｂ）において、図５（ｂ）のディスターブマージン改善モードでは、カウント値ＣＯＵＮＴにかかわらずセル電源電圧ＶＣＳを一定に維持するとともに、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬを小さくする。このように設定することにより、読み出し電流を一定に維持しつつ、ディスターブマージンを改善できる。
【００５５】
なお、上述した実施形態では、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法について説明したが、メモリセルＭＣの読み出し速度に基づいてメモリセルＭＣのトランジスタのウェルバイアスまたは基板バイアスを制御するようにしてもよい。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１１ メモリセルアレイ、１２ カラムデコーダ、１３ ロウデコーダ、１４、２１ 制御部、１５、Ｎ１〜Ｎ４ インバータ、１６ 速度検知部、１７ 電圧制御部、１８ ダミーセルアレイ、ＭＣ メモリセル、ＤＣ、ＤＣ１〜ＤＣ４ ダミーセル、Ｂ０〜Ｂｎ、Ａ１〜Ａ４ バッファ、Ｎ、ＮＢ 記憶ノード、Ｄ、ＤＢ ダミーノード、ＷＬ１〜ＷＬｎ ワード線、ＢＬ、ＢＬＢ ビット線、ＤＢＬ、ＤＢＬＢ、ＤＢＬ１〜ＤＢＬ４ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、ＤＬ１、ＤＬ２ ダミー負荷トランジスタ、ＤＤ１、ＤＤ２ ダミー駆動トランジスタ、ＤＦ１、ＤＦ２ ダミー伝送トランジスタ、Ｈ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢ、Ｔ１〜Ｔ４ プリチャージトランジスタ、２２ ＯＲ回路、２３ カウンタ、Ｐ１〜Ｐ４ フリップフロップ、Ｃ１〜Ｃ４ 容量
【技術分野】
【０００１】
本発明の実施形態は半導体記憶装置に関する。
【背景技術】
【０００２】
ＳＲＡＭではメモリセルの微細化に伴って、メモリセルの各トランジスタの特性のランダムばらつきが大きくなっている。このため、ＳＲＡＭの動作マージンが減少し、動作電圧を下げるのが困難になったり、動作速度が低下したりしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２３１８５３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の半導体記憶装置によれば、メモリセルと、ワード線と、ビット線と、速度検知部と、電圧制御部とが設けられている。メモリセルは、データを記憶する。ワード線は、前記メモリセルをロウごとに選択する。ビット線は、メモリセルから読み出された信号をカラムごとに伝送する。速度検知部は、前記メモリセルの読み出し速度を検知する。電圧制御部は、前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する。
【図面の簡単な説明】
【０００６】
【図１】図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
【図２】図２（ａ）は、図１のメモリセルの各トランジスタのしきい値電圧とメモルセルリーク電流との関係を示す図、２（ｂ）は、図１のメモリセルの各トランジスタのしきい値電圧と読み出し電流との関係を示す図、２（ｃ）は、図１のメモリセルの各トランジスタのしきい値電圧とディスターブマージンとの関係を示す図である。
【図３】図３は、図１の速度検知部の構成の一例を示すブロック図である。
【図４】図４は、図３の速度検知部のダミービット線電圧の波形を示すタイミングチャートである。
【図５】図５（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図、図５（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図である。
【図６】図６（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図６（ｂ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【図７】図７（ａ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図７（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
図１は、一実施形態に係る半導体記憶装置の概略構成を示すブロック図である。
図１において、半導体記憶装置には、メモリセルアレイ１１、カラムデコーダ１２、ロウデコーダ１３、制御部１４、インバータ１５、速度検知部１６、電圧制御部１７およびダミーセルアレイ１８が設けられている。
【０００９】
ここで、メモリセルアレイ１１には、メモリセルＭＣがロウ方向およびカラム方向にマトリックス状に配置されている。なお、メモリセルＭＣは、相補的にデータを記憶することができ、例えば、ＳＲＡＭを構成することができる。
【００１０】
そして、メモリセルアレイ１１には、メモリセルＭＣのロウ選択を行う信号を伝送するワード線ＷＬ１〜ＷＬｎ（ｎは正の整数）がロウごとに設けられている。また、メモリセルアレイ１１には、メモリセルＭＣとの間でやり取りされるデータを伝送するビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍ（ｍは正の整数）がカラムごとに設けられている。
【００１１】
そして、同一ロウのメモリセルＭＣは各ワード線ＷＬ１〜ＷＬｎを介して共通に接続されている。また、同一カラムのメモリセルＭＣは各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍを介して共通に接続されている。なお、メモリセルＭＣに対するリードライト時には、各ビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍは互いに相補的に動作させることができる。例えば、メモリセルＭＣに対するリードライト時において、ビット線ＢＬｍがハイレベルに設定されている時はビット線ＢＬＢｍをロウレベルに設定し、ビット線ＢＬｍがロウレベルに設定されている時はビット線ＢＬＢｍをハイレベルに設定することができる。なお、ビット線ＢＬｍ、ＢＬＢｍは、リードライト前に共にハイレベルにプリチャージすることができる。
【００１２】
ここで、メモリセルＭＣには、一対の駆動トランジスタＤ１、Ｄ２、一対の負荷トランジスタＬ１、Ｌ２、一対の伝送トランジスタＦ１、Ｆ２が設けられている。なお、負荷トランジスタＬ１、Ｌ２としては、Ｐチャンネル電界効果トランジスタ、駆動トランジスタＤ１、Ｄ２および伝送トランジスタＦ１、Ｆ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１３】
そして、駆動トランジスタＤ１と負荷トランジスタＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、駆動トランジスタＤ２と負荷トランジスタＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。そして、ワード線ＷＬ１〜ＷＬｎは、伝送トランジスタＦ１、Ｆ２のゲートにロウごとに接続されている。
【００１４】
ここで、駆動トランジスタＤ１のドレインと負荷トランジスタＬ１のドレインとの接続点は記憶ノードＮを構成し、駆動トランジスタＤ２のドレインと負荷トランジスタＬ２のドレインとの接続点は記憶ノードＮＢを構成することができる。
【００１５】
また、各ビット線ＢＬ１〜ＢＬｍは、伝送トランジスタＦ１を介して記憶ノードＮに接続されている。また、ビット線ＢＬＢ１〜ＢＬＢｍは、伝送トランジスタＦ２を介して記憶ノードＮＢに接続されている。
【００１６】
また、ビット線ＢＬ１〜ＢＬｍにはプリチャージトランジスタＨ１〜Ｈｍがそれぞれ接続され、ビット線ＢＬＢ１〜ＢＬＢｍにはプリチャージトランジスタＨ１Ｂ〜ＨｍＢがそれぞれ接続されている。なお、プリチャージトランジスタＨ１〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢとしては、Ｐチャンネル電界効果トランジスタを用いることができる。また、各メモリセルＭＣには、セル電源電圧ＶＣＳが供給されている。図１の例では、セル電源電圧ＶＣＳは、負荷トランジスタＬ１、Ｌ２のソースに供給されている。
【００１７】
ダミーセルアレイ１８には、ダミーセルＤＣが配置されている。ダミーセルＤＣは、メモリセルＭＣの動作を模擬することができ、メモリセルＭＣと同様に構成することができる。ここで、ダミーセルアレイ１８には、単体で用いた時の製造ばらつきによる特性変動の影響を軽減するため、複数のダミーセルＤＣを設け、ランダムばらつきが平均化されるようにすることができる。また、ダミーセルアレイ１８には、ダミーセルＤＣから読み出された信号を伝送するダミービット線ＤＢＬ、ＤＢＬＢが設けられている。
【００１８】
ここで、ダミーセルＤＣには、一対のダミー駆動トランジスタＤＤ１、ＤＤ２、一対のダミー負荷トランジスタＤＬ１、ＤＬ２、一対のダミー伝送トランジスタＤＦ１、ＤＦ２が設けられている。なお、ダミー負荷トランジスタＤＬ１、ＤＬ２としては、Ｐチャンネル電界効果トランジスタ、ダミー駆動トランジスタＤＤ１、ＤＤ２およびダミー伝送トランジスタＤＦ１、ＤＦ２としては、Ｎチャンネル電界効果トランジスタを用いることができる。
【００１９】
そして、ダミー駆動トランジスタＤＤ１とダミー負荷トランジスタＤＬ１とは互いに直列接続されることでＣＭＯＳインバータが構成されるとともに、ダミー駆動トランジスタＤＤ２とダミー負荷トランジスタＤＬ２とは互いに直列接続されることでＣＭＯＳインバータが構成されている。そして、これらの一対のＣＭＯＳインバータの出力と入力とが互いにクロスカップリングされることでフリップフロップが構成されている。
【００２０】
ここで、ダミー駆動トランジスタＤＤ１のドレインとダミー負荷トランジスタＤＬ１のドレインとの接続点はダミーノードＤを構成し、ダミー駆動トランジスタＤＤ２のドレインとダミー負荷トランジスタＤＬ２のドレインとの接続点はダミーノードＤＢを構成することができる。
【００２１】
また、ダミーノードＤは、ダミー伝送トランジスタＤＦ１を介してダミービット線ＤＢＬに接続されて、ダミーノードＤＢは、ダミー伝送トランジスタＤＦ２を介してダミービット線ＤＢＬＢに接続されている。また、ダミービット線ＤＢＬにはプリチャージトランジスタＨ０が接続されている。なお、プリチャージトランジスタＨ０としては、Ｐチャンネル電界効果トランジスタを用いることができる。
【００２２】
また、ダミーセルアレイ１８の一部のダミーセルＤＣにおいて、ダミー伝送トランジスタＤＦ１のゲートにはバッファＢ０を介して制御部１４が接続され、ダミー伝送トランジスタＤＦ２のゲートは接地されている。また、ダミーセルアレイ１８の残りのダミーセルＤＣでは、伝送トランジスタＤＦ１、ＤＦ２のゲートは接地されている。また、各ダミーセルＤＣには、ダミーセル電源電圧ＶＲＥＰが供給されている。図１の例では、ダミーセル電源電圧ＶＲＥＰは、ダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されている。
【００２３】
カラムデコーダ１２は、カラムアドレスで指定されるメモリセルＭＣのカラム選択を行うことができる。ここで、カラムデコーダ１２には、メモリセルＭＣからビット線ＢＬ、ＢＬＢに読み出された信号に基づいて、メモリセルＭＣに記憶されているデータを検知するセンスアンプ回路を設けることができる。そして、このセンスアンプ回路を介して読み出しデータＤＯを出力することができる。また、カラムデコーダ１２は、書き込みデータＤＩに基づいて、選択ロウのビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍの電位を相補的に変化させることで選択セルにデータを書き込むことができる。ロウデコーダ１３は、ロウアドレスで指定されるメモリセルＭＣのロウ選択を行うことができる。バッファＢ１〜Ｂｎは、ロウデコーダ１３によるロウ選択に基づいてワード線ＷＬ１〜ＷＬｎをそれぞれ駆動することができる。ここで、バッファＢ１〜Ｂｎの電源電圧として、ワード線電圧ＶＷＬが供給されている。
【００２４】
制御部１４は、アドレスＡＤＤおよびコマンドＣＭＤに基づいて、カラムデコーダ１２、ロウデコーダ１３、バッファＢ０およびプリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢを駆動するタイミングを制御することができる。インバータ１５は、ダミービット線ＤＢＬの電位に基づいてセンスアンプイネーブル信号ＳＡＥを活性化させることができる。
【００２５】
速度検知部１６は、メモリセルＭＣの読み出し速度を検知することができる。ここで、速度検知部１６は、メモリセルＭＣの読み出し動作を模擬し、その模擬結果からメモリセルＭＣの読み出し速度を検知することができる。電圧制御部１７は、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬまたはメモリセルＭＣのセル電源電圧ＶＣＳのいずれか少なくとも一方を制御することができる。また、電圧制御部１７は、セル電源電圧ＶＣＳに連動してダミーセル電源電圧ＶＲＥＰを制御することができる。この時、ダミーセル電源電圧ＶＲＥＰは、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳよりも一定の電圧だけ低い電位に設定することができる。これは、メモリセルＭＣの特性がランダムにばらついていることを考慮して、しきい値電圧が最も高くなっている（最も読み出し電流が小さい）メモリセルＭＣの特性を再現できるようにするためである。このダミーセル電源電圧ＶＲＥＰは、このランダムばらつき分に相当する一定の電圧だけ低い値に設定することができる。
【００２６】
そして、メモリセルＭＣのリードライト動作を行う前に、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作が行われる。このワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの設定動作時には、テストイネーブル信号ＥＮが活性化されることで、クロック信号ＣＬＫに従って速度検知部１６が動作される。この速度検知部１６では、例えば、ビット線ＢＬ１〜ＢＬｍの容量を模擬したダミービット線の充放電を繰り返すことができる。そして、クロック信号ＣＬＫの一周期において、その充放電の繰り返し回数をカウントし、そのカウント値ＣＯＵＮＴに基づいてコード情報を設定することができる。なお、コード情報は、製品出荷前の検査工程において、図１の半導体記憶装置が搭載されるチップ内のヒューズ素子またはレジスタに記憶するようにしてもよい。
【００２７】
そして、電圧制御部１７において、このコード情報に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳが設定され、セル電源電圧ＶＣＳが負荷トランジスタＬ１、Ｌ２のソースに供給されるとともに、ワード線電圧ＶＷＬがバッファＢ１〜Ｂｎの電源電圧として供給される。また、ダミーセル電源電圧ＶＲＥＰがダミー負荷トランジスタＤＬ１、ＤＬ２のソースに供給されるとともに、バッファＢ０の電源電圧として供給される。
【００２８】
ここで、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法として、パワーセーブモードとディスターブマージン改善モードとを設けることができる。パワーセーブモードでは、メモリセルＭＣの読み出し速度が大きい場合は小さい場合に比べて、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳの双方を低くすることができる。ディスターブマージン改善モードでは、読み出し速度が大きい場合は小さい場合に比べて、セル電源電圧ＶＣＳを一定のままでワード線電圧ＶＷＬを低くすることができる。また、メモリセルＭＣの特性のばらつきに応じてパワーセーブモードまたはディスターブマージン改善モードを選択することができる。メモリセルＭＣの特性のばらつきは、メモリセルＭＣのディスターブ不良発生率から見積もることができる。
【００２９】
そして、待機時において、制御部４にてプリチャージ信号ＰＣｂが活性化されることで、プリチャージトランジスタＨ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢがオンされ、ダミービット線ＤＢＬおよびビット線ＢＬ１〜ＢＬｍ、ＢＬＢ１〜ＢＬＢｍがハイレベルにプリチャージされる。この時、ダミービット線ＤＢＬの電位がインバータ１５にて反転されることで、センスアンプイネーブル信号ＳＡＥがロウレベルに維持され、センスアンプ回路が非活性化される。
【００３０】
また、読み出し時において、ロウデコーダ１３にてロウ選択されたワード線ＷＬ１〜ＷＬｎが立ち上がるタイミングでバッファＢ０の出力が立ち上げられる。そして、例えば、選択セルの記憶ノードＮには‘０’、記憶ノードＮＢには‘１’が記憶されているものとすると、選択ロウのワード線ＷＬ１〜ＷＬｎが立ち上がることによって伝送トランジスタＦ１がオンし、選択カラムのビット線ＢＬ１〜ＢＬｍにセル電流が流れる。このため、選択カラムのビット線ＢＬ１〜ＢＬｍの電位は徐々に低下する。
【００３１】
また、バッファＢ０の出力が立ち上がることによってダミー伝送トランジスタＤＦ１がオンし、ダミービット線ＤＢＬにダミー電流が流れる。このため、ダミービット線ＤＢＬの電位は徐々に低下する。ここで、ダミービット線ＤＢＬはビット線ＢＬ１〜ＢＬｍの容量を模擬することで、ビット線ＢＬ１〜ＢＬｍの電位の変化状況をダミービット線ＤＢＬで模擬することができる。
【００３２】
そして、ダミービット線ＤＢＬの電位がインバータ１５のしきい値に達すると、センスアンプイネーブル信号ＳＡＥが立ち上がり、センスアンプ回路が活性化される。そして、センスアンプ回路において、ビット線ＢＬ１〜ＢＬｍを介して伝送された信号に基づいてメモリセルＭＣに記憶されているデータが検出され、読み出しデータＤＯとして出力される。
【００３３】
ここで、メモリセルＭＣの読み出し速度が速い場合はディスターブマージンが小さく、メモリセルＭＣの読み出し速度が遅い場合はディスターブマージンが大きいという関係がある。一方、セル電源電圧ＶＣＳを上げると、メモリセルリーク電流が増えるが、メモリセルＭＣの読み出し速度が速くなり、セル電源電圧ＶＣＳを下げると、メモリセルリーク電流が減るが、メモリセルＭＣの読み出し速度が遅くなるという関係がある。また、ワード線電圧ＶＷＬを上げると、メモリセルＭＣに書き込み易いが、ディスターブマージンが小さくなり、ワード線電圧ＶＷＬを下げると、メモリセルＭＣに書き込み難いが、ディスターブマージンが大きいという関係がある。また、ワード線電圧ＶＷＬを上げると、メモリセルＭＣの読み出し速度が速くなるが、ディスターブマージンが小さくなり、ワード線電圧ＶＷＬを下げると、メモリセルＭＣの読み出し速度が遅くなるが、ディスターブマージンが大きくなるという関係がある。
【００３４】
このため、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、動作速度の低下を抑制しつつ、動作マージンを向上させることが可能となる。
【００３５】
すなわち、メモリセルＭＣの読み出し速度が速い場合は、読み出し速度に余裕があると考えられる。このため、読み出し速度の余裕分に応じてセル電源電圧ＶＣＳを下げることにより、メモリセルリーク電流を減らすことができ、消費電力を低減することができる。また、読み出し速度の余裕分に応じてワード線電圧ＶＷＬを下げることにより、ディスターブマージンを増大させることができる。
【００３６】
一方、メモリセルＭＣの読み出し速度が遅い場合は、メモリセルリーク電流およびディスターブマージンに余裕があると考えられる。このため、メモリセルリーク電流の余裕分に応じてセル電源電圧ＶＣＳを上げることにより、メモリセルＭＣの読み出し速度を増大させることができる。また、ディスターブマージンの余裕分に応じてワード線電圧ＶＷＬを上げることにより、メモリセルＭＣの読み出し速度を増大させることができる。
【００３７】
図２（ａ）は、図１のメモリセルの各トランジスタのしきい値電圧とメモルセルリーク電流との関係を示す図、２（ｂ）は、図１のメモリセルの各トランジスタのしきい値電圧と読み出し電流との関係を示す図、２（ｃ）は、図１のメモリセルの各トランジスタのしきい値電圧とディスターブマージンとの関係を示す図である。なお、図２（ａ）〜２（ｃ）において、ＰＤはプルダウン側のトランジスタ、ＰＵはプルアップ側のトランジスタを示す。
図２（ａ）において、ＳＲＡＭでは、メモリセルリーク電流は、プルダウン側のトランジスタのしきい値電圧だけでなく、プルアップ側のトランジスタのしきい値電圧にも強く依存する。
一方、図２（ｂ）において、ＳＲＡＭでは、読み出し電流は、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。また、図２（ｃ）において、ＳＲＡＭでは、ディスターブマージンは、プルダウン側のトランジスタのしきい値電圧のみに強く依存する。
このため、ディスターブマージンと読み出し電流は相関が高く、メモリセルの読み出し電流によってチップを分類し、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、読み出し速度とディスターブマージンとの均衡を高精度にとることができる。
【００３８】
図３は、図１の速度検知部の構成の一例を示すブロック図である。なお、この速度検知部１６では、４本のダミービット線ＤＢＬ１〜ＤＢＬ４を設ける方法について説明したが、Ｋ（Ｋは正の整数）本のダミービット線を設けるようにしてもよい。
【００３９】
図３において、速度検知部１６には、制御部２１、ＯＲ回路２２、カウンタ２３、ダミービット線ＤＢＬ１〜ＤＢＬ４、ダミーセルＤＣ１〜ＤＣ４、プリチャージトランジスタＴ１〜Ｔ４、フリップフロップＰ１〜Ｐ４、容量Ｃ１〜Ｃ４、インバータＮ１〜Ｎ４およびバッファＡ１〜Ａ４が設けられている。なお、ダミーセルＤＣ１〜ＤＣ４は、図１のダミーセルＤＣと同様に構成することができる。ダミービット線ＤＢＬ１〜ＤＢＬ４は、図１のダミービット線ＤＢＬと同様に構成することができる。プリチャージトランジスタＴ１〜Ｔ４は、Ｐチャンネル電界効果トランジスタを用いることができる。また、容量Ｃ１〜Ｃ４は、図１のダミービット線ＤＢＬの容量に対応させることができる。
【００４０】
ここで、各ダミーセルＤＣ１〜ＤＣ４は、ダミー伝送トランジスタＤＦ１をそれぞれ介してダミービット線ＤＢＬ１〜ＤＢＬ４にそれぞれ接続されている。また、各ダミーセルＤＣ１〜ＤＣ４のダミー伝送トランジスタＤＦ１のゲートには、バッファＡ１〜Ａ４の出力が接続されている。また、ダミーセル電源電圧ＶＲＥＰが、ダミーセルＤＣ１〜ＤＣ４およびバッファＡ１〜Ａ４の電源電圧として供給される。
【００４１】
また、各ダミービット線ＤＢＬ１〜ＤＢＬ４の一端は、プリチャージトランジスタＴ１〜Ｔ４をそれぞれ介して電源電位に接続されている。各ダミービット線ＤＢＬ１〜ＤＢＬ４の他端は、インバータＮ１〜Ｎ４をそれぞれ介して次段のフリップフロップＰ１〜Ｐ４のセット端子に接続されるとともに、前段のフリップフロップＰ１〜Ｐ４のリセット端子に接続されている。ただし、初段のフリップフロップＰ１については、インバータＮ４の出力が直接入力される代わりに、インバータＮ４の出力と制御部２１の出力との論理和がＯＲ回路２２を介して入力される。また、カウンタ２３には、インバータＮ４の出力が入力されている。
【００４２】
図４は、図３の速度検知部のダミービット線電圧の波形を示すタイミングチャートである。
図４において、初期状態では、ダミービット線ＤＢＬ１〜ＤＢＬ４がロウレベルになると、インバータＮ１〜Ｎ４の出力がハイレベルになり、フリップフロップＰ１〜Ｐ４がリセットされる。このため、プリチャージトランジスタＴ１〜Ｔ４がオンされ、ダミービット線ＤＢＬ１〜ＤＢＬ４がハイレベルにプリチャージされる。そして、出荷テスト時に制御部２１にテストイネーブル信号ＥＮが活性化されると、フリップフロップＰ１がセットされる。このため、プリチャージトランジスタＴ１がオフされるとともに、バッファＡ１が活性化され、ダミーセルＤＣ１を介してダミービット線ＤＢＬ１が放電される。
【００４３】
そして、ダミービット線ＤＢＬ１が十分放電されると、インバータＮ１の出力が反転し、次段のフリップフロップＰ１がセットされる。このため、プリチャージトランジスタＴ２がオフされるとともに、バッファＡ２が活性化され、ダミーセルＤＣ２を介してダミービット線ＤＢＬ２が放電される。
【００４４】
そして、ダミービット線ＤＢＬ２が十分放電されると、インバータＮ２の出力が反転し、次段のフリップフロップＰ３がセットされるとともに、前段のフリップフロップＰ１がリセットされる。ここで、フリップフロップＰ３がセットされると、プリチャージトランジスタＴ３がオフされるとともに、バッファＡ３が活性化され、ダミーセルＤＣ３を介してダミービット線ＤＢＬ３が放電される。また、フリップフロップＰ１がリセットされると、プリチャージトランジスタＴ１がオンされるとともに、バッファＡ１が非活性化され、ダミービット線ＤＢＬ１がハイレベルにプリチャージされる。
【００４５】
次に、ダミービット線ＤＢＬ３が十分放電されると、インバータＮ３の出力が反転し、次段のフリップフロップＰ４がセットされるとともに、前段のフリップフロップＰ２がリセットされる。ここで、フリップフロップＰ４がセットされると、プリチャージトランジスタＴ４がオフされるとともに、バッファＡ４が活性化され、ダミーセルＤＣ４を介してダミービット線ＤＢＬ４が放電される。また、フリップフロップＰ２がリセットされると、プリチャージトランジスタＴ２がオンされるとともに、バッファＡ２が非活性化され、ダミービット線ＤＢＬ２がハイレベルにプリチャージされる。
【００４６】
次に、ダミービット線ＤＢＬ４が十分放電されると、インバータＮ４の出力が反転し、次段のフリップフロップＰ１がセットされるとともに、前段のフリップフロップＰ３がリセットされる。ここで、フリップフロップＰ１がセットされると、プリチャージトランジスタＴ１がオフされるとともに、バッファＡ１が活性化され、ダミーセルＤＣ１を介してダミービット線ＤＢＬ１が放電される。また、フリップフロップＰ３がリセットされると、プリチャージトランジスタＴ３がオンされるとともに、バッファＡ３が非活性化され、ダミービット線ＤＢＬ３がハイレベルにプリチャージされる。さらに、インバータＮ４の出力が反転すると、カウンタ２３にてカウントアップされ、カウント値ＣＯＵＮＴとして出力される。
【００４７】
このような動作がクロック信号ＣＬＫの１周期分だけ繰り返され、インバータＮ４の出力が反転するごとに、カウント値ＣＯＵＮＴがインクリメントされる。ここで、ダミーセルＤＣ１〜ＤＣ４の放電が速いと、インバータＮ４の出力の反転タイミングが速くなり、クロック信号ＣＬＫの１周期分におけるカウント値ＣＯＵＮＴが増大する。ここで、ダミーセルＤＣ１〜ＤＣ４の放電が速いと、メモリセルＭＣの読み出し速度が速くなる。このため、カウント値ＣＯＵＮＴを参照することにより、メモリセルＭＣの読み出し速度を検知することができる。
【００４８】
従って、図１の電圧制御部１７において、カウント値ＣＯＵＮＴに基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することにより、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することが可能となる。
【００４９】
また、図３の構成では、読み出し電流だけでなく、ビット線の配線抵抗、配線容量、インバータのしきい値変動なども反映されるため、実際の動作速度により近づくようにＳＲＡＭを分類することが可能となり、これら諸特性の変動が補償されるようにワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定することができる。
【００５０】
図５（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図、図５（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるワード線電圧およびセル電源電圧と、カウント値との関係を示す図である。
図５（ａ）において、メモリセルＭＣのランダムばらつき量がそれほど大きくなくディスターブ不良を考慮する必要がない場合は、パワーセーブモードに設定することができる。このパワーセーブモードでは、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値ＣＯＵＮＴが大きなチップについてはリーク電流を削減することができ、消費電力を抑制することができる。
一方、図５（ｂ）において、メモリセルＭＣのランダムばらつき量が大きく、ディスターブ不良による歩留まり低下を考慮する必要がある場合は、ディスターブマージン改善モードに設定することができる。このディスターブマージン改善モードでは、カウント値ＣＯＵＮＴにかかわらずセル電源電圧ＶＣＳを一定に維持するとともに、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬを小さくする。このように設定することで、一定の動作速度を維持しつつ、カウント値ＣＯＵＮＴが大きなチップについてはディスターブ不良を低減することができ、チップの歩留まりを向上させることができる。これらのモードは、製造初期と成熟期、あるいは製造条件の違いなどによって適宜設定することができる。
【００５１】
図６（ａ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図６（ｂ）は、図１の半導体記憶装置のパワーセーブモードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。なお、トリミング前とは、カウント値ＣＯＵＮＴに応じてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する前を示し、トリミング後とは、カウント値ＣＯＵＮＴに応じてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定した後を示す。
【００５２】
図６（ａ）および図６（ｂ）において、図５（ａ）のパワーセーブモードでは、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを小さくすることにより、読み出し電流を一定に維持しつつ、リーク電流を削減できる。
【００５３】
図７（ａ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後の読み出し電流とカウント値との関係を示す図、図７（ｂ）は、図１の半導体記憶装置のディスターブマージン改善モードにおけるトリミング前後のリーク電流とカウント値との関係を示す図である。
【００５４】
図７（ａ）および図７（ｂ）において、図５（ｂ）のディスターブマージン改善モードでは、カウント値ＣＯＵＮＴにかかわらずセル電源電圧ＶＣＳを一定に維持するとともに、カウント値ＣＯＵＮＴが大きいほど、ワード線電圧ＶＷＬを小さくする。このように設定することにより、読み出し電流を一定に維持しつつ、ディスターブマージンを改善できる。
【００５５】
なお、上述した実施形態では、メモリセルＭＣの読み出し速度に基づいてワード線電圧ＶＷＬおよびセル電源電圧ＶＣＳを設定する方法について説明したが、メモリセルＭＣの読み出し速度に基づいてメモリセルＭＣのトランジスタのウェルバイアスまたは基板バイアスを制御するようにしてもよい。
【００５６】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００５７】
１１ メモリセルアレイ、１２ カラムデコーダ、１３ ロウデコーダ、１４、２１ 制御部、１５、Ｎ１〜Ｎ４ インバータ、１６ 速度検知部、１７ 電圧制御部、１８ ダミーセルアレイ、ＭＣ メモリセル、ＤＣ、ＤＣ１〜ＤＣ４ ダミーセル、Ｂ０〜Ｂｎ、Ａ１〜Ａ４ バッファ、Ｎ、ＮＢ 記憶ノード、Ｄ、ＤＢ ダミーノード、ＷＬ１〜ＷＬｎ ワード線、ＢＬ、ＢＬＢ ビット線、ＤＢＬ、ＤＢＬＢ、ＤＢＬ１〜ＤＢＬ４ ダミービット線、Ｌ１、Ｌ２ 負荷トランジスタ、Ｄ１、Ｄ２ 駆動トランジスタ、Ｆ１、Ｆ２ 伝送トランジスタ、ＤＬ１、ＤＬ２ ダミー負荷トランジスタ、ＤＤ１、ＤＤ２ ダミー駆動トランジスタ、ＤＦ１、ＤＦ２ ダミー伝送トランジスタ、Ｈ０〜Ｈｍ、Ｈ１Ｂ〜ＨｍＢ、Ｔ１〜Ｔ４ プリチャージトランジスタ、２２ ＯＲ回路、２３ カウンタ、Ｐ１〜Ｐ４ フリップフロップ、Ｃ１〜Ｃ４ 容量
【特許請求の範囲】
【請求項１】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作を模擬するダミーセルと、
前記ダミーセルから読み出された信号を伝送するダミービット線と、
前記メモリセルの読み出し速度を検知する速度検知部と、
前記メモリセルの読み出し速度に基づいて前記ワード線の電圧および前記メモリセルのセル電源電圧を制御する電圧制御部とを備え、
前記電圧制御部は、
前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くするパワーセーブモードと、
前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くするディスターブマージン改善モードとを備え、
前記メモリセルの特性のばらつきに応じて前記パワーセーブモードまたは前記ディスターブマージン改善モードを選択することを特徴とする半導体記憶装置。
【請求項２】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの読み出し速度を検知する速度検知部と、
前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する電圧制御部とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記速度検知部は、
前記メモリセルの動作を模擬するダミーセルと、
前記ダミーセルから読み出された信号を伝送するダミービット線とを備え、
前記ダミーセルから前記ダミービット線に信号が読み出された時の前記ダミービット線の電位に基づいて前記メモリセルの読み出し速度を検知することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くすることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くすることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項１】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの動作を模擬するダミーセルと、
前記ダミーセルから読み出された信号を伝送するダミービット線と、
前記メモリセルの読み出し速度を検知する速度検知部と、
前記メモリセルの読み出し速度に基づいて前記ワード線の電圧および前記メモリセルのセル電源電圧を制御する電圧制御部とを備え、
前記電圧制御部は、
前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くするパワーセーブモードと、
前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くするディスターブマージン改善モードとを備え、
前記メモリセルの特性のばらつきに応じて前記パワーセーブモードまたは前記ディスターブマージン改善モードを選択することを特徴とする半導体記憶装置。
【請求項２】
データを記憶するメモリセルと、
前記メモリセルをロウごとに選択するワード線と、
メモリセルから読み出された信号をカラムごとに伝送するビット線と、
前記メモリセルの読み出し速度を検知する速度検知部と、
前記メモリセルの読み出し速度に基づいて前記ワード線の電圧または前記メモリセルのセル電源電圧のいずれか少なくとも一方を制御する電圧制御部とを備えることを特徴とする半導体記憶装置。
【請求項３】
前記速度検知部は、
前記メモリセルの動作を模擬するダミーセルと、
前記ダミーセルから読み出された信号を伝送するダミービット線とを備え、
前記ダミーセルから前記ダミービット線に信号が読み出された時の前記ダミービット線の電位に基づいて前記メモリセルの読み出し速度を検知することを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記ワード線の電圧および前記セル電源電圧の双方を低くすることを特徴とする請求項２または３に記載の半導体記憶装置。
【請求項５】
前記電圧制御部は、前記読み出し速度が大きい場合は小さい場合に比べて、前記セル電源電圧を一定のままで前記ワード線の電圧を低くすることを特徴とする請求項２または３に記載の半導体記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１３−１１４７２７（Ｐ２０１３−１１４７２７Ａ）
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願番号】特願２０１１−２６２０２１（Ｐ２０１１−２６２０２１）
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年６月１０日（２０１３．６．１０）
【国際特許分類】
【出願日】平成２３年１１月３０日（２０１１．１１．３０）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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