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Fターム[5J042CA22]の内容

論理回路 (4,317) | 論理回路の構成要素 (2,115) | 基本論理回路 (744) | アンド回路 (130)

Fターム[5J042CA22]に分類される特許

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【課題】所望の論理回路を構成する記憶素子ブロックの総量を減らすことを図る。
【解決手段】N(Nは、2以上の整数)本のアドレス線と、N本のデータ線と、複数の記憶部であって、各記憶部は、前記N本のアドレス線から入力されるアドレスをデコードしてワード線にワード選択信号を出力するアドレスデコーダと、前記ワード線とデータ線に接続し、真理値表を構成するデータをそれぞれ記憶し、前記ワード線から入力される前記ワード選択信号により、前記データを前記データ線に入出力する複数の記憶素子を有する、複数の記憶部と、を備え、前記記憶部のN本のアドレス線は、前記記憶部の他のN個の記憶部のデータ線に、それぞれ接続するとともに、前記記憶部のN本のデータ線は、前記記憶部の他のN個の記憶部のアドレス線に、それぞれ接続する半導体装置が提供される。 (もっと読む)


【課題】CMOSICを用いたフェールセーフAND回路を提供する。
【解決手段】入力端子に論理値1の電源枠外レベルの論理入力信号が入力しているときに前段から入力する交流信号を後段へ伝達する交流信号伝達部1−1〜1−nを、縦続接続し、各交流信号伝達部1−1〜1−nを、入力する電源枠外レベルの交流信号に基づいて電源枠内レベルの交流信号を出力する第1CMOSICAと、論理入力信号の入力端子となる電源端子に電源枠外レベルの論理入力信号が入力しているときに第1CMOSICAから出力される電源枠内レベルの交流信号に基づいて電源枠外レベルの交流信号を後段の交流信号伝達部に伝達する第2CMOSICBと、第1CMOSICA及び第2CMOSICBの各入力ラインとそれぞれの低電位側電源ラインとの間に接続したコンデンサとを備えて構成した。 (もっと読む)


【課題】電源遮断後の起動時間が短く、高集積化及び低消費電力化を図ることが可能であるプログラマブルロジックデバイスを提供する。
【解決手段】入出力ブロックと、論理エレメントを有する複数の論理ブロックと、該複数の論理ブロックを接続する配線とを有するプログラマブルロジックデバイスにおいて、論理エレメントは、コンフィギュレーションデータが保持されたコンフィギュレーションメモリ及び選択回路を有するルックアップテーブルを有する。また、コンフィギュレーションメモリは、酸化物半導体膜をチャネル領域に有するトランジスタと、該トランジスタ及び選択回路の間に設けられた演算回路とを有するメモリ素子を複数有し、入力信号に応じて選択回路によりコンフィギュレーションデータを選択的に切り替えて出力する。 (もっと読む)


【課題】多数決回路を使用した半導体集積回路において、HWの増加をおさえ、且つ、信頼性を向上させる。
【解決手段】多数決回路を使用した半導体集積回路が、組合せ回路に接続される複数の第1のFF(Flip Flop)と、前記第1のFFと同じ入力信号を受け付けることで当該信号を複製する複数の第2のFFとを備える。複数の前記第1のFFの中から何れかの第1のFFを選択する。前記選択された第1のFFと同じ入力信号を、複数の前記第2のFFに接続する。前記選択された前記第1のFFの出力信号と同じ信号を多数決判定手段に接続する。前記FF出力選択手段により接続された前記第1のFFの出力信号と、前記複数の第2のFFの各出力信号と、を受け付け、当該受け付けた各信号に基づいて多数決判定を行う。多数決判定の対象とする第1のFFを任意に変えられる。 (もっと読む)


【課題】信号の遅延量を微調整可能な可変遅延回路を提供する。
【解決手段】可変遅延回路において、N個の可変論理回路を用いてN段のセレクタが直列接続される。1段目のセレクタSL1の2つの入力端子に信号が入力される際、入力信号が通過する2つの信号経路D1には経路差d1が存在している。また、2段目のセレクタSL2の2つの入力端子に信号が入力される際、入力信号が通過する2つの信号経路D2には、経路差d2が存在している。信号が通過する当該経路の組み合わせは、セレクタSLの段数に基づき、N段であるため2nとおりの信号経路の組み合わせが生じる。すなわち、2nとおりの切替信号R1〜Rnの組み合わせに基づいて2nとおりの信号経路が選択される。2nとおりの信号経路の組み合わせに基づく配線経路差に基づいて信号遅延量を調節する。 (もっと読む)


【課題】2相式の非同期式回路の処理速度を向上させると共に、回路規模の増大を抑制する。
【解決手段】非同期式回路200は、段階的に接続された複数の回路ブロックを備え、夫々の回路ブロックが、演算回路と、該演算回路に対して2相式制御を行う制御回路を有する。モード制御回路230は、1段目の回路ブロックに対して、該回路ブロックが休止相を開始したときに初期化を開始し、最下段の回路ブロックが休止相を開始したときに稼働相を開始し、2段目の回路ブロックに対して、1段目の回路ブロックが初期化を開始したときに稼働相を開始し、1段目の回路ブロックが稼働相を開始したときに初期化を開始するように制御を行う。 (もっと読む)


【課題】耐タンパ性を有する、可変論理機能を実現するための記憶回路を有する半導体装置を提供する。
【解決手段】制御回路24は、記憶回路23の次の読出しアドレスを先に記憶回路23から読出した制御フィールドの情報または外部イベント入力に基づいて自律的に制御することが可能である。正規デコーダ28は、制御回路24から出力されるアドレスをデコードし、デコード結果に基づいて、データフィールドの少なくとも1つの正規メモリセルと、制御フィールドの少なくとも1つのメモリセルを選択する。冗長制御回路51は、イネーブル信号が活性化された場合に限り、制御回路24から出力されるアドレスと、所定の正規メモリセルのアドレスとが一致したときに、正規デコーダ28による選択を禁止し、データフィールドの少なくとも1つの冗長メモリセルと制御フィールドの少なくとも1つの冗長メモリセルを選択する。 (もっと読む)


【課題】デバイスの小面積化と低消費電力化を実現することが可能なリコンフィギュラブルロジックブロック、並びにこれを用いたプログラマブル論理回路装置、及び、テクノロジマッピング方法を提供する。
【解決手段】最大K入力(x[0]〜x[K−1])のリコンフィギュラブルロジックブロック(K−ALUT)は、m入力(y[0]〜y[m−1]、ただしmはKよりも小さくyはxに属する)の第1ルックアップテーブル1と、n入力(z[0]〜z[n−1]、ただしnはKよりも小さくzはxに属する)の第2ルックアップテーブル2と、p入力(c[0]〜c[p−1]、ただしpはKよりも小さくcはxに属する)の組み合わせ回路3と、組み合わせ回路3の出力に応じて第1ルックアップテーブル1と第2ルックアップテーブル2のいずれか一方を選択するセレクタ4と、を有する。 (もっと読む)


【課題】セット全体のコストダウンや小型化、ないしは、起動時間の短縮を実現することが可能なリコンフィギュラブルロジック装置を提供する。
【解決手段】リコンフィギュラブルロジック装置において、ルックアップテーブル11は、コンフィギュレーションデータを不揮発的に記憶する手段として、強誘電体素子のヒステリシス特性を利用した不揮発性フリップフロップFFを有する。コンフィギュレーションデータは、ルックアップテーブル11に任意の入出力論理値表を実装するための設定データであり、プログラミングによって設定される。 (もっと読む)


【課題】同期ラッチング機能を持つ多値論理手段を提供する。
【解決手段】トランジスタ1、2、17と抵抗20、21等が構成する判別手段、この判別結果信号に基づき動作する、トランジスタ41、37、ダイオード39及び抵抗15が構成するオン・オフ駆動手段及び、このオン・オフ駆動手段がオン・オフ駆動する、トランジスタ3、4が構成する双方向性プル・スイッチング手段が新・多値論理フージ(Hooji)代数を実現した多値論理回路を構成する。前記判別手段と前記オン・オフ駆動手段の間でやり取りする信号は2値信号と同様な為、その間に2値同期型フリップ・フロップ手段として同期信号発生手段60、トランジスタ61及び抵抗26、28が構成する同期信号供給手段が供給する同期信号に基づき動作するD型フリップ・フロップ27を挿入・接続する。 (もっと読む)


【課題】プログラマブルロジックデバイスに適用してプログラマブルロジックアレー集積回路デバイスの動作速度を増加するための相互接続リソースの提供。
【解決手段】プログラマブルロジック集積回路(10)は、交差する複数の領域の行および列からなる配列をもって、デバイス上に配置された複数のプログラマブルロジック領域(20)を有する。領域から領域へおよび/または領域間におけるプログラム可能な相互接続を形成するための相互接続リソース(例えば、相互接続コンダクタ等)が設けられ、これらのうちの少なくともいくつかは、構造的には類似であるが著しく異なる信号伝送速度特性を有する2つの形式で構成される。例えば、これらの双対形式相互接続リソースのうちの主要なまたは大きな部分(200a,210a,230a)はノーマル速度と呼ばれるものであり、少ないほうの部分(200b,210b,230b)は大幅に高速な信号速度を有する。 (もっと読む)


【課題】より信頼性の高い半導体集積回路を提供すること。
【解決手段】本発明にかかる半導体集積回路は、入力信号DINを記憶保持する複数のフリップフロップF1と、複数のフリップフロップF1からの出力の多数決結果MJを出力する多数決回路7と、複数のフリップフロップF1の出力不一致を検出し、エラー信号を出力するエラー検出回路2と、エラー検出回路2からのエラー信号を監視する監視回路3と、を備え、監視回路3は、エラー検出回路2からのエラー信号をもとに、複数のフリップフロップF1のうち、出力不一致が発生しているフリップフロップF1に対して書き戻しを行うリフレッシュ動作を指示するとともに、リフレッシュ動作により書き戻らなかった場合には外部に通知を行うものである。 (もっと読む)


【課題】電源電圧が低下したときに信号保持回路での信号保持を確実に解除する。
【解決手段】出力端子toを複数の入力端子のうちの1つtbに接続し、残りの外部入力端子taに外部信号が入力される論理和回路14と、該論理和回路14の出力端子に接続された単一パルスを生成するパルス生成回路15とを備え、前記論理和回路14の前記外部入力端子tbにハイレベルのパルス信号が入力されたときに、当該論理和回路14の出力をハイレベルに保持する信号保持回路13であって、前記論理和回路14の前記出力端子toと前記入力端子tbとの間に、電源電圧低下時に当該論理和回路14によるハイレベル保持状態を解除する電圧を高めるダイオードDを介挿した。 (もっと読む)


【課題】消費電力を低減できるPLD回路、集積回路装置及び電子機器等を提供すること。
【解決手段】PLD回路は、各トランジスター列が直列接続されたプログラマブルな複数のトランジスターを有する第1〜第m(mは2以上の整数)のトランジスター列TA1〜TAmを含む。第1〜第mのトランジスター列TA1〜TAmの一端に第1の非直流電源VS1が供給される。第1〜第mのトランジスター列TA1〜TAmの各トランジスター列は、複数の入力信号XP(X1P〜XiP)、XN(X1N〜XiN)によってオン・オフされる。第1の非直流電源VS1の電圧により規定される第1のホールド期間に、第1〜第mのトランジスター列TA1〜TAmの他端のノードである第1〜第mのノードNA1〜NAmの電圧レベルを各々出力する。 (もっと読む)


【課題】スイッチノードのデータ転送時間を極小として動作を高速化することができるプログラマブルデバイス回路を提供する。
【解決手段】二次元アレイ状に配置されている複数の回路ブロックに個々に接続されている複数のスイッチノード100が相互接続により二次元の可変自在な接続網を形成する。このスイッチノード100が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。プリチャージロジック回路はプリチャージ動作に多分に時間を必要とすることでデータ転送時間を短縮できる。そのプリチャージ時間は回路ブロックのデータ出力時間と重複しているのでタイムロスとならない。 (もっと読む)


【課題】本発明は、スイッチボックスを有する周辺接続ネットワークに外部接続され、プログラム可能な入出力ブロックに接続され、論理関数を実行する再構成可能な論理セルの相互接続配列に関する。
【解決手段】論理セル[i,j]は、1次元i行(i=1〜d)、2次元j列(j=1〜w、d≧2かつw=2又はd=2かつw≧2)となるように配列され、第1及び第2入出力を含み、論理セルそれぞれの第1入出力は、接続ネットワークに接続され、論理セルそれぞれの第2入出力は、第1及び最終の行列がそれぞれd>2又はw>2となる場合を除いて、他の異なる行列の論理セルに接続され、w=2となる両列の間で、かつd=2となる両行の間で、かつ一方向及び逆方向に沿って引き続いて周期的に振動する交差相互接続トポロジを通過して、論理関数の論理深度が、1かつ2×dの間で、又は1かつ2×wの間で構成される。 (もっと読む)


【課題】低サイズ及び低電力で順序回路におけるリーク電流を低減する。
【解決手段】リセット・フリップフロップ104A〜N、108A〜N、112A〜Nがリセットで、セット・リセット・フリップフロップ106A〜N、110A〜N、114A〜Nがセット状態のときに組合せ論理回路102A〜Nが最小リーク電流となるように、これらFFと組合せ論理回路とが接続されている。制御モジュール116は、スタンバイ・モードでは、リセットFFをリセットし、セット・リセットFFをセットすることにより、組合せ論理回路に対して、予め決定された最小リーク・ビットを印加する。これにより、組合せ論理回路は、最小リーク電流での待機状態となる。アクティブ・モードでは、入力120A〜NがFFを介して組合せ論理回路102Aに供給されて論理処理され、そして順次、前段の組合せ論理回路の出力がFFを介して次段の組合せ論理回路に入力される。 (もっと読む)


【課題】クロックゲーティングを行う論理回路において、待機電力を低減すること又は誤動作を抑制すること。
【解決手段】論理回路は、クロック信号が供給されない期間に渡って、ソース端子及びドレイン端子に電位差が存在する状態でオフするトランジスタを有する。該トランジスタのチャネル形成領域は、水素濃度が低減された酸化物半導体によって構成される。具体的には、当該酸化物半導体の水素濃度は、5×1019(atoms/cm)以下である。そのため、当該トランジスタのリーク電流を低減することができる。その結果、当該論理回路の待機電力を低減すること及び誤動作を抑制することができる。 (もっと読む)


【課題】デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することを課題とする。
【解決手段】ソースフォロワ回路と、該ソースフォロワ回路の出力部が入力部に接続され、具備するトランジスタのすべてが単極性の論理回路と、を有し、ソースフォロワ回路に接続されている低電位側の配線の電位は、該トランジスタのすべてが単極性の論理回路に接続されている低電位側の配線よりも低くして論理回路を構成する。このようにすることで、デプレション型の単極性のトランジスタでも動作可能な論理回路を提供することができる。 (もっと読む)


【課題】ノーマリィ・オンの絶縁ゲート型FETを使わなくても構成でき、「出力を開放する」という多値論理出力の仕方ができ、多値論理回路名からその機能が分かり、人の言葉で表現できる多値論理機能を持つ多値論理回路を提供する。
【解決手段】入力数値が特定電位Vmに対応する特定値(整数)mと等しいか等しくないかを判別する判別手段(トランジスタ1、2等の接続体)と、特定電位vmの電源線Vm・出力端子Out間に接続される逆阻止型スイッチ(トランジスタ3、6とダイオード9、12の直列回路)から成る1方向性の出力電位プル手段と、その判別出力信号に基づき前記出力電位プル手段をオン・オフ駆動するオン・オフ駆動手段(トランジスタ1、2と抵抗15、16等の接続体)等を持つ多値論理回路である。 (もっと読む)


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