エッジ検出回路
【課題】入力信号のパルス幅やタイミングに影響されず、且つ１つのエッジ検出に対し複数個の検出信号が出力される懸念を払拭したエッジ検出回路を提供する。
【解決手段】入力信号の立ち上がりエッジを検出するとノードＮ１をロウレベルに変化させる初期化機能付きのＤ型フリップフロップＦＦ１と、ノードＮ１がロウレベルのときノードＮ２と電源端子間をオンさせるＭＰ１と、ノードＮ１がハイレベルのときノードＮ２と接地との間をオンさせるＭＮ１と、ノードＮ２に入力側が接続されノードＮ３に出力側が接続されたインバータＩＮＶ３と、ノードＮ３に入力側が接続されノードＮ４に出力側が接続されたＩＮＶ４と、ノードＮ２とＮ４の間に接続されたＣ１とを備え、ノードＮ３がロウレベルになるとＤ型フリップフロップＦＦ１が初期化され、ノードＮ１がロウレベルになってからノードＮ３がロウレベルになるまでのパルス幅のエッジ検出信号を出力する。
【解決手段】入力信号の立ち上がりエッジを検出するとノードＮ１をロウレベルに変化させる初期化機能付きのＤ型フリップフロップＦＦ１と、ノードＮ１がロウレベルのときノードＮ２と電源端子間をオンさせるＭＰ１と、ノードＮ１がハイレベルのときノードＮ２と接地との間をオンさせるＭＮ１と、ノードＮ２に入力側が接続されノードＮ３に出力側が接続されたインバータＩＮＶ３と、ノードＮ３に入力側が接続されノードＮ４に出力側が接続されたＩＮＶ４と、ノードＮ２とＮ４の間に接続されたＣ１とを備え、ノードＮ３がロウレベルになるとＤ型フリップフロップＦＦ１が初期化され、ノードＮ１がロウレベルになってからノードＮ３がロウレベルになるまでのパルス幅のエッジ検出信号を出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力信号の立ち上がり又は立ち下がりのエッジに同期してエッジ検出信号を出力するエッジ検出回路に関する。
【背景技術】
【０００２】
エッジ検出回路としては、図５および図７に記載のものが知られている。図５に示すエッジ検出回路は、一方の入力側が信号入力端子１に接続されたノア回路ＮＯＲ１の出力ノードＮ５に、キャパシタＣ２と抵抗Ｒ３からなる微分回路３を接続して、その微分回路３のノードＮ６の信号をインバータＩＮＶ５に入力し、そのインバータＩＮＶ５の出力側を信号出力端子２に接続すると共に、ノア回路ＮＯＲ１の他方の入力側に接続したものである。
【０００３】
このエッジ検出回路では、常時は信号出力端子２がロウレベルであり、信号入力端子１がロウレベルである間は、ノードＮ５はハイレベル、ノードＮ６もハイレベルになっている。この状態で、信号入力端子１がハイレベルに立ち上がると、ノードＮ５がロウレベルとなる。これにより、ノードＮ６の電位が、抵抗Ｒ３とキャパシタＣ２の時定数で上昇してきて、そのレベルがインバータＩＮＶ５の閾値Ｖｔｈ５を超えると、そのインバータＩＮＶ５の出力側がハイレベルとなる。と同時にノア回路ＮＯＲ１の出力側のノードＮ５がハイレベルとなる。このようにして、信号入力端子１に入力信号の立ち上がりエッジに同期したエッジ検出信号が信号出力端子２から得られる。
【０００４】
一方、図７に示すエッジ検出回路は、一方の入力側を信号入力端子１に接続し、他方の入力側を９個のインバータＩＮＶ１１〜ＩＮＶ１９を介して信号入力端子１に接続し、出力側を信号出力端子２に接続したアンド回路ＡＮＤ１から構成されている（例えば、特許文献１）。
【０００５】
このエッジ検出回路では、信号入力端子１がロウレベルである期間は、インバータＩＮＶ１９の出力ノードＮ８がハイレベルであるので、信号出力端子２はロウレベルとなっている。この状態で、信号入力端子１がハイレベルに立ち上がると、９段のインバータＩＮＶ１１〜ＩＮＶ１９による遅延時間の経過後、インバータＩＮＶ１９の出力ノードＮ８がハイレベルに立ち上がるので、信号出力端子２はハイレベルになる。このようにして、信号入力端子１に入力信号の立ち上がりエッジに同期したエッジ検出信号が信号出力端子２から得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特願平１１−２９７０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、図５に示したエッジ検出回路では、図６に示すように、パルス幅の短いパルスＰ１が入力すると、ノードＮ５がハイレベルからロウレベルに変化し、その直前までロウレベルに低下していたノードＮ６の電位が、キャパシタＣ２への充電により上昇する。そして、そのノードＮ６の電位がインバータＩＮＶ５の閾値Ｖｔｈ５に達すると、そのインバータＩＮＶ５の出力側がロウレベルに反転するが、このとき、信号入力端子１のパルスＰ１はすでにロウレベルになっているので、ノードＮ５がハイレベルとなり、キャパシタＣ２に電源電圧ＶＤＤが加わるので、ノードＮ６の電位が充電電圧に電源電圧ＶＤＤが加算された電位に急上昇する。この後、キャパシタＣ２の電荷は抵抗Ｒ３と電源を経由して放電される。
【０００８】
そして、ノードＮ６の電位が接地電位ＧＮＤにまで立ち下がらないうちに、次のパルスＰ２が信号入力端子１に入力すると、ノードＮ５の電位が再度ロウレベルに変化するので、ノードＮ６の電位がその分だけ急低下し、そこからキャパシタＣ２への充電が再開される。この結果、ノードＮ６の電位がインバータＩＮＶ５の閾値Ｖｔｈ５にまで達する時間が前回よりも短くなり、このとき信号出力端子２から出力するエッジ検出信号のパルスＴ５幅が、前回のパルスＰ１が入力したときのエッジ検出信号のパルス幅Ｔ４よりも短くなる。
【０００９】
以上の現象は、パルスＰ１とパルスＰ２の間隔Ｔ３が短いために生じたものである。パルスＰ２の場合はそのパルス幅が長くなっているために、ノードＮ６の電位の低下が開始するときのレベルがより高くなっており、次にパルスが入力するまでの間隔が例えば上記の時間Ｔ３と同じであれば、得られるエッジ検出信号のパルス幅は、パルスＰ２を検出したときのそれよりもさらに短くなる。
【００１０】
このように、図５に示したエッジ検出回路では、信号入力端子１に入力する信号の間隔やパルス幅によっては、出力するエッジ検出信号のパルス幅が一様でなく、エッジ検出信号のパルス幅が回路動作に影響を与える回路では使いずらいという問題があった。また、図６のＡに示すように、ノードＮ６の電圧の遷移が緩慢であるときは、この信号にノイズが重畳した場合に、インバータＩＮＶ５の閾値Ｖｔｈ５の付近での信号揺れにより、インバータＩＮＶ５の出力側にハザードが現れ、エッジ検出信号として複数のパルスが出力される可能性があるという問題もあった。
【００１１】
一方、図７に示したエッジ検出回路では、信号入力端子１にインバータＩＮＶ１１〜ＩＮＶ１９の合計遅延時間よりもパルス幅の短いパルスＰ１が入力したときは、そのパルスＰ１と全く同じパルス幅のエッジ検出信号が信号出力端子２に出力するが、インバータＩＮＶ１１〜ＩＮＶ１９の合計遅延時間よりもパルス幅の長いパルスＰ２が入力したときは、その合計遅延時間に相当するパルス幅のエッジ検出信号が信号出力端子２に出力する。
【００１２】
このように、図７に示したエッジ検出回路でも、信号入力端子１に入力する信号のパルス幅によっては、出力するエッジ検出信号のパルス幅が一様でなく、エッジ検出信号のパルス幅が回路動作に影響を与える回路では使いずらいという問題があった。また、図８のＢに示すように、ノードＮ８の電圧の遷移が緩慢であるときは、この信号にノイズが重畳した場合に、アンド回路ＡＮＤ１の閾値付近での信号揺れにより、その出力側にハザードが現れ、エッジ検出信号として複数のパルスが出力される可能性があるという問題もあった。
【００１３】
本発明の目的は、入力信号のパルス幅やタイミングに影響されずに一定パルス幅のエッジ検出信号が得られ、且つ１つの入力信号のエッジ検出に対し複数個のエッジ検出信号が出力される懸念を払拭したエッジ検出回路を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明のエッジ検出回路は、入力信号の立ち上がりエッジを検出すると第１のノードの電位をロウレベルに変化させる初期化機能付きのＤ型フリップフロップと、前記第１のノードの電位がロウレベルのとき第２のノードと電源端子との間を導通させる第１のスイッチ素子と、前記第１のノードの電位がハイレベルのとき前記第２のノードと接地との間を導通させる第２のスイッチ素子と、前記第２のノードに入力側が接続され第３のノードに出力側が接続された第１のインバータと、前記第３のノードに入力側が接続され第４のノードに出力側が接続された第２のインバータと、前記第２のノードと前記第４のノードの間に接続されたキャパシタとを備え、前記第３のノードがロウレベルになるとき前記Ｄ型フリップフロップが初期化されるようにし、前記第１のノードの電位がロウレベルになってから前記Ｄ型フリップフロップが初期化されるまでのパルス幅を有するエッジ検出信号が出力されるようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のエッジ検出回路において、前記第１のスイッチ素子を、オン抵抗の互いに異なる複数のスイッチ素子を並列接続したスイッチ素子群に置き換え、選択手段により前記スイッチ素子群の内の１つのスイッチ素子が選択されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のエッジ検出回路において、前記第１のスイッチ素子に第１の抵抗を直列接続するとともに、前記第２のスイッチ素子に第２の抵抗を直列接続し、前記入力信号が２以上間欠入力するとき、その最小間隔に応じて、前記第１および第２の抵抗の値を設定したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のエッジ検出回路において、前記Ｄ型フリップフロップを、前記入力信号の立ち下がりを検出すると前記第１のノードの電位をロウレベルに変化させるＤ型フリップフロップに置き換えたことを特徴とする。
【発明の効果】
【００１５】
請求項１にかかる発明によれば、入力信号のパルス幅の長短如何に拘わらず、一定のパルス幅の立ち上がりのエッジ検出信号を得ることができ、また、キャパシタが接続される第２のノードは正帰還動作されるので、１つのエッジ検出に対し複数個のパルスが出力されることも無くなる。また、請求項２にかかる発明によれば、第１のスイッチ素子を、連続して入力する複数の信号の間隔に応じたオン抵抗のものに切り替えることで、それらの信号の立ち上がりエッジを確実に検出することができる。また、請求項３にかかる発明によれば、第１の抵抗および第２の抵抗の値を、連続して入力する複数の信号の間隔に応じた値に調整することで、それらの信号の立ち上がりエッジを確実に検出することができる。また、請求項４にかかる発明によれば、入力信号の立ち下がりエッジについても、上記と同様に検出することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例のエッジ検出回路の回路図である。
【図２】図１のエッジ検出回路の動作波形図である。
【図３】本発明の第２の実施例のエッジ検出回路の回路図である。
【図４】本発明の第３の実施例のエッジ検出回路の回路図である。
【図５】第１の従来例のエッジ検出回路の回路図である。
【図６】図５のエッジ検出回路の動作波形図である。
【図７】第２の従来例のエッジ検出回路の回路図である。
【図８】図７のエッジ検出回路の動作波形図である。
【発明を実施するための形態】
【００１７】
＜第１の実施例＞
図１に本発明の第１の実施例のエッジ検出回路を示す。図１において、ＦＦ１はＤ型フリップフロップであり、ＲＢ端子（初期化端子）を有し、ＣＫ端子が信号入力端子１に接続され、Ｄ端子が電源端子ＶＤＤに接続されている。このフリップフロップＦＦ１は、信号入力端子１の信号がロウレベルからハイレベルに立ち上がると、Ｄ端子に入力している電圧ＶＤＤを取り込み、Ｑ端子をハイレベルにするが、ＲＢ端子がロウレベルになると、Ｑ端子をロウレベルに初期化する。このフリップフロップＦＦ１のＱ端子には、信号出力端子２とインバータＩＮＶ１の入力側が接続される。そして、そのインバータＩＮＶ１の出力側（ノードＮ１）に、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるインバータＩＮＶ２が接続される。このインバータＩＮＶ２の出力側（ノードＮ２）にはキャパシタＣ１の一端とインバータＩＮＶ３の入力側が接続されている。また、インバータＩＮＶ３の出力側（ノードＮ３）にはインバータＩＮＶ４の入力側とフリップフロップＦＦ１のＲＢ端子が接続されている。さらに、このインバータＩＮＶ４の出力側（ノードＮ４）はキャパシタＣ１の他端に接続されている。なお、ノードＮ１〜Ｎ４は請求項の第１〜第４のノードの具体例であり、インバータＩＮＶ３は請求項の第１のインバータの具体例、インバータＩＮＶ４は請求項の第２のインバータの具体例である。
【００１８】
次に動作を説明する。本実施例のエッジ検出回路は、待機状態では、フリップフロップＦＦ１のＱ端子がロウレベル、インバータＩＮＶ１の出力側（ノードＮ１）がハイレベル、インバータＩＮＶ２の出力側（ノードＮ２）がロウレベル、インバータＩＮＶ３の出力側（ノードＮ３）がハイレベル、インバータＩＮＶ４の出力側（ノードＮ４）がロウレベルである。よって、キャパシタＣ１は両端がロウレベルであり、その電荷はゼロである。
【００１９】
このとき、信号入力端子１に図２のＩＮに示すようなハイレベルのパルス信号Ｐ１あるいはＰ２が入力すると、その立ち上がりでフリップフロップＦＦ１のＱ端子がハイレベルとなり、信号出力端子２をハイレベルにする。また、インバータＩＮＶ１の出力側（ノードＮ１）がロウレベルとなり、インバータＩＮＶ２のトランジスタＭＰ１をオン、トランジスタＭＮ１をオフにし、キャパシタＣ１への充電が開始する。この充電は、キャパシタＣ１の容量とトランジスタＭＮ１のオン抵抗を時定数として行われる。
【００２０】
キャパシタＣ１の充電によって、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３に達すると、そのインバータＩＮＶ３が反転して出力側（ノードＮ３）をロウレベルにする。これにより、インバータＩＮＶ４の出力側（ノードＮ４）がハイレベルとなるので、ノードＮ２の電位が一挙に電源電圧ＶＤＤ以上の電圧（＝ＶＤＤ＋Ｖｔｈ３）に持ち上げられる。それと同時に、フリップフロップＦＦ１が初期化され、信号出力端子２がロウレベルになる。よって、インバータＩＮＶ１の出力側（ノードＮ１）がハイレベルとなり、インバータＩＮＶ２のトランジスタＭＰ１をオフ、トランジスタＭＮ１をオンにし、トランジスタＭＮ１を経由してキャパシタＣ１の電荷の放電が開始する。
【００２１】
キャパシタＣ１の放電によって、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３を下回ると、そのインバータＩＮＶ３が復帰して出力側（ノードＮ３）をハイレベルにする。これにより、フリップフロップＦＦ１の初期化が解除される。また、インバータＩＮＶ４の出力側（ノードＮ４）がロウレベルとなるので、ノードＮ２の電位が一挙にＧＮＤレベル以下に引き下げられた後、ＧＮＤレベルに復帰する。
【００２２】
以上によって、信号出力端子２に得られるエッジ検出信号のパルス幅Ｔ１は、信号入力端子１に信号が入力してから、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３に達するまでの時間幅となる。このパルス幅Ｔ１は、トランジスタＭＰ１のオン抵抗とキャパシタＣ１の容量とによって決まる。また、ノードＮ３の信号のパルス幅Ｔ２は、ノードＮ１の電位がハイレベルになってからノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３を下回るまでの時間幅となる。このパルス幅Ｔ２は、インバータＩＮＶ３のトランジスタＭＮ１のオン抵抗とキャパシタＣ１の容量とによって決まる。パルス幅Ｔ１，Ｔ２は、トランジスタＭＰ１，ＭＮ１のオン抵抗（サイズ比Ｗ／Ｌ）を適宜設定することで、通常、Ｔ２＜Ｔ１となるように設定される。
【００２３】
以上から、本実施例によれば、図２に示すように、パルス幅の短いパルス信号Ｐ１、パルス幅の長いパルス信号Ｐ２のいずれが入力しても、一定のパルス幅Ｔ１のエッジ検出信号を信号出力端子２から得ることができる。パルス信号Ｐ１，Ｐ２のパルス間隔Ｔ３は、エッジ検出信号のパルス幅Ｔ１とノードＮ３に現れる初期化信号のパルス幅Ｔ２の合計より長ければよい（（Ｔ１＋Ｔ２）＜Ｔ３）。また、ノードＮ２の電位は、一旦インバータＩＮＶ３の閾値Ｖｔｈ３に達すればインバータＩＮＶ４によって持ち上げられ、一旦インバータＩＮＶ３の閾値Ｖｔｈ３を下回ればインバータＩＮＶ４によって持ち下げられる、つまり正帰還を受けるので、キャパシタＣ１に通常のノイズが混入しても、影響を受けることはない。なお、最悪のケースでキャパシタＣ１に大きなノイズが重畳し、インバータＩＮＶ３の出力にハザードが出たとしても、初期化信号にノイズが出るだけであり、信号出力端子２に複数のエッジ検出信号が出ることはない。
【００２４】
＜第２の実施例＞
図３に本発明の第２の実施例のエッジ検出回路を示す。本実施例では、インバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１を、互いにサイズ比（Ｗ／Ｌ）の異なる３個のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３に置き換え、それらのトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３に直列に切替え用のＰＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３を接続して、そのトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３の内の１個を選択回路３によってオンにさせるようにしたものである。
【００２５】
本実施例によれば、ノードＮ２の充電時定数、つまりエッジ検出信号のパルス幅Ｔ１を切り替えることが可能となるので、エッジ検出信号を利用する回路に応じて、あるいはエッジ検出すべき入力信号のパルス間隔（周波数等）に応じて、そのパルス幅Ｔ１を選択すればよい。
【００２６】
＜第３の実施例＞
図４に本発明の第３の実施例のエッジ検出回路を示す。本実施例では、インバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に、それぞれ直列に抵抗Ｒ１，Ｒ２を接続し、その抵抗Ｒ１，Ｒ２の値を適宜設定することで、キャパシタＣ１に対する充電時定数、放電時定数を適宜設定し、エッジ検出信号のパルス幅Ｔ１や初期化信号のパルス幅Ｔ２を調整できるようにしたものである。本実施例は、トランジスタＭＰ１，ＭＮ１のサイズ比（Ｗ／Ｌ）で設定できるオン抵抗以上の抵抗を設定する際に有用となる。
【００２７】
＜その他の実施例＞
なお、図１、図３、図４で説明した実施例では、インバータＩＮＶ１を使用したが、フリップフロップＦＦ１の反転Ｑ端子の信号をノードＮ１に取り出すようにすれば、そのインバータＩＮＶ１は不要となる。また、フリップフロップＦＦ１を、ＣＫ端子に入力する信号の立ち下がりエッジを検出するタイプのものに置き換えれば、同様の動作により、信号入力端子１に入力する信号の立ち下がりエッジに同期したエッジ検出信号を、信号出力端子２にから取り出すことができる。
【技術分野】
【０００１】
本発明は、入力信号の立ち上がり又は立ち下がりのエッジに同期してエッジ検出信号を出力するエッジ検出回路に関する。
【背景技術】
【０００２】
エッジ検出回路としては、図５および図７に記載のものが知られている。図５に示すエッジ検出回路は、一方の入力側が信号入力端子１に接続されたノア回路ＮＯＲ１の出力ノードＮ５に、キャパシタＣ２と抵抗Ｒ３からなる微分回路３を接続して、その微分回路３のノードＮ６の信号をインバータＩＮＶ５に入力し、そのインバータＩＮＶ５の出力側を信号出力端子２に接続すると共に、ノア回路ＮＯＲ１の他方の入力側に接続したものである。
【０００３】
このエッジ検出回路では、常時は信号出力端子２がロウレベルであり、信号入力端子１がロウレベルである間は、ノードＮ５はハイレベル、ノードＮ６もハイレベルになっている。この状態で、信号入力端子１がハイレベルに立ち上がると、ノードＮ５がロウレベルとなる。これにより、ノードＮ６の電位が、抵抗Ｒ３とキャパシタＣ２の時定数で上昇してきて、そのレベルがインバータＩＮＶ５の閾値Ｖｔｈ５を超えると、そのインバータＩＮＶ５の出力側がハイレベルとなる。と同時にノア回路ＮＯＲ１の出力側のノードＮ５がハイレベルとなる。このようにして、信号入力端子１に入力信号の立ち上がりエッジに同期したエッジ検出信号が信号出力端子２から得られる。
【０００４】
一方、図７に示すエッジ検出回路は、一方の入力側を信号入力端子１に接続し、他方の入力側を９個のインバータＩＮＶ１１〜ＩＮＶ１９を介して信号入力端子１に接続し、出力側を信号出力端子２に接続したアンド回路ＡＮＤ１から構成されている（例えば、特許文献１）。
【０００５】
このエッジ検出回路では、信号入力端子１がロウレベルである期間は、インバータＩＮＶ１９の出力ノードＮ８がハイレベルであるので、信号出力端子２はロウレベルとなっている。この状態で、信号入力端子１がハイレベルに立ち上がると、９段のインバータＩＮＶ１１〜ＩＮＶ１９による遅延時間の経過後、インバータＩＮＶ１９の出力ノードＮ８がハイレベルに立ち上がるので、信号出力端子２はハイレベルになる。このようにして、信号入力端子１に入力信号の立ち上がりエッジに同期したエッジ検出信号が信号出力端子２から得られる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特願平１１−２９７０９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところが、図５に示したエッジ検出回路では、図６に示すように、パルス幅の短いパルスＰ１が入力すると、ノードＮ５がハイレベルからロウレベルに変化し、その直前までロウレベルに低下していたノードＮ６の電位が、キャパシタＣ２への充電により上昇する。そして、そのノードＮ６の電位がインバータＩＮＶ５の閾値Ｖｔｈ５に達すると、そのインバータＩＮＶ５の出力側がロウレベルに反転するが、このとき、信号入力端子１のパルスＰ１はすでにロウレベルになっているので、ノードＮ５がハイレベルとなり、キャパシタＣ２に電源電圧ＶＤＤが加わるので、ノードＮ６の電位が充電電圧に電源電圧ＶＤＤが加算された電位に急上昇する。この後、キャパシタＣ２の電荷は抵抗Ｒ３と電源を経由して放電される。
【０００８】
そして、ノードＮ６の電位が接地電位ＧＮＤにまで立ち下がらないうちに、次のパルスＰ２が信号入力端子１に入力すると、ノードＮ５の電位が再度ロウレベルに変化するので、ノードＮ６の電位がその分だけ急低下し、そこからキャパシタＣ２への充電が再開される。この結果、ノードＮ６の電位がインバータＩＮＶ５の閾値Ｖｔｈ５にまで達する時間が前回よりも短くなり、このとき信号出力端子２から出力するエッジ検出信号のパルスＴ５幅が、前回のパルスＰ１が入力したときのエッジ検出信号のパルス幅Ｔ４よりも短くなる。
【０００９】
以上の現象は、パルスＰ１とパルスＰ２の間隔Ｔ３が短いために生じたものである。パルスＰ２の場合はそのパルス幅が長くなっているために、ノードＮ６の電位の低下が開始するときのレベルがより高くなっており、次にパルスが入力するまでの間隔が例えば上記の時間Ｔ３と同じであれば、得られるエッジ検出信号のパルス幅は、パルスＰ２を検出したときのそれよりもさらに短くなる。
【００１０】
このように、図５に示したエッジ検出回路では、信号入力端子１に入力する信号の間隔やパルス幅によっては、出力するエッジ検出信号のパルス幅が一様でなく、エッジ検出信号のパルス幅が回路動作に影響を与える回路では使いずらいという問題があった。また、図６のＡに示すように、ノードＮ６の電圧の遷移が緩慢であるときは、この信号にノイズが重畳した場合に、インバータＩＮＶ５の閾値Ｖｔｈ５の付近での信号揺れにより、インバータＩＮＶ５の出力側にハザードが現れ、エッジ検出信号として複数のパルスが出力される可能性があるという問題もあった。
【００１１】
一方、図７に示したエッジ検出回路では、信号入力端子１にインバータＩＮＶ１１〜ＩＮＶ１９の合計遅延時間よりもパルス幅の短いパルスＰ１が入力したときは、そのパルスＰ１と全く同じパルス幅のエッジ検出信号が信号出力端子２に出力するが、インバータＩＮＶ１１〜ＩＮＶ１９の合計遅延時間よりもパルス幅の長いパルスＰ２が入力したときは、その合計遅延時間に相当するパルス幅のエッジ検出信号が信号出力端子２に出力する。
【００１２】
このように、図７に示したエッジ検出回路でも、信号入力端子１に入力する信号のパルス幅によっては、出力するエッジ検出信号のパルス幅が一様でなく、エッジ検出信号のパルス幅が回路動作に影響を与える回路では使いずらいという問題があった。また、図８のＢに示すように、ノードＮ８の電圧の遷移が緩慢であるときは、この信号にノイズが重畳した場合に、アンド回路ＡＮＤ１の閾値付近での信号揺れにより、その出力側にハザードが現れ、エッジ検出信号として複数のパルスが出力される可能性があるという問題もあった。
【００１３】
本発明の目的は、入力信号のパルス幅やタイミングに影響されずに一定パルス幅のエッジ検出信号が得られ、且つ１つの入力信号のエッジ検出に対し複数個のエッジ検出信号が出力される懸念を払拭したエッジ検出回路を提供することである。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、請求項１にかかる発明のエッジ検出回路は、入力信号の立ち上がりエッジを検出すると第１のノードの電位をロウレベルに変化させる初期化機能付きのＤ型フリップフロップと、前記第１のノードの電位がロウレベルのとき第２のノードと電源端子との間を導通させる第１のスイッチ素子と、前記第１のノードの電位がハイレベルのとき前記第２のノードと接地との間を導通させる第２のスイッチ素子と、前記第２のノードに入力側が接続され第３のノードに出力側が接続された第１のインバータと、前記第３のノードに入力側が接続され第４のノードに出力側が接続された第２のインバータと、前記第２のノードと前記第４のノードの間に接続されたキャパシタとを備え、前記第３のノードがロウレベルになるとき前記Ｄ型フリップフロップが初期化されるようにし、前記第１のノードの電位がロウレベルになってから前記Ｄ型フリップフロップが初期化されるまでのパルス幅を有するエッジ検出信号が出力されるようにしたことを特徴とする。
請求項２にかかる発明は、請求項１に記載のエッジ検出回路において、前記第１のスイッチ素子を、オン抵抗の互いに異なる複数のスイッチ素子を並列接続したスイッチ素子群に置き換え、選択手段により前記スイッチ素子群の内の１つのスイッチ素子が選択されるようにしたことを特徴とする。
請求項３にかかる発明は、請求項１に記載のエッジ検出回路において、前記第１のスイッチ素子に第１の抵抗を直列接続するとともに、前記第２のスイッチ素子に第２の抵抗を直列接続し、前記入力信号が２以上間欠入力するとき、その最小間隔に応じて、前記第１および第２の抵抗の値を設定したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のエッジ検出回路において、前記Ｄ型フリップフロップを、前記入力信号の立ち下がりを検出すると前記第１のノードの電位をロウレベルに変化させるＤ型フリップフロップに置き換えたことを特徴とする。
【発明の効果】
【００１５】
請求項１にかかる発明によれば、入力信号のパルス幅の長短如何に拘わらず、一定のパルス幅の立ち上がりのエッジ検出信号を得ることができ、また、キャパシタが接続される第２のノードは正帰還動作されるので、１つのエッジ検出に対し複数個のパルスが出力されることも無くなる。また、請求項２にかかる発明によれば、第１のスイッチ素子を、連続して入力する複数の信号の間隔に応じたオン抵抗のものに切り替えることで、それらの信号の立ち上がりエッジを確実に検出することができる。また、請求項３にかかる発明によれば、第１の抵抗および第２の抵抗の値を、連続して入力する複数の信号の間隔に応じた値に調整することで、それらの信号の立ち上がりエッジを確実に検出することができる。また、請求項４にかかる発明によれば、入力信号の立ち下がりエッジについても、上記と同様に検出することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１の実施例のエッジ検出回路の回路図である。
【図２】図１のエッジ検出回路の動作波形図である。
【図３】本発明の第２の実施例のエッジ検出回路の回路図である。
【図４】本発明の第３の実施例のエッジ検出回路の回路図である。
【図５】第１の従来例のエッジ検出回路の回路図である。
【図６】図５のエッジ検出回路の動作波形図である。
【図７】第２の従来例のエッジ検出回路の回路図である。
【図８】図７のエッジ検出回路の動作波形図である。
【発明を実施するための形態】
【００１７】
＜第１の実施例＞
図１に本発明の第１の実施例のエッジ検出回路を示す。図１において、ＦＦ１はＤ型フリップフロップであり、ＲＢ端子（初期化端子）を有し、ＣＫ端子が信号入力端子１に接続され、Ｄ端子が電源端子ＶＤＤに接続されている。このフリップフロップＦＦ１は、信号入力端子１の信号がロウレベルからハイレベルに立ち上がると、Ｄ端子に入力している電圧ＶＤＤを取り込み、Ｑ端子をハイレベルにするが、ＲＢ端子がロウレベルになると、Ｑ端子をロウレベルに初期化する。このフリップフロップＦＦ１のＱ端子には、信号出力端子２とインバータＩＮＶ１の入力側が接続される。そして、そのインバータＩＮＶ１の出力側（ノードＮ１）に、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１からなるインバータＩＮＶ２が接続される。このインバータＩＮＶ２の出力側（ノードＮ２）にはキャパシタＣ１の一端とインバータＩＮＶ３の入力側が接続されている。また、インバータＩＮＶ３の出力側（ノードＮ３）にはインバータＩＮＶ４の入力側とフリップフロップＦＦ１のＲＢ端子が接続されている。さらに、このインバータＩＮＶ４の出力側（ノードＮ４）はキャパシタＣ１の他端に接続されている。なお、ノードＮ１〜Ｎ４は請求項の第１〜第４のノードの具体例であり、インバータＩＮＶ３は請求項の第１のインバータの具体例、インバータＩＮＶ４は請求項の第２のインバータの具体例である。
【００１８】
次に動作を説明する。本実施例のエッジ検出回路は、待機状態では、フリップフロップＦＦ１のＱ端子がロウレベル、インバータＩＮＶ１の出力側（ノードＮ１）がハイレベル、インバータＩＮＶ２の出力側（ノードＮ２）がロウレベル、インバータＩＮＶ３の出力側（ノードＮ３）がハイレベル、インバータＩＮＶ４の出力側（ノードＮ４）がロウレベルである。よって、キャパシタＣ１は両端がロウレベルであり、その電荷はゼロである。
【００１９】
このとき、信号入力端子１に図２のＩＮに示すようなハイレベルのパルス信号Ｐ１あるいはＰ２が入力すると、その立ち上がりでフリップフロップＦＦ１のＱ端子がハイレベルとなり、信号出力端子２をハイレベルにする。また、インバータＩＮＶ１の出力側（ノードＮ１）がロウレベルとなり、インバータＩＮＶ２のトランジスタＭＰ１をオン、トランジスタＭＮ１をオフにし、キャパシタＣ１への充電が開始する。この充電は、キャパシタＣ１の容量とトランジスタＭＮ１のオン抵抗を時定数として行われる。
【００２０】
キャパシタＣ１の充電によって、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３に達すると、そのインバータＩＮＶ３が反転して出力側（ノードＮ３）をロウレベルにする。これにより、インバータＩＮＶ４の出力側（ノードＮ４）がハイレベルとなるので、ノードＮ２の電位が一挙に電源電圧ＶＤＤ以上の電圧（＝ＶＤＤ＋Ｖｔｈ３）に持ち上げられる。それと同時に、フリップフロップＦＦ１が初期化され、信号出力端子２がロウレベルになる。よって、インバータＩＮＶ１の出力側（ノードＮ１）がハイレベルとなり、インバータＩＮＶ２のトランジスタＭＰ１をオフ、トランジスタＭＮ１をオンにし、トランジスタＭＮ１を経由してキャパシタＣ１の電荷の放電が開始する。
【００２１】
キャパシタＣ１の放電によって、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３を下回ると、そのインバータＩＮＶ３が復帰して出力側（ノードＮ３）をハイレベルにする。これにより、フリップフロップＦＦ１の初期化が解除される。また、インバータＩＮＶ４の出力側（ノードＮ４）がロウレベルとなるので、ノードＮ２の電位が一挙にＧＮＤレベル以下に引き下げられた後、ＧＮＤレベルに復帰する。
【００２２】
以上によって、信号出力端子２に得られるエッジ検出信号のパルス幅Ｔ１は、信号入力端子１に信号が入力してから、ノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３に達するまでの時間幅となる。このパルス幅Ｔ１は、トランジスタＭＰ１のオン抵抗とキャパシタＣ１の容量とによって決まる。また、ノードＮ３の信号のパルス幅Ｔ２は、ノードＮ１の電位がハイレベルになってからノードＮ２の電位がインバータＩＮＶ３の閾値Ｖｔｈ３を下回るまでの時間幅となる。このパルス幅Ｔ２は、インバータＩＮＶ３のトランジスタＭＮ１のオン抵抗とキャパシタＣ１の容量とによって決まる。パルス幅Ｔ１，Ｔ２は、トランジスタＭＰ１，ＭＮ１のオン抵抗（サイズ比Ｗ／Ｌ）を適宜設定することで、通常、Ｔ２＜Ｔ１となるように設定される。
【００２３】
以上から、本実施例によれば、図２に示すように、パルス幅の短いパルス信号Ｐ１、パルス幅の長いパルス信号Ｐ２のいずれが入力しても、一定のパルス幅Ｔ１のエッジ検出信号を信号出力端子２から得ることができる。パルス信号Ｐ１，Ｐ２のパルス間隔Ｔ３は、エッジ検出信号のパルス幅Ｔ１とノードＮ３に現れる初期化信号のパルス幅Ｔ２の合計より長ければよい（（Ｔ１＋Ｔ２）＜Ｔ３）。また、ノードＮ２の電位は、一旦インバータＩＮＶ３の閾値Ｖｔｈ３に達すればインバータＩＮＶ４によって持ち上げられ、一旦インバータＩＮＶ３の閾値Ｖｔｈ３を下回ればインバータＩＮＶ４によって持ち下げられる、つまり正帰還を受けるので、キャパシタＣ１に通常のノイズが混入しても、影響を受けることはない。なお、最悪のケースでキャパシタＣ１に大きなノイズが重畳し、インバータＩＮＶ３の出力にハザードが出たとしても、初期化信号にノイズが出るだけであり、信号出力端子２に複数のエッジ検出信号が出ることはない。
【００２４】
＜第２の実施例＞
図３に本発明の第２の実施例のエッジ検出回路を示す。本実施例では、インバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１を、互いにサイズ比（Ｗ／Ｌ）の異なる３個のＰＭＯＳトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３に置き換え、それらのトランジスタＭＰ１１，ＭＰ１２，ＭＰ１３に直列に切替え用のＰＭＯＳトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３を接続して、そのトランジスタＭＰ２１，ＭＰ２２，ＭＰ２３の内の１個を選択回路３によってオンにさせるようにしたものである。
【００２５】
本実施例によれば、ノードＮ２の充電時定数、つまりエッジ検出信号のパルス幅Ｔ１を切り替えることが可能となるので、エッジ検出信号を利用する回路に応じて、あるいはエッジ検出すべき入力信号のパルス間隔（周波数等）に応じて、そのパルス幅Ｔ１を選択すればよい。
【００２６】
＜第３の実施例＞
図４に本発明の第３の実施例のエッジ検出回路を示す。本実施例では、インバータＩＮＶ２のＰＭＯＳトランジスタＭＰ１、ＮＭＯＳトランジスタＭＮ１に、それぞれ直列に抵抗Ｒ１，Ｒ２を接続し、その抵抗Ｒ１，Ｒ２の値を適宜設定することで、キャパシタＣ１に対する充電時定数、放電時定数を適宜設定し、エッジ検出信号のパルス幅Ｔ１や初期化信号のパルス幅Ｔ２を調整できるようにしたものである。本実施例は、トランジスタＭＰ１，ＭＮ１のサイズ比（Ｗ／Ｌ）で設定できるオン抵抗以上の抵抗を設定する際に有用となる。
【００２７】
＜その他の実施例＞
なお、図１、図３、図４で説明した実施例では、インバータＩＮＶ１を使用したが、フリップフロップＦＦ１の反転Ｑ端子の信号をノードＮ１に取り出すようにすれば、そのインバータＩＮＶ１は不要となる。また、フリップフロップＦＦ１を、ＣＫ端子に入力する信号の立ち下がりエッジを検出するタイプのものに置き換えれば、同様の動作により、信号入力端子１に入力する信号の立ち下がりエッジに同期したエッジ検出信号を、信号出力端子２にから取り出すことができる。
【特許請求の範囲】
【請求項１】
入力信号の立ち上がりエッジを検出すると第１のノードの電位をロウレベルに変化させる初期化機能付きのＤ型フリップフロップと、前記第１のノードの電位がロウレベルのとき第２のノードと電源端子との間を導通させる第１のスイッチ素子と、前記第１のノードの電位がハイレベルのとき前記第２のノードと接地との間を導通させる第２のスイッチ素子と、前記第２のノードに入力側が接続され第３のノードに出力側が接続された第１のインバータと、前記第３のノードに入力側が接続され第４のノードに出力側が接続された第２のインバータと、前記第２のノードと前記第４のノードの間に接続されたキャパシタとを備え、前記第３のノードがロウレベルになるとき前記Ｄ型フリップフロップが初期化されるようにし、前記第１のノードの電位がロウレベルになってから前記Ｄ型フリップフロップが初期化されるまでのパルス幅を有するエッジ検出信号が出力されるようにしたことを特徴とするエッジ検出回路。
【請求項２】
請求項１に記載のエッジ検出回路において、
前記第１のスイッチ素子を、オン抵抗の互いに異なる複数のスイッチ素子を並列接続したスイッチ素子群に置き換え、選択手段により前記スイッチ素子群の内の１つのスイッチ素子が選択されるようにしたことを特徴とするエッジ検出回路。
【請求項３】
請求項１に記載のエッジ検出回路において、
前記第１のスイッチ素子に第１の抵抗を直列接続するとともに、前記第２のスイッチ素子に第２の抵抗を直列接続し、前記入力信号が２以上間欠入力するとき、その最小間隔に応じて、前記第１および第２の抵抗の値を設定したことを特徴とするエッジ検出回路。
【請求項４】
請求項１、２又は３に記載のエッジ検出回路において、
前記Ｄ型フリップフロップを、前記入力信号の立ち下がりを検出すると前記第１のノードの電位をロウレベルに変化させるＤ型フリップフロップに置き換えたことを特徴とするエッジ検出回路。
【請求項１】
入力信号の立ち上がりエッジを検出すると第１のノードの電位をロウレベルに変化させる初期化機能付きのＤ型フリップフロップと、前記第１のノードの電位がロウレベルのとき第２のノードと電源端子との間を導通させる第１のスイッチ素子と、前記第１のノードの電位がハイレベルのとき前記第２のノードと接地との間を導通させる第２のスイッチ素子と、前記第２のノードに入力側が接続され第３のノードに出力側が接続された第１のインバータと、前記第３のノードに入力側が接続され第４のノードに出力側が接続された第２のインバータと、前記第２のノードと前記第４のノードの間に接続されたキャパシタとを備え、前記第３のノードがロウレベルになるとき前記Ｄ型フリップフロップが初期化されるようにし、前記第１のノードの電位がロウレベルになってから前記Ｄ型フリップフロップが初期化されるまでのパルス幅を有するエッジ検出信号が出力されるようにしたことを特徴とするエッジ検出回路。
【請求項２】
請求項１に記載のエッジ検出回路において、
前記第１のスイッチ素子を、オン抵抗の互いに異なる複数のスイッチ素子を並列接続したスイッチ素子群に置き換え、選択手段により前記スイッチ素子群の内の１つのスイッチ素子が選択されるようにしたことを特徴とするエッジ検出回路。
【請求項３】
請求項１に記載のエッジ検出回路において、
前記第１のスイッチ素子に第１の抵抗を直列接続するとともに、前記第２のスイッチ素子に第２の抵抗を直列接続し、前記入力信号が２以上間欠入力するとき、その最小間隔に応じて、前記第１および第２の抵抗の値を設定したことを特徴とするエッジ検出回路。
【請求項４】
請求項１、２又は３に記載のエッジ検出回路において、
前記Ｄ型フリップフロップを、前記入力信号の立ち下がりを検出すると前記第１のノードの電位をロウレベルに変化させるＤ型フリップフロップに置き換えたことを特徴とするエッジ検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１２−１４２６９４（Ｐ２０１２−１４２６９４Ａ）
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願番号】特願２０１０−２９２４９４（Ｐ２０１０−２９２４９４）
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
【公開日】平成２４年７月２６日（２０１２．７．２６）
【国際特許分類】
【出願日】平成２２年１２月２８日（２０１０．１２．２８）
【出願人】（０００１９１２３８）新日本無線株式会社 (569)
【Ｆターム（参考）】
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