比較回路、および赤外線受信機
【課題】誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供する。
【解決手段】比較回路１０は、入力パルス信号の切り替わりに応じて、充放電電流により容量１０５を交互に充放電する充放電回路１００と、容量１０５の容量電圧（Ｃｓｉｇ）と、第１の閾値電圧（Ｖｔｈ１）、および第１の閾値電圧よりも大きい第２の閾値電圧（Ｖｔｈ２）とをそれぞれ比較することによって、比較結果に応じたパルス信号を生成し、該パルス信号を出力パルス信号のレベルを切り替える信号として出力信号生成回路５５０に出力するコンパレータ回路２００と、上記生成されたパルス信号から、充放電回路１００の充放電電流の電流値を調整する信号を生成して充放電回路１００に出力することにより、充放電電流の電流値を調整する論理処理回路３００とを備える。
【解決手段】比較回路１０は、入力パルス信号の切り替わりに応じて、充放電電流により容量１０５を交互に充放電する充放電回路１００と、容量１０５の容量電圧（Ｃｓｉｇ）と、第１の閾値電圧（Ｖｔｈ１）、および第１の閾値電圧よりも大きい第２の閾値電圧（Ｖｔｈ２）とをそれぞれ比較することによって、比較結果に応じたパルス信号を生成し、該パルス信号を出力パルス信号のレベルを切り替える信号として出力信号生成回路５５０に出力するコンパレータ回路２００と、上記生成されたパルス信号から、充放電回路１００の充放電電流の電流値を調整する信号を生成して充放電回路１００に出力することにより、充放電電流の電流値を調整する論理処理回路３００とを備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、比較回路に関し、特に、例えばＩＣに内蔵された赤外線受信機やキャリアを含む信号の復調器などにおけるヒステリシスコンパレータ回路を有する比較回路に関するものである。
【背景技術】
【０００２】
近年、赤外線通信手段を採用する機器が広く使用されている。上記機器としては、例えば、家電製品のリモコンなどの赤外線通信受信機が挙げられる。一般的に、赤外線通信受信機では、回路上の誤動作を防止するため、出力回路にヒステリシスコンパレータ回路が備えられている。ヒステリシスコンパレータ回路は、チャタリングなどの回路的な誤動作を防止する役割がある。
【０００３】
また、上記赤外線通信手段としては、例えば、ＩｒＤＡ（Infrared Data Association）受信用デバイス（赤外線受信用デバイス）、および赤外線リモコン受信デバイスがある。上記各デバイスの通信レート、パルス幅、およびパルス周期の仕様を、表１に示す。
【０００４】
【表１】
【０００５】
ところで、一般的に、赤外線受信用デバイスでは、受信距離によりパルス幅が変動する問題があり、受信距離によってはパルス幅仕様を満たせず、通信エラーとなる場合がある。よって、ヒステリシスコンパレータ回路を備えることによる従来の誤動作防止能力を維持しつつ、出力パルス幅が安定する赤外線受信機の開発が要望されている。
【０００６】
また、近年ではワイヤレスキーボードなどのマルチメディア機器において、高速伝送または低消費電力駆動を目的とした短周期・短パルス幅の送信コードを用いた赤外線リモコンシステムを搭載する機器が増加している。これにより、さらに、上記短周期・短パルス幅の送信コードが受信可能な赤外線受信機の開発が要望されている。
【０００７】
ここで、例えば、特許文献１および特許文献２に、上記要望に対するヒステリシスコンパレータ回路が開示されている。そこで、従来例として、上記各特許文献に記載されているヒステリシスコンパレータ回路方式を用いた比較回路２０００について、図２３〜２５を参照しながら説明する。
【０００８】
図２３は、従来のヒステリシスコンパレータ回路方式を用いた比較回路２０００の一構成例を示す回路図である。図２４は、比較回路２０００におけるヒステリシスコンパレータ回路２２００の詳細な構成例を示す回路図である。図２５は、比較回路２０００の動作波形である。
【０００９】
比較回路２０００は、図２３に示すように、容量２１０９（容量値Ｃｘ）を充放電する充放電回路２１００、ヒステリシスコンパレータ回路２２００、出力回路２３００、充放電回路２１００に信号を入力するための入力部２００１、および出力回路２３００から出力される信号を出力するため出力部２００２から構成される。
【００１０】
なお、図中、ＭＮはＮチャネルＭＯＳＦＥＴ、ＭＰはＰチャネルＭＯＳＦＥＴを示し、ゲート／ソース間にＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）以上の電圧が印加されると、ドレイン／ソース間が導通し、電流が流れる。以下、ゲート／ソース間電圧をＶｇｓと略記する。また、ドレイン／ソース間が導通することをＯＮ、一方ドレイン／ソース間が導通しないことをＯＦＦとする。
【００１１】
まず、充放電回路２１００の基本動作について、図２３および２５を参照しながら、構成の説明を兼ねて説明する。
【００１２】
充放電回路２１００では、入力部２００１にパルス信号すなわち入力電圧（Ｖｉｎ）が入力されると、Ｖｉｎ＝Ｌｏｗの場合は、ＭＮ２１０５に閾値電圧よりも小さいＶｇｓが印加され、ＭＮ２１０５＝ＯＦＦとなる。その結果、電流源２１０８から出力される定電流Ｉｙは、ＭＮ２１０６およびＭＮ２１０７で構成されるカレントミラーで折り返され、容量２１０９から定電流Ｉｙが引っ張られる。すなわち、容量２１０９が放電される。
【００１３】
このとき、反対にＭＰ２１０１＝ＯＮとなるため、電流源２１０４から出力される定電流ＩｘはＶｃｃ〜ＭＰ２１０１〜ＧＮＤのパスで流れるので、ＭＰ２１０２およびＭＰ２１０３には電流が流れない。したがって、Ｖｉｎ＝Ｌｏｗの場合、容量２１０９は放電されている状態となる。
【００１４】
同様の原理で、Ｖｉｎ＝Ｈｉの場合は、ＭＰ２１０１＝ＯＦＦ、ＭＮ２１０５＝ＯＮとなる。よって、ＭＰ２１０１＝ＯＦＦの場合、定電流ＩｘはＭＰ２１０２およびＭＰ２１０３で構成されるカレントミラーで折り返され、容量２１０９に定電流Ｉｘが流れる。すなわち、容量２１０９が充電される。そして、反対にＭＮ２１０５＝ＯＮとなるため、定電流ＩｙはＶｃｃ〜ＭＮ２１０５〜ＧＮＤのパスで流れるので、ＭＮ２１０６およびＭＮ２１０７には電流が流れない。したがって、Ｖｉｎ＝Ｈｉの場合、容量２１０９は充電されている状態となる。
【００１５】
また、容量２１０９の電圧値を示す容量電圧（Ｃｓｉｇ＿ｘ）は、Ｖｉｎ＝ＨｉおよびＶｉｎ＝Ｌｏｗの場合、すなわち充電および放電の場合によって、その電圧値が変動する。
【００１６】
図２５に示すように、Ａ点でＶｉｎ＝Ｈｉになると、容量２１０９は充電され始めるので、Ｃｓｉｇ＿ｘが上昇する。そして、Ａ→Ｃ点まで一定の時定数でＣｓｉｇ＿ｘは上昇し、Ｖｃｃまで上昇したＣ点で充電が飽和状態となり、一定のＣｓｉｇ＿ｘとなる。また、Ｄ点でＶｉｎ＝Ｌｏｗになると、容量２１０９は放電され始めるので、Ｃｓｉｇ＿ｘは下降する。そして、Ｄ→Ｆ点まで一定の時定数でＣｓｉｇ＿ｘは下降し、ＧＮＤ（０Ｖ）まで下降したＦ点で放電しきり、一定のＣｓｉｇ＿ｘとなる。
【００１７】
次に、ヒステリシスコンパレータ回路２２００、およびヒステリシスコンパレータ回路２２００の出力側に接続される出力回路２３００の基本動作について、図２３〜２５を参照しながら、構成の説明を兼ねて説明する。
【００１８】
ヒステリシスコンパレータ回路２２００は、図２３に示すように、コンパレータ回路部２２０１、およびヒステリシス特性を有するヒステリシス閾値電圧（Ｖｔｈ＿ｈｉｓ）を発生する基準電源２２０２を備え、充放電回路２１００のＣｓｉｇ＿ｘとＶｔｈ＿ｈｉｓとを比較する。詳細には、ヒステリシスコンパレータ回路２２００は、図２４に示すように、入力電圧（＋ｉｎ）としてＣｓｉｇ＿ｘを入力し、Ｃｓｉｇ＿ｘとＶｔｈ＿ｈｉｓとを比較した結果に応じて、出力電流（Ｉｏｕｔ）を出力する。その際、比較結果に応じて、Ｖｔｈ＿ｈｉｓの値は変動する。これについて、以下に説明する。
【００１９】
（ｉ）＋ｉｎ＜Ｖｔｈ＿ｈｉｓの場合
電流源２２２０から出力される定電流Ｉｗは、ＭＮ２２１１を流れ、ＭＰ２２１３およびＭＰ２２１４で構成されるカレントミラーで折り返され、抵抗２２１７（抵抗値Ｒｙ）および抵抗２２１６（抵抗値Ｒｘ）を流れる。よって、Ｖｔｈ＿ｈｉｓは以下の式（１）となる。
【００２０】
Ｖｔｈ＿ｈｉｓ＝Ｖｔｈ＿Ｈ＝Ｒｘ×Ｉｖ＋（Ｒｘ＋Ｒｙ）×Ｉｗ ・・・式（１）
（なお、Ｖｔｈ＿ＨのＨは、Ｈｉｇｈを示す）
この時、ＭＮ２２１２には電流が流れないので、Ｉｏｕｔ＝０となる。
【００２１】
（ii）＋ｉｎ＞Ｖｔｈ＿ｈｉｓの場合
電流源２２２０から出力される定電流ＩｗはＭＮ２２１２を流れるため、Ｒ２２１８（抵抗値Ｒｚ）にＲｚ×Ｉｗの電圧降下が生じる。よって、ＭＰ２２１５のゲート／ソース間に閾値電圧以上の電圧が印加されるので、ＭＰ２２１５がＯＮし、Ｉｏｕｔが出力される。この時、ＭＮ２２１１には電流が流れないので、Ｖｔｈ＿ｈｉｓは以下の式（２）となる。
【００２２】
Ｖｔｈ＿ｈｉｓ＝Ｖｔｈ＿Ｌ＝Ｒｘ×Ｉｖ ・・・式（２）
（なお、Ｖｔｈ＿ＬのＬは、Ｌｏｗを示す）
したがって、上記（ｉ）および（ii）の場合により、ヒステリシス電圧幅は、
Ｖｈｉｓ＝Ｖｔｈ＿Ｈ−Ｖｔｈ＿Ｌ＝（Ｒｘ＋Ｒｙ）×Ｉｗ ・・・式（３）
となる。
【００２３】
また、出力回路２３００において、上記（ｉ）の場合はＩｏｕｔ＝０であるので、ＭＮ２３０１およびＭＮ２３０２はＯＦＦとなることにより、出力電圧（Ｖｏｕｔ）はＨｉ（＝Ｖｃｃ）となる。また、上記（ii）の場合は、Ｉｏｕｔが流れ、ＭＮ２３０１およびＭＮ２３０２がＯＮするため、出力電圧ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。
【００２４】
ここで、Ｖｉｎ＝Ｈｉ、およびＶｉｎ＝Ｌｏｗの場合における、Ｖｏｕｔの変動について、図２５を参照しながら説明する。
【００２５】
図２５に示すように、Ｃｓｉｇ＿ｘがＡ点の時はＣｓｉｇ＿ｘ＜Ｖｔｈ＿ｈｉｓであるので、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｈとなることにより、Ｖｏｕｔ＝Ｈｉである。また、Ｃｓｉｇ＿ｘがＢ点まで充電されると、Ｃｓｉｇ＿ｘ＞Ｖｔｈ＿Ｈとなるため、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｌに下がり、Ｖｏｕｔ＝Ｌｏｗとなる。さらに、Ｃｓｉｇ＿ｘがＥ点まで放電されると、Ｃｓｉｇ＿ｘ＜Ｖｔｈ＿ｈｉｓとなるため、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｈに上がり、Ｖｏｕｔ＝Ｈｉとなる。
【００２６】
また、図２５において、パルス幅をｐｗ、ＶｉｎがＨｉに上がってからＶｏｕｔがＬｏｗに落ちるまでの反応の遅れ時間をｔ１、ＶｉｎがＬｏｗに落ちてから出力電圧ＶｏｕｔがＨｉに上がるまでの反応の遅れ時間をｔ２、ＶｉｎがＬｏｗに落ちてからＣｓｉｇ＿ｘがＬｏｗまで放電しきる時間をｔ３とする。容量２１０９は、図２３に示す定電流Ｉｘで充電、および定電流Ｉｙで放電されるため、上記ｔ１〜ｔ３は以下の式（４）〜（６）となる。
【００２７】
ｔ１＝Ｃｘ×（Ｖｔｈ＿Ｈ−０）／Ｉｘ＝Ｃｘ×Ｖｔｈ＿Ｈ／Ｉｘ ・・・式（４）
ｔ２＝Ｃｘ×（Ｖｃｃ−Ｖｔｈ＿Ｌ）／Ｉｙ ・・・式（５）
ｔ３＝Ｃｘ×（Ｖｃｃ−０）／Ｉｙ＝Ｃｘ×Ｖｃｃ／Ｉｙ ・・・式（６）
次に、比較回路２０００におけるチャタリングなどの誤動作対策について、図２６を参照しながら説明する。図２６は、比較回路２０００の誤動作時の動作波形である。
【００２８】
図２６に示すように、ノイズなどによりＶｉｎのパルスに割れ（図中のγ）が生じた場合であっても、Ｃｓｉｇ＿ｘはｔ／Ｖ＝Ｃｘ／Ｉｙの時定数で放電する。よって、Ｃｓｉｇ＿ｘは急激にＶｔｈ＿ｈｉｓ以下にならない。また、Ｖｔｈ＿ｈｉｓに式（３）のＶｈｉｓを持たせてあるため、Ｖｏｕｔが誤動作しにくくなっている。
【特許文献１】実開平１−１３２１２７号公報（１９８９年９月７日公開）
【特許文献２】特開２００３−１５２５０９号公報（平成１５年５月２３日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、上記比較回路２０００では、チャタリングなどの誤動作を防止するために、Ｃｓｉｇ＿ｘがｔ／Ｖ＝Ｃｘ／Ｉｙの時定数で放電しているので、Ｃｓｉｇ＿ｘがＨｉからＬｏｗレベルまで放電しきる時間（ｔ３）が長い。これにより、ＶｉｎのパルスのＬｏｗ期間（Ｔｏｆｆ）がｔ３よりも短い場合、Ｖｏｕｔの１パルス目の周期（Ｔ）が短くなってしまうという問題点を有している。これについて、図２７を参照しながら説明する。
【００３０】
図２７（ａ）は、Ｔｏｆｆ＞ｔ３の場合の比較回路２０００の動作波形であり、図２７（ｂ）は、Ｔｏｆｆ＜ｔ３の場合の比較回路２０００の動作波形である。Ｔはパルス周期を示し、ＴｏｎはパルスがＨｉの期間を示し、ＴｏｆｆはパルスがＬｏｗの期間（休止期間）を示す。なお、Ｖｉｎには周期Ｔ（Ｔｏｎ＋Ｔｏｆｆ）のパルスが、時刻ｔ＝０から連続で入力するものとする。
【００３１】
Ｔｏｆｆ＞ｔ３の場合は、図２７（ａ）に示すように、２パルス目が入力されるまでにＣｓｉｇ＿ｘがＬｏｗまで放電しきるため、Ｖｏｕｔの周期は正常である。
【００３２】
Ｔｏｆｆ＜ｔ３の場合は、図２７（ｂ）に示すように、Ｃｓｉｇ＿ｘが放電しきらないままに、２パルス目のＶｉｎが入力されてしまうため、２パルス目のＣｓｉｇ＿ｘの充電時間は図中のａからｂまでの時間分だけ短くなる。つまり、Ｖｏｕｔにおいて、２パルス目がＬｏｗに落ちるまでの時間が、図２７（ａ）に示すＴｏｆｆ＞ｔ３の場合のようにＣｓｉｇ＿ｘの重なりが無い場合に比べて、ａからｂまでの時間分だけ短くなり、結果としてＶｏｕｔの１パルス目の周期が、Ｖｉｎのパルス周期に比べて短くなってしまうという問題が生じる。
【００３３】
ここで、Ｃｓｉｇ＿ｘの波形の重なりを回避するために、Ｃｓｉｇ＿ｘの放電時間を短く設定、つまり図２７（ｂ）に示すＶｉｎのパルスに対して、ｔ３ｘ＜Ｔｏｆｆ＜ｔ３（ｔ３ｘは放電時間を短くした場合のｔ３のこと）となるように設定すれば、上記問題は解消されるが、放電時間を短くすると、図２６に示したチャタリングなどの誤動作防止能力は低下することになる。このように、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力と誤動作防止能力とは、トレードオフの関係にあるという問題点がある。
【００３４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供することにある。
【課題を解決するための手段】
【００３５】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路と、上記第１のコンパレータ回路から出力される第１のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第１のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００３６】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００３７】
そして、容量の充電時に、容量電圧が充電されて第２の閾値電圧よりも大きくなると、第１のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００３８】
また、容量の放電時に、容量電圧が放電されて第１の閾値電圧よりも小さくなると、第１のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００３９】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第１のコンパレータが出力する第１のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００４０】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００４１】
次いで、容量の充電時間および放電時間が調整された状態で、第１のコンパレータ回路が、上記同様に比較し、第１のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第１のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００４２】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００４３】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００４４】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第１の閾値電圧よりも小さくならない。
【００４５】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、第１の閾値電圧よりも小さくならないことにより、第１のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第１のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００４６】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００４７】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および第２のコンパレータ回路と、上記第２のコンパレータ回路から出力される第２のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記第２のコンパレータ回路は、上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第２のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００４８】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００４９】
また、第２のコンパレータ回路が、容量電圧と、第１の閾値電圧よりも大きく、かつ、第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、容量電圧が第３の閾値電圧よりも小さい場合、および容量電圧が第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第２のパルス信号が生成される。
【００５０】
そして、容量の充電時に、容量電圧が充電されて第３の閾値電圧よりも大きくなると、第２のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００５１】
また、容量の放電時に、容量電圧が放電されて第３の閾値電圧よりも小さくなると、第２のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００５２】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第２のコンパレータ回路が出力する第２のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００５３】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００５４】
次いで、第１のコンパレータ回路から出力される第１のパルス信号により容量の充電時間および放電時間が調整された状態で、第２のコンパレータ回路が、上記同様に比較し、第２のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第２のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００５５】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００５６】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００５７】
また、第３の閾値電圧を備えて、充電時に容量電圧が第３の閾値電圧よりも大きくなると、第２のコンパレータ回路が第２のパルス信号を出力信号生成回路に出力することにより、例えば、容量が第２の閾値電圧よりも大きくなるときに出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号を出力信号生成回路に出力するときよりも、容量が第３の閾値電圧よりも大きくなる時間のほうが早いので、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりがさらに早くなる。
【００５８】
よって、短いパルス幅のパルスが入力される場合であっても、第２のコンパレータ回路はこれに対応し、第２のパルス信号を正常に出力することにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わるので、短いパルス幅の入力パルスに対する応答能力が向上することになる。すなわち、短周期の入力パルスに対する応答能力も向上することになる。
【００５９】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第３の閾値電圧よりも小さくならない。
【００６０】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、第３の閾値電圧よりも小さくならないことにより、第２のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第２のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００６１】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となり、さらに、短周期・短パルス幅の入力パルスに対する応答能力を向上することが可能となる。
【００６２】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および複数の第３のコンパレータ回路と、上記複数の第３のコンパレータ回路から出力される個別の第３のパルス信号から、個別の出力パルス信号を生成して出力する複数の出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記複数の第３のコンパレータ回路は、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第３のパルス信号を個別に生成し、上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００６３】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００６４】
また、第３のコンパレータ回路が、容量電圧と、第１の閾値電圧よりも大きく、かつ、第２の閾値電圧よりも小さい、個別に設定された閾値電圧とを比較することによって、容量電圧が閾値電圧よりも小さい場合、および容量電圧が閾値電圧よりも大きい場合のうちの何れかの場合に応じた第３のパルス信号が生成される。
【００６５】
そして、容量の充電時に、容量電圧が充電されて閾値電圧よりも大きくなると、第３のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００６６】
また、容量の放電時に、容量電圧が放電されて閾値電圧よりも小さくなると、第３のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００６７】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第３のコンパレータ回路が出力する第３のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００６８】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００６９】
次いで、第１のコンパレータ回路から出力される第１のパルス信号により容量の充電時間および放電時間が調整された状態で、第３のコンパレータ回路が、上記同様に比較し、第３のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第３のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００７０】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００７１】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００７２】
また、第３のコンパレータ回路を複数備えることにより、複数の第３のコンパレータ回路に設定された個別の閾値電圧との比較結果に応じて、複数の異なるパルス幅の出力パルスが出力生成回路に個別に出力される。よって、複数の異なる閾値電圧に応じて、出力パルス幅を変動させ、複数の異なるパルス幅の出力パルスを得ることが可能となる。
【００７３】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、閾値電圧よりも小さくならない。
【００７４】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、閾値電圧よりも小さくならないことにより、第３のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第３のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００７５】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となり、さらに、所望のパルス幅、または所望の遅延時間の出力パルスを得ることが可能となる。
【００７６】
また、本発明の比較回路では、上記充放電回路は、上記入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、上記容量を充放電することが好ましい。
【００７７】
上記の構成によれば、充放電回路は、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、容量を充放電するので、充電動作と放電動作とを交互に切り替えて行うことが可能となる。
【００７８】
また、本発明の比較回路は、上記充放電回路は、上記第１のコンパレータ回路から、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合に応じた上記第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくすることが好ましい。
【００７９】
上記の構成によれば、充放電回路が、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくことにより、出力信号生成回路に入力されるパルス信号の入力間隔が等しくなるので、入力パルスのパルス幅と同じパルス幅の出力パルスを得ることが可能となる。
【００８０】
また、本発明の比較回路は、電源投入時に、上記充放電回路の容量電圧に初期設定を与える初期設定回路をさらに備えることが好ましい。
【００８１】
上記の構成によれば、初期設定回路を備えることにより、初期設定回路が、充放電回路の容量電圧に初期設定を与えること、例えば、容量電圧を０に設定することが可能となる。よって、電源投入時に安定した回路動作すなわち波形処理を行うことが可能となる。
【００８２】
また、本発明の比較回路は、上記第１の閾値電圧および上記第２の閾値電圧は、抵抗の電圧降下により生成されるこが好ましい。これにより、第１の閾値電圧および第２の閾値電圧を抵抗の電圧降下により生成するので、プロセス変動や素子ばらつきなどによる影響を受けずに、常に設定される電圧値を満たすことが可能となる。例えば、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧を生成することが可能となる。
【００８３】
また、本発明の赤外線受信機は、上記課題を解決するために、上記比較回路を備えることを特徴としている。
【００８４】
上記の構成によれば、本発明の比較回路を備えているので、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる。また、本発明の比較回路を備えることにより、短周期・短パルス幅の入力パルスに対する応答能力を向上することが可能となる。
【発明の効果】
【００８５】
本発明の比較回路は、以上のように、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている構成である。
【００８６】
それゆえ、第１のコンパレータ回路から出力される第１のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧および第２の閾値電圧とを比較して、第１のパルス信号を生成し、第１のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第１のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００８７】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第１の閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００８８】
以上により、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供するという効果を奏する。
【００８９】
また、本発明の比較回路は、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、第２のコンパレータ回路は、上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第２のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている、構成である。
【００９０】
それゆえ、第２のコンパレータ回路から出力される第２のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第２のコンパレータ回路は、容量電圧と第３の閾値電圧とを比較して、第２のパルス信号を生成し、第２のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第２のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００９１】
また、第２のコンパレータ回路が、容量電圧と第３の閾値電圧とを比較して、第２のパルス信号を生成するので、容量が第３の閾値電圧よりも大きくなるまでの時間が早くなり、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりがさらに早くなる。
【００９２】
さらに、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第３の閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００９３】
以上により、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができ、さらに、短周期・短パルス幅の入力パルスに対する応答能力を向上することができる比較回路を提供するという効果を奏する。
【００９４】
また、本発明の比較回路は、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、複数の第３のコンパレータ回路は、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた第３のパルス信号を個別に生成し、上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に個別に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている構成である。
【００９５】
それゆえ、第３のコンパレータ回路から出力される第３のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第３のコンパレータ回路は、容量電圧と個別の閾値電圧とを比較して、第３のパルス信号を生成し、第３のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第３のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００９６】
また、第３のコンパレータ回路を複数備えることにより、容量電圧と個別の閾値電圧との比較結果に応じて、複数の異なるパルス幅の出力パルスが出力生成回路に個別に出力されるので、複数の異なる閾値電圧に応じて出力パルス幅が変動された、複数の異なるパルス幅の出力パルスが出力される。
【００９７】
さらに、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００９８】
以上により、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができ、さらに、所望のパルス幅、または所望の遅延時間の出力パルスを得ることができる比較回路を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００９９】
〔実施の形態１〕
本発明の一実施形態について図１〜１０に基づいて説明すれば、以下の通りである。図１は、比較回路１０の一構成例を示す回路ブロック図である。
【０１００】
なお、図中、ＭＮはＮチャネルＭＯＳＦＥＴ、ＭＰはＰチャネルＭＯＳＦＥＴを示し、ゲート／ソース間にＭＯＳＦＥＴのスレッシュ電圧（Ｖｔｈ）以上の電圧が印加されると、ドレイン／ソース間が導通し、電流が流れる。また、ドレイン／ソース間が導通することをＯＮ、一方ドレイン／ソース間が導通しないことをＯＦＦとする。
【０１０１】
本実施の形態の比較回路１０は、図１に示すように、充放電回路１００、第１のコンパレータ回路としてのコンパレータ回路２００、電流値調整手段としての論理処理回路３００、ＳＲラッチ回路４００および出力回路５００から構成される出力信号生成回路５５０、入力パルス信号すなわち入力電圧（Ｖｉｎ）が入力される入力部１１、コンパレータ回路２００とＳＲラッチ回路４００との間に設けられるＮＯＴゲート１２、およびＳＲラッチ回路４００と出力回路５００との間に設けられるＮＯＴゲート１３を備えている。
【０１０２】
まず、充放電回路１００の基本動作について、図１を参照しながら、構成の説明を兼ねて説明する。
【０１０３】
充放電回路１００は、切替部としてのスイッチ部１０１および１０２、第１の電流源としての電流源１０３、第２の電流源としての電流源１０４、並びに容量１０５を備え、スイッチ部１０１および１０２の切り替えに応じて、容量１０５を充放電する。
【０１０４】
スイッチ部１０１は、Ｖｉｎ＝Ｈｉの場合はＯＮ、一方Ｖｉｎ＝Ｌｏｗの場合はＯＦＦするように設定されているスイッチである。一方の電極が電流源１０３に接続されており、他方の電極が容量１０５およびスイッチ部１０２に接続されている。
【０１０５】
スイッチ部１０２は、Ｖｉｎ＝Ｈｉの場合はＯＦＦ、一方Ｖｉｎ＝Ｌｏｗの場合はＯＮするように設定されているスイッチである。一方の電極が電流源１０４に接続されており、他方の電極が容量１０５およびスイッチ部１０１に接続されている。
【０１０６】
電流源１０３は、定電流Ｉ１を発生する電流源であり、電流発生方向側にスイッチ部１０１が接続され、もう片方向側が電源に接続されている。電流源１０４は、定電流Ｉ２を発生する電流源であり、電流発生方向側が接地され、もう片方向側がスイッチ部１０２に接続されている。
【０１０７】
容量１０５は、容量値Ｃ１の容量であり、一方の電極がスイッチ部１０１およびスイッチ部１０２に接続され、他方の電極が接地される。容量１０５は、充放電時において、その容量電圧（Ｃｓｉｇ）が変動する。このときの基本的な容量の充放電動作について説明する。
【０１０８】
入力部１１に、Ｖｉｎ＝Ｈｉが入力される場合、スイッチ部１０１はＯＮとなり、スイッチ部１０２はＯＦＦとなる。よって、電流源１０３から出力される定電流Ｉ１が、スイッチ部１０１を通過して容量１０５に流れ込む。これにより、容量１０５は充電される。
【０１０９】
一方、入力部１１に、Ｖｉｎ＝Ｌｏｗが入力される場合、スイッチ部１０１はＯＦＦとなり、スイッチ部１０２はＯＮとなる。よって、電流源１０４は、定電流Ｉ２を流すために、スイッチ部１０２を介して容量１０５から電流を引き抜く。これにより、容量１０５は放電される。
【０１１０】
また、電流源１０３および１０４には、論理処理回路３００が接続されている。電流源１０３および１０４は、論理処理回路３００の出力信号によって、出力する電流値を調整される。すなわち、後述するように、コンパレータ回路の比較結果に応じて、定電流Ｉ１およびＩ２の電流値は調整される。
【０１１１】
コンパレータ回路２００は、コンパレータ回路部２０１および２０２、第１の閾値電圧（Ｖｔｈ１）を発生する基準電源２０３、並びに、第２の閾値電圧（Ｖｔｈ２）を発生する基準電源２０４を備え、充放電回路１００のＣｓｉｇと、コンパレータ回路部２０１においてＶｔｈ１とを比較し、また、コンパレータ回路部２０２においてＶｔｈ２とを比較する。比較した後、コンパレータ回路部２０１および２０２は、Ｃｓｉｇが閾値電圧よりも、高ければＨｉの信号を、低ければＬｏｗの信号を生成し、論理処理回路３００、および出力信号生成回路５５０のＳＲラッチ回路４００にそれぞれ出力する。すなわち、ＨｉｇｈレベルまたはＬｏｗレベルのパルス信号（第１のパルス信号）を生成し、論理処理回路３００、および出力信号生成回路５５０のＳＲラッチ回路４００にそれぞれ出力する。
【０１１２】
なお、Ｖｔｈ１およびＶｔｈ２は、以下の式（７）を満たすように設定される。
【０１１３】
ｍａｘ＿Ｃｓｉｇ＞Ｖｔｈ２＞Ｖｔｈ１＞ｍｉｎ＿Ｃｓｉｇ ・・・式（７）
（ｍａｘ＿Ｃｓｉｇ：容量１０５の最大充電電圧、ｍｉｎ＿Ｃｓｉｇ：容量１０５の最小充電電圧）
論理処理回路３００は、入力されたコンパレータ回路２００からの出力信号に応じて、充放電回路１００の電流源１０３および１０４に、該電流源の定電流Ｉ１およびＩ２を調整するための信号を出力する回路である。すなわち、論理処理回路３００は、Ｃｓｉｇと、Ｖｔｈ１およびＶｔｈ２との比較結果から生成されたパルス信号を入力して、論理処理した後、定電流Ｉ１およびＩ２を調整するための信号を出力する。よって、定電流Ｉ１およびＩ２は、コンパレータ回路２００の比較結果から生成されたパルス信号に応じて、調整されることになる。
【０１１４】
ＳＲラッチ回路４００は、ＮＡＮＤゲート４０１および４０２を備え、入力されたコンパレータ回路２００からの出力信号（パルス信号）のデータを保持する回路である。また、ＳＲラッチ回路４００の論理は、表２のようになっている。本回路では、Ｓ＝Ｒ＝１でデータをホールドし、ＳまたはＲにパルス（active Low）が入力されると、Ｑ，−Ｑがトグル（反転）するように使用している。データ保持処理終了後、出力信号が、出力回路５００に出力される。
【０１１５】
【表２】
【０１１６】
出力回路５００は、ＭＮ５０１，抵抗５０２、および出力部５０３を備えている。ＭＮ５０１は、ゲートがＮＯＴゲート１３を介してＳＲラッチ回路４００に接続され、ドレインが出力部５０３、および抵抗５０２を介して電源に接続され、ソースが接地されている。
【０１１７】
また、出力回路５００は、入力されたＳＲラッチ回路４００からの出力信号に応じて、出力部５０３から出力パルス信号すなわち出力電圧（Ｖｏｕｔ）を出力する。詳細には、入力される信号がＨｉの場合、ＭＮ５０１はＯＮとなることにより、ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。一方、入力される信号がＬｏｗの場合、ＭＮ５０１はＯＦＦとなることにより、ＶｏｕｔはＨｉ（＝Ｖｃｃ）となる。
【０１１８】
次に、充放電回路１００、および論理処理回路３００の具体的な構成例について、図２を参照しながら説明する。図２は、比較回路１０の詳細な構成例を示す回路図である。
【０１１９】
まず、充放電回路１００の動作について、構成の説明を兼ねて説明する。なお、以下の充放電回路１００における説明では、論理処理回路３００からの信号が出力されていない場合、すなわちＭＰ１１５およびＭＮ１２２がＯＦＦの状態とする。なお、論理処理回路３００からの信号が出力されている状態は後述する。
【０１２０】
充放電回路１００は、ＭＰ１１１〜１１７、ＭＮ１１８〜１２４、電流Ｉａを発生する電流源１２５、電流Ｉｂを発生する電流源１２６、電流Ｉｃを発生する電流源１２７、電流Ｉｄを発生する電流源１２８、および容量１０５を備えている。ここで、ＭＰ１１１〜１１７で構成される部分がスイッチ部１０１、ＭＮ１１８〜１２４で構成される部分がスイッチ部１０２、電流源１２５および１２７が電流源１０３、電流源１２６および１２８が電流源１０４を示す。
【０１２１】
入力部１１に、Ｖｉｎ＝Ｈｉが入力される場合、ＭＰ１１１およびＭＰ１１４はＯＦＦとなり、ＭＮ１１８およびＭＮ１２１はＯＮとなる。よって、ＭＮ１１８およびＭＮ１２１はＯＮとなるので、電流源１２６から出力される電流ＩｂがＶｃｃ〜ＭＮ１１８〜ＧＮＤのパスで流れ、また、電流源１２８から出力される電流ＩｄがＶｃｃ〜ＭＮ１２１〜ＧＮＤのパスで流れる。これにより、ＭＮ１１９、ＭＮ１２０、およびＭＮ１２２〜１２４には、電流が流れない。
【０１２２】
一方、ＭＰ１１１およびＭＰ１１４はＯＦＦとなるので、電流源１２５は、ＭＰ１１２およびＭＰ１１３に電流Ｉａを流し、電流ＩａがＶｃｃ〜ＭＰ２〜ＧＮＤのパスで流れる。また、ＭＰ１１２とＭＰ１１３とはカレントミラーを構成しているので、ＭＰ１１３に電流Ｉａが流れ、容量１０５に電流Ｉａが流れ込む。これにより、容量１０５は充電される。
【０１２３】
また、電流源１２７は、ＭＰ１１６およびＭＰ１１７に電流Ｉｃを流し、電流ＩｃがＶｃｃ〜ＭＰ１１６〜ＧＮＤのパスで流れる。さらに、ＭＰ１１６とＭＰ１１７とはカレントミラーを構成しているので、ＭＰ１１７に電流Ｉｃ流れ、容量１０５に電流Ｉｃが流れ込む。これにより、容量１０５は充電される。したがって、容量１０５は、電流Ｉａと電流Ｉｃとを足した電流によって、充電される。
【０１２４】
また、入力部１１に、Ｖｉｎ＝Ｌｏｗが入力される場合、ＭＰ１１１およびＭＰ１１４はＯＮとなり、ＭＮ１１８およびＭＮ１２１はＯＦＦとなる。よって、ＭＰ１１１およびＭＰ１１４はＯＮとなるので、電流源１２５から出力される電流ＩａがＶｃｃ〜ＭＰ１１１〜ＧＮＤのパスで流れ、また、電流源１２７から出力される電流ＩｃがＶｃｃ〜ＭＰ１１４〜ＧＮＤのパスで流れる。これにより、ＭＰ１１２、ＭＰ１１３、およびＭＰ１１５〜１１７には、電流が流れない。
【０１２５】
一方、ＭＮ１１８およびＭＮ１２１はＯＦＦとなるので、電流源１２６は、ＭＮ１１９およびＭＮ１２０に電流Ｉｂを流し、電流ＩｂがＶｃｃ〜ＭＮ１１９〜ＧＮＤのパスで流れる。また、ＭＮ１１９とＭＮ１２０とはカレントミラーを構成しているので、ＭＮ１２０に電流Ｉｂを流すため、容量１０５から電流Ｉｂが引っ張られる。これにより、容量１０５は放電される。
【０１２６】
また、電流源１２８は、ＭＮ１２３およびＭＮ１２４に電流Ｉｄを流し、電流ＩｄがＶｃｃ〜ＭＮ１２３〜ＧＮＤのパスで流れる。さらに、ＭＮ１２３とＭＮ１２４とはカレントミラーを構成しているので、ＭＮ１２４に電流Ｉｄを流すため、容量１０５から電流Ｉｄが引っ張られる。これにより、容量１０５は放電される。したがって、容量１０５は、電流Ｉｂと電流Ｉｄとを足した電流によって、放電される。
【０１２７】
論理処理回路３００は、ＮＡＮＤゲート３０１、およびＮＯＴゲート３０２を備えている。ＮＡＮＤゲート３０１は、コンパレータ回路２００からの２つの出力信号を入力し、論理演算処理するゲートである。演算後の出力信号（Ｘ）は、充放電回路１００、詳細にはＭＰ１１５のゲート、およびＮＯＴゲート３０２に出力される。ＮＯＴゲート３０２は、入力されたＮＡＮＤゲート３０１からの出力信号を論理演算処理するゲートである。演算後の出力信号は、充放電回路１００、詳細にはＭＮ１２２のゲートに出力される。
【０１２８】
また、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｈｉの場合、ＭＰ１１５はＯＦＦとなり、一方Ｘ＝Ｌｏｗの場合、ＭＰ１１５はＯＮとなる。ＭＰ１１５がＯＮとなる場合、電流ＩｃがＶｃｃ〜ＭＮ１１５〜ＧＮＤのパスで流れるので、ＭＰ１１６およびＭＰ１１７には電流が流れない。これにより、ＭＰ１１７に流れる電流、すなわち電流Ｉｃによる容量１０５の充電は行われない。
【０１２９】
また、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｈｉの場合、ＮＯＴゲート３０２の出力信号はＬｏｗとなるので、ＭＮ１２２はＯＦＦとなる。一方、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合、ＮＯＴゲート３０２の出力信号はＨｉとなるので、ＭＮ１２２はＯＮとなる。ＭＮ１２２がＯＮとなる場合、電流ＩｄがＶｃｃ〜ＭＮ１２２〜ＧＮＤのパスで流れるので、ＭＮ１２３およびＭＮ１２４には電流が流れない。これにより、ＭＮ１２４に流れる電流、すなわち電流Ｉｄによる容量１０５の放電は行われない。
【０１３０】
したがって、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合には、電流Ｉｃによる充電、および、電流Ｉｄによる放電は行われないことになる。
【０１３１】
次に、本実施の形態の比較回路１０における回路動作を、図３を参照しながら説明する。
【０１３２】
図３は、比較回路１０の動作波形である。なお、以下の動作波形において、Ｖｉｎは入力電圧、Ｖｔｈ１は第１の閾値電圧、Ｖｔｈ２は第２の閾値電圧、Ｃｓｉｇは容量１０５の容量電圧、ＲはＳＲラッチ回路４００のリセット入力信号、ＳはＳＲラッチ回路４００のセット入力信号、ＸはＮＡＮＤゲート３０１の出力信号、ＱはＳＲラッチ回路４００の正論理値、および、Ｖｏｕｔは出力電圧を示す。また、ｔ１は入力パルスの立ち上がりに対する出力パルスの反応の遅れ時間、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間、ｐｗはパルス幅を示す。
【０１３３】
本実施の形態の比較回路１０では、上述したように、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０１３４】
図３に示すように、Ｖｉｎ＝Ｌｏｗから、Ｖｉｎ＝Ｈｉに立ち上がると、ＣｓｉｇはＶｔｈ１まで急激に上昇し（Ａ→Ｂ点）、その後、時定数に従ってＶｔｈ２まで上昇する（Ｂ→Ｃ点）。ＣｓｉｇがＶｔｈ２に達すると、容量１０５のｍａｘ＿Ｃｓｉｇまで急激に上昇する（Ｃ→Ｄ点）。そして、Ｃｓｉｇはｍａｘ＿Ｃｓｉｇを保ち続ける（Ｄ→Ｅ点）。
【０１３５】
次いで、Ｖｉｎ＝Ｈｉから、Ｖｉｎ＝Ｌｏｗに立ち下がると、ＣｓｉｇはＶｔｈ２まで急激に下降し（Ｅ→Ｆ点）、その後、時定数に従ってＶｔｈ１まで下降する（Ｆ→Ｇ点）。ＣｓｉｇがＶｔｈ１に達すると、容量１０５を放電しきるまで急激に下降する（Ｇ→Ｈ点）。そして、ＣｓｉｇはＧＮＤ（Ｌｏｗ）を保ち続ける。
【０１３６】
すなわち、Ｖｉｎ＝Ｌｏｗから、Ｖｉｎ＝Ｈｉに立ち上がると、容量１０５は急速に充電され（Ａ→Ｂ点）、その後、時定数に従って容量１０５は充電される（Ｂ→Ｃ点）。ＣｓｉｇがＶｔｈ２に達すると、容量１０５のｍａｘ＿Ｃｓｉｇまで容量１０５は急速に充電される（Ｃ→Ｄ点）。そして、容量１０５は充電が飽和状態となる（Ｄ→Ｅ点）。
【０１３７】
次いで、Ｖｉｎ＝Ｈｉから、Ｖｉｎ＝Ｌｏｗに立ち下がると、容量１０５は急速に放電され（Ｅ→Ｆ点）、その後、時定数に従って容量１０５は放電される（Ｆ→Ｇ点）。ＣｓｉｇがＶｔｈ１に達すると、容量１０５を放電しきるまで容量１０５は急速に放電される（Ｇ→Ｈ点）。そして、容量１０５は放電しきった状態となる。
【０１３８】
ここで、上述したように、充電時には、電流Ｉａおよび電流Ｉｃによって容量１０５の充電が行われ、放電時には、電流Ｉｂおよび電流Ｉｃによって容量１０５の放電が行われている。但し、論理処理回路３００すなわちＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合、ＭＰ１１５およびＭＮ１２２がＯＮとなるので、電流Ｉｃによる容量１０５の充電と、電流Ｉｄによる容量１０５の放電とは行われない。
【０１３９】
そこで、図３を参照すると、ＮＡＮＤゲート３０１のＸの動作波形は、Ｂ→Ｃ点およびＦ→Ｇ点の場合にＬｏｗとなっている。すなわち、Ｂ→Ｃ点およびＦ→Ｇ点の場合は、充放電回路のＭＰ１１５およびＭＮ１２２がＯＮとなり、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、充放電電流が小さくなる。よって、Ｂ→Ｃ点およびＦ→Ｇ点の期間は、充放電時間が長くなる。
【０１４０】
これに対して、充放電動作は、図３に示す定数で表すと、
Ａ→Ｂ、Ｃ→Ｄ点間 ： 時定数ｔ／Ｖ＝Ｃ１／（Ｉａ＋Ｉｃ）で充電
Ｂ→Ｃ点間 ： 時定数ｔ／Ｖ＝Ｃ１／Ｉａで充電
Ｅ→Ｆ、Ｇ→Ｈ点間 ： 時定数ｔ／Ｖ＝Ｃ１／（Ｉｂ＋Ｉｄ）で放電
Ｆ→Ｇ点間 ： 時定数ｔ／Ｖ＝Ｃ１／Ｉｂで放電
を行っている。なお、図１に示す波形の場合では、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄとしている。
【０１４１】
また、ＳＲラッチ回路４００および出力回路５００の動作波形について、図３および４を参照しながら説明する。図４は、ＳＲラッチ回路４００および出力回路５００の真理値の表を示す。なお、Ｈｉレベルを１、Ｌｏｗレベルを０としている。
・入力パルスが入る前の初期状態（Ｖｉｎ＝Ｌｏｗ）においては、（Ｓ，Ｒ）＝（１，０）であり、Ｑ＝０である。
・Ｂ点においては、Ｃｓｉｇ＞Ｖｔｈ１となるため、Ｒは０→１となり、（Ｓ，Ｒ）＝（１，１）となる。Ｑの値は保持される。
・Ｃ点においては、Ｃｓｉｇ＞Ｖｔｈ２となるため、Ｓは１→０になり、（Ｓ，Ｒ）＝（０，１）となる。ここで、Ｑが０→１と反転し、ＶｏｕｔがＨｉ→Ｌｏｗになる。
・Ｆ点においては、Ｃｓｉｇ＜Ｖｔｈ２となりＳは０→１となるが、Ｑは１のまま保持される。
・Ｇ点においては、Ｃｓｉｇ＜Ｖｔｈ１となるため、Ｒは１→０になり、（Ｓ，Ｒ）＝（１，０）となる。ここでＱが１→０に反転し、ＶｏｕｔがＬｏｗ→Ｈｉになる。
【０１４２】
次に、比較回路１０において、Ｖｉｎに周期Ｔのパルスが時刻ｔ＝０から連続で入力する場合の動作波形について、図５を参照しながら説明する。
【０１４３】
図５は、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示している。なお、ＴｏｎはＶｉｎ＝Ｈｉの期間を示し、ＴｏｆｆはＶｉｎ＝Ｌｏｗの期間（休止期間）を示している。また、ＴｏｎとＴｏｆｆとを合わせて、１周期（Ｔ）とする。さらに、ｔ３は従来の比較回路（以下、従来例とする）における容量電圧が充電飽和状態から放電しきるまでの時間を示し、破線は従来例における動作波形を示す。
【０１４４】
Ｔｏｆｆ＞ｔ３の場合は、図５（ａ）に示すように、比較回路１０の動作波形も従来例の動作波形も、Ｃｓｉｇの波形に重なりは無く、Ｖｏｕｔは正常に出力される。
【０１４５】
また、ｔ２＜Ｔｏｆｆ＜ｔ３の場合は、図５（ｂ）に示すように、従来例の動作波形ではＣｓｉｇの波形に重なりが生じるが、比較回路１０の動作波形では重なりが生じず、Ｖｏｕｔは正常に出力される。
【０１４６】
ここで、図３に示したように、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間であるが、ＶｉｎがＨｉ→Ｌｏｗに反転してから、ＣｓｉｇがＬｏｗレベルまで放電する時間でもある。図５に示す動作波形のとき、ｔ２およびｔ３はそれぞれ以下の式（８）（９）となる。
【０１４７】
ｔ２＝（Ｖｃｃ−Ｖｔｈ２）×Ｃ１／（Ｉｂ＋Ｉｄ）＋（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１ ／Ｉｂ＋（Ｖｔｈ１−０）×Ｃ１／（Ｉｂ＋Ｉｄ）
≒（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉｂ ・・・式（８）
ｔ３＝Ｖｃｃ×Ｃ１／Ｉｂ ・・・式（９）
なお、比較のため従来の比較回路における放電電流をＩｂとする。また、Ｉｂ＜＜Ｉｄの場合は、式（８）におけるｔ２の第１項、および第３項は無視できるものとした。
【０１４８】
よって、ｔ２とｔ３との差Δｔは、
Δｔ＝ｔ３−ｔ２＝（Ｖｃｃ−Ｖｔｈ２＋Ｖｔｈ１）×Ｃ１／Ｉｂ
＝（Ｖｃｃ−ΔＶｔｈ）×Ｃ１／Ｉｂ ・・・式（１０）
となり、ｔ２＜ｔ３となる。ここで、ΔＶｔｈ＝Ｖｔｈ２−Ｖｔｈ１・・・式（１１）であり、ΔＶｔｈは、従来例のヒステリシス幅（Ｖｈｉｓ）に相当する。
【０１４９】
したがって、本実施の形態の比較回路１０では、従来例よりもＴｏｆｆが短い、すなわち休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力が向上しており、式（１０）のΔｔだけ休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【０１５０】
また、本実施の形態の比較回路１０では、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。そして、比較回路１０はＶｔｈ１およびＶｔｈ２を設定することにより、充放電時のＣｓｉｇに対して、（ａ）Ｃｓｉｇ＜Ｖｔｈ１の場合、（ｂ）Ｖｔｈ１＜Ｃｓｉｇ＜Ｖｔｈ２の場合、（ｃ）Ｃｓｉｇ＜Ｖｔｈ２の場合、の３通りの期間による場合分けを行い、容量１０５への充放電電流値を変動させている。
【０１５１】
すなわち、図３を参照すると、（ａ）の期間はＡ→Ｂ点およびＧ→Ｈ点の期間であり、（ｂ）の期間はＢ→Ｃ点およびＦ→Ｇ点の期間であり、（ｃ）の期間はＣ→Ｄ→Ｅ→Ｆ点の期間である。
【０１５２】
そして、Ｂ→Ｃ点およびＦ→Ｇ点の期間の場合、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄと設定すれば、Ｂ→Ｃ点およびＦ→Ｇ点の期間以外の充放電時間を急激に短縮することになる。
【０１５３】
これにより、ｔ２の期間であるＥ→Ｆ、Ｆ→Ｇ、およびＧ→Ｈ点の期間のうち、Ｅ→ＦおよびＧ→Ｈ点の期間を急激に短縮することが可能となるので、ｔ２を短くすることが可能となる。よって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを正確に出力することが可能となる。なお、上記比較回路１０の動作波形の説明では、充電動作から始まって、放電動作に切り替わる例を示したが、これに限らず、放電動作から始まって、充電動作に切り替わってもよい。
【０１５４】
なお、図３の波形では、（ａ）、（ｃ）の期間は、充電時間、放電時間ともに短く設定し、（ｂ）の期間は充放電時間を比較的長く設定している場合の波形である。
【０１５５】
すなわち、（ａ）〜（ｃ）の期間のＣｓｉｇはそれぞれ同一点の電圧であるが、各閾値電圧との相対関係により、充放電電流値（つまり充放電時定数）が異なり、（ａ）、（ｃ）の期間のＣｓｉｇ（ａ）、（ｃ）の充放電電流値が大きく（時定数が小さい）、（ｂ）の期間のＣｓｉｇ（ｂ）の充放電電流値が小さい（時定数が大きい）場合の動作波形を示している。また、Ｃｓｉｇは、以下の式（１２）を満たす。
【０１５６】
Ｍａｘ＿Ｃｓｉｇ＞Ｃｓｉｇ（ｃ）＞Ｖｔｈ２＞Ｃｓｉｇ（ｂ）＞Ｖｔｈ１
＞Ｃｓｉｇ（ａ）＞Ｍｉｎ＿Ｃｓｉｇ ・・・式（１２）
また、Ｔｏｆｆ＜ｔ２の場合は、Ｃｓｉｇの波形に重なりが生じるため、ＳＲラッチ回路４００のリセット信号Ｒが０にならず、ＶｏｕｔはＬｏｗのままとなる。このような事態を避けるために、Ｔｏｆｆ＜ｔ２とならないように、ｔ２の値を設定する必要がある。
【０１５７】
ここで、図２に示す比較回路１０では、ｍａｘ＿ＣｓｉｇはＶｃｃと同電位となり（ＭＰ１１３およびＭＰ１１７の電位がＶｃｃと同電位になった時、充電電流は０になり充電が止まる）、同様に、ｍｉｎ＿ＣｓｉｇはＧＮＤ＝０と同電位になる（ＭＮ１２０およびＭＮ１２４の電位がＧＮＤと同電位になった時、放電電流は０になり放電が止まる）。
【０１５８】
そこで、比較回路１０において、例えば、Ｖｃｃ＝５（Ｖ）、Ｖｔｈ２＝３（Ｖ）、Ｖｔｈ１＝２（Ｖ）、ＧＮＤ＝０（Ｖ）と設定し、図２に示す比較回路１０において、Ｉａ＝Ｉｂ＝０．１（ｕＡ）、Ｉｃ＝Ｉｄ＝１０（ｕＡ）、Ｃ１＝１０（ｐＦ）と設定する場合、図３に示す動作波形におけるｔ１、ｔ２はそれぞれ以下の値となる。
【０１５９】
ｔ１＝ｔ＿ＡＢ＋ｔ＿ＢＣ＋ｔ＿ＣＤ
＝Ｃ１×Ｖｔｈ１／（Ｉａ＋Ｉｃ）＋Ｃ１×（Ｖｔｈ２−Ｖｔｈ１）／Ｉａ＋Ｃ１ ×Ｖｔｈ２／（Ｉａ＋Ｉｃ）
＝１０×２／１０．１＋１０×１／０．１＋１０×２／１０．１
＝１０３．９６［ｕｓｅｃ］
ｔ２＝ｔ＿ＥＦ＋ｔ＿ＦＧ＋ｔ＿ＧＨ
＝Ｃ１×Ｖｔｈ２／（Ｉｂ＋Ｉｄ）＋Ｃ１×（Ｖｔｈ２−Ｖｔｈ１）／Ｉｂ＋Ｃ１ ×Ｖｔｈ１／（Ｉｂ＋Ｉｄ）
＝１０×２／１０．１＋１０×１／０．１＋１０×２／１０．１
＝１０３．９６［ｕｓｅｃ］
よって、上記数値設定が与えられる場合、信号入力から出力までの遅延時間ｔ１が１０３．９６（ｕｓｅｃ）であり、信号入力停止（図３のＥ点）からＣｓｉｇが０Ｖまで落ちるまでの時間ｔ２が１０３．９６（ｕｓｅｃ）となる。
【０１６０】
したがって、入力部１１に信号を連続で入力する場合、信号（Ｈｉｇｈレベル）と信号（Ｈｉｇｈレベル）との間の時間Ｔｏｆｆが、ｔ２＝１０３．９６（ｕｓｅｃ）以上ある場合は、出力部５０３からパルス信号を正常に出力することが可能となる。
【０１６１】
また、電流源１２５〜１２８から出力される電流Ｉａ、Ｉｂ、Ｉｃ、およびＩｄは定電流であるので、充電時間および放電時間をより精度良く設定することが可能である。
【０１６２】
次に、本実施の形態の比較回路１０における誤動作防止について、図６および７を参照しながら説明する。図６は、誤動作時の比較回路１０の動作波形である。図７は、誤動作時のＳＲラッチ回路４００および出力回路５００の真理値の表を示す。
【０１６３】
図６に示すように、Ｖｉｎ＝Ｈｉのときのパルスに割れが生じている箇所（図中のα）が、誤動作を示す波形である。このパルスの割れはノイズなどにより生じる。
【０１６４】
Ｖｉｎに割れが生じている箇所のＣｓｉｇを見ると、Ｃ→Ｄ点までＣｓｉｇは下降している。しかしながら、（ｂ）の期間では、充放電時間を長く設定しているため、Ｖｔｈ１以下までＣｓｉｇは下降しない。よって、波形、および真理値表に示すように、Ｖｉｎの入力パルスに割れが生じている場合でも、従来例と同様にＶｏｕｔの出力パルスは正常に出力される。したがって、Ｖｉｎの誤動作時であっても、Ｖｏｕｔの誤動作を防止することが可能となっている。
【０１６５】
ここで、本実施の形態の比較回路１０と従来例との充放電電流が同じである場合、比較回路１０のΔＶｔｈ＝Ｖｔｈ２−Ｖｔｈ１を、従来例のヒステリシス電圧幅（Ｖｈｉｓ）に対して、
ΔＶｔｈ≧Ｖｈｉｓ ・・・式（１３）
となるように設定することで、ヒステリシス幅が大きくなるので、従来例と同等以上の誤動作防止能力を維持することが可能となる。但し、比較回路１０の充放電電流は、（ｂ）の期間のみ、従来例と同じであるとする。
【０１６６】
以上のことから、本実施の形態の比較回路１０では、従来例と比較しても、同等以上の誤動作防止能力を維持しつつ、休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０１６７】
また、本実施の形態の比較回路１０において、（ｂ）の期間における充電時間（充電電流）と放電時間（放電電流）とを等しく設定してもよい。詳細には、図３における、Ｂ→Ｃ点の充電時間と、Ｆ→Ｇ点の放電時間とを等しく設定してもよい。これについて、図３を参照しながら説明する。
【０１６８】
（ｂ）の期間において、充電電流は電流Ｉａであり、放電電流は電流Ｉｂである。そこで、充電時間と放電時間とを等しくするためにＩａ＝Ｉｂとすると、図３に示すＢ→Ｃ点の充電時間Ｔｂｃは、以下の式（１４）となる。
【０１６９】
Ｔｂｃ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉａ＝ｔ１ ・・・式（１４）
また、Ｆ→Ｇ点の放電時間Ｔｆｇは、以下の式（１５）となる。
【０１７０】
Ｔｆｇ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉｂ＝ｔ２ ・・・式（１５）
よって、Ｉａ＝Ｉｂの場合、Ｔｂｃ＝Ｔｆｇ、つまりｔ１＝ｔ２である。ここでＡ→Ｂ点、Ｃ→Ｄ点、Ｅ→Ｆ点、およびＧ→Ｈ点での充放電時間が十分短い（Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄであるとする）として無視するなら、ｔ１＝ｔ２なので、ＶｉｎとＶｏｕｔとのパルス幅は等しくなる。
【０１７１】
したがって、比較回路１０では、充電時間と放電時間とを等しくする、すなわちＩａ＝Ｉｂとすることにより、入力パルスのパルス幅と、同じパルス幅の出力パルスを出力することが可能となる。
【０１７２】
また、本実施の形態の比較回路１０は、電源投入時の初期状態を設定するために、初期設定回路６００を備えてもよい。これについて、図８および９を参照しながら説明する。
【０１７３】
図８は、初期設定回路６００を備えた比較回路２０の一構成例を示す回路図である。図９（ａ）は、初期設定回路６００の具体的な構成例を示す回路図であり、図９（ｂ）は、電源投入時の初期設定回路６００の動作波形である。なお、Ｅは容量６０８の容量電圧、ＦはＮＯＴゲート６０９の出力信号であり、ＭＮ６０４のゲートに印加される信号を示す。また、Ｉｏｕｔは初期設定回路６００の出力電流を示す。
【０１７４】
比較回路２０は、比較回路１０の構成に加えて、初期設定回路６００を備えている。
【０１７５】
初期設定回路６００は、図９（ａ）に示すように、ＭＰ６０１〜６０３、ＭＮ６０４〜６０７、容量６０８、ＮＯＴゲート６０９、および抵抗６１０を備えている。なお、ＭＰ６０２および６０３、ＭＮ６０６および６０７、並びに、抵抗６１０で構成される部分が定電流回路６２０を構成している。
【０１７６】
電源を投入すると（Ｖｃｃ＝Ｈｉ）、図９（ｂ）に示す動作波形のように、容量６０８は、電流が引き抜かれるため、放電しきるので、容量６０８の容量電圧は、Ｅ＝Ｌｏｗとなる。このとき、容量６０８のＥが入力されるＮＯＴゲート６０９の出力信号は、Ｆ＝Ｈｉとなる。
【０１７７】
そして、電源投入後、定電流回路６２０が動作し始めると、ＭＰ６０１がＯＮされることにより、容量６０８は充電されるので、Ｅは上昇する。そして、Ｅが上昇するにつれて、ＦはＬｏｗに落ちる。したがって、ＦがＨｉの期間だけ、ＭＮ６０４，ＭＮ６０５がＯＮされ、出力電流Ｉｏｕｔが流れる。
【０１７８】
例えば、図８に示すように、比較回路２０において、電源投入時のＣｓｉｇを０と設定する場合には、電源投入時の短期間のみ、容量１０５からＩｏｕｔだけ電流を引き抜くようにすればよい。
【０１７９】
したがって、比較回路２０では、初期設定回路６００を備えることにより、電源投入時に初期設定を与えることで、電源投入時に安定した波形処理を行うことが可能となる。
【０１８０】
また、本実施の形態の比較回路１０において、プロセス変動や素子ばらつきなどにより、コンパレータ回路２００の第１の閾値電圧（Ｖｔｈ１）および第２の閾値電圧（Ｖｔｈ２）がＶｔｈ１＜Ｖｔｈ２を満たせない場合、比較回路１０は正常動作することができなくなる。
【０１８１】
この問題を回避するために、コンパレータ回路２００のＶｔｈ１およびＶｔｈ２は、抵抗の電圧降下を利用して生成している。これについて、図１０を参照しながら説明する。図１０は、閾値電圧生成回路２３０の具体的な構成例を示す回路図である。
【０１８２】
閾値電圧生成回路２３０は、図１０に示すように、抵抗２３１（抵抗値Ｒａ）、抵抗２３２（抵抗値Ｒｂ）、および定電流Ｉｅを発生する電流源２３３を備え、電源、電流源２３３、抵抗２３１、抵抗２３２、ＧＮＤの順に直列に接続されている。そして、電流源２３３と抵抗２３１との間からＶｔｈ２が取り出され、抵抗２３１と抵抗２３２との間からＶｔｈ１が取り出される。
【０１８３】
このときの各閾値電圧の値は、以下の式（１６）（１７）となる。
【０１８４】
Ｖｔｈ１＝Ｒｂ×Ｉｅ ・・・式（１６）
Ｖｔｈ２＝（Ｒａ＋Ｒｂ）×Ｉｅ ・・・式（１７）
よって、常に、Ｖｔｈ１＜Ｖｔｈ２を満たしており、ΔＶｔｈ＝Ｒａ×Ｉｅとなる。
【０１８５】
したがって、比較回路１０では、閾値電圧生成回路２３０を備えることにより、常にＶｔｈ１＜Ｖｔｈ２を満たすことが可能となる。
【０１８６】
〔実施の形態２〕
本発明の他の実施の形態について図１１〜１９に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図１１は、比較回路３０の一構成例を示す回路図である。
【０１８７】
本実施の形態の比較回路３０は、図１１に示すように、入力部１１、ＮＯＴゲート１２、充放電回路１００、コンパレータ回路２００、論理処理回路３００、第２のコンパレータ回路としてのヒステリシスコンパレータ回路７００、および出力信号生成回路としての出力回路８００を備えている。
【０１８８】
本実施の形態の比較回路３０は、コンパレータ回路２００を充放電回路１００の充放電電流値を調整する回路として使用し、ヒステリシスコンパレータ回路７００に設定されているヒステリシス特性を有する第３の閾値電圧（Ｖｔｈ３＿ｈｉｓ）（ヒステリシス電圧）と、Ｃｓｉｇとの比較結果に応じてＶｏｕｔを出力する。
【０１８９】
ヒステリシスコンパレータ回路７００は、コンパレータ回路部７０１、およびＶｔｈ３＿ｈｉｓを発生する基準電源７０２を備え、充放電回路１００のＣｓｉｇとＶｔｈ３＿ｈｉｓとを比較する。比較した後、コンパレータ回路部７０１は、ＣｓｉｇがＶｔｈ３よりも、高ければＨｉの信号を、低ければＬｏｗの信号を生成し、出力回路８００に出力する。すなわち、ＨｉｇｈレベルまたはＬｏｗレベルのパルス信号（第２のパルス信号）を生成し、出力回路８００に出力する。
【０１９０】
また、ヒステリシスコンパレータ回路７００の詳細な構成としては、図２４に示すように、従来と同様の構成でもよい。一般的に用いられているヒステリシスコンパレータ回路を好適に用いることが可能である。
【０１９１】
ここで、ヒステリシスコンパレータ回路７００の動作の原理としては、従来例の場合と同様であるが、本実施の形態の比較回路３０では、Ｖｔｈ３＿ｈｉｓは次の条件を満たすように設定されている。
【０１９２】
Ｖｔｈ１＜Ｖｔｈ３＿Ｌ＜Ｖｔｈ３＿Ｈ＜Ｖｔｈ２ ・・・式（１８）
（なお、Ｖｔｈ３＿ＨのＨはＨｉを示し、Ｖｔｈ３＿ＬのＬはＬｏｗを示す）
出力回路８００は、ＭＮ８０１、ＭＮ８０２、抵抗８０３、および出力部８０４を備えている。ＭＮ８０１は、ドレインがヒステリシスコンパレータ回路７００に接続され、ゲートが自身のドレイン、およびＭＮ８０２のゲートに接続され、ソースが接地されている。ＭＮ８０２は、ドレインが出力部８０４、および抵抗８０３を介して電源に接続され、ソースが接地されている。
【０１９３】
また、出力回路８００は、入力されたヒステリシスコンパレータ回路７００からの出力信号に応じて、出力部８０４から出力パルス信号すなわち出力電圧（Ｖｏｕｔ）を出力する。詳細には、入力される信号がＨｉの場合、ＭＮ８０１およびＭＮ８０２はＯＮとなることにより、ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。一方、入力される信号がＬｏｗの場合、ＭＮ８０１およびＭＮ８０２はＯＦＦとなることにより、ＶｏｕｔはＨｉ（＝Ｖｃｃ）となる。
【０１９４】
ここで、ＭＮ８０１およびＭＮ８０２はカレントミラーを構成している。これについて、図１２を参照しながら説明する。図１２は、ＭＮ８０１およびＭＮ８０２のカレントミラー構成部分を示す回路図であり、（ａ）はカレントミラー電流比を設定した回路図であり、（ｂ）は同じサイズのＭＯＳデバイスを５個接続した回路図である。
【０１９５】
ＭＮ８０１およびＭＮ８０２は、カレントミラー電流比１：ｍを設定している。図１２（ａ）に示すように、基準電流（Ｉｒｅｆ）がＭＮ８０１を流れる場合、ＭＮ８０２のドレインから出力される電流（Ｉｏｕｔ（８０２））が、Ｉｒｅｆのｍ倍となる。このときのＩｏｕｔ（８０２）は、以下の式（１９）となる。
【０１９６】
Ｉｏｕｔ（８０２）＝Ｉｒｅｆ×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１） ・・・式（１９）
（Ｌ１：ＭＮ８０１のゲート長、Ｌ２：ＭＮ８０２のゲート長、Ｗ１：ＭＮ８０１のゲート幅、Ｗ２：ＭＮ８０２のゲート幅）
よって、ゲート長、またはゲート幅を適切な値に設定することにより、ｍ倍のＩｏｕｔ（８０２）を得ることが可能となる。
【０１９７】
また、図１２（ｂ）に示すように、同じサイズのＭＯＳデバイスを５個接続することで、より精度の高い電流値を得ることが可能となる。
【０１９８】
したがって、比較回路３０では、ヒステリシスコンパレータ回路７００の出力電流を、出力回路８００におけるカレントミラー回路でｍ倍することにより、出力のドライブ電流能力を向上させている。
【０１９９】
次に、本実施の形態の比較回路３０における回路動作を、図１３を参照しながら説明する。
【０２００】
図１３は、比較回路３０の動作波形である。なお、Ｖｔｈ３＿ｈｉｓは第３の閾値電圧、Ｖｔｈ３＿ＨはＨｉｇｈ、Ｖｔｈ３＿ＬはＬｏｗ、Ｖｈｉｓ３はヒステリシス幅を示す。また、時刻ｔ＝０にＶｉｎにパルスが入力してからＶｏｕｔがＬｏｗに反転するまでの時間を、本実施の形態の比較回路３０ではｔ１ａ、従来例ではｔ１ｃと定義する。さらに、Ｃｓｉｇが充電されＶｔｈ２となるまでの時間をｔ１ｂと定義する。また、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間、ｐｗはパルス幅を示す。さらに、ｔ３は従来例の容量電圧が充電飽和状態から放電しきるまでの時間を示し、破線は従来例における動作波形を示す。
【０２０１】
基本的な動作は前記実施の形態の比較回路１０および２０と同様であり、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０２０２】
但し、Ｃｓｉｇの充放電動作は前記実施の形態の場合と同様であるが、Ｃ点においてＣｓｉｇ＞Ｖｔｈ３＿Ｈとなることにより、Ｖｔｈ３＿ＨはＶｔｈ３＿Ｌに落ち、Ｖｏｕｔ＝Ｌｏｗとなる。その後、Ｃｓｉｇが、Ｄ〜Ｇ点を経て、Ｈ点に達すると、Ｃｓｉｇ＜Ｖｔｈ３＿Ｌとなることにより、Ｖｔｈ３＿ＬはＶｔｈ３＿Ｈに上がり、Ｖｏｕｔ＝Ｈｉとなる。
【０２０３】
次に、比較回路３０において、Ｖｉｎに周期Ｔのパルスが、時刻ｔ＝０から連続で入力する場合の動作波形について、図１４を参照しながら説明する。
【０２０４】
図１４は、連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示している。
【０２０５】
Ｔｏｆｆ＞ｔ３の場合は、図１４（ａ）に示すように、比較回路３０の動作波形も従来例の動作波形も、Ｃｓｉｇの波形に重なりは無く、Ｖｏｕｔは正常に出力される。
【０２０６】
また、ｔ２＜Ｔｏｆｆ＜ｔ３の場合は、図１４（ｂ）に示すように、従来例の動作波形ではＣｓｉｇ波形に重なりが生じるが、本実施例の動作波形では重なりが生じず、Ｖｏｕｔは正常に出力される。
【０２０７】
ここで、前記実施の形態１の場合と同様に、ｔ２、ｔ３、およびΔｔは上記式（８）〜（１０）と同様となり、ｔ２＜ｔ３となる。
【０２０８】
したがって、本実施の形態の比較回路３０では、従来例よりもＴｏｆｆが短い、すなわち休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力が向上しており、式（１０）のΔｔだけ休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【０２０９】
また、本実施の形態の比較回路３０では、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。そして、比較回路３０はＶｔｈ１およびＶｔｈ２を設定することにより、充放電時のＣｓｉｇに対して、（ａ）Ｃｓｉｇ＜Ｖｔｈ１の場合、（ｂ）Ｖｔｈ１＜Ｃｓｉｇ＜Ｖｔｈ２の場合、（ｃ）Ｃｓｉｇ＜Ｖｔｈ２の場合、の３通りの期間による場合分けを行い、容量１０５への充放電電流値を変動させている。
【０２１０】
すなわち、図１３を参照すると、（ａ）の期間はＡ→Ｂ点およびＩ→Ｊ点の期間であり、（ｂ）の期間はＢ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の期間であり、（ｃ）の期間はＤ→Ｅ→Ｆ→Ｇ点は（ｃ）の期間である。
【０２１１】
そして、Ｂ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の場合、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄと設定すれば、Ｂ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の期間以外の充放電時間を急激に短縮することになる。
【０２１２】
これにより、ｔ２の期間であるＦ→Ｇ、およびＧ→Ｈ点の期間のうち、Ｆ→Ｇ点の期間を急激に短縮することが可能となるので、ｔ２を短くすることが可能となる。よって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを正確に出力することが可能となる。
【０２１３】
なお、図１３の波形では、（ａ）、（ｃ）の期間は、充電時間、放電時間ともに短く設定し、（ｂ）の期間は充放電時間を比較的長く設定している場合の波形である。
【０２１４】
但し、Ｔｏｆｆ＜ｔ２の場合は、Ｃｓｉｇ波形に重なりが生じるため、出力パルスの周期が入力パルスよりも短くなる可能性がある。このような事態を避けるために、Ｔｏｆｆ＜ｔ２とならないように、ｔ２の値を設定する必要がある。
【０２１５】
次に、本実施の形態の比較回路３０における誤動作防止について、図１５を参照しながら説明する。図１５は、誤動作時の比較回路３０の動作波形である。
【０２１６】
図１５に示すように、Ｖｉｎ＝Ｈｉのときのパルスに割れが生じている箇所（図中のβ）が、誤動作を示す波形である。このパルスの割れはノイズなどにより生じる。
【０２１７】
Ｖｉｎに割れが生じている箇所のＣｓｉｇを見ると、Ｃ→Ｄ点までＣｓｉｇは下降している。しかしながら、（ｂ）の期間では、充放電時間を長く設定しているため、（ａ）の期間までＣｓｉｇは下降しない。よって、波形に示すように、Ｖｉｎの入力パルスに割れが生じている場合でも、従来例と同様にＶｏｕｔの出力パルスは正常に出力される。したがって、Ｖｉｎの誤動作時であっても、Ｖｏｕｔの誤動作を防止することが可能となっている。
【０２１８】
ここで、本実施の形態の比較回路３０と従来例との充放電電流が同じである場合、比較回路３０のヒステリシス幅（Ｖｈｉｓ３）を、従来例のヒステリシス電圧幅（Ｖｈｉｓ）に対して、
Ｖｈｉｓ３≧Ｖｈｉｓ ・・・式（２０）
となるように設定することで、ヒステリシス幅が大きくなるので、従来例と同等以上の誤動作防止能力を維持することが可能となる。但し、比較回路３０の充放電電流は、（ｂ）の期間のみ、従来例と同じであるとする。
【０２１９】
以上のことから、本実施の形態の比較回路３０では、従来例と比較しても、同等以上の誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０２２０】
また、本実施の形態の比較回路３０の利点について、図１６を参照しながら説明する。図１６は、ｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂの場合の動作波形を示す。なお、破線は従来例の動作波形、点線は前記実施の形態の比較回路１０の動作波形を示す。
【０２２１】
まず、比較回路３０において、図１３に示す、ｔ１ａ、ｔ１ｂ、およびｔ１ｃは、それぞれ以下の式（２１）〜（２３）となる。
【０２２２】
ｔ１ａ＝（Ｖｔｈ３＿Ｈ−Ｖｔｈ１）×Ｃ１／Ｉａ ・・・式（２１）
ｔ１ｂ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉａ ・・・式（２２）
ｔ１ｃ＝（Ｖｔｈ＿Ｈ−０）×Ｃ１／Ｉａ＝Ｖｔｈ＿Ｈ×Ｃ１／Ｉａ ・・式（２３）
ここで、Ｖｔｈ＿Ｈは従来例のヒステリシス電圧（Ｈｉ）である。また、Ｖｔｈ３＿Ｈ＝Ｖｔｈ＿Ｈの場合、
ｔ１ａ＜ｔ１ｃ＜ｔ１ｂ ・・・式（２４）
となる。
【０２２３】
これに対して、比較回路３０において、Ｖｉｎにｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂとなる短パルス幅のパルスが入力する場合の波形を図１６に示す。
【０２２４】
この場合、前記実施の形態の比較回路１０では、Ｃｓｉｇ＞Ｖｔｈ２とならないため、ＶｏｕｔはＬｏｗに反転しない。また従来例の場合も、Ｖｔｈ３＿Ｈ＝Ｖｔｈ＿Ｈなら、Ｃｓｉｇ＞Ｖｔｈ＿Ｈとならないため、ＶｏｕｔはＬｏｗに反転しない。
【０２２５】
しかしながら、本実施の形態の比較回路３０では、Ｃｓｉｇ＞Ｖｔｈ３＿Ｈとなるため、ＶｏｕｔはＬｏｗに反転する。このとき、ｔ１ａを、ｔ１ｂと比較したΔｔｂ、および、ｔ１ｃと比較したΔｔｃは、以下の式（２５）（２６）となる。
【０２２６】
Δｔｂ＝ｔ１ｂ−ｔ１ａ＝（Ｖｔｈ２−Ｖｔｈ３＿Ｈ）×Ｃ１／Ｉａ ・・式（２５）
Δｔｃ＝ｔ１ｃ−ｔ１ａ＝（Ｖｔｈ＿Ｈ−Ｖｔｈ３＿Ｈ＋Ｖｔｈ１）×Ｃ１／Ｉａ
＝Ｖｔｈ１×Ｃ１／Ｉａ ・・・式（２６）
したがって、本実施の形態の比較回路３０では、従来例、および前記実施の形態の比較回路１０と比較して、ｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂのような短パルス幅の入力パルスを出力する能力が向上しており、前記実施の形態の比較回路１０と比較してΔｔｂ、従来例と比較してΔｔｃだけ、短パルス幅の入力に対する応答能力が向上している。すなわち、短周期の入力パルスに対する応答能力も向上することになる。
【０２２７】
以上により、本実施の形態の比較回路３０では、短周期・短パルス幅の入力パルスを出力する能力を向上することが可能となる。
【０２２８】
また、本実施の形態の比較回路３０は、電源投入時の初期状態を設定するために、初期設定回路６００を備えてもよい。これについて、図１７を参照しながら説明する。図１７は、初期設定回路６００を備えた比較回路４０の一構成例を示す回路図である。
【０２２９】
比較回路４０は、比較回路３０の構成に加えて、初期設定回路６００を備えている。したがって、比較回路４０では、初期設定回路６００を備えることにより、前記実施の形態の比較回路２０と同様に、電源投入時に初期設定を与えることで、電源投入時に安定した波形処理を行うことが可能となる。
【０２３０】
また、本実施の形態の比較回路３０においても前記実施の形態の比較回路１０と同様に、プロセス変動や素子ばらつきなどにより、コンパレータ回路２００の第１の閾値電圧（Ｖｔｈ１）および第２の閾値電圧（Ｖｔｈ２）、並びに、ヒステリシスコンパレータ回路７００の第３の閾値電圧（Ｖｔｈ３＿ｈｉｓ）が、Ｖｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たせない場合、比較回路３０は正常動作することができなくなる。
【０２３１】
この問題を回避するために、コンパレータ回路２００のＶｔｈ１およびＶｔｈ２、並びにヒステリシスコンパレータ回路７００のＶｔｈ３＿ｈｉｓは、抵抗の電圧降下を利用して生成している。これについて、図１８を参照しながら説明する。図１８は、閾値電圧生成回路２５０の具体的な構成例を示す回路図である。
【０２３２】
閾値電圧生成回路２５０は、図１８に示すように、抵抗２５１（抵抗値Ｒｃ）、抵抗２５２（抵抗値Ｒｄ）、抵抗２５３（抵抗値Ｒｅ）、抵抗２５４（抵抗値Ｒｆ）、定電流Ｉｆを発生する電流源２５５、定電流Ｉｇを発生する電流源２５６、並びに、スイッチ２５７を備えている。
【０２３３】
また、電源、電流源２５５、抵抗２５１、抵抗２５２、抵抗２５３、ＧＮＤの順に直列に接続されている。そして、電流源２５５と抵抗２５１との間からＶｔｈ２が取り出され、抵抗２５２と抵抗２５３との間からＶｔｈ１が取り出される。さらに、抵抗２５１と抵抗２５２との間に抵抗２５４を接続し、抵抗２５４を介して、Ｖｔｈ３＿ｈｉｓが取り出される。また、抵抗２５４とヒステリシスコンパレータ回路７００との間には、スイッチ２５７が接続され、スイッチ２５７を介して電流源２５６、電源の順に接続されている。
【０２３４】
このときの各閾値電圧の値は、以下の通りとなる。
【０２３５】
〔１〕Ｃｓｉｇ＜Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｈの場合（スイッチ２５７がＯＮと等価）
このとき、抵抗２５４〜抵抗２５２〜抵抗２５３〜ＧＮＤのパスで定電流Ｉｇが流れる。
【０２３６】
Ｖｔｈ１＝Ｖｔｈ１＿Ｈ＝Ｒｅ×（Ｉｆ＋Ｉｇ）＝Ｒｅ×Ｉｆ＋Ｒｅ×Ｉｇ
Ｖｔｈ２＝Ｖｔｈ２＿Ｈ＝（Ｒｄ＋Ｒｅ）×（Ｉｆ＋Ｉｇ）＋Ｒｃ×Ｉｆ
＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｆ＋（Ｒｄ＋Ｒｅ）×Ｉｇ
Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｈ＝（Ｒｄ＋Ｒｅ）×（Ｉｆ＋Ｉｇ）＋Ｒｆ×Ｉｇ
＝（Ｒｄ＋Ｒｅ）×Ｉｆ＋（Ｒｄ＋Ｒｅ＋Ｒｆ）×Ｉｇ
但し、Ｖｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たすためには、Ｒｃ×Ｉｆ＞Ｒｆ×Ｉｇを満たすように抵抗と電流値とを設定する必要がある。
【０２３７】
［２］Ｃｓｉｇ＜Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｌの場合（スイッチ２５７はＯＦＦと等価）
このとき、定電流Ｉｇは上記パスを流れない。
【０２３８】
Ｖｔｈ１＝Ｖｔｈ１＿Ｌ＝Ｒｅ×Ｉｆ
Ｖｔｈ２＝Ｖｔｈ２＿Ｌ＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｆ
Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｌ＝（Ｒｄ＋Ｒｅ）×Ｉｆ
よって、この場合は、常にＶｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たす。
【０２３９】
また、Ｖｔｈ１、Ｖｔｈ２、およびＶｔｈ３＿ｈｉｓのそれぞれのヒステリシス電圧幅について、図１９を参照しながら説明する。図１９は、比較回路３０の動作波形におけるヒステリシス電圧幅を示す。
【０２４０】
上記［１］および［２］より、Ｖｔｈ１のヒステリシス電圧幅（Ｖｈｉｓ１）、Ｖｔｈ２のヒステリシス電圧幅（Ｖｈｉｓ２）、およびＶｔｈ３＿ｈｉｓのヒステリシス電圧幅（Ｖｈｉｓ３）は、以下の値となる。
【０２４１】
Ｖｈｉｓ１＝Ｒｅ×Ｉｇ
Ｖｈｉｓ２＝（Ｒｄ＋Ｒｅ）×Ｉｇ
Ｖｈｉｓ３＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｇ
よって、Ｖｈｉｓ１＜Ｖｈｉｓ２＜Ｖｈｉｓ３となる。また、この場合、図１３のＶｔｈ１およびＶｔｈ２に相当するものが、それぞれＶｔｈ１＿ＨおよびＶｔｈ２＿Ｌとなるだけであり、出力動作は図１１の場合と何も変わりは無い。
【０２４２】
したがって、比較回路３０では、閾値電圧生成回路２５０を備えることにより、常にＶｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たすことが可能となる。
【０２４３】
〔実施の形態３〕
本発明の他の実施の形態について図２０および２１に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１および２と同じである。また、説明の便宜上、前記の実施の形態１および２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図２０は、比較回路５０の一構成例を示す回路図である。
【０２４４】
本実施の形態の比較回路５０は、入力部１１、ＮＯＴゲート１２、充放電回路１００、コンパレータ回路２００、論理処理回路３００、および第３のコンパレータ回路および出力信号生成回路としてのコンパレータ出力回路９００ａ、９００ｂ・・を備えている。
【０２４５】
本実施の形態の比較回路５０は、コンパレータ出力回路９００ａ、９００ｂ・・を備えることにより、第１の閾値電圧（Ｖｔｈ１）と第２の閾値電圧（Ｖｔｈ２）との間に、複数の閾値電圧（第３、第４、・・の閾値電圧（Ｖｔｈ３、Ｖｔｈ４、・・））を設け、Ｃｓｉｇとこれらの閾値電圧との比較結果に応じて、それぞれのＶｏｕｔ（Ｖｏｕｔ３、Ｖｏｕｔ４、・・）を出力する。
【０２４６】
コンパレータ出力回路９００ａは、コンパレータ回路部９０１ａ、Ｖｔｈ３を発生する基準電源９０２ａ、ＭＮ９０３ａ、ＭＮ９０４ａ、抵抗９０５ａ、および出力部９０６ａを備え、比較処理と出力処理とを合わせ持つ回路である。また、コンパレータ回路部９０１ａ、および基準電源９０２ａで構成される部分が特許請求の範囲に記載の第３のコンパレータ回路であり、ＭＮ９０３ａ、ＭＮ９０４ａ、抵抗９０５ａ、および出力部９０６ａで構成される部分が特許請求の範囲に記載の出力信号生成回路である。
【０２４７】
なお、コンパレータ回路部９０１ａは、比較回路３０のコンパレータ回路部７０１と同様の構成を有し、また、ＭＮ９０３ａ、ＭＮ９０４ａ、および抵抗９０５ａは、比較回路３０のＭＮ８０１、ＭＮ８０２、および抵抗８０３と同様の構成を有している。また、コンパレータ出力回路９００ｂ、９００ｃ・・は、コンパレータ出力回路９００ａと設定される閾値電圧が異なるのみで、他は同様の構成を有する。
【０２４８】
次に、本実施の形態の比較回路５０において、ＣｓｉｇとＶｔｈ３とを比較するコンパレータ出力回路９００ａ、および、ＣｓｉｇとＶｔｈ４と比較するコンパレータ出力回路９００ｂを備える場合の回路動作を、図２１を参照しながら説明する。
【０２４９】
図２１は、比較回路５０の動作波形である。なお、ｐｗ＿ｉｎは入力パルス、ｐｗ３はコンパレータ出力回路９００ａの出力パルス、ｐｗ４はコンパレータ出力回路９００ｂの出力パルスを示す。また、ｔ１＿３は、入力パルスの立ち上がりに反応するコンパレータ出力回路９００ａの出力パルスの遅れ時間、ｔ１＿４は、入力パルスの立ち上がりに反応するコンパレータ出力回路９００ｂの出力パルスの遅れ時間を示す。
【０２５０】
基本的な動作は前記実施の形態の比較回路１０〜４０と同様であり、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０２５１】
但し、Ｃｓｉｇの充放電動作は前記実施の形態の場合と同様であるが、複数の閾値電圧を備えることにより、Ｃｓｉｇと複数の閾値電圧との比較結果からパルス信号（第３のパルス信号）をそれぞれ生成し、ＭＮ９０３ａに出力する。詳細には、ＣｓｉｇとＶｔｈ３との比較により生成されたパルス信号により、Ｖｏｕｔ３の出力パルスを、また、ＣｓｉｇとＶｔｈ４との比較により生成されたパルス信号により、Ｖｏｕｔ４の出力パルスを得るので、様々なパルス幅をもつ複数の出力パルスを得ることが可能となる。つまりは、閾値電圧の値に応じて、出力パルス幅を変動させることが可能となる。
【０２５２】
また、図２１に示すように、パルス幅の他に、閾値電圧の値に応じて遅延時間（ｔ１＿３、ｔ１＿４）も変動する。よって、本実施の形態の比較回路５０は、遅延器として利用することも可能となる。
【０２５３】
なお、コンパレータ出力回路９００ａ、９００ｂ・・に設定される複数の閾値電圧は、ヒステリシス特性を有していてもよいし、有していなくても良い。なお、上記閾値電圧がヒステリシス特性を有する場合は、有さない場合に比べて、出力の誤動作特性を向上することが可能となる。
【０２５４】
〔実施の形態４〕
本発明の他の実施の形態について図２２に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜３と同じである。また、説明の便宜上、前記の実施の形態１〜３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図２２は、赤外線リモコン受信用デバイス１０００の一構成例を示す回路ブロック図である。
【０２５５】
本実施の形態の赤外線リモコン受信用デバイス１０００は、受信信号処理用に赤外線受信機（図示せず）の受信チップに搭載されるＩＣである。なお、赤外線受信機における図示しない残りの部分は、従来の一般的な構成で実現可能である。
【０２５６】
本実施の形態の赤外線リモコン受信用デバイス１０００は、Ｉ／Ｖ変換回路１００１、増幅回路１００２、バンドパスフィルタ（ＢＰＦ）１００３、検波回路１００４、積分回路１００５、ヒステリシスコンパレータ回路１００６、および出力回路１００７から構成されており、入力部はフォトダイオード１００８に接続されている。
【０２５７】
ここで、ヒステリシスコンパレータ回路１００６は、前記実施の形態１〜３の比較回路１０〜５０で構成される。なお、比較回路として、ヒステリシス特性を有する回路を用いる方が、誤動作防止能力を向上することが可能となる。
【０２５８】
赤外線受信機は、例えば、家電製品のリモコンであるとする。リモコン送信信号は、一般的に３０ｋＨｚ〜６０ｋＨｚ程度の決められたキャリア（副搬送波）で変調されたＡＳＫ（Amplitude Shift Keying）信号である。
【０２５９】
受信チップでは、送信されてきた光信号がフォトダイオード１００８で受信され、フォトダイオード１００８の受信において発生した入力電流信号が、Ｉ／Ｖ変換回路１００１で電圧信号に変換され、増幅回路１００２にて増幅される。次いで、増幅回路１００２から出力された電圧信号は、キャリアの周波数に合わせたＢＰＦ１００３でキャリア成分が取り出される。その後、検波回路１００４がキャリアを検出し、積分回路１００５がキャリアのある時間を積分し、ヒステリシスコンパレータ回路１００６がキャリアの有無を判別して、すなわち入力電圧と閾値電圧とを比較して、信号を出力する。そして、出力回路１００７にて出力処理されて、デジタル信号が出力される。
【０２６０】
また、ＩｒＤＡデバイスの場合においては、送信信号に変調をかけないため、バンドパスフィルタ回路が不必要となるが、上記赤外線リモコン受信用デバイス１０００の場合とほぼ同じ構成である。
【０２６１】
よって、本実施の形態の赤外線リモコン受信用デバイス１０００、およびそれを搭載する赤外線受信機では、本発明の比較回路から構成されるヒステリシスコンパレータ回路１００６を備えているので、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０２６２】
また、近年ではワイヤレスキーボードなどのマルチメディア機器において、高速伝送または低消費電力駆動を目的とした短周期・短パルス幅の送信コードを用いた赤外線リモコンシステムを搭載する機器が増加している。
【０２６３】
これに対して、本実施の形態の赤外線受信機では、本発明の比較回路を備えることにより、誤動作防止能力を維持しつつ、休止期間の短い送信コード、または短パルス幅の送信コードを受信することが可能となるので、上記機器に対しても対応することが可能となる。
【０２６４】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２６５】
本発明は、赤外線通信手段を用いる機器に適用できる。上記機器として、例えば、赤外線通信受信機などがあり、具体的には、家電製品のリモコン、ワイヤレスキーボードなどのマルチメディア機器などにも利用することができる。
【図面の簡単な説明】
【０２６６】
【図１】本発明における比較回路の実施の一形態を示す回路ブロック図である。
【図２】上記比較回路の構成の一例を示す回路図である。
【図３】上記比較回路の動作波形である。
【図４】上記比較回路におけるＳＲラッチ回路、および出力回路の真理値表である。
【図５】上記比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【図６】上記比較回路における、誤動作時の動作波形である。
【図７】上記比較回路における、誤動作時のＳＲラッチ回路、および出力回路の真理値表である。
【図８】上記比較回路の他の構成の一例を示す回路図である。
【図９】（ａ）は、初期設定回路の構成の一例を示す回路図であり、（ｂ）は、電源投入時の初期設定回路の動作波形である。
【図１０】閾値電圧生成回路の構成の一例を示す回路図である。
【図１１】本発明における比較回路の他の実施の形態を示す回路ブロック図である。
【図１２】上記比較回路の出力回路において、（ａ）はカレントミラー電流比を設定した回路図であり、（ｂ）は同じサイズのＭＯＳデバイスを５個接続した回路図である。
【図１３】上記比較回路の動作波形である。
【図１４】上記比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【図１５】上記比較回路における、誤動作時の動作波形である。
【図１６】上記比較回路における、短パルス幅入力時の動作波形である。
【図１７】上記比較回路の他の構成の一例を示す回路図である。
【図１８】閾値電圧生成回路の構成の一例を示す回路図である。
【図１９】上記比較回路のヒステリシス電圧幅を示す動作波形である。
【図２０】本発明における比較回路のさらに他の実施の形態を示す回路ブロック図である。
【図２１】上記比較回路の動作波形である。
【図２２】本発明における赤外線リモコン受信用デバイスの実施の一形態を示すブロック図である。
【図２３】従来のヒステリシスコンパレータ回路方式を用いた比較回路の実施の一形態を示す回路図である。
【図２４】従来のヒステリシスコンパレータ回路の構成の一例を示す回路図である。
【図２５】従来の比較回路の動作波形である。
【図２６】従来の比較回路における、誤動作時の動作波形である。
【図２７】従来の比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、図２７（ｂ）は、Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【符号の説明】
【０２６７】
１０，２０，３０，４０，５０ 比較回路
１１ 入力部
１００ 充放電回路
１０１，１０２ スイッチ部（切替部）
１０３ 電流源（第１の電流源）
１０４ 電流源（第２の電流源）
１０５ 容量
２００ コンパレータ回路（第１のコンパレータ回路）
２０１，２０２ コンパレータ回路部
２３０ 閾値電圧生成回路
２３１，２３２ 抵抗
２５０ 閾値電圧生成回路
２５１〜２５４ 抵抗
３００ 論理処理回路（電流値調整手段）
４００ ＳＲラッチ回路
５００ 出力回路
５０３ 出力部
５５０ 出力信号生成回路
６００ 初期設定回路
７００ ヒステリシスコンパレータ回路（第２のコンパレータ回路）
７０１ コンパレータ回路部
８００ 出力回路（出力信号生成回路）
８０４ 出力部
９００ａ．９００ｂ・・ コンパレータ出力回路（第３のコンパレータ回路、出力信号生成回路）
９０１ａ．９０１ｂ・・ コンパレータ回路部
９０６ａ．９０６ｂ・・ 出力部
１０００ 赤外線リモコン受信用デバイス
【技術分野】
【０００１】
本発明は、比較回路に関し、特に、例えばＩＣに内蔵された赤外線受信機やキャリアを含む信号の復調器などにおけるヒステリシスコンパレータ回路を有する比較回路に関するものである。
【背景技術】
【０００２】
近年、赤外線通信手段を採用する機器が広く使用されている。上記機器としては、例えば、家電製品のリモコンなどの赤外線通信受信機が挙げられる。一般的に、赤外線通信受信機では、回路上の誤動作を防止するため、出力回路にヒステリシスコンパレータ回路が備えられている。ヒステリシスコンパレータ回路は、チャタリングなどの回路的な誤動作を防止する役割がある。
【０００３】
また、上記赤外線通信手段としては、例えば、ＩｒＤＡ（Infrared Data Association）受信用デバイス（赤外線受信用デバイス）、および赤外線リモコン受信デバイスがある。上記各デバイスの通信レート、パルス幅、およびパルス周期の仕様を、表１に示す。
【０００４】
【表１】
【０００５】
ところで、一般的に、赤外線受信用デバイスでは、受信距離によりパルス幅が変動する問題があり、受信距離によってはパルス幅仕様を満たせず、通信エラーとなる場合がある。よって、ヒステリシスコンパレータ回路を備えることによる従来の誤動作防止能力を維持しつつ、出力パルス幅が安定する赤外線受信機の開発が要望されている。
【０００６】
また、近年ではワイヤレスキーボードなどのマルチメディア機器において、高速伝送または低消費電力駆動を目的とした短周期・短パルス幅の送信コードを用いた赤外線リモコンシステムを搭載する機器が増加している。これにより、さらに、上記短周期・短パルス幅の送信コードが受信可能な赤外線受信機の開発が要望されている。
【０００７】
ここで、例えば、特許文献１および特許文献２に、上記要望に対するヒステリシスコンパレータ回路が開示されている。そこで、従来例として、上記各特許文献に記載されているヒステリシスコンパレータ回路方式を用いた比較回路２０００について、図２３〜２５を参照しながら説明する。
【０００８】
図２３は、従来のヒステリシスコンパレータ回路方式を用いた比較回路２０００の一構成例を示す回路図である。図２４は、比較回路２０００におけるヒステリシスコンパレータ回路２２００の詳細な構成例を示す回路図である。図２５は、比較回路２０００の動作波形である。
【０００９】
比較回路２０００は、図２３に示すように、容量２１０９（容量値Ｃｘ）を充放電する充放電回路２１００、ヒステリシスコンパレータ回路２２００、出力回路２３００、充放電回路２１００に信号を入力するための入力部２００１、および出力回路２３００から出力される信号を出力するため出力部２００２から構成される。
【００１０】
なお、図中、ＭＮはＮチャネルＭＯＳＦＥＴ、ＭＰはＰチャネルＭＯＳＦＥＴを示し、ゲート／ソース間にＭＯＳＦＥＴの閾値電圧（Ｖｔｈ）以上の電圧が印加されると、ドレイン／ソース間が導通し、電流が流れる。以下、ゲート／ソース間電圧をＶｇｓと略記する。また、ドレイン／ソース間が導通することをＯＮ、一方ドレイン／ソース間が導通しないことをＯＦＦとする。
【００１１】
まず、充放電回路２１００の基本動作について、図２３および２５を参照しながら、構成の説明を兼ねて説明する。
【００１２】
充放電回路２１００では、入力部２００１にパルス信号すなわち入力電圧（Ｖｉｎ）が入力されると、Ｖｉｎ＝Ｌｏｗの場合は、ＭＮ２１０５に閾値電圧よりも小さいＶｇｓが印加され、ＭＮ２１０５＝ＯＦＦとなる。その結果、電流源２１０８から出力される定電流Ｉｙは、ＭＮ２１０６およびＭＮ２１０７で構成されるカレントミラーで折り返され、容量２１０９から定電流Ｉｙが引っ張られる。すなわち、容量２１０９が放電される。
【００１３】
このとき、反対にＭＰ２１０１＝ＯＮとなるため、電流源２１０４から出力される定電流ＩｘはＶｃｃ〜ＭＰ２１０１〜ＧＮＤのパスで流れるので、ＭＰ２１０２およびＭＰ２１０３には電流が流れない。したがって、Ｖｉｎ＝Ｌｏｗの場合、容量２１０９は放電されている状態となる。
【００１４】
同様の原理で、Ｖｉｎ＝Ｈｉの場合は、ＭＰ２１０１＝ＯＦＦ、ＭＮ２１０５＝ＯＮとなる。よって、ＭＰ２１０１＝ＯＦＦの場合、定電流ＩｘはＭＰ２１０２およびＭＰ２１０３で構成されるカレントミラーで折り返され、容量２１０９に定電流Ｉｘが流れる。すなわち、容量２１０９が充電される。そして、反対にＭＮ２１０５＝ＯＮとなるため、定電流ＩｙはＶｃｃ〜ＭＮ２１０５〜ＧＮＤのパスで流れるので、ＭＮ２１０６およびＭＮ２１０７には電流が流れない。したがって、Ｖｉｎ＝Ｈｉの場合、容量２１０９は充電されている状態となる。
【００１５】
また、容量２１０９の電圧値を示す容量電圧（Ｃｓｉｇ＿ｘ）は、Ｖｉｎ＝ＨｉおよびＶｉｎ＝Ｌｏｗの場合、すなわち充電および放電の場合によって、その電圧値が変動する。
【００１６】
図２５に示すように、Ａ点でＶｉｎ＝Ｈｉになると、容量２１０９は充電され始めるので、Ｃｓｉｇ＿ｘが上昇する。そして、Ａ→Ｃ点まで一定の時定数でＣｓｉｇ＿ｘは上昇し、Ｖｃｃまで上昇したＣ点で充電が飽和状態となり、一定のＣｓｉｇ＿ｘとなる。また、Ｄ点でＶｉｎ＝Ｌｏｗになると、容量２１０９は放電され始めるので、Ｃｓｉｇ＿ｘは下降する。そして、Ｄ→Ｆ点まで一定の時定数でＣｓｉｇ＿ｘは下降し、ＧＮＤ（０Ｖ）まで下降したＦ点で放電しきり、一定のＣｓｉｇ＿ｘとなる。
【００１７】
次に、ヒステリシスコンパレータ回路２２００、およびヒステリシスコンパレータ回路２２００の出力側に接続される出力回路２３００の基本動作について、図２３〜２５を参照しながら、構成の説明を兼ねて説明する。
【００１８】
ヒステリシスコンパレータ回路２２００は、図２３に示すように、コンパレータ回路部２２０１、およびヒステリシス特性を有するヒステリシス閾値電圧（Ｖｔｈ＿ｈｉｓ）を発生する基準電源２２０２を備え、充放電回路２１００のＣｓｉｇ＿ｘとＶｔｈ＿ｈｉｓとを比較する。詳細には、ヒステリシスコンパレータ回路２２００は、図２４に示すように、入力電圧（＋ｉｎ）としてＣｓｉｇ＿ｘを入力し、Ｃｓｉｇ＿ｘとＶｔｈ＿ｈｉｓとを比較した結果に応じて、出力電流（Ｉｏｕｔ）を出力する。その際、比較結果に応じて、Ｖｔｈ＿ｈｉｓの値は変動する。これについて、以下に説明する。
【００１９】
（ｉ）＋ｉｎ＜Ｖｔｈ＿ｈｉｓの場合
電流源２２２０から出力される定電流Ｉｗは、ＭＮ２２１１を流れ、ＭＰ２２１３およびＭＰ２２１４で構成されるカレントミラーで折り返され、抵抗２２１７（抵抗値Ｒｙ）および抵抗２２１６（抵抗値Ｒｘ）を流れる。よって、Ｖｔｈ＿ｈｉｓは以下の式（１）となる。
【００２０】
Ｖｔｈ＿ｈｉｓ＝Ｖｔｈ＿Ｈ＝Ｒｘ×Ｉｖ＋（Ｒｘ＋Ｒｙ）×Ｉｗ ・・・式（１）
（なお、Ｖｔｈ＿ＨのＨは、Ｈｉｇｈを示す）
この時、ＭＮ２２１２には電流が流れないので、Ｉｏｕｔ＝０となる。
【００２１】
（ii）＋ｉｎ＞Ｖｔｈ＿ｈｉｓの場合
電流源２２２０から出力される定電流ＩｗはＭＮ２２１２を流れるため、Ｒ２２１８（抵抗値Ｒｚ）にＲｚ×Ｉｗの電圧降下が生じる。よって、ＭＰ２２１５のゲート／ソース間に閾値電圧以上の電圧が印加されるので、ＭＰ２２１５がＯＮし、Ｉｏｕｔが出力される。この時、ＭＮ２２１１には電流が流れないので、Ｖｔｈ＿ｈｉｓは以下の式（２）となる。
【００２２】
Ｖｔｈ＿ｈｉｓ＝Ｖｔｈ＿Ｌ＝Ｒｘ×Ｉｖ ・・・式（２）
（なお、Ｖｔｈ＿ＬのＬは、Ｌｏｗを示す）
したがって、上記（ｉ）および（ii）の場合により、ヒステリシス電圧幅は、
Ｖｈｉｓ＝Ｖｔｈ＿Ｈ−Ｖｔｈ＿Ｌ＝（Ｒｘ＋Ｒｙ）×Ｉｗ ・・・式（３）
となる。
【００２３】
また、出力回路２３００において、上記（ｉ）の場合はＩｏｕｔ＝０であるので、ＭＮ２３０１およびＭＮ２３０２はＯＦＦとなることにより、出力電圧（Ｖｏｕｔ）はＨｉ（＝Ｖｃｃ）となる。また、上記（ii）の場合は、Ｉｏｕｔが流れ、ＭＮ２３０１およびＭＮ２３０２がＯＮするため、出力電圧ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。
【００２４】
ここで、Ｖｉｎ＝Ｈｉ、およびＶｉｎ＝Ｌｏｗの場合における、Ｖｏｕｔの変動について、図２５を参照しながら説明する。
【００２５】
図２５に示すように、Ｃｓｉｇ＿ｘがＡ点の時はＣｓｉｇ＿ｘ＜Ｖｔｈ＿ｈｉｓであるので、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｈとなることにより、Ｖｏｕｔ＝Ｈｉである。また、Ｃｓｉｇ＿ｘがＢ点まで充電されると、Ｃｓｉｇ＿ｘ＞Ｖｔｈ＿Ｈとなるため、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｌに下がり、Ｖｏｕｔ＝Ｌｏｗとなる。さらに、Ｃｓｉｇ＿ｘがＥ点まで放電されると、Ｃｓｉｇ＿ｘ＜Ｖｔｈ＿ｈｉｓとなるため、Ｖｔｈ＿ｈｉｓはＶｔｈ＿Ｈに上がり、Ｖｏｕｔ＝Ｈｉとなる。
【００２６】
また、図２５において、パルス幅をｐｗ、ＶｉｎがＨｉに上がってからＶｏｕｔがＬｏｗに落ちるまでの反応の遅れ時間をｔ１、ＶｉｎがＬｏｗに落ちてから出力電圧ＶｏｕｔがＨｉに上がるまでの反応の遅れ時間をｔ２、ＶｉｎがＬｏｗに落ちてからＣｓｉｇ＿ｘがＬｏｗまで放電しきる時間をｔ３とする。容量２１０９は、図２３に示す定電流Ｉｘで充電、および定電流Ｉｙで放電されるため、上記ｔ１〜ｔ３は以下の式（４）〜（６）となる。
【００２７】
ｔ１＝Ｃｘ×（Ｖｔｈ＿Ｈ−０）／Ｉｘ＝Ｃｘ×Ｖｔｈ＿Ｈ／Ｉｘ ・・・式（４）
ｔ２＝Ｃｘ×（Ｖｃｃ−Ｖｔｈ＿Ｌ）／Ｉｙ ・・・式（５）
ｔ３＝Ｃｘ×（Ｖｃｃ−０）／Ｉｙ＝Ｃｘ×Ｖｃｃ／Ｉｙ ・・・式（６）
次に、比較回路２０００におけるチャタリングなどの誤動作対策について、図２６を参照しながら説明する。図２６は、比較回路２０００の誤動作時の動作波形である。
【００２８】
図２６に示すように、ノイズなどによりＶｉｎのパルスに割れ（図中のγ）が生じた場合であっても、Ｃｓｉｇ＿ｘはｔ／Ｖ＝Ｃｘ／Ｉｙの時定数で放電する。よって、Ｃｓｉｇ＿ｘは急激にＶｔｈ＿ｈｉｓ以下にならない。また、Ｖｔｈ＿ｈｉｓに式（３）のＶｈｉｓを持たせてあるため、Ｖｏｕｔが誤動作しにくくなっている。
【特許文献１】実開平１−１３２１２７号公報（１９８９年９月７日公開）
【特許文献２】特開２００３−１５２５０９号公報（平成１５年５月２３日公開）
【発明の開示】
【発明が解決しようとする課題】
【００２９】
しかしながら、上記比較回路２０００では、チャタリングなどの誤動作を防止するために、Ｃｓｉｇ＿ｘがｔ／Ｖ＝Ｃｘ／Ｉｙの時定数で放電しているので、Ｃｓｉｇ＿ｘがＨｉからＬｏｗレベルまで放電しきる時間（ｔ３）が長い。これにより、ＶｉｎのパルスのＬｏｗ期間（Ｔｏｆｆ）がｔ３よりも短い場合、Ｖｏｕｔの１パルス目の周期（Ｔ）が短くなってしまうという問題点を有している。これについて、図２７を参照しながら説明する。
【００３０】
図２７（ａ）は、Ｔｏｆｆ＞ｔ３の場合の比較回路２０００の動作波形であり、図２７（ｂ）は、Ｔｏｆｆ＜ｔ３の場合の比較回路２０００の動作波形である。Ｔはパルス周期を示し、ＴｏｎはパルスがＨｉの期間を示し、ＴｏｆｆはパルスがＬｏｗの期間（休止期間）を示す。なお、Ｖｉｎには周期Ｔ（Ｔｏｎ＋Ｔｏｆｆ）のパルスが、時刻ｔ＝０から連続で入力するものとする。
【００３１】
Ｔｏｆｆ＞ｔ３の場合は、図２７（ａ）に示すように、２パルス目が入力されるまでにＣｓｉｇ＿ｘがＬｏｗまで放電しきるため、Ｖｏｕｔの周期は正常である。
【００３２】
Ｔｏｆｆ＜ｔ３の場合は、図２７（ｂ）に示すように、Ｃｓｉｇ＿ｘが放電しきらないままに、２パルス目のＶｉｎが入力されてしまうため、２パルス目のＣｓｉｇ＿ｘの充電時間は図中のａからｂまでの時間分だけ短くなる。つまり、Ｖｏｕｔにおいて、２パルス目がＬｏｗに落ちるまでの時間が、図２７（ａ）に示すＴｏｆｆ＞ｔ３の場合のようにＣｓｉｇ＿ｘの重なりが無い場合に比べて、ａからｂまでの時間分だけ短くなり、結果としてＶｏｕｔの１パルス目の周期が、Ｖｉｎのパルス周期に比べて短くなってしまうという問題が生じる。
【００３３】
ここで、Ｃｓｉｇ＿ｘの波形の重なりを回避するために、Ｃｓｉｇ＿ｘの放電時間を短く設定、つまり図２７（ｂ）に示すＶｉｎのパルスに対して、ｔ３ｘ＜Ｔｏｆｆ＜ｔ３（ｔ３ｘは放電時間を短くした場合のｔ３のこと）となるように設定すれば、上記問題は解消されるが、放電時間を短くすると、図２６に示したチャタリングなどの誤動作防止能力は低下することになる。このように、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力と誤動作防止能力とは、トレードオフの関係にあるという問題点がある。
【００３４】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供することにある。
【課題を解決するための手段】
【００３５】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路と、上記第１のコンパレータ回路から出力される第１のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第１のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００３６】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００３７】
そして、容量の充電時に、容量電圧が充電されて第２の閾値電圧よりも大きくなると、第１のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００３８】
また、容量の放電時に、容量電圧が放電されて第１の閾値電圧よりも小さくなると、第１のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００３９】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第１のコンパレータが出力する第１のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００４０】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００４１】
次いで、容量の充電時間および放電時間が調整された状態で、第１のコンパレータ回路が、上記同様に比較し、第１のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第１のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００４２】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００４３】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００４４】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第１の閾値電圧よりも小さくならない。
【００４５】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、第１の閾値電圧よりも小さくならないことにより、第１のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第１のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００４６】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００４７】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および第２のコンパレータ回路と、上記第２のコンパレータ回路から出力される第２のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記第２のコンパレータ回路は、上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第２のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００４８】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００４９】
また、第２のコンパレータ回路が、容量電圧と、第１の閾値電圧よりも大きく、かつ、第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、容量電圧が第３の閾値電圧よりも小さい場合、および容量電圧が第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第２のパルス信号が生成される。
【００５０】
そして、容量の充電時に、容量電圧が充電されて第３の閾値電圧よりも大きくなると、第２のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００５１】
また、容量の放電時に、容量電圧が放電されて第３の閾値電圧よりも小さくなると、第２のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００５２】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第２のコンパレータ回路が出力する第２のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００５３】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００５４】
次いで、第１のコンパレータ回路から出力される第１のパルス信号により容量の充電時間および放電時間が調整された状態で、第２のコンパレータ回路が、上記同様に比較し、第２のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第２のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００５５】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００５６】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００５７】
また、第３の閾値電圧を備えて、充電時に容量電圧が第３の閾値電圧よりも大きくなると、第２のコンパレータ回路が第２のパルス信号を出力信号生成回路に出力することにより、例えば、容量が第２の閾値電圧よりも大きくなるときに出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号を出力信号生成回路に出力するときよりも、容量が第３の閾値電圧よりも大きくなる時間のほうが早いので、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりがさらに早くなる。
【００５８】
よって、短いパルス幅のパルスが入力される場合であっても、第２のコンパレータ回路はこれに対応し、第２のパルス信号を正常に出力することにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わるので、短いパルス幅の入力パルスに対する応答能力が向上することになる。すなわち、短周期の入力パルスに対する応答能力も向上することになる。
【００５９】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第３の閾値電圧よりも小さくならない。
【００６０】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、第３の閾値電圧よりも小さくならないことにより、第２のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第２のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００６１】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となり、さらに、短周期・短パルス幅の入力パルスに対する応答能力を向上することが可能となる。
【００６２】
本発明の比較回路は、上記課題を解決するために、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および複数の第３のコンパレータ回路と、上記複数の第３のコンパレータ回路から出力される個別の第３のパルス信号から、個別の出力パルス信号を生成して出力する複数の出力信号生成回路とを備える比較回路において、上記第１のコンパレータ回路は、上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記複数の第３のコンパレータ回路は、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第３のパルス信号を個別に生成し、上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴としている。
【００６３】
上記の構成によれば、第１のコンパレータ回路が、容量電圧と、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、容量電圧が第１の閾値電圧よりも小さい場合、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合、および容量電圧が第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号が生成される。
【００６４】
また、第３のコンパレータ回路が、容量電圧と、第１の閾値電圧よりも大きく、かつ、第２の閾値電圧よりも小さい、個別に設定された閾値電圧とを比較することによって、容量電圧が閾値電圧よりも小さい場合、および容量電圧が閾値電圧よりも大きい場合のうちの何れかの場合に応じた第３のパルス信号が生成される。
【００６５】
そして、容量の充電時に、容量電圧が充電されて閾値電圧よりも大きくなると、第３のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００６６】
また、容量の放電時に、容量電圧が放電されて閾値電圧よりも小さくなると、第３のパルス信号が出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力されることにより、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。
【００６７】
よって、容量の充電と放電とが交互に切り替わることによって、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替わる。すなわち、第３のコンパレータ回路が出力する第３のパルス信号によって、出力パルス信号のパルス周期が決定されている。
【００６８】
また、電流値調整手段が、第１のコンパレータ回路で生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電電流の電流値が調整されるので、容量の充電時間および放電時間が調整される。
【００６９】
次いで、第１のコンパレータ回路から出力される第１のパルス信号により容量の充電時間および放電時間が調整された状態で、第３のコンパレータ回路が、上記同様に比較し、第３のパルス信号を出力信号生成回路に出力するので、出力信号生成回路では、容量の充電時間および放電時間が調整された状態に応じた第３のパルス信号から、ＨｉｇｈレベルとＬｏｗレベルとが切り替えられた出力パルス信号が生成され出力されることになる。
【００７０】
よって、放電時間を短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早く切り替わることになるので、短縮された時間だけ、入力パルス信号に連続して次のパルスが入力されるまでの休止期間が短くなっても、出力されるパルスの周期は影響を受けない。それゆえ、入力パルスおよび出力パルスの周期ずれが発生せず、連続して入力される次のパルスにおいても、入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【００７１】
したがって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【００７２】
また、第３のコンパレータ回路を複数備えることにより、複数の第３のコンパレータ回路に設定された個別の閾値電圧との比較結果に応じて、複数の異なるパルス幅の出力パルスが出力生成回路に個別に出力される。よって、複数の異なる閾値電圧に応じて、出力パルス幅を変動させ、複数の異なるパルス幅の出力パルスを得ることが可能となる。
【００７３】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、閾値電圧よりも小さくならない。
【００７４】
よって、入力パルスに割れが生じている場合であっても、容量電圧は、閾値電圧よりも小さくならないことにより、第３のコンパレータ回路は、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替えるための第３のパルス信号を出力信号生成回路に出力しないので、出力パルスはパルス割れの影響を受けずに正常に出力される。したがって、入力パルスの誤動作時であっても、出力パルスの誤動作を防止することが可能となる。
【００７５】
以上により、本発明の比較回路では、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となり、さらに、所望のパルス幅、または所望の遅延時間の出力パルスを得ることが可能となる。
【００７６】
また、本発明の比較回路では、上記充放電回路は、上記入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、上記容量を充放電することが好ましい。
【００７７】
上記の構成によれば、充放電回路は、入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、容量を充放電するので、充電動作と放電動作とを交互に切り替えて行うことが可能となる。
【００７８】
また、本発明の比較回路は、上記充放電回路は、上記第１のコンパレータ回路から、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合に応じた上記第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくすることが好ましい。
【００７９】
上記の構成によれば、充放電回路が、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくことにより、出力信号生成回路に入力されるパルス信号の入力間隔が等しくなるので、入力パルスのパルス幅と同じパルス幅の出力パルスを得ることが可能となる。
【００８０】
また、本発明の比較回路は、電源投入時に、上記充放電回路の容量電圧に初期設定を与える初期設定回路をさらに備えることが好ましい。
【００８１】
上記の構成によれば、初期設定回路を備えることにより、初期設定回路が、充放電回路の容量電圧に初期設定を与えること、例えば、容量電圧を０に設定することが可能となる。よって、電源投入時に安定した回路動作すなわち波形処理を行うことが可能となる。
【００８２】
また、本発明の比較回路は、上記第１の閾値電圧および上記第２の閾値電圧は、抵抗の電圧降下により生成されるこが好ましい。これにより、第１の閾値電圧および第２の閾値電圧を抵抗の電圧降下により生成するので、プロセス変動や素子ばらつきなどによる影響を受けずに、常に設定される電圧値を満たすことが可能となる。例えば、第１の閾値電圧、および第１の閾値電圧よりも大きい第２の閾値電圧を生成することが可能となる。
【００８３】
また、本発明の赤外線受信機は、上記課題を解決するために、上記比較回路を備えることを特徴としている。
【００８４】
上記の構成によれば、本発明の比較回路を備えているので、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる。また、本発明の比較回路を備えることにより、短周期・短パルス幅の入力パルスに対する応答能力を向上することが可能となる。
【発明の効果】
【００８５】
本発明の比較回路は、以上のように、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている構成である。
【００８６】
それゆえ、第１のコンパレータ回路から出力される第１のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧および第２の閾値電圧とを比較して、第１のパルス信号を生成し、第１のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第１のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００８７】
また、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第１の閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００８８】
以上により、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができる比較回路を提供するという効果を奏する。
【００８９】
また、本発明の比較回路は、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、第２のコンパレータ回路は、上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第２のパルス信号を生成し、上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている、構成である。
【００９０】
それゆえ、第２のコンパレータ回路から出力される第２のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第２のコンパレータ回路は、容量電圧と第３の閾値電圧とを比較して、第２のパルス信号を生成し、第２のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第２のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００９１】
また、第２のコンパレータ回路が、容量電圧と第３の閾値電圧とを比較して、第２のパルス信号を生成するので、容量が第３の閾値電圧よりも大きくなるまでの時間が早くなり、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりがさらに早くなる。
【００９２】
さらに、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、第３の閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００９３】
以上により、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができ、さらに、短周期・短パルス幅の入力パルスに対する応答能力を向上することができる比較回路を提供するという効果を奏する。
【００９４】
また、本発明の比較回路は、第１のコンパレータ回路は、容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、複数の第３のコンパレータ回路は、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた第３のパルス信号を個別に生成し、上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として出力信号生成回路に個別に出力し、また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、上記生成された第１のパルス信号から、充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えている構成である。
【００９５】
それゆえ、第３のコンパレータ回路から出力される第３のパルス信号により、出力信号生成回路では、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。また、第１のコンパレータ回路から出力される第１のパルス信号から、電流値調整手段が、充放電回路の充放電電流の電流値を調整する信号を生成して充放電回路に出力することにより、充放電回路では、放電電流の電流値が調整され、充電時間と放電時間とが調整される。そして、充放電回路で充電時間と放電時間とが調整された状態で、第３のコンパレータ回路は、容量電圧と個別の閾値電圧とを比較して、第３のパルス信号を生成し、第３のパルス信号を出力信号生成回路に出力する。よって、充放電回路で充電時間と放電時間とが調整された状態における第３のパルス信号が出力される間隔で、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが切り替えられる。すなわち、充電時間と放電時間と短縮すれば、出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとが早い間隔で切り替わる。
【００９６】
また、第３のコンパレータ回路を複数備えることにより、容量電圧と個別の閾値電圧との比較結果に応じて、複数の異なるパルス幅の出力パルスが出力生成回路に個別に出力されるので、複数の異なる閾値電圧に応じて出力パルス幅が変動された、複数の異なるパルス幅の出力パルスが出力される。
【００９７】
さらに、充放電回路では、第１のコンパレータ回路から、容量電圧が第１の閾値電圧と第２の閾値電圧との間にある場合に応じた第１のパルス信号が出力される場合、充放電電流の電流値を小さくするように調整することによって、充放電時間を長く設定することにより、入力パルスに割れが生じた場合であっても、容量電圧は、閾値電圧よりも小さくならないので、出力パルスが正常に出力される。
【００９８】
以上により、誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することができ、さらに、所望のパルス幅、または所望の遅延時間の出力パルスを得ることができる比較回路を提供するという効果を奏する。
【発明を実施するための最良の形態】
【００９９】
〔実施の形態１〕
本発明の一実施形態について図１〜１０に基づいて説明すれば、以下の通りである。図１は、比較回路１０の一構成例を示す回路ブロック図である。
【０１００】
なお、図中、ＭＮはＮチャネルＭＯＳＦＥＴ、ＭＰはＰチャネルＭＯＳＦＥＴを示し、ゲート／ソース間にＭＯＳＦＥＴのスレッシュ電圧（Ｖｔｈ）以上の電圧が印加されると、ドレイン／ソース間が導通し、電流が流れる。また、ドレイン／ソース間が導通することをＯＮ、一方ドレイン／ソース間が導通しないことをＯＦＦとする。
【０１０１】
本実施の形態の比較回路１０は、図１に示すように、充放電回路１００、第１のコンパレータ回路としてのコンパレータ回路２００、電流値調整手段としての論理処理回路３００、ＳＲラッチ回路４００および出力回路５００から構成される出力信号生成回路５５０、入力パルス信号すなわち入力電圧（Ｖｉｎ）が入力される入力部１１、コンパレータ回路２００とＳＲラッチ回路４００との間に設けられるＮＯＴゲート１２、およびＳＲラッチ回路４００と出力回路５００との間に設けられるＮＯＴゲート１３を備えている。
【０１０２】
まず、充放電回路１００の基本動作について、図１を参照しながら、構成の説明を兼ねて説明する。
【０１０３】
充放電回路１００は、切替部としてのスイッチ部１０１および１０２、第１の電流源としての電流源１０３、第２の電流源としての電流源１０４、並びに容量１０５を備え、スイッチ部１０１および１０２の切り替えに応じて、容量１０５を充放電する。
【０１０４】
スイッチ部１０１は、Ｖｉｎ＝Ｈｉの場合はＯＮ、一方Ｖｉｎ＝Ｌｏｗの場合はＯＦＦするように設定されているスイッチである。一方の電極が電流源１０３に接続されており、他方の電極が容量１０５およびスイッチ部１０２に接続されている。
【０１０５】
スイッチ部１０２は、Ｖｉｎ＝Ｈｉの場合はＯＦＦ、一方Ｖｉｎ＝Ｌｏｗの場合はＯＮするように設定されているスイッチである。一方の電極が電流源１０４に接続されており、他方の電極が容量１０５およびスイッチ部１０１に接続されている。
【０１０６】
電流源１０３は、定電流Ｉ１を発生する電流源であり、電流発生方向側にスイッチ部１０１が接続され、もう片方向側が電源に接続されている。電流源１０４は、定電流Ｉ２を発生する電流源であり、電流発生方向側が接地され、もう片方向側がスイッチ部１０２に接続されている。
【０１０７】
容量１０５は、容量値Ｃ１の容量であり、一方の電極がスイッチ部１０１およびスイッチ部１０２に接続され、他方の電極が接地される。容量１０５は、充放電時において、その容量電圧（Ｃｓｉｇ）が変動する。このときの基本的な容量の充放電動作について説明する。
【０１０８】
入力部１１に、Ｖｉｎ＝Ｈｉが入力される場合、スイッチ部１０１はＯＮとなり、スイッチ部１０２はＯＦＦとなる。よって、電流源１０３から出力される定電流Ｉ１が、スイッチ部１０１を通過して容量１０５に流れ込む。これにより、容量１０５は充電される。
【０１０９】
一方、入力部１１に、Ｖｉｎ＝Ｌｏｗが入力される場合、スイッチ部１０１はＯＦＦとなり、スイッチ部１０２はＯＮとなる。よって、電流源１０４は、定電流Ｉ２を流すために、スイッチ部１０２を介して容量１０５から電流を引き抜く。これにより、容量１０５は放電される。
【０１１０】
また、電流源１０３および１０４には、論理処理回路３００が接続されている。電流源１０３および１０４は、論理処理回路３００の出力信号によって、出力する電流値を調整される。すなわち、後述するように、コンパレータ回路の比較結果に応じて、定電流Ｉ１およびＩ２の電流値は調整される。
【０１１１】
コンパレータ回路２００は、コンパレータ回路部２０１および２０２、第１の閾値電圧（Ｖｔｈ１）を発生する基準電源２０３、並びに、第２の閾値電圧（Ｖｔｈ２）を発生する基準電源２０４を備え、充放電回路１００のＣｓｉｇと、コンパレータ回路部２０１においてＶｔｈ１とを比較し、また、コンパレータ回路部２０２においてＶｔｈ２とを比較する。比較した後、コンパレータ回路部２０１および２０２は、Ｃｓｉｇが閾値電圧よりも、高ければＨｉの信号を、低ければＬｏｗの信号を生成し、論理処理回路３００、および出力信号生成回路５５０のＳＲラッチ回路４００にそれぞれ出力する。すなわち、ＨｉｇｈレベルまたはＬｏｗレベルのパルス信号（第１のパルス信号）を生成し、論理処理回路３００、および出力信号生成回路５５０のＳＲラッチ回路４００にそれぞれ出力する。
【０１１２】
なお、Ｖｔｈ１およびＶｔｈ２は、以下の式（７）を満たすように設定される。
【０１１３】
ｍａｘ＿Ｃｓｉｇ＞Ｖｔｈ２＞Ｖｔｈ１＞ｍｉｎ＿Ｃｓｉｇ ・・・式（７）
（ｍａｘ＿Ｃｓｉｇ：容量１０５の最大充電電圧、ｍｉｎ＿Ｃｓｉｇ：容量１０５の最小充電電圧）
論理処理回路３００は、入力されたコンパレータ回路２００からの出力信号に応じて、充放電回路１００の電流源１０３および１０４に、該電流源の定電流Ｉ１およびＩ２を調整するための信号を出力する回路である。すなわち、論理処理回路３００は、Ｃｓｉｇと、Ｖｔｈ１およびＶｔｈ２との比較結果から生成されたパルス信号を入力して、論理処理した後、定電流Ｉ１およびＩ２を調整するための信号を出力する。よって、定電流Ｉ１およびＩ２は、コンパレータ回路２００の比較結果から生成されたパルス信号に応じて、調整されることになる。
【０１１４】
ＳＲラッチ回路４００は、ＮＡＮＤゲート４０１および４０２を備え、入力されたコンパレータ回路２００からの出力信号（パルス信号）のデータを保持する回路である。また、ＳＲラッチ回路４００の論理は、表２のようになっている。本回路では、Ｓ＝Ｒ＝１でデータをホールドし、ＳまたはＲにパルス（active Low）が入力されると、Ｑ，−Ｑがトグル（反転）するように使用している。データ保持処理終了後、出力信号が、出力回路５００に出力される。
【０１１５】
【表２】
【０１１６】
出力回路５００は、ＭＮ５０１，抵抗５０２、および出力部５０３を備えている。ＭＮ５０１は、ゲートがＮＯＴゲート１３を介してＳＲラッチ回路４００に接続され、ドレインが出力部５０３、および抵抗５０２を介して電源に接続され、ソースが接地されている。
【０１１７】
また、出力回路５００は、入力されたＳＲラッチ回路４００からの出力信号に応じて、出力部５０３から出力パルス信号すなわち出力電圧（Ｖｏｕｔ）を出力する。詳細には、入力される信号がＨｉの場合、ＭＮ５０１はＯＮとなることにより、ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。一方、入力される信号がＬｏｗの場合、ＭＮ５０１はＯＦＦとなることにより、ＶｏｕｔはＨｉ（＝Ｖｃｃ）となる。
【０１１８】
次に、充放電回路１００、および論理処理回路３００の具体的な構成例について、図２を参照しながら説明する。図２は、比較回路１０の詳細な構成例を示す回路図である。
【０１１９】
まず、充放電回路１００の動作について、構成の説明を兼ねて説明する。なお、以下の充放電回路１００における説明では、論理処理回路３００からの信号が出力されていない場合、すなわちＭＰ１１５およびＭＮ１２２がＯＦＦの状態とする。なお、論理処理回路３００からの信号が出力されている状態は後述する。
【０１２０】
充放電回路１００は、ＭＰ１１１〜１１７、ＭＮ１１８〜１２４、電流Ｉａを発生する電流源１２５、電流Ｉｂを発生する電流源１２６、電流Ｉｃを発生する電流源１２７、電流Ｉｄを発生する電流源１２８、および容量１０５を備えている。ここで、ＭＰ１１１〜１１７で構成される部分がスイッチ部１０１、ＭＮ１１８〜１２４で構成される部分がスイッチ部１０２、電流源１２５および１２７が電流源１０３、電流源１２６および１２８が電流源１０４を示す。
【０１２１】
入力部１１に、Ｖｉｎ＝Ｈｉが入力される場合、ＭＰ１１１およびＭＰ１１４はＯＦＦとなり、ＭＮ１１８およびＭＮ１２１はＯＮとなる。よって、ＭＮ１１８およびＭＮ１２１はＯＮとなるので、電流源１２６から出力される電流ＩｂがＶｃｃ〜ＭＮ１１８〜ＧＮＤのパスで流れ、また、電流源１２８から出力される電流ＩｄがＶｃｃ〜ＭＮ１２１〜ＧＮＤのパスで流れる。これにより、ＭＮ１１９、ＭＮ１２０、およびＭＮ１２２〜１２４には、電流が流れない。
【０１２２】
一方、ＭＰ１１１およびＭＰ１１４はＯＦＦとなるので、電流源１２５は、ＭＰ１１２およびＭＰ１１３に電流Ｉａを流し、電流ＩａがＶｃｃ〜ＭＰ２〜ＧＮＤのパスで流れる。また、ＭＰ１１２とＭＰ１１３とはカレントミラーを構成しているので、ＭＰ１１３に電流Ｉａが流れ、容量１０５に電流Ｉａが流れ込む。これにより、容量１０５は充電される。
【０１２３】
また、電流源１２７は、ＭＰ１１６およびＭＰ１１７に電流Ｉｃを流し、電流ＩｃがＶｃｃ〜ＭＰ１１６〜ＧＮＤのパスで流れる。さらに、ＭＰ１１６とＭＰ１１７とはカレントミラーを構成しているので、ＭＰ１１７に電流Ｉｃ流れ、容量１０５に電流Ｉｃが流れ込む。これにより、容量１０５は充電される。したがって、容量１０５は、電流Ｉａと電流Ｉｃとを足した電流によって、充電される。
【０１２４】
また、入力部１１に、Ｖｉｎ＝Ｌｏｗが入力される場合、ＭＰ１１１およびＭＰ１１４はＯＮとなり、ＭＮ１１８およびＭＮ１２１はＯＦＦとなる。よって、ＭＰ１１１およびＭＰ１１４はＯＮとなるので、電流源１２５から出力される電流ＩａがＶｃｃ〜ＭＰ１１１〜ＧＮＤのパスで流れ、また、電流源１２７から出力される電流ＩｃがＶｃｃ〜ＭＰ１１４〜ＧＮＤのパスで流れる。これにより、ＭＰ１１２、ＭＰ１１３、およびＭＰ１１５〜１１７には、電流が流れない。
【０１２５】
一方、ＭＮ１１８およびＭＮ１２１はＯＦＦとなるので、電流源１２６は、ＭＮ１１９およびＭＮ１２０に電流Ｉｂを流し、電流ＩｂがＶｃｃ〜ＭＮ１１９〜ＧＮＤのパスで流れる。また、ＭＮ１１９とＭＮ１２０とはカレントミラーを構成しているので、ＭＮ１２０に電流Ｉｂを流すため、容量１０５から電流Ｉｂが引っ張られる。これにより、容量１０５は放電される。
【０１２６】
また、電流源１２８は、ＭＮ１２３およびＭＮ１２４に電流Ｉｄを流し、電流ＩｄがＶｃｃ〜ＭＮ１２３〜ＧＮＤのパスで流れる。さらに、ＭＮ１２３とＭＮ１２４とはカレントミラーを構成しているので、ＭＮ１２４に電流Ｉｄを流すため、容量１０５から電流Ｉｄが引っ張られる。これにより、容量１０５は放電される。したがって、容量１０５は、電流Ｉｂと電流Ｉｄとを足した電流によって、放電される。
【０１２７】
論理処理回路３００は、ＮＡＮＤゲート３０１、およびＮＯＴゲート３０２を備えている。ＮＡＮＤゲート３０１は、コンパレータ回路２００からの２つの出力信号を入力し、論理演算処理するゲートである。演算後の出力信号（Ｘ）は、充放電回路１００、詳細にはＭＰ１１５のゲート、およびＮＯＴゲート３０２に出力される。ＮＯＴゲート３０２は、入力されたＮＡＮＤゲート３０１からの出力信号を論理演算処理するゲートである。演算後の出力信号は、充放電回路１００、詳細にはＭＮ１２２のゲートに出力される。
【０１２８】
また、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｈｉの場合、ＭＰ１１５はＯＦＦとなり、一方Ｘ＝Ｌｏｗの場合、ＭＰ１１５はＯＮとなる。ＭＰ１１５がＯＮとなる場合、電流ＩｃがＶｃｃ〜ＭＮ１１５〜ＧＮＤのパスで流れるので、ＭＰ１１６およびＭＰ１１７には電流が流れない。これにより、ＭＰ１１７に流れる電流、すなわち電流Ｉｃによる容量１０５の充電は行われない。
【０１２９】
また、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｈｉの場合、ＮＯＴゲート３０２の出力信号はＬｏｗとなるので、ＭＮ１２２はＯＦＦとなる。一方、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合、ＮＯＴゲート３０２の出力信号はＨｉとなるので、ＭＮ１２２はＯＮとなる。ＭＮ１２２がＯＮとなる場合、電流ＩｄがＶｃｃ〜ＭＮ１２２〜ＧＮＤのパスで流れるので、ＭＮ１２３およびＭＮ１２４には電流が流れない。これにより、ＭＮ１２４に流れる電流、すなわち電流Ｉｄによる容量１０５の放電は行われない。
【０１３０】
したがって、ＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合には、電流Ｉｃによる充電、および、電流Ｉｄによる放電は行われないことになる。
【０１３１】
次に、本実施の形態の比較回路１０における回路動作を、図３を参照しながら説明する。
【０１３２】
図３は、比較回路１０の動作波形である。なお、以下の動作波形において、Ｖｉｎは入力電圧、Ｖｔｈ１は第１の閾値電圧、Ｖｔｈ２は第２の閾値電圧、Ｃｓｉｇは容量１０５の容量電圧、ＲはＳＲラッチ回路４００のリセット入力信号、ＳはＳＲラッチ回路４００のセット入力信号、ＸはＮＡＮＤゲート３０１の出力信号、ＱはＳＲラッチ回路４００の正論理値、および、Ｖｏｕｔは出力電圧を示す。また、ｔ１は入力パルスの立ち上がりに対する出力パルスの反応の遅れ時間、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間、ｐｗはパルス幅を示す。
【０１３３】
本実施の形態の比較回路１０では、上述したように、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０１３４】
図３に示すように、Ｖｉｎ＝Ｌｏｗから、Ｖｉｎ＝Ｈｉに立ち上がると、ＣｓｉｇはＶｔｈ１まで急激に上昇し（Ａ→Ｂ点）、その後、時定数に従ってＶｔｈ２まで上昇する（Ｂ→Ｃ点）。ＣｓｉｇがＶｔｈ２に達すると、容量１０５のｍａｘ＿Ｃｓｉｇまで急激に上昇する（Ｃ→Ｄ点）。そして、Ｃｓｉｇはｍａｘ＿Ｃｓｉｇを保ち続ける（Ｄ→Ｅ点）。
【０１３５】
次いで、Ｖｉｎ＝Ｈｉから、Ｖｉｎ＝Ｌｏｗに立ち下がると、ＣｓｉｇはＶｔｈ２まで急激に下降し（Ｅ→Ｆ点）、その後、時定数に従ってＶｔｈ１まで下降する（Ｆ→Ｇ点）。ＣｓｉｇがＶｔｈ１に達すると、容量１０５を放電しきるまで急激に下降する（Ｇ→Ｈ点）。そして、ＣｓｉｇはＧＮＤ（Ｌｏｗ）を保ち続ける。
【０１３６】
すなわち、Ｖｉｎ＝Ｌｏｗから、Ｖｉｎ＝Ｈｉに立ち上がると、容量１０５は急速に充電され（Ａ→Ｂ点）、その後、時定数に従って容量１０５は充電される（Ｂ→Ｃ点）。ＣｓｉｇがＶｔｈ２に達すると、容量１０５のｍａｘ＿Ｃｓｉｇまで容量１０５は急速に充電される（Ｃ→Ｄ点）。そして、容量１０５は充電が飽和状態となる（Ｄ→Ｅ点）。
【０１３７】
次いで、Ｖｉｎ＝Ｈｉから、Ｖｉｎ＝Ｌｏｗに立ち下がると、容量１０５は急速に放電され（Ｅ→Ｆ点）、その後、時定数に従って容量１０５は放電される（Ｆ→Ｇ点）。ＣｓｉｇがＶｔｈ１に達すると、容量１０５を放電しきるまで容量１０５は急速に放電される（Ｇ→Ｈ点）。そして、容量１０５は放電しきった状態となる。
【０１３８】
ここで、上述したように、充電時には、電流Ｉａおよび電流Ｉｃによって容量１０５の充電が行われ、放電時には、電流Ｉｂおよび電流Ｉｃによって容量１０５の放電が行われている。但し、論理処理回路３００すなわちＮＡＮＤゲート３０１の出力信号がＸ＝Ｌｏｗの場合、ＭＰ１１５およびＭＮ１２２がＯＮとなるので、電流Ｉｃによる容量１０５の充電と、電流Ｉｄによる容量１０５の放電とは行われない。
【０１３９】
そこで、図３を参照すると、ＮＡＮＤゲート３０１のＸの動作波形は、Ｂ→Ｃ点およびＦ→Ｇ点の場合にＬｏｗとなっている。すなわち、Ｂ→Ｃ点およびＦ→Ｇ点の場合は、充放電回路のＭＰ１１５およびＭＮ１２２がＯＮとなり、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、充放電電流が小さくなる。よって、Ｂ→Ｃ点およびＦ→Ｇ点の期間は、充放電時間が長くなる。
【０１４０】
これに対して、充放電動作は、図３に示す定数で表すと、
Ａ→Ｂ、Ｃ→Ｄ点間 ： 時定数ｔ／Ｖ＝Ｃ１／（Ｉａ＋Ｉｃ）で充電
Ｂ→Ｃ点間 ： 時定数ｔ／Ｖ＝Ｃ１／Ｉａで充電
Ｅ→Ｆ、Ｇ→Ｈ点間 ： 時定数ｔ／Ｖ＝Ｃ１／（Ｉｂ＋Ｉｄ）で放電
Ｆ→Ｇ点間 ： 時定数ｔ／Ｖ＝Ｃ１／Ｉｂで放電
を行っている。なお、図１に示す波形の場合では、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄとしている。
【０１４１】
また、ＳＲラッチ回路４００および出力回路５００の動作波形について、図３および４を参照しながら説明する。図４は、ＳＲラッチ回路４００および出力回路５００の真理値の表を示す。なお、Ｈｉレベルを１、Ｌｏｗレベルを０としている。
・入力パルスが入る前の初期状態（Ｖｉｎ＝Ｌｏｗ）においては、（Ｓ，Ｒ）＝（１，０）であり、Ｑ＝０である。
・Ｂ点においては、Ｃｓｉｇ＞Ｖｔｈ１となるため、Ｒは０→１となり、（Ｓ，Ｒ）＝（１，１）となる。Ｑの値は保持される。
・Ｃ点においては、Ｃｓｉｇ＞Ｖｔｈ２となるため、Ｓは１→０になり、（Ｓ，Ｒ）＝（０，１）となる。ここで、Ｑが０→１と反転し、ＶｏｕｔがＨｉ→Ｌｏｗになる。
・Ｆ点においては、Ｃｓｉｇ＜Ｖｔｈ２となりＳは０→１となるが、Ｑは１のまま保持される。
・Ｇ点においては、Ｃｓｉｇ＜Ｖｔｈ１となるため、Ｒは１→０になり、（Ｓ，Ｒ）＝（１，０）となる。ここでＱが１→０に反転し、ＶｏｕｔがＬｏｗ→Ｈｉになる。
【０１４２】
次に、比較回路１０において、Ｖｉｎに周期Ｔのパルスが時刻ｔ＝０から連続で入力する場合の動作波形について、図５を参照しながら説明する。
【０１４３】
図５は、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示している。なお、ＴｏｎはＶｉｎ＝Ｈｉの期間を示し、ＴｏｆｆはＶｉｎ＝Ｌｏｗの期間（休止期間）を示している。また、ＴｏｎとＴｏｆｆとを合わせて、１周期（Ｔ）とする。さらに、ｔ３は従来の比較回路（以下、従来例とする）における容量電圧が充電飽和状態から放電しきるまでの時間を示し、破線は従来例における動作波形を示す。
【０１４４】
Ｔｏｆｆ＞ｔ３の場合は、図５（ａ）に示すように、比較回路１０の動作波形も従来例の動作波形も、Ｃｓｉｇの波形に重なりは無く、Ｖｏｕｔは正常に出力される。
【０１４５】
また、ｔ２＜Ｔｏｆｆ＜ｔ３の場合は、図５（ｂ）に示すように、従来例の動作波形ではＣｓｉｇの波形に重なりが生じるが、比較回路１０の動作波形では重なりが生じず、Ｖｏｕｔは正常に出力される。
【０１４６】
ここで、図３に示したように、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間であるが、ＶｉｎがＨｉ→Ｌｏｗに反転してから、ＣｓｉｇがＬｏｗレベルまで放電する時間でもある。図５に示す動作波形のとき、ｔ２およびｔ３はそれぞれ以下の式（８）（９）となる。
【０１４７】
ｔ２＝（Ｖｃｃ−Ｖｔｈ２）×Ｃ１／（Ｉｂ＋Ｉｄ）＋（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１ ／Ｉｂ＋（Ｖｔｈ１−０）×Ｃ１／（Ｉｂ＋Ｉｄ）
≒（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉｂ ・・・式（８）
ｔ３＝Ｖｃｃ×Ｃ１／Ｉｂ ・・・式（９）
なお、比較のため従来の比較回路における放電電流をＩｂとする。また、Ｉｂ＜＜Ｉｄの場合は、式（８）におけるｔ２の第１項、および第３項は無視できるものとした。
【０１４８】
よって、ｔ２とｔ３との差Δｔは、
Δｔ＝ｔ３−ｔ２＝（Ｖｃｃ−Ｖｔｈ２＋Ｖｔｈ１）×Ｃ１／Ｉｂ
＝（Ｖｃｃ−ΔＶｔｈ）×Ｃ１／Ｉｂ ・・・式（１０）
となり、ｔ２＜ｔ３となる。ここで、ΔＶｔｈ＝Ｖｔｈ２−Ｖｔｈ１・・・式（１１）であり、ΔＶｔｈは、従来例のヒステリシス幅（Ｖｈｉｓ）に相当する。
【０１４９】
したがって、本実施の形態の比較回路１０では、従来例よりもＴｏｆｆが短い、すなわち休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力が向上しており、式（１０）のΔｔだけ休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【０１５０】
また、本実施の形態の比較回路１０では、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。そして、比較回路１０はＶｔｈ１およびＶｔｈ２を設定することにより、充放電時のＣｓｉｇに対して、（ａ）Ｃｓｉｇ＜Ｖｔｈ１の場合、（ｂ）Ｖｔｈ１＜Ｃｓｉｇ＜Ｖｔｈ２の場合、（ｃ）Ｃｓｉｇ＜Ｖｔｈ２の場合、の３通りの期間による場合分けを行い、容量１０５への充放電電流値を変動させている。
【０１５１】
すなわち、図３を参照すると、（ａ）の期間はＡ→Ｂ点およびＧ→Ｈ点の期間であり、（ｂ）の期間はＢ→Ｃ点およびＦ→Ｇ点の期間であり、（ｃ）の期間はＣ→Ｄ→Ｅ→Ｆ点の期間である。
【０１５２】
そして、Ｂ→Ｃ点およびＦ→Ｇ点の期間の場合、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄと設定すれば、Ｂ→Ｃ点およびＦ→Ｇ点の期間以外の充放電時間を急激に短縮することになる。
【０１５３】
これにより、ｔ２の期間であるＥ→Ｆ、Ｆ→Ｇ、およびＧ→Ｈ点の期間のうち、Ｅ→ＦおよびＧ→Ｈ点の期間を急激に短縮することが可能となるので、ｔ２を短くすることが可能となる。よって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを正確に出力することが可能となる。なお、上記比較回路１０の動作波形の説明では、充電動作から始まって、放電動作に切り替わる例を示したが、これに限らず、放電動作から始まって、充電動作に切り替わってもよい。
【０１５４】
なお、図３の波形では、（ａ）、（ｃ）の期間は、充電時間、放電時間ともに短く設定し、（ｂ）の期間は充放電時間を比較的長く設定している場合の波形である。
【０１５５】
すなわち、（ａ）〜（ｃ）の期間のＣｓｉｇはそれぞれ同一点の電圧であるが、各閾値電圧との相対関係により、充放電電流値（つまり充放電時定数）が異なり、（ａ）、（ｃ）の期間のＣｓｉｇ（ａ）、（ｃ）の充放電電流値が大きく（時定数が小さい）、（ｂ）の期間のＣｓｉｇ（ｂ）の充放電電流値が小さい（時定数が大きい）場合の動作波形を示している。また、Ｃｓｉｇは、以下の式（１２）を満たす。
【０１５６】
Ｍａｘ＿Ｃｓｉｇ＞Ｃｓｉｇ（ｃ）＞Ｖｔｈ２＞Ｃｓｉｇ（ｂ）＞Ｖｔｈ１
＞Ｃｓｉｇ（ａ）＞Ｍｉｎ＿Ｃｓｉｇ ・・・式（１２）
また、Ｔｏｆｆ＜ｔ２の場合は、Ｃｓｉｇの波形に重なりが生じるため、ＳＲラッチ回路４００のリセット信号Ｒが０にならず、ＶｏｕｔはＬｏｗのままとなる。このような事態を避けるために、Ｔｏｆｆ＜ｔ２とならないように、ｔ２の値を設定する必要がある。
【０１５７】
ここで、図２に示す比較回路１０では、ｍａｘ＿ＣｓｉｇはＶｃｃと同電位となり（ＭＰ１１３およびＭＰ１１７の電位がＶｃｃと同電位になった時、充電電流は０になり充電が止まる）、同様に、ｍｉｎ＿ＣｓｉｇはＧＮＤ＝０と同電位になる（ＭＮ１２０およびＭＮ１２４の電位がＧＮＤと同電位になった時、放電電流は０になり放電が止まる）。
【０１５８】
そこで、比較回路１０において、例えば、Ｖｃｃ＝５（Ｖ）、Ｖｔｈ２＝３（Ｖ）、Ｖｔｈ１＝２（Ｖ）、ＧＮＤ＝０（Ｖ）と設定し、図２に示す比較回路１０において、Ｉａ＝Ｉｂ＝０．１（ｕＡ）、Ｉｃ＝Ｉｄ＝１０（ｕＡ）、Ｃ１＝１０（ｐＦ）と設定する場合、図３に示す動作波形におけるｔ１、ｔ２はそれぞれ以下の値となる。
【０１５９】
ｔ１＝ｔ＿ＡＢ＋ｔ＿ＢＣ＋ｔ＿ＣＤ
＝Ｃ１×Ｖｔｈ１／（Ｉａ＋Ｉｃ）＋Ｃ１×（Ｖｔｈ２−Ｖｔｈ１）／Ｉａ＋Ｃ１ ×Ｖｔｈ２／（Ｉａ＋Ｉｃ）
＝１０×２／１０．１＋１０×１／０．１＋１０×２／１０．１
＝１０３．９６［ｕｓｅｃ］
ｔ２＝ｔ＿ＥＦ＋ｔ＿ＦＧ＋ｔ＿ＧＨ
＝Ｃ１×Ｖｔｈ２／（Ｉｂ＋Ｉｄ）＋Ｃ１×（Ｖｔｈ２−Ｖｔｈ１）／Ｉｂ＋Ｃ１ ×Ｖｔｈ１／（Ｉｂ＋Ｉｄ）
＝１０×２／１０．１＋１０×１／０．１＋１０×２／１０．１
＝１０３．９６［ｕｓｅｃ］
よって、上記数値設定が与えられる場合、信号入力から出力までの遅延時間ｔ１が１０３．９６（ｕｓｅｃ）であり、信号入力停止（図３のＥ点）からＣｓｉｇが０Ｖまで落ちるまでの時間ｔ２が１０３．９６（ｕｓｅｃ）となる。
【０１６０】
したがって、入力部１１に信号を連続で入力する場合、信号（Ｈｉｇｈレベル）と信号（Ｈｉｇｈレベル）との間の時間Ｔｏｆｆが、ｔ２＝１０３．９６（ｕｓｅｃ）以上ある場合は、出力部５０３からパルス信号を正常に出力することが可能となる。
【０１６１】
また、電流源１２５〜１２８から出力される電流Ｉａ、Ｉｂ、Ｉｃ、およびＩｄは定電流であるので、充電時間および放電時間をより精度良く設定することが可能である。
【０１６２】
次に、本実施の形態の比較回路１０における誤動作防止について、図６および７を参照しながら説明する。図６は、誤動作時の比較回路１０の動作波形である。図７は、誤動作時のＳＲラッチ回路４００および出力回路５００の真理値の表を示す。
【０１６３】
図６に示すように、Ｖｉｎ＝Ｈｉのときのパルスに割れが生じている箇所（図中のα）が、誤動作を示す波形である。このパルスの割れはノイズなどにより生じる。
【０１６４】
Ｖｉｎに割れが生じている箇所のＣｓｉｇを見ると、Ｃ→Ｄ点までＣｓｉｇは下降している。しかしながら、（ｂ）の期間では、充放電時間を長く設定しているため、Ｖｔｈ１以下までＣｓｉｇは下降しない。よって、波形、および真理値表に示すように、Ｖｉｎの入力パルスに割れが生じている場合でも、従来例と同様にＶｏｕｔの出力パルスは正常に出力される。したがって、Ｖｉｎの誤動作時であっても、Ｖｏｕｔの誤動作を防止することが可能となっている。
【０１６５】
ここで、本実施の形態の比較回路１０と従来例との充放電電流が同じである場合、比較回路１０のΔＶｔｈ＝Ｖｔｈ２−Ｖｔｈ１を、従来例のヒステリシス電圧幅（Ｖｈｉｓ）に対して、
ΔＶｔｈ≧Ｖｈｉｓ ・・・式（１３）
となるように設定することで、ヒステリシス幅が大きくなるので、従来例と同等以上の誤動作防止能力を維持することが可能となる。但し、比較回路１０の充放電電流は、（ｂ）の期間のみ、従来例と同じであるとする。
【０１６６】
以上のことから、本実施の形態の比較回路１０では、従来例と比較しても、同等以上の誤動作防止能力を維持しつつ、休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０１６７】
また、本実施の形態の比較回路１０において、（ｂ）の期間における充電時間（充電電流）と放電時間（放電電流）とを等しく設定してもよい。詳細には、図３における、Ｂ→Ｃ点の充電時間と、Ｆ→Ｇ点の放電時間とを等しく設定してもよい。これについて、図３を参照しながら説明する。
【０１６８】
（ｂ）の期間において、充電電流は電流Ｉａであり、放電電流は電流Ｉｂである。そこで、充電時間と放電時間とを等しくするためにＩａ＝Ｉｂとすると、図３に示すＢ→Ｃ点の充電時間Ｔｂｃは、以下の式（１４）となる。
【０１６９】
Ｔｂｃ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉａ＝ｔ１ ・・・式（１４）
また、Ｆ→Ｇ点の放電時間Ｔｆｇは、以下の式（１５）となる。
【０１７０】
Ｔｆｇ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉｂ＝ｔ２ ・・・式（１５）
よって、Ｉａ＝Ｉｂの場合、Ｔｂｃ＝Ｔｆｇ、つまりｔ１＝ｔ２である。ここでＡ→Ｂ点、Ｃ→Ｄ点、Ｅ→Ｆ点、およびＧ→Ｈ点での充放電時間が十分短い（Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄであるとする）として無視するなら、ｔ１＝ｔ２なので、ＶｉｎとＶｏｕｔとのパルス幅は等しくなる。
【０１７１】
したがって、比較回路１０では、充電時間と放電時間とを等しくする、すなわちＩａ＝Ｉｂとすることにより、入力パルスのパルス幅と、同じパルス幅の出力パルスを出力することが可能となる。
【０１７２】
また、本実施の形態の比較回路１０は、電源投入時の初期状態を設定するために、初期設定回路６００を備えてもよい。これについて、図８および９を参照しながら説明する。
【０１７３】
図８は、初期設定回路６００を備えた比較回路２０の一構成例を示す回路図である。図９（ａ）は、初期設定回路６００の具体的な構成例を示す回路図であり、図９（ｂ）は、電源投入時の初期設定回路６００の動作波形である。なお、Ｅは容量６０８の容量電圧、ＦはＮＯＴゲート６０９の出力信号であり、ＭＮ６０４のゲートに印加される信号を示す。また、Ｉｏｕｔは初期設定回路６００の出力電流を示す。
【０１７４】
比較回路２０は、比較回路１０の構成に加えて、初期設定回路６００を備えている。
【０１７５】
初期設定回路６００は、図９（ａ）に示すように、ＭＰ６０１〜６０３、ＭＮ６０４〜６０７、容量６０８、ＮＯＴゲート６０９、および抵抗６１０を備えている。なお、ＭＰ６０２および６０３、ＭＮ６０６および６０７、並びに、抵抗６１０で構成される部分が定電流回路６２０を構成している。
【０１７６】
電源を投入すると（Ｖｃｃ＝Ｈｉ）、図９（ｂ）に示す動作波形のように、容量６０８は、電流が引き抜かれるため、放電しきるので、容量６０８の容量電圧は、Ｅ＝Ｌｏｗとなる。このとき、容量６０８のＥが入力されるＮＯＴゲート６０９の出力信号は、Ｆ＝Ｈｉとなる。
【０１７７】
そして、電源投入後、定電流回路６２０が動作し始めると、ＭＰ６０１がＯＮされることにより、容量６０８は充電されるので、Ｅは上昇する。そして、Ｅが上昇するにつれて、ＦはＬｏｗに落ちる。したがって、ＦがＨｉの期間だけ、ＭＮ６０４，ＭＮ６０５がＯＮされ、出力電流Ｉｏｕｔが流れる。
【０１７８】
例えば、図８に示すように、比較回路２０において、電源投入時のＣｓｉｇを０と設定する場合には、電源投入時の短期間のみ、容量１０５からＩｏｕｔだけ電流を引き抜くようにすればよい。
【０１７９】
したがって、比較回路２０では、初期設定回路６００を備えることにより、電源投入時に初期設定を与えることで、電源投入時に安定した波形処理を行うことが可能となる。
【０１８０】
また、本実施の形態の比較回路１０において、プロセス変動や素子ばらつきなどにより、コンパレータ回路２００の第１の閾値電圧（Ｖｔｈ１）および第２の閾値電圧（Ｖｔｈ２）がＶｔｈ１＜Ｖｔｈ２を満たせない場合、比較回路１０は正常動作することができなくなる。
【０１８１】
この問題を回避するために、コンパレータ回路２００のＶｔｈ１およびＶｔｈ２は、抵抗の電圧降下を利用して生成している。これについて、図１０を参照しながら説明する。図１０は、閾値電圧生成回路２３０の具体的な構成例を示す回路図である。
【０１８２】
閾値電圧生成回路２３０は、図１０に示すように、抵抗２３１（抵抗値Ｒａ）、抵抗２３２（抵抗値Ｒｂ）、および定電流Ｉｅを発生する電流源２３３を備え、電源、電流源２３３、抵抗２３１、抵抗２３２、ＧＮＤの順に直列に接続されている。そして、電流源２３３と抵抗２３１との間からＶｔｈ２が取り出され、抵抗２３１と抵抗２３２との間からＶｔｈ１が取り出される。
【０１８３】
このときの各閾値電圧の値は、以下の式（１６）（１７）となる。
【０１８４】
Ｖｔｈ１＝Ｒｂ×Ｉｅ ・・・式（１６）
Ｖｔｈ２＝（Ｒａ＋Ｒｂ）×Ｉｅ ・・・式（１７）
よって、常に、Ｖｔｈ１＜Ｖｔｈ２を満たしており、ΔＶｔｈ＝Ｒａ×Ｉｅとなる。
【０１８５】
したがって、比較回路１０では、閾値電圧生成回路２３０を備えることにより、常にＶｔｈ１＜Ｖｔｈ２を満たすことが可能となる。
【０１８６】
〔実施の形態２〕
本発明の他の実施の形態について図１１〜１９に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１と同じである。また、説明の便宜上、前記の実施の形態１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図１１は、比較回路３０の一構成例を示す回路図である。
【０１８７】
本実施の形態の比較回路３０は、図１１に示すように、入力部１１、ＮＯＴゲート１２、充放電回路１００、コンパレータ回路２００、論理処理回路３００、第２のコンパレータ回路としてのヒステリシスコンパレータ回路７００、および出力信号生成回路としての出力回路８００を備えている。
【０１８８】
本実施の形態の比較回路３０は、コンパレータ回路２００を充放電回路１００の充放電電流値を調整する回路として使用し、ヒステリシスコンパレータ回路７００に設定されているヒステリシス特性を有する第３の閾値電圧（Ｖｔｈ３＿ｈｉｓ）（ヒステリシス電圧）と、Ｃｓｉｇとの比較結果に応じてＶｏｕｔを出力する。
【０１８９】
ヒステリシスコンパレータ回路７００は、コンパレータ回路部７０１、およびＶｔｈ３＿ｈｉｓを発生する基準電源７０２を備え、充放電回路１００のＣｓｉｇとＶｔｈ３＿ｈｉｓとを比較する。比較した後、コンパレータ回路部７０１は、ＣｓｉｇがＶｔｈ３よりも、高ければＨｉの信号を、低ければＬｏｗの信号を生成し、出力回路８００に出力する。すなわち、ＨｉｇｈレベルまたはＬｏｗレベルのパルス信号（第２のパルス信号）を生成し、出力回路８００に出力する。
【０１９０】
また、ヒステリシスコンパレータ回路７００の詳細な構成としては、図２４に示すように、従来と同様の構成でもよい。一般的に用いられているヒステリシスコンパレータ回路を好適に用いることが可能である。
【０１９１】
ここで、ヒステリシスコンパレータ回路７００の動作の原理としては、従来例の場合と同様であるが、本実施の形態の比較回路３０では、Ｖｔｈ３＿ｈｉｓは次の条件を満たすように設定されている。
【０１９２】
Ｖｔｈ１＜Ｖｔｈ３＿Ｌ＜Ｖｔｈ３＿Ｈ＜Ｖｔｈ２ ・・・式（１８）
（なお、Ｖｔｈ３＿ＨのＨはＨｉを示し、Ｖｔｈ３＿ＬのＬはＬｏｗを示す）
出力回路８００は、ＭＮ８０１、ＭＮ８０２、抵抗８０３、および出力部８０４を備えている。ＭＮ８０１は、ドレインがヒステリシスコンパレータ回路７００に接続され、ゲートが自身のドレイン、およびＭＮ８０２のゲートに接続され、ソースが接地されている。ＭＮ８０２は、ドレインが出力部８０４、および抵抗８０３を介して電源に接続され、ソースが接地されている。
【０１９３】
また、出力回路８００は、入力されたヒステリシスコンパレータ回路７００からの出力信号に応じて、出力部８０４から出力パルス信号すなわち出力電圧（Ｖｏｕｔ）を出力する。詳細には、入力される信号がＨｉの場合、ＭＮ８０１およびＭＮ８０２はＯＮとなることにより、ＶｏｕｔはＬｏｗ（＝ＧＮＤ）となる。一方、入力される信号がＬｏｗの場合、ＭＮ８０１およびＭＮ８０２はＯＦＦとなることにより、ＶｏｕｔはＨｉ（＝Ｖｃｃ）となる。
【０１９４】
ここで、ＭＮ８０１およびＭＮ８０２はカレントミラーを構成している。これについて、図１２を参照しながら説明する。図１２は、ＭＮ８０１およびＭＮ８０２のカレントミラー構成部分を示す回路図であり、（ａ）はカレントミラー電流比を設定した回路図であり、（ｂ）は同じサイズのＭＯＳデバイスを５個接続した回路図である。
【０１９５】
ＭＮ８０１およびＭＮ８０２は、カレントミラー電流比１：ｍを設定している。図１２（ａ）に示すように、基準電流（Ｉｒｅｆ）がＭＮ８０１を流れる場合、ＭＮ８０２のドレインから出力される電流（Ｉｏｕｔ（８０２））が、Ｉｒｅｆのｍ倍となる。このときのＩｏｕｔ（８０２）は、以下の式（１９）となる。
【０１９６】
Ｉｏｕｔ（８０２）＝Ｉｒｅｆ×（Ｗ２／Ｌ２）／（Ｗ１／Ｌ１） ・・・式（１９）
（Ｌ１：ＭＮ８０１のゲート長、Ｌ２：ＭＮ８０２のゲート長、Ｗ１：ＭＮ８０１のゲート幅、Ｗ２：ＭＮ８０２のゲート幅）
よって、ゲート長、またはゲート幅を適切な値に設定することにより、ｍ倍のＩｏｕｔ（８０２）を得ることが可能となる。
【０１９７】
また、図１２（ｂ）に示すように、同じサイズのＭＯＳデバイスを５個接続することで、より精度の高い電流値を得ることが可能となる。
【０１９８】
したがって、比較回路３０では、ヒステリシスコンパレータ回路７００の出力電流を、出力回路８００におけるカレントミラー回路でｍ倍することにより、出力のドライブ電流能力を向上させている。
【０１９９】
次に、本実施の形態の比較回路３０における回路動作を、図１３を参照しながら説明する。
【０２００】
図１３は、比較回路３０の動作波形である。なお、Ｖｔｈ３＿ｈｉｓは第３の閾値電圧、Ｖｔｈ３＿ＨはＨｉｇｈ、Ｖｔｈ３＿ＬはＬｏｗ、Ｖｈｉｓ３はヒステリシス幅を示す。また、時刻ｔ＝０にＶｉｎにパルスが入力してからＶｏｕｔがＬｏｗに反転するまでの時間を、本実施の形態の比較回路３０ではｔ１ａ、従来例ではｔ１ｃと定義する。さらに、Ｃｓｉｇが充電されＶｔｈ２となるまでの時間をｔ１ｂと定義する。また、ｔ２は入力パルスの立ち下がりに対する出力パルスの反応の遅れ時間、ｐｗはパルス幅を示す。さらに、ｔ３は従来例の容量電圧が充電飽和状態から放電しきるまでの時間を示し、破線は従来例における動作波形を示す。
【０２０１】
基本的な動作は前記実施の形態の比較回路１０および２０と同様であり、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０２０２】
但し、Ｃｓｉｇの充放電動作は前記実施の形態の場合と同様であるが、Ｃ点においてＣｓｉｇ＞Ｖｔｈ３＿Ｈとなることにより、Ｖｔｈ３＿ＨはＶｔｈ３＿Ｌに落ち、Ｖｏｕｔ＝Ｌｏｗとなる。その後、Ｃｓｉｇが、Ｄ〜Ｇ点を経て、Ｈ点に達すると、Ｃｓｉｇ＜Ｖｔｈ３＿Ｌとなることにより、Ｖｔｈ３＿ＬはＶｔｈ３＿Ｈに上がり、Ｖｏｕｔ＝Ｈｉとなる。
【０２０３】
次に、比較回路３０において、Ｖｉｎに周期Ｔのパルスが、時刻ｔ＝０から連続で入力する場合の動作波形について、図１４を参照しながら説明する。
【０２０４】
図１４は、連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示している。
【０２０５】
Ｔｏｆｆ＞ｔ３の場合は、図１４（ａ）に示すように、比較回路３０の動作波形も従来例の動作波形も、Ｃｓｉｇの波形に重なりは無く、Ｖｏｕｔは正常に出力される。
【０２０６】
また、ｔ２＜Ｔｏｆｆ＜ｔ３の場合は、図１４（ｂ）に示すように、従来例の動作波形ではＣｓｉｇ波形に重なりが生じるが、本実施例の動作波形では重なりが生じず、Ｖｏｕｔは正常に出力される。
【０２０７】
ここで、前記実施の形態１の場合と同様に、ｔ２、ｔ３、およびΔｔは上記式（８）〜（１０）と同様となり、ｔ２＜ｔ３となる。
【０２０８】
したがって、本実施の形態の比較回路３０では、従来例よりもＴｏｆｆが短い、すなわち休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力が向上しており、式（１０）のΔｔだけ休止時間の短い入力パルスの周期と同一の周期を有するパルスを出力することが可能となる。
【０２０９】
また、本実施の形態の比較回路３０では、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。そして、比較回路３０はＶｔｈ１およびＶｔｈ２を設定することにより、充放電時のＣｓｉｇに対して、（ａ）Ｃｓｉｇ＜Ｖｔｈ１の場合、（ｂ）Ｖｔｈ１＜Ｃｓｉｇ＜Ｖｔｈ２の場合、（ｃ）Ｃｓｉｇ＜Ｖｔｈ２の場合、の３通りの期間による場合分けを行い、容量１０５への充放電電流値を変動させている。
【０２１０】
すなわち、図１３を参照すると、（ａ）の期間はＡ→Ｂ点およびＩ→Ｊ点の期間であり、（ｂ）の期間はＢ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の期間であり、（ｃ）の期間はＤ→Ｅ→Ｆ→Ｇ点は（ｃ）の期間である。
【０２１１】
そして、Ｂ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の場合、この期間の充放電電流には電流ＩｃおよびＩｄは寄与しなくなるので、Ｉａ＜＜Ｉｃ、Ｉｂ＜＜Ｉｄと設定すれば、Ｂ→Ｃ→Ｄ点およびＧ→Ｈ→Ｉ点の期間以外の充放電時間を急激に短縮することになる。
【０２１２】
これにより、ｔ２の期間であるＦ→Ｇ、およびＧ→Ｈ点の期間のうち、Ｆ→Ｇ点の期間を急激に短縮することが可能となるので、ｔ２を短くすることが可能となる。よって、休止期間の短い入力パルスの周期と同一の周期を有するパルスを正確に出力することが可能となる。
【０２１３】
なお、図１３の波形では、（ａ）、（ｃ）の期間は、充電時間、放電時間ともに短く設定し、（ｂ）の期間は充放電時間を比較的長く設定している場合の波形である。
【０２１４】
但し、Ｔｏｆｆ＜ｔ２の場合は、Ｃｓｉｇ波形に重なりが生じるため、出力パルスの周期が入力パルスよりも短くなる可能性がある。このような事態を避けるために、Ｔｏｆｆ＜ｔ２とならないように、ｔ２の値を設定する必要がある。
【０２１５】
次に、本実施の形態の比較回路３０における誤動作防止について、図１５を参照しながら説明する。図１５は、誤動作時の比較回路３０の動作波形である。
【０２１６】
図１５に示すように、Ｖｉｎ＝Ｈｉのときのパルスに割れが生じている箇所（図中のβ）が、誤動作を示す波形である。このパルスの割れはノイズなどにより生じる。
【０２１７】
Ｖｉｎに割れが生じている箇所のＣｓｉｇを見ると、Ｃ→Ｄ点までＣｓｉｇは下降している。しかしながら、（ｂ）の期間では、充放電時間を長く設定しているため、（ａ）の期間までＣｓｉｇは下降しない。よって、波形に示すように、Ｖｉｎの入力パルスに割れが生じている場合でも、従来例と同様にＶｏｕｔの出力パルスは正常に出力される。したがって、Ｖｉｎの誤動作時であっても、Ｖｏｕｔの誤動作を防止することが可能となっている。
【０２１８】
ここで、本実施の形態の比較回路３０と従来例との充放電電流が同じである場合、比較回路３０のヒステリシス幅（Ｖｈｉｓ３）を、従来例のヒステリシス電圧幅（Ｖｈｉｓ）に対して、
Ｖｈｉｓ３≧Ｖｈｉｓ ・・・式（２０）
となるように設定することで、ヒステリシス幅が大きくなるので、従来例と同等以上の誤動作防止能力を維持することが可能となる。但し、比較回路３０の充放電電流は、（ｂ）の期間のみ、従来例と同じであるとする。
【０２１９】
以上のことから、本実施の形態の比較回路３０では、従来例と比較しても、同等以上の誤動作防止能力を維持しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０２２０】
また、本実施の形態の比較回路３０の利点について、図１６を参照しながら説明する。図１６は、ｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂの場合の動作波形を示す。なお、破線は従来例の動作波形、点線は前記実施の形態の比較回路１０の動作波形を示す。
【０２２１】
まず、比較回路３０において、図１３に示す、ｔ１ａ、ｔ１ｂ、およびｔ１ｃは、それぞれ以下の式（２１）〜（２３）となる。
【０２２２】
ｔ１ａ＝（Ｖｔｈ３＿Ｈ−Ｖｔｈ１）×Ｃ１／Ｉａ ・・・式（２１）
ｔ１ｂ＝（Ｖｔｈ２−Ｖｔｈ１）×Ｃ１／Ｉａ ・・・式（２２）
ｔ１ｃ＝（Ｖｔｈ＿Ｈ−０）×Ｃ１／Ｉａ＝Ｖｔｈ＿Ｈ×Ｃ１／Ｉａ ・・式（２３）
ここで、Ｖｔｈ＿Ｈは従来例のヒステリシス電圧（Ｈｉ）である。また、Ｖｔｈ３＿Ｈ＝Ｖｔｈ＿Ｈの場合、
ｔ１ａ＜ｔ１ｃ＜ｔ１ｂ ・・・式（２４）
となる。
【０２２３】
これに対して、比較回路３０において、Ｖｉｎにｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂとなる短パルス幅のパルスが入力する場合の波形を図１６に示す。
【０２２４】
この場合、前記実施の形態の比較回路１０では、Ｃｓｉｇ＞Ｖｔｈ２とならないため、ＶｏｕｔはＬｏｗに反転しない。また従来例の場合も、Ｖｔｈ３＿Ｈ＝Ｖｔｈ＿Ｈなら、Ｃｓｉｇ＞Ｖｔｈ＿Ｈとならないため、ＶｏｕｔはＬｏｗに反転しない。
【０２２５】
しかしながら、本実施の形態の比較回路３０では、Ｃｓｉｇ＞Ｖｔｈ３＿Ｈとなるため、ＶｏｕｔはＬｏｗに反転する。このとき、ｔ１ａを、ｔ１ｂと比較したΔｔｂ、および、ｔ１ｃと比較したΔｔｃは、以下の式（２５）（２６）となる。
【０２２６】
Δｔｂ＝ｔ１ｂ−ｔ１ａ＝（Ｖｔｈ２−Ｖｔｈ３＿Ｈ）×Ｃ１／Ｉａ ・・式（２５）
Δｔｃ＝ｔ１ｃ−ｔ１ａ＝（Ｖｔｈ＿Ｈ−Ｖｔｈ３＿Ｈ＋Ｖｔｈ１）×Ｃ１／Ｉａ
＝Ｖｔｈ１×Ｃ１／Ｉａ ・・・式（２６）
したがって、本実施の形態の比較回路３０では、従来例、および前記実施の形態の比較回路１０と比較して、ｔ１ａ＜Ｔｏｎ＜ｔ１ｃ＜ｔ１ｂのような短パルス幅の入力パルスを出力する能力が向上しており、前記実施の形態の比較回路１０と比較してΔｔｂ、従来例と比較してΔｔｃだけ、短パルス幅の入力に対する応答能力が向上している。すなわち、短周期の入力パルスに対する応答能力も向上することになる。
【０２２７】
以上により、本実施の形態の比較回路３０では、短周期・短パルス幅の入力パルスを出力する能力を向上することが可能となる。
【０２２８】
また、本実施の形態の比較回路３０は、電源投入時の初期状態を設定するために、初期設定回路６００を備えてもよい。これについて、図１７を参照しながら説明する。図１７は、初期設定回路６００を備えた比較回路４０の一構成例を示す回路図である。
【０２２９】
比較回路４０は、比較回路３０の構成に加えて、初期設定回路６００を備えている。したがって、比較回路４０では、初期設定回路６００を備えることにより、前記実施の形態の比較回路２０と同様に、電源投入時に初期設定を与えることで、電源投入時に安定した波形処理を行うことが可能となる。
【０２３０】
また、本実施の形態の比較回路３０においても前記実施の形態の比較回路１０と同様に、プロセス変動や素子ばらつきなどにより、コンパレータ回路２００の第１の閾値電圧（Ｖｔｈ１）および第２の閾値電圧（Ｖｔｈ２）、並びに、ヒステリシスコンパレータ回路７００の第３の閾値電圧（Ｖｔｈ３＿ｈｉｓ）が、Ｖｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たせない場合、比較回路３０は正常動作することができなくなる。
【０２３１】
この問題を回避するために、コンパレータ回路２００のＶｔｈ１およびＶｔｈ２、並びにヒステリシスコンパレータ回路７００のＶｔｈ３＿ｈｉｓは、抵抗の電圧降下を利用して生成している。これについて、図１８を参照しながら説明する。図１８は、閾値電圧生成回路２５０の具体的な構成例を示す回路図である。
【０２３２】
閾値電圧生成回路２５０は、図１８に示すように、抵抗２５１（抵抗値Ｒｃ）、抵抗２５２（抵抗値Ｒｄ）、抵抗２５３（抵抗値Ｒｅ）、抵抗２５４（抵抗値Ｒｆ）、定電流Ｉｆを発生する電流源２５５、定電流Ｉｇを発生する電流源２５６、並びに、スイッチ２５７を備えている。
【０２３３】
また、電源、電流源２５５、抵抗２５１、抵抗２５２、抵抗２５３、ＧＮＤの順に直列に接続されている。そして、電流源２５５と抵抗２５１との間からＶｔｈ２が取り出され、抵抗２５２と抵抗２５３との間からＶｔｈ１が取り出される。さらに、抵抗２５１と抵抗２５２との間に抵抗２５４を接続し、抵抗２５４を介して、Ｖｔｈ３＿ｈｉｓが取り出される。また、抵抗２５４とヒステリシスコンパレータ回路７００との間には、スイッチ２５７が接続され、スイッチ２５７を介して電流源２５６、電源の順に接続されている。
【０２３４】
このときの各閾値電圧の値は、以下の通りとなる。
【０２３５】
〔１〕Ｃｓｉｇ＜Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｈの場合（スイッチ２５７がＯＮと等価）
このとき、抵抗２５４〜抵抗２５２〜抵抗２５３〜ＧＮＤのパスで定電流Ｉｇが流れる。
【０２３６】
Ｖｔｈ１＝Ｖｔｈ１＿Ｈ＝Ｒｅ×（Ｉｆ＋Ｉｇ）＝Ｒｅ×Ｉｆ＋Ｒｅ×Ｉｇ
Ｖｔｈ２＝Ｖｔｈ２＿Ｈ＝（Ｒｄ＋Ｒｅ）×（Ｉｆ＋Ｉｇ）＋Ｒｃ×Ｉｆ
＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｆ＋（Ｒｄ＋Ｒｅ）×Ｉｇ
Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｈ＝（Ｒｄ＋Ｒｅ）×（Ｉｆ＋Ｉｇ）＋Ｒｆ×Ｉｇ
＝（Ｒｄ＋Ｒｅ）×Ｉｆ＋（Ｒｄ＋Ｒｅ＋Ｒｆ）×Ｉｇ
但し、Ｖｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たすためには、Ｒｃ×Ｉｆ＞Ｒｆ×Ｉｇを満たすように抵抗と電流値とを設定する必要がある。
【０２３７】
［２］Ｃｓｉｇ＜Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｌの場合（スイッチ２５７はＯＦＦと等価）
このとき、定電流Ｉｇは上記パスを流れない。
【０２３８】
Ｖｔｈ１＝Ｖｔｈ１＿Ｌ＝Ｒｅ×Ｉｆ
Ｖｔｈ２＝Ｖｔｈ２＿Ｌ＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｆ
Ｖｔｈ３＿ｈｉｓ＝Ｖｔｈ３＿Ｌ＝（Ｒｄ＋Ｒｅ）×Ｉｆ
よって、この場合は、常にＶｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たす。
【０２３９】
また、Ｖｔｈ１、Ｖｔｈ２、およびＶｔｈ３＿ｈｉｓのそれぞれのヒステリシス電圧幅について、図１９を参照しながら説明する。図１９は、比較回路３０の動作波形におけるヒステリシス電圧幅を示す。
【０２４０】
上記［１］および［２］より、Ｖｔｈ１のヒステリシス電圧幅（Ｖｈｉｓ１）、Ｖｔｈ２のヒステリシス電圧幅（Ｖｈｉｓ２）、およびＶｔｈ３＿ｈｉｓのヒステリシス電圧幅（Ｖｈｉｓ３）は、以下の値となる。
【０２４１】
Ｖｈｉｓ１＝Ｒｅ×Ｉｇ
Ｖｈｉｓ２＝（Ｒｄ＋Ｒｅ）×Ｉｇ
Ｖｈｉｓ３＝（Ｒｃ＋Ｒｄ＋Ｒｅ）×Ｉｇ
よって、Ｖｈｉｓ１＜Ｖｈｉｓ２＜Ｖｈｉｓ３となる。また、この場合、図１３のＶｔｈ１およびＶｔｈ２に相当するものが、それぞれＶｔｈ１＿ＨおよびＶｔｈ２＿Ｌとなるだけであり、出力動作は図１１の場合と何も変わりは無い。
【０２４２】
したがって、比較回路３０では、閾値電圧生成回路２５０を備えることにより、常にＶｔｈ１＜Ｖｔｈ３＿ｈｉｓ＜Ｖｔｈ２を満たすことが可能となる。
【０２４３】
〔実施の形態３〕
本発明の他の実施の形態について図２０および２１に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１および２と同じである。また、説明の便宜上、前記の実施の形態１および２の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図２０は、比較回路５０の一構成例を示す回路図である。
【０２４４】
本実施の形態の比較回路５０は、入力部１１、ＮＯＴゲート１２、充放電回路１００、コンパレータ回路２００、論理処理回路３００、および第３のコンパレータ回路および出力信号生成回路としてのコンパレータ出力回路９００ａ、９００ｂ・・を備えている。
【０２４５】
本実施の形態の比較回路５０は、コンパレータ出力回路９００ａ、９００ｂ・・を備えることにより、第１の閾値電圧（Ｖｔｈ１）と第２の閾値電圧（Ｖｔｈ２）との間に、複数の閾値電圧（第３、第４、・・の閾値電圧（Ｖｔｈ３、Ｖｔｈ４、・・））を設け、Ｃｓｉｇとこれらの閾値電圧との比較結果に応じて、それぞれのＶｏｕｔ（Ｖｏｕｔ３、Ｖｏｕｔ４、・・）を出力する。
【０２４６】
コンパレータ出力回路９００ａは、コンパレータ回路部９０１ａ、Ｖｔｈ３を発生する基準電源９０２ａ、ＭＮ９０３ａ、ＭＮ９０４ａ、抵抗９０５ａ、および出力部９０６ａを備え、比較処理と出力処理とを合わせ持つ回路である。また、コンパレータ回路部９０１ａ、および基準電源９０２ａで構成される部分が特許請求の範囲に記載の第３のコンパレータ回路であり、ＭＮ９０３ａ、ＭＮ９０４ａ、抵抗９０５ａ、および出力部９０６ａで構成される部分が特許請求の範囲に記載の出力信号生成回路である。
【０２４７】
なお、コンパレータ回路部９０１ａは、比較回路３０のコンパレータ回路部７０１と同様の構成を有し、また、ＭＮ９０３ａ、ＭＮ９０４ａ、および抵抗９０５ａは、比較回路３０のＭＮ８０１、ＭＮ８０２、および抵抗８０３と同様の構成を有している。また、コンパレータ出力回路９００ｂ、９００ｃ・・は、コンパレータ出力回路９００ａと設定される閾値電圧が異なるのみで、他は同様の構成を有する。
【０２４８】
次に、本実施の形態の比較回路５０において、ＣｓｉｇとＶｔｈ３とを比較するコンパレータ出力回路９００ａ、および、ＣｓｉｇとＶｔｈ４と比較するコンパレータ出力回路９００ｂを備える場合の回路動作を、図２１を参照しながら説明する。
【０２４９】
図２１は、比較回路５０の動作波形である。なお、ｐｗ＿ｉｎは入力パルス、ｐｗ３はコンパレータ出力回路９００ａの出力パルス、ｐｗ４はコンパレータ出力回路９００ｂの出力パルスを示す。また、ｔ１＿３は、入力パルスの立ち上がりに反応するコンパレータ出力回路９００ａの出力パルスの遅れ時間、ｔ１＿４は、入力パルスの立ち上がりに反応するコンパレータ出力回路９００ｂの出力パルスの遅れ時間を示す。
【０２５０】
基本的な動作は前記実施の形態の比較回路１０〜４０と同様であり、Ｖｉｎ＝Ｈｉになると容量１０５の充電を行い、Ｖｉｎ＝Ｌｏｗになると容量１０５の放電を行う。
【０２５１】
但し、Ｃｓｉｇの充放電動作は前記実施の形態の場合と同様であるが、複数の閾値電圧を備えることにより、Ｃｓｉｇと複数の閾値電圧との比較結果からパルス信号（第３のパルス信号）をそれぞれ生成し、ＭＮ９０３ａに出力する。詳細には、ＣｓｉｇとＶｔｈ３との比較により生成されたパルス信号により、Ｖｏｕｔ３の出力パルスを、また、ＣｓｉｇとＶｔｈ４との比較により生成されたパルス信号により、Ｖｏｕｔ４の出力パルスを得るので、様々なパルス幅をもつ複数の出力パルスを得ることが可能となる。つまりは、閾値電圧の値に応じて、出力パルス幅を変動させることが可能となる。
【０２５２】
また、図２１に示すように、パルス幅の他に、閾値電圧の値に応じて遅延時間（ｔ１＿３、ｔ１＿４）も変動する。よって、本実施の形態の比較回路５０は、遅延器として利用することも可能となる。
【０２５３】
なお、コンパレータ出力回路９００ａ、９００ｂ・・に設定される複数の閾値電圧は、ヒステリシス特性を有していてもよいし、有していなくても良い。なお、上記閾値電圧がヒステリシス特性を有する場合は、有さない場合に比べて、出力の誤動作特性を向上することが可能となる。
【０２５４】
〔実施の形態４〕
本発明の他の実施の形態について図２２に基づいて説明すれば、以下の通りである。なお、本実施の形態において説明すること以外の構成は、前記実施の形態１〜３と同じである。また、説明の便宜上、前記の実施の形態１〜３の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。図２２は、赤外線リモコン受信用デバイス１０００の一構成例を示す回路ブロック図である。
【０２５５】
本実施の形態の赤外線リモコン受信用デバイス１０００は、受信信号処理用に赤外線受信機（図示せず）の受信チップに搭載されるＩＣである。なお、赤外線受信機における図示しない残りの部分は、従来の一般的な構成で実現可能である。
【０２５６】
本実施の形態の赤外線リモコン受信用デバイス１０００は、Ｉ／Ｖ変換回路１００１、増幅回路１００２、バンドパスフィルタ（ＢＰＦ）１００３、検波回路１００４、積分回路１００５、ヒステリシスコンパレータ回路１００６、および出力回路１００７から構成されており、入力部はフォトダイオード１００８に接続されている。
【０２５７】
ここで、ヒステリシスコンパレータ回路１００６は、前記実施の形態１〜３の比較回路１０〜５０で構成される。なお、比較回路として、ヒステリシス特性を有する回路を用いる方が、誤動作防止能力を向上することが可能となる。
【０２５８】
赤外線受信機は、例えば、家電製品のリモコンであるとする。リモコン送信信号は、一般的に３０ｋＨｚ〜６０ｋＨｚ程度の決められたキャリア（副搬送波）で変調されたＡＳＫ（Amplitude Shift Keying）信号である。
【０２５９】
受信チップでは、送信されてきた光信号がフォトダイオード１００８で受信され、フォトダイオード１００８の受信において発生した入力電流信号が、Ｉ／Ｖ変換回路１００１で電圧信号に変換され、増幅回路１００２にて増幅される。次いで、増幅回路１００２から出力された電圧信号は、キャリアの周波数に合わせたＢＰＦ１００３でキャリア成分が取り出される。その後、検波回路１００４がキャリアを検出し、積分回路１００５がキャリアのある時間を積分し、ヒステリシスコンパレータ回路１００６がキャリアの有無を判別して、すなわち入力電圧と閾値電圧とを比較して、信号を出力する。そして、出力回路１００７にて出力処理されて、デジタル信号が出力される。
【０２６０】
また、ＩｒＤＡデバイスの場合においては、送信信号に変調をかけないため、バンドパスフィルタ回路が不必要となるが、上記赤外線リモコン受信用デバイス１０００の場合とほぼ同じ構成である。
【０２６１】
よって、本実施の形態の赤外線リモコン受信用デバイス１０００、およびそれを搭載する赤外線受信機では、本発明の比較回路から構成されるヒステリシスコンパレータ回路１００６を備えているので、誤動作防止能力を有しつつ、休止期間の短い入力パルスの周期と同一の周期を有するパルスを出力する能力を向上することが可能となる。
【０２６２】
また、近年ではワイヤレスキーボードなどのマルチメディア機器において、高速伝送または低消費電力駆動を目的とした短周期・短パルス幅の送信コードを用いた赤外線リモコンシステムを搭載する機器が増加している。
【０２６３】
これに対して、本実施の形態の赤外線受信機では、本発明の比較回路を備えることにより、誤動作防止能力を維持しつつ、休止期間の短い送信コード、または短パルス幅の送信コードを受信することが可能となるので、上記機器に対しても対応することが可能となる。
【０２６４】
なお、本発明は、上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０２６５】
本発明は、赤外線通信手段を用いる機器に適用できる。上記機器として、例えば、赤外線通信受信機などがあり、具体的には、家電製品のリモコン、ワイヤレスキーボードなどのマルチメディア機器などにも利用することができる。
【図面の簡単な説明】
【０２６６】
【図１】本発明における比較回路の実施の一形態を示す回路ブロック図である。
【図２】上記比較回路の構成の一例を示す回路図である。
【図３】上記比較回路の動作波形である。
【図４】上記比較回路におけるＳＲラッチ回路、および出力回路の真理値表である。
【図５】上記比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【図６】上記比較回路における、誤動作時の動作波形である。
【図７】上記比較回路における、誤動作時のＳＲラッチ回路、および出力回路の真理値表である。
【図８】上記比較回路の他の構成の一例を示す回路図である。
【図９】（ａ）は、初期設定回路の構成の一例を示す回路図であり、（ｂ）は、電源投入時の初期設定回路の動作波形である。
【図１０】閾値電圧生成回路の構成の一例を示す回路図である。
【図１１】本発明における比較回路の他の実施の形態を示す回路ブロック図である。
【図１２】上記比較回路の出力回路において、（ａ）はカレントミラー電流比を設定した回路図であり、（ｂ）は同じサイズのＭＯＳデバイスを５個接続した回路図である。
【図１３】上記比較回路の動作波形である。
【図１４】上記比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、（ｂ）は、ｔ２＜Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【図１５】上記比較回路における、誤動作時の動作波形である。
【図１６】上記比較回路における、短パルス幅入力時の動作波形である。
【図１７】上記比較回路の他の構成の一例を示す回路図である。
【図１８】閾値電圧生成回路の構成の一例を示す回路図である。
【図１９】上記比較回路のヒステリシス電圧幅を示す動作波形である。
【図２０】本発明における比較回路のさらに他の実施の形態を示す回路ブロック図である。
【図２１】上記比較回路の動作波形である。
【図２２】本発明における赤外線リモコン受信用デバイスの実施の一形態を示すブロック図である。
【図２３】従来のヒステリシスコンパレータ回路方式を用いた比較回路の実施の一形態を示す回路図である。
【図２４】従来のヒステリシスコンパレータ回路の構成の一例を示す回路図である。
【図２５】従来の比較回路の動作波形である。
【図２６】従来の比較回路における、誤動作時の動作波形である。
【図２７】従来の比較回路における、パルス連続入力時の動作波形であり、（ａ）は、Ｔｏｆｆ＞ｔ３の場合の動作波形を示し、図２７（ｂ）は、Ｔｏｆｆ＜ｔ３の場合の動作波形を示す。
【符号の説明】
【０２６７】
１０，２０，３０，４０，５０ 比較回路
１１ 入力部
１００ 充放電回路
１０１，１０２ スイッチ部（切替部）
１０３ 電流源（第１の電流源）
１０４ 電流源（第２の電流源）
１０５ 容量
２００ コンパレータ回路（第１のコンパレータ回路）
２０１，２０２ コンパレータ回路部
２３０ 閾値電圧生成回路
２３１，２３２ 抵抗
２５０ 閾値電圧生成回路
２５１〜２５４ 抵抗
３００ 論理処理回路（電流値調整手段）
４００ ＳＲラッチ回路
５００ 出力回路
５０３ 出力部
５５０ 出力信号生成回路
６００ 初期設定回路
７００ ヒステリシスコンパレータ回路（第２のコンパレータ回路）
７０１ コンパレータ回路部
８００ 出力回路（出力信号生成回路）
８０４ 出力部
９００ａ．９００ｂ・・ コンパレータ出力回路（第３のコンパレータ回路、出力信号生成回路）
９０１ａ．９０１ｂ・・ コンパレータ回路部
９０６ａ．９０６ｂ・・ 出力部
１０００ 赤外線リモコン受信用デバイス
【特許請求の範囲】
【請求項１】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路と、上記第１のコンパレータ回路から出力される第１のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第１のパルス信号を生成し、
上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項２】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および第２のコンパレータ回路と、上記第２のコンパレータ回路から出力される第２のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、
上記第２のコンパレータ回路は、
上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第２のパルス信号を生成し、
上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項３】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および複数の第３のコンパレータ回路と、上記複数の第３のコンパレータ回路から出力される個別の第３のパルス信号から、個別の出力パルス信号を生成して出力する複数の出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、
上記複数の第３のコンパレータ回路は、
上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、
上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第３のパルス信号を個別に生成し、
上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項４】
上記充放電回路は、
上記入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、上記容量を充放電することを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項５】
上記充放電回路は、
上記第１のコンパレータ回路から、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合に応じた上記第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくすることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項６】
電源投入時に、上記充放電回路の容量電圧に初期設定を与える初期設定回路をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項７】
上記第１の閾値電圧および上記第２の閾値電圧は、抵抗の電圧降下により生成されることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項８】
受信信号を受信し、自機内で用いる信号として処理して出力する回路に、誤動作防止のために上記回路の出力側に設けられる比較回路を備えた赤外線受信機において、
上記比較回路は、請求項１〜７のいずれか１項に記載の比較回路であることを特徴とする赤外線受信機。
【請求項１】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路と、上記第１のコンパレータ回路から出力される第１のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第１のパルス信号を生成し、
上記容量の充電時に、上記容量電圧が充電されて上記第２の閾値電圧よりも大きくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記第１の閾値電圧よりも小さくなると、上記第１のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項２】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および第２のコンパレータ回路と、上記第２のコンパレータ回路から出力される第２のパルス信号から、出力パルス信号を生成して出力する出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、
上記第２のコンパレータ回路は、
上記容量電圧と、上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、ヒステリシス特性を有する第３の閾値電圧とを比較することによって、上記容量電圧が上記第３の閾値電圧よりも小さい場合、および上記容量電圧が上記第３の閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第２のパルス信号を生成し、
上記容量の充電時に、上記容量電圧が充電されて上記第３の閾値電圧よりも大きくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記第３の閾値電圧よりも小さくなると、上記第２のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項３】
入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて、充電動作と放電動作とが交互に切り替わり、充放電電流により容量を充放電する充放電回路と、上記容量の容量電圧と所定の閾値電圧とを比較する第１のコンパレータ回路および複数の第３のコンパレータ回路と、上記複数の第３のコンパレータ回路から出力される個別の第３のパルス信号から、個別の出力パルス信号を生成して出力する複数の出力信号生成回路とを備える比較回路において、
上記第１のコンパレータ回路は、
上記容量電圧と、第１の閾値電圧、および上記第１の閾値電圧よりも大きい第２の閾値電圧とをそれぞれ比較することによって、上記容量電圧が上記第１の閾値電圧よりも小さい場合、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合、および上記容量電圧が上記第２の閾値電圧よりも大きい場合のうちの何れかの場合に応じた第１のパルス信号を生成し、
上記複数の第３のコンパレータ回路は、
上記第１の閾値電圧よりも大きく、かつ、上記第２の閾値電圧よりも小さい、閾値電圧が個別に設定されたものであり、
上記容量電圧と、上記閾値電圧とを比較することによって、上記容量電圧が上記閾値電圧よりも小さい場合、および上記容量電圧が上記閾値電圧よりも大きい場合のうちの何れかの場合に応じた上記第３のパルス信号を個別に生成し、
上記容量の充電時に、上記容量電圧が充電されて上記閾値電圧よりも大きくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、
また、上記容量の放電時に、上記容量電圧が放電されて上記閾値電圧よりも小さくなると、上記第３のパルス信号を上記出力パルス信号のＨｉｇｈレベルとＬｏｗレベルとを切り替える信号として上記出力信号生成回路に個別に出力し、
上記生成された第１のパルス信号から、上記充放電回路の充放電電流の電流値を調整する信号を生成して上記充放電回路に出力することにより、上記充放電電流の電流値を調整する電流値調整手段を備えていることを特徴とする比較回路。
【請求項４】
上記充放電回路は、
上記入力パルス信号のＨｉｇｈレベルとＬｏｗレベルとの切り替わりに応じて切り替わる切替部を有し、該切替部によって、充電電流を出力する第１の電流源と、放電電流を出力する第２の電流源とを切り替えることにより、上記容量を充放電することを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項５】
上記充放電回路は、
上記第１のコンパレータ回路から、上記容量電圧が上記第１の閾値電圧と上記第２の閾値電圧との間にある場合に応じた上記第１のパルス信号が出力される期間は、充電時間と放電時間とを等しくすることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項６】
電源投入時に、上記充放電回路の容量電圧に初期設定を与える初期設定回路をさらに備えることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項７】
上記第１の閾値電圧および上記第２の閾値電圧は、抵抗の電圧降下により生成されることを特徴とする請求項１〜３のいずれか１項に記載の比較回路。
【請求項８】
受信信号を受信し、自機内で用いる信号として処理して出力する回路に、誤動作防止のために上記回路の出力側に設けられる比較回路を備えた赤外線受信機において、
上記比較回路は、請求項１〜７のいずれか１項に記載の比較回路であることを特徴とする赤外線受信機。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【公開番号】特開２００８−５１６２（Ｐ２００８−５１６２Ａ）
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願番号】特願２００６−１７１８０７（Ｐ２００６−１７１８０７）
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
【公開日】平成２０年１月１０日（２００８．１．１０）
【国際特許分類】
【出願日】平成１８年６月２１日（２００６．６．２１）
【出願人】（０００００５０４９）シャープ株式会社 (33,933)
【Ｆターム（参考）】
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