ＰＷＭパルス生成装置
【課題】低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供すること。
【解決手段】アナログの振幅変換信号Ｍをアナログ・ディジタル変換器１１によりディジタル信号に変換し、パルス変換部１３でパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、ディジタル信号により遅延時間が制御されるアナログ遅延器２０を設け、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにして、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できるようにし、このとき変換テーブル１４を設け、アナログ遅延器２０を構成している回路素子の特性バラツキが補正されるようにしたもの。
【解決手段】アナログの振幅変換信号Ｍをアナログ・ディジタル変換器１１によりディジタル信号に変換し、パルス変換部１３でパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、ディジタル信号により遅延時間が制御されるアナログ遅延器２０を設け、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにして、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できるようにし、このとき変換テーブル１４を設け、アナログ遅延器２０を構成している回路素子の特性バラツキが補正されるようにしたもの。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に使用されるパルス生成装置に係り、特に電源電圧変調方式の高周波電力増幅装置におけるスイッチング電源に好適なＰＷＭパルス生成装置に関する。
【背景技術】
【０００２】
アナログ無線通信用の送信機の場合、その終段高周波電力増幅部には、従来から電源電圧変調方式の高周波電力変調増幅装置が用いられている。
この電源電圧変調方式とは、増幅段の能動素子に供給される電源電圧を、例えば音声信号などの振幅変調信号により変化させて振幅変調が得られるようにしたもので、このとき増幅用の能動素子としてトランジスタが用いられていたことから、以前はコレクタ変調方式と呼ばれていた変調方式のことである。
【０００３】
ところで、この電源電圧変調方式の高周波電力変調増幅装置には、振幅変調信号によって直流出力電圧が可変制御できるようにした電源装置が必要であるが、この電源装置には従来からＰＷＭ(パルス幅変調)スイッチング電源回路が多く使用されている。
そこで、このＰＷＭスイッチング電源回路を用いた電源電圧変調方式の高周波電力変調増幅装置の一例について、図６により説明する。
この例は、交流電源により動作する無線送信装置における電源電圧変調方式の高周波電力変調増幅装置の一例で、このため、図示のように、例えば一般の配電系統などの１００Ｖの交流電源ＡＣから電力が供給されるようになっている。
【０００４】
そして、この交流電源ＡＣから供給された交流は、トランスＴにより所望の電圧に変換され、ダイオードＤで整流して脈流となり、図示してない平滑回路により平滑化された結果、例えば５０Ｖなどの所望の電圧Ｅの直流電源ＤＣとして動作し、これにより電圧Ｅの直流が電界効果トランジスタＦＥＴのソース電極に供給される。
一方、音声信号などの振幅変調信号ＭはＰＷＭパルス生成部ＰＳに供給され、これにより、所望のスイッチング周期、例えば５μｓ周期(スイッチング周波数２００ｋＨｚ)のＰＷＭパルス信号ＸがＦＥＴドライバＤＲを介して電界効果トランジスタＦＥＴのゲート電極に印加される。
【０００５】
この結果、電界効果トランジスタＦＥＴはＰＷＭパルス信号Ｘによりスイッチング制御され、電圧Ｅの直流が周期的に断続さるようになり、この結果、電圧ＥのＯＮ期間とＯＦＦ期間の比(デューティ比)で決まる平均値電圧をパルス電圧Ｙとしてドレイン電極から出力させるようになり、この結果、これらによりＰＷＭスイッチング可変電圧回路としての機能が得られることになる。
この後、パルス電圧Ｙは所望の周波数特性、例えば遮断周波数が上記の２００ＫＨｚよりも低く、音声信号周波数帯域の上限よりも高い周波数特性のローパスフィルタＬＦにより処理され、振幅変調信号Ｍに応じて電圧振幅が変化されている振幅変調電源電圧Ｚとして電力増幅部ＰＡの電源端子に入力されるようになる。
【０００６】
このとき、電力増幅部ＰＡは、この無線送信装置の終段高周波電力増幅部を構成し、その入力には所望の周波数の搬送波Ｃが供給されている。
そこで、電力増幅部ＰＡは電源電圧変調方式により動作し、入力された搬送波Ｃを振幅変調し電力増幅して所望の電力の振幅変調波ＣＰがアンテナに供給されるようにし、この結果、当該無線送信装置から振幅変調電波が送信されることになる。
【０００７】
ところで、このように、終段増幅器の電源電圧を可変させて振幅変調を得るようにした送信機の場合、その電源の電圧を、ほとんど０Ｖに近い電圧から、かなり高い電圧、例えば上記した５０Ｖまで連続的に、しかも歪み無く可変させる必要があり、このためにはＰＷＭパルス生成部ＰＳに高い精度が要求されることになる。
このときＰＷＭパルス生成部ＰＳとしては、従来からアナログ回路によるものが使用されているが、近年は、ハードウエアとしてＦＰＧＡ(Field Progeammable Gate Arrey)などのＩＣを用いたディジタル回路による構成が可能になっている。
そこで、次に、このディジタル回路によるＰＷＭパルス生成部ＰＳについて、図７により説明する。
【０００８】
図７に示すように、このディジタル回路によるＰＷＭパルス生成部ＰＳは、Ａ／Ｄ(アナログ／ディジタル変調器)１と分周器２、それにパルス変換器３で構成されている。
そして、まず、Ａ／Ｄ１は、サンプリング期間(変換期間)毎にアナログの振幅変調信号Ｍを１０ビット(bit)のディジタル信号に変換する働きをする。
このときのサンプリング期間は２００ｋＨｚのクロックにより与えられ、従って２００ｋＨｚの逆数である５μｓ毎に１０ビットのディジタル信号が得られることになる。
分周器２は、周波数が２０４．８ＭＨｚのクロックＣＬＫを入力し、それを１０２４分周(１／１０２４)し、２００ｋＨｚのクロックがＡ／Ｄ１に供給されるようにする。
【０００９】
そして、パルス変換器３は、２０４．８ＭＨｚのクロックＣＬＫに同期して５μｓ期間の間に５ｎｓ間隔で１０２４回、パルスを発生する動作を行ない、このときＡ／Ｄ１から入力される１０ビットのディジタル振幅変調信号ＭＤの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、ディジタル値が１のときは５μｓ期間の間、１０２４回に１回だけ、パルスを発生させ、ディジタル値が２のときは２回、……、ディジタル値が１０２３のときは１０２４回に１０２３回、という具合にパルスを発生させる。従って、ディジタル値が０ときは１０２４回中一度もパルスは発生させず、ディジタル値が１０２４なら１０２４回、全てパルスを発生することになる。
【００１０】
この結果、２００ｋＨｚのクロックによるＡ／Ｄ１のサンプリング期間毎に、つまり５μｓ毎にパルス変換器３から出力されるパルスの状態をみると、そこに含まれる２０４．８ＭＨｚのクロックＣＬＫに同期したパルスの個数は常に振幅変調信号Ｍの振幅に対応したものとなり、従って、２００ｋＨｚのクロックによる５μｓの周期で、パルス変換器３からＰＷＭパルス信号Ｘを得ることができ、ディジタル回路によりＰＷＭパルス生成部ＰＳが構成できることになる。
なお、このようなパルスデューティ比の制御によるＰＷＭスイッチング電源回路に関する従来技術としては、例えば特許文献１の開示を挙げることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１６１２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記従来技術は、ディジタル回路として周波数の高いクロックで動作する回路を必要とする点に配慮がされておらず、装置コストと発熱量及び消費電力の増加に問題がある。
ＰＷＭパルス信号の生成をディジタル回路で行うと、パルス幅の変化が連続的から離散的になるが、このときの変化単位の最小値が振幅変換変化レベルの最小値で、分解能と呼ばれる。
そして、このディジタル回路における分解能がサンプリングノイズで、これが振幅変調の場合のノイズレベルが決まるが、このとき、一般的には−６０ｄＢ以上が望ましい。
【００１３】
上記従来技術の場合、ＰＷＭパルス信号Ｘは２００ｋＨｚのクロックによる周期で、この場合、ＰＷＭパルス信号Ｘの周期は５μｓであり、ここで振幅変調送信のＳ／Ｎを上記したように、６０ｄＢ以上確保するためには、−６０ｄＢ＝１．０×１０-3 なので、
５μｓ×１．０×１０-3 ＝５ｎｓ
となり、５ｎｓ以下の分解能が必要になるので、上記したように、パルス変調器３として周波数２０４．８ＭＨｚのクロックＣＬＫで動作するディジタル回路が用いられ、結果として、装置コストと発熱量及び消費電力の増加に問題が生じてしまうのである。
【００１４】
本発明の目的は、低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的は、ディジタル回路からなるパルス変換手段にディジタル振幅変調信号を入力し、当該パルス変換手段からパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、当該論理和回路手段から前記パルス幅変調されたパルス信号を得るようにして達成される。
【００１６】
このとき、更に前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるようにしても上記目的が達成され、ここで更に前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるようにしてもよい。
【発明の効果】
【００１７】
本発明によれば、クロック周波数が低いディジタル回路を用いてＳ／Ｎが高いＰＷＭパルス生成装置が得られるので、発熱量と消費電力が少なくて済み、アナログ遅延手段による遅延時間のバラツキが抑えられるので、精度の高いＰＷＭパルス生成装置を低コストで提供することができる。
また、このように分解能の高いパルスが低い周波数のクロックにより発生できる結果、本発明によれば、高Ｓ／Ｎの振幅変調送信装置を低コストで提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るＰＷＭパルス生成装置の第１の実施の形態を示すブロック構成図である。
【図２】本発明に係るＰＷＭパルス生成装置の第２の実施の形態を示すブロック構成図である。
【図３】本発明に係る第２の実施の形態の動作を説明するためのブロック構成図である。
【図４】本発明に係るＰＷＭパルス生成装置の第２の実施の形態におけるテーブルの一例を示す説明図である。
【図５】本発明に係るＰＷＭパルス生成装置の第２の実施の形態におけるテーブルの他の一例を示す説明図である。
【図６】電源電圧変調方式の高周波電力変調増幅装置の一例を示すブロック構成図である。
【図７】従来技術によるＰＷＭパルス生成装置のブロック構成図である。
【発明を実施するための形態】
【００１９】
本発明では、パルスを生成するディジタル回路に、更に分解能を高めるため、アナログの遅延手段を併用したもので、このため本発明の一実施の形態では、図１に示すように、ＰＷＭパルス生成部ＰＳをディジタル回路１０とアナログ遅延器２０で構成する。
このときアナログ遅延器２０は４ビット１６段階で遅延時間の制御を行い、このためディジタル回路１０によるパルス生成と同時にアナログ遅延器２０に４ビットの情報を伝達し、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにする。
【００２０】
この結果、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できることになる。
このとき、アナログ遅延器２０の入力に変換テーブルを設け、アナログ遅延器２０の時定数を決める抵抗やコンデンサなどの回路素子について、それらの特性に存在するバラツキが補正できるようにする。
【００２１】
図１の実施形態において、まず、ディジタル回路１０は、基本的には、図７で説明した従来技術におけるディジタル回路と同じで、Ａ／Ｄ１１と分周器１２、それにパルス変換器１３を備えている。
しかし、このとき、分周器１２が１２．８ＭＨｚの周波数のクロックＣＬＫを入力し、それを６４分周(１／６４)し、２００ｋＨｚのクロックがＡ／Ｄ１１に供給されるようになっている点と、パルス変換器１３が１２．８ＭＨｚの周波数のクロックＣＬＫで動作し、Ａ／Ｄ１１から出力される１０ビットのディジタル信号の内の６ビットだけを入力し、残りの４ビットのディジタル信号はディジタル回路１０から外部に出力され、アナログ遅延器２０に供給されるようになっている点が、従来技術とは異なっている。
【００２２】
一方、アナログ遅延器２０は、抵抗２１と４個のコンデンサ２２、２３、２４、２５、４個のＦＥＴ２６、２７、２８、２９、それに論理和回路３０を備えている。
そして、まず、抵抗２１とコンデンサ２２、２３、２４、２５はＲＣ形の遅延手段を構成している。
次に、ＦＥＴ２６、２７、２８、２９は、ディジタル回路１０のＡ／Ｄ１１から供給される４ビットのディジタル信号に応じてＯＮ・ＯＦＦ制御され、上記したＲＣ形の遅延手段による遅延時間を１６通りに切換え、当該遅延手段を可変遅延手段として機能させるためのスイッチング素子として動作し、ディジタル回路１０のパルス変換器１３から供給される６ビット分のディジタル信号によるパルス信号に順次、所望の遅延を与える働きをする。
【００２３】
また、論理和回路３０は、ディジタル回路１０のパルス変換器１３から供給される６ビット分のディジタル信号によるパルス信号と、上記した可変遅延手段により遅延されたパルス信号の双方を入力し、パルス信号Ｘとして出力する働きをする。
そこで、以下、この図１に示す本発明の実施形態に係るＰＷＭパルス生成部ＰＳの動作について説明する。
【００２４】
ディジタル回路１０のパルス変換器１３は、１２．８ＭＨｚのクロックＣＬＫに同期して５μｓ期間の間に６４回、０．０７８１２５μｓ(５μｓ／６４)間隔でパルスを発生する動作を行ない、このときＡ／Ｄ１１から入力される６ビットのディジタル振幅変調信号ＭＤの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、この場合、６ビット分のディジタル値が１のときは５μｓ期間の間、６４回に１回だけパルスを発生させ、ディジタル値が２のときは２回、……、ディジタル値が６３のときは６４回に６３回、そして、ディジタル値が６４のときは６４回、全てパルスを発生することになる。
【００２５】
この結果、２００ｋＨｚのクロックによるＡ／Ｄ１のサンプリング期間毎に、つまり５μｓ毎に、パルス変換器１３から出力されるパルスの状態をみると、そこに含まれる１２．８ＭＨｚのクロックＣＬＫに同期したパルスの個数は常に振幅変調信号Ｍの振幅に対応したものとなる。
こうしてパルス変換器１３から、５μｓの周期で６ビット分のディジタル値に対応したパルス信号が得られ、アナログ遅延器２０の可変遅延手段に入力される。
【００２６】
可変遅延手段のＦＥＴ２６〜２９は、４ビットのディジタル値により、１６通りの異なったパターンで５μｓ毎にＯＮ・ＯＦＦされている。
従って、コンデンサ２２〜２５も同じく１６種類の異なった組み合わせで５μｓ毎に共通電位点(アース)に接続され、この結果、抵抗２１に対して１６種類の異なった静電容量が接続されるようになり、可変遅延手段は４ビットのディジタル値に応じて１６種類の異なった遅延時間を付加することになる。
【００２７】
ここで、抵抗２１の抵抗値と４個のコンデンサ２２〜２５の各々の静電容量値を、例えば図示の通り、適切な値に選択することにより、遅延時間が０μｓから０．０７３２μｓ((５μｓ／６４)×(１５／１６))までの間で等間隔になっている１６通りの遅延時間にすることができる。
以下、説明のため、５μｓの周期でパルス変換器１３から供給されているパルス信号についてはパルス信号ＸＡとし、抵抗２１とコンデンサ２２〜２５で形成されている可変遅延手段によって遅延が与えられた後のパルス信号のことはパルス信号ＸＢする。
【００２８】
そうすると、パルス信号ＸＢは、１個のパルス信号ＸＡに対して０μｓ〜０．０７３２μｓの遅延された信号となる。
そして、このパルス信号ＸＢは論理和回路３０に入力され、パルス信号ＸＡと同じ線路に出力される。
この結果、論理和回路３０からは、１個のパルス信号ＸＡの後に１６通り(０μｓ〜０．０７３２μｓ)のパルス遅延信号ＸＢが続いた状態にされ、パルス信号Ｘとなる。
【００２９】
ここで、パルス信号ＸＢについてみると、上記したように、その直前にあるパルス信号ＸＡと、それを０μｓ〜０．０７３２μｓの分解能で遅らせた信号になっている。
そこでパルス信号Ｘについてみると、５μｓの周期で出力される６４個のパルスの夫々毎に、更に１６通りの遅延が付加された信号になっていて、これは５μｓの間に１０２４(６４×１６)個のパルスが存在している状態と同じであり、この結果、約５ｎｓ(４．８８ｎｓ)の分解能になっていることが判る。
【００３０】
このとき、パルス変換器１３のクロックＣＬＫは周波数が１２．８ＭＨｚであるから、従来技術の場合よりもクロック周波数が低いディジタル回路を用いてＰＷＭパルス生成部ＰＳが構成されていることになる。
具体的に説明すると、図７の従来技術では、所望の分解能を得るために、パルス変換器３として、２０４．８ＭＨｚの周波数のクロックＣＬＫを用いたディジタル回路が必要であったが、この実施形態では、パルス変換部１３が、１２．８ＭＨｚの周波数のクロックＣＬＫにより動作するディジタル回路により構成できることが判る。
【００３１】
従って、この実施形態によれば、クロック周波数が高いディジタル回路を用いなくても分解能が高いパルス信号が生成可能なＰＷＭパルス生成部が構成でき、この結果、発熱量と消費電力が少ないＰＷＭパルス生成部を低コストで提供でき、更に省エネ化に寄与することができる。
【００３２】
ところで、この場合、アナログ遅延器２０の可変遅延手段による遅延時間が、０μｓから０．０７３２μｓ((５μｓ／６４)×(１５／１６))までの１６通りの遅延時間間で等間隔になっていることが分解能を精度良く維持するための要件となり、このためには、可変遅延手段を構成している回路素子、すなわち抵抗２１とコンデンサ２２〜２５の各々について、それらが仕様どおりの抵抗値と静電容量値を持っている必要がある。
【００３３】
しかしながら、抵抗器やコンデンサなどの回路素子は、一般に仕様についての精度が低く、特に汎用品の場合、仕様値に対する許容誤差が数％から数１０％にも達するのが実情である。
これは、このような回路素子の場合、製造工程で精度を維持するのが極めて難しいからであり、従って、高精度の素子は特注品とするか、選別品とするしかなく、何れにしても極めて高価な素子にならざるを得ない。
【００３４】
ここで、図２は、本発明の第２の実施形態を示したもので、図において、１４は変換テーブルで、その他の構成は、図１の実施形態(第１の実施形態)と同じであり、従って、この第２の実施形態は、図１の第１の実施形態に変換テーブル１４を追加したものに相当する。
この変換テーブル１４には、予め補正用変換テーブルが設定してあり、これによりＡ／Ｄ１１から入力した４ビットのデータについて所望のデータ並べ替え補正を施し、補正された４ビットのデータをアナログ遅延器２０の４個のＦＥＴ２６〜２９に供給し、遅延時間を１６通りに切換えることにより、抵抗２１とコンデンサ２２〜２５の各々の特性にバラツキがあっても、所望の遅延特性が得られるようにしたものであり、この結果、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られるようになる。
【００３５】
ところで、このためには、上記したように、補正用変換テーブルを予め変換テーブル１４に設定しておく必要があるが、この補正用変換テーブルは、アナログ遅延器２０に設けた抵抗２１とコンデンサ２２〜２５の各々により得られる遅延時間特性に応じて設定しなければならない。
そこで、次に、この補正用変換テーブルの設定手順について、図３により説明する。
この場合、まず、図示のように、所望のテスト信号、すなわちディジタル値で０から１５までの各レベルを表わす１６通りの４ビットのテスト信号Ｔを順次生成してパルス変換器１３と変換テーブル１４に供給する。
このとき、変換テーブル１４には、例えば入力と出力が等しくなるようにしたテーブルを補正用変換テーブルの初期値として設定しておく。
【００３６】
そして、このとき論理和回路３０から出力されるパルス信号Ｘを、不要分除去用のＬＰＦ３１を介してＡ／Ｄ３２に供給し、得られたディジタル値を記録処理３３によりテーブルとしえ記録する。
このとき記録されるテーブルは、テスト信号Ｔの各レベル値を入力として横軸に示し、テスト信号Ｔの各レベル値に対応してＡ／Ｄ３２から得られるレベル値を出力として縦軸に示したものであり、従って、アナログ遅延器２０の抵抗２１とコンデンサ２２〜２５が仕様通りの抵抗値と静電容量値を持っていた場合には、テーブルの入力と出力の関係は傾斜が一定の直線特性となる。
【００３７】
例えば、この場合は、補正用変換テーブルが上記した初期値に設定されているので、テーブルの横軸と縦軸の関係は、図４に“理想”として示した通り、入力と出力のレベルが１対１になっている特性となる。
しかしながら、抵抗２１とコンデンサ２２〜２５が仕様通りの抵抗値と静電容量値を持っていなかった場合には、例えば図４に“改善前”として示した特性になってしまい、この場合、“理想”からかけ離れた特性になってしまうので、所望の精度は望めない。
【００３８】
そこで、この場合は、記録データの並び替え処理３４を実行し、“改善前”の特性が“理想”として示した特性に近づくよう、図４に“改善後”として示した特性になるように入力と出力のデータを入替えたテーブルとし、これを補正用変換テーブルとして変換テーブル１４に設定する。
この結果、“理想”特性に対して、かなりの精度で近似した遅延時間が得られることになり、従って、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られるようにすることができる。
【００３９】
このときの記録データの並び替え処理３４の具体例について、図５により説明する。
この図５は、横軸に４ビットのディジタル信号で表わされるデータのアドレス値をとり、縦軸には、このアドレス値に対応して、図示の抵抗値の抵抗２１と同じく図示の静電容量値のコンデンサ２２〜２５により与えられる遅延時間をとってテーブルとしたものであり、従って“理想”特性は、図示のように直線となる。
しかし、ここでいま、部品に特性のバラツキがあり、例えばコンデンサ２２の静電容量値が、図示の１００ｐＦから１３０ｐＦと３０％増加し、この結果、図示の“理想”特性から“補正前”特性、つまり記録データの並び替え処理３４を実行する前の特性に変わってしまったとする。
【００４０】
そこで、この場合、記録データの並び替え処理３４により、補正後のアドレス値として示されているように、データの並び替えを行ない、“補正後”特性が得られるようにすれば、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られることになる。
このときのＰＷＭパルス生成部ＰＳの変換テーブル１４に対する補正用変換テーブルの設定は、通常、このＰＷＭパルス生成部ＰＳが適用されている高周波電力変調増幅装置の使用を開始するまでに実行しておけば良いが、しかし、必要に応じて随時、実行しても良いことはいうまでもない。
【００４１】
ここで、上記実施形態は説明のための一例として記載したものであり、従って、本発明は、上記実施形態におけるクロック周波数や回路素子の数値に限定されることなく実施可能なことはいうまでもない。
【符号の説明】
【００４２】
１１：Ａ／Ｄ(アナログ・ディジタル変換器)
１２：分周器(１／６４)
１３：パルス変換器
１４：変換テーブル
２１：抵抗(遅延手段を構成する抵抗)
２２〜２５：コンデンサ(遅延手段を構成するコンデンサ)
２６〜２９：ＦＥＴ(遅延手段を可変遅延手段とするためのスイッチング素子)
３０：論理和回路
３１：ＬＰＦ(ローパスフィルタ)
３２：Ａ／Ｄ(アナログ・ディジタル変換器)
【技術分野】
【０００１】
本発明は、スイッチング電源に使用されるパルス生成装置に係り、特に電源電圧変調方式の高周波電力増幅装置におけるスイッチング電源に好適なＰＷＭパルス生成装置に関する。
【背景技術】
【０００２】
アナログ無線通信用の送信機の場合、その終段高周波電力増幅部には、従来から電源電圧変調方式の高周波電力変調増幅装置が用いられている。
この電源電圧変調方式とは、増幅段の能動素子に供給される電源電圧を、例えば音声信号などの振幅変調信号により変化させて振幅変調が得られるようにしたもので、このとき増幅用の能動素子としてトランジスタが用いられていたことから、以前はコレクタ変調方式と呼ばれていた変調方式のことである。
【０００３】
ところで、この電源電圧変調方式の高周波電力変調増幅装置には、振幅変調信号によって直流出力電圧が可変制御できるようにした電源装置が必要であるが、この電源装置には従来からＰＷＭ(パルス幅変調)スイッチング電源回路が多く使用されている。
そこで、このＰＷＭスイッチング電源回路を用いた電源電圧変調方式の高周波電力変調増幅装置の一例について、図６により説明する。
この例は、交流電源により動作する無線送信装置における電源電圧変調方式の高周波電力変調増幅装置の一例で、このため、図示のように、例えば一般の配電系統などの１００Ｖの交流電源ＡＣから電力が供給されるようになっている。
【０００４】
そして、この交流電源ＡＣから供給された交流は、トランスＴにより所望の電圧に変換され、ダイオードＤで整流して脈流となり、図示してない平滑回路により平滑化された結果、例えば５０Ｖなどの所望の電圧Ｅの直流電源ＤＣとして動作し、これにより電圧Ｅの直流が電界効果トランジスタＦＥＴのソース電極に供給される。
一方、音声信号などの振幅変調信号ＭはＰＷＭパルス生成部ＰＳに供給され、これにより、所望のスイッチング周期、例えば５μｓ周期(スイッチング周波数２００ｋＨｚ)のＰＷＭパルス信号ＸがＦＥＴドライバＤＲを介して電界効果トランジスタＦＥＴのゲート電極に印加される。
【０００５】
この結果、電界効果トランジスタＦＥＴはＰＷＭパルス信号Ｘによりスイッチング制御され、電圧Ｅの直流が周期的に断続さるようになり、この結果、電圧ＥのＯＮ期間とＯＦＦ期間の比(デューティ比)で決まる平均値電圧をパルス電圧Ｙとしてドレイン電極から出力させるようになり、この結果、これらによりＰＷＭスイッチング可変電圧回路としての機能が得られることになる。
この後、パルス電圧Ｙは所望の周波数特性、例えば遮断周波数が上記の２００ＫＨｚよりも低く、音声信号周波数帯域の上限よりも高い周波数特性のローパスフィルタＬＦにより処理され、振幅変調信号Ｍに応じて電圧振幅が変化されている振幅変調電源電圧Ｚとして電力増幅部ＰＡの電源端子に入力されるようになる。
【０００６】
このとき、電力増幅部ＰＡは、この無線送信装置の終段高周波電力増幅部を構成し、その入力には所望の周波数の搬送波Ｃが供給されている。
そこで、電力増幅部ＰＡは電源電圧変調方式により動作し、入力された搬送波Ｃを振幅変調し電力増幅して所望の電力の振幅変調波ＣＰがアンテナに供給されるようにし、この結果、当該無線送信装置から振幅変調電波が送信されることになる。
【０００７】
ところで、このように、終段増幅器の電源電圧を可変させて振幅変調を得るようにした送信機の場合、その電源の電圧を、ほとんど０Ｖに近い電圧から、かなり高い電圧、例えば上記した５０Ｖまで連続的に、しかも歪み無く可変させる必要があり、このためにはＰＷＭパルス生成部ＰＳに高い精度が要求されることになる。
このときＰＷＭパルス生成部ＰＳとしては、従来からアナログ回路によるものが使用されているが、近年は、ハードウエアとしてＦＰＧＡ(Field Progeammable Gate Arrey)などのＩＣを用いたディジタル回路による構成が可能になっている。
そこで、次に、このディジタル回路によるＰＷＭパルス生成部ＰＳについて、図７により説明する。
【０００８】
図７に示すように、このディジタル回路によるＰＷＭパルス生成部ＰＳは、Ａ／Ｄ(アナログ／ディジタル変調器)１と分周器２、それにパルス変換器３で構成されている。
そして、まず、Ａ／Ｄ１は、サンプリング期間(変換期間)毎にアナログの振幅変調信号Ｍを１０ビット(bit)のディジタル信号に変換する働きをする。
このときのサンプリング期間は２００ｋＨｚのクロックにより与えられ、従って２００ｋＨｚの逆数である５μｓ毎に１０ビットのディジタル信号が得られることになる。
分周器２は、周波数が２０４．８ＭＨｚのクロックＣＬＫを入力し、それを１０２４分周(１／１０２４)し、２００ｋＨｚのクロックがＡ／Ｄ１に供給されるようにする。
【０００９】
そして、パルス変換器３は、２０４．８ＭＨｚのクロックＣＬＫに同期して５μｓ期間の間に５ｎｓ間隔で１０２４回、パルスを発生する動作を行ない、このときＡ／Ｄ１から入力される１０ビットのディジタル振幅変調信号ＭＤの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、ディジタル値が１のときは５μｓ期間の間、１０２４回に１回だけ、パルスを発生させ、ディジタル値が２のときは２回、……、ディジタル値が１０２３のときは１０２４回に１０２３回、という具合にパルスを発生させる。従って、ディジタル値が０ときは１０２４回中一度もパルスは発生させず、ディジタル値が１０２４なら１０２４回、全てパルスを発生することになる。
【００１０】
この結果、２００ｋＨｚのクロックによるＡ／Ｄ１のサンプリング期間毎に、つまり５μｓ毎にパルス変換器３から出力されるパルスの状態をみると、そこに含まれる２０４．８ＭＨｚのクロックＣＬＫに同期したパルスの個数は常に振幅変調信号Ｍの振幅に対応したものとなり、従って、２００ｋＨｚのクロックによる５μｓの周期で、パルス変換器３からＰＷＭパルス信号Ｘを得ることができ、ディジタル回路によりＰＷＭパルス生成部ＰＳが構成できることになる。
なお、このようなパルスデューティ比の制御によるＰＷＭスイッチング電源回路に関する従来技術としては、例えば特許文献１の開示を挙げることができる。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−１６１２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
上記従来技術は、ディジタル回路として周波数の高いクロックで動作する回路を必要とする点に配慮がされておらず、装置コストと発熱量及び消費電力の増加に問題がある。
ＰＷＭパルス信号の生成をディジタル回路で行うと、パルス幅の変化が連続的から離散的になるが、このときの変化単位の最小値が振幅変換変化レベルの最小値で、分解能と呼ばれる。
そして、このディジタル回路における分解能がサンプリングノイズで、これが振幅変調の場合のノイズレベルが決まるが、このとき、一般的には−６０ｄＢ以上が望ましい。
【００１３】
上記従来技術の場合、ＰＷＭパルス信号Ｘは２００ｋＨｚのクロックによる周期で、この場合、ＰＷＭパルス信号Ｘの周期は５μｓであり、ここで振幅変調送信のＳ／Ｎを上記したように、６０ｄＢ以上確保するためには、−６０ｄＢ＝１．０×１０-3 なので、
５μｓ×１．０×１０-3 ＝５ｎｓ
となり、５ｎｓ以下の分解能が必要になるので、上記したように、パルス変調器３として周波数２０４．８ＭＨｚのクロックＣＬＫで動作するディジタル回路が用いられ、結果として、装置コストと発熱量及び消費電力の増加に問題が生じてしまうのである。
【００１４】
本発明の目的は、低クロック周波数のディジタル回路により高Ｓ／Ｎが確保できるＰＷＭパルス生成装置を提供することにある。
【課題を解決するための手段】
【００１５】
上記目的は、ディジタル回路からなるパルス変換手段にディジタル振幅変調信号を入力し、当該パルス変換手段からパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、当該論理和回路手段から前記パルス幅変調されたパルス信号を得るようにして達成される。
【００１６】
このとき、更に前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるようにしても上記目的が達成され、ここで更に前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるようにしてもよい。
【発明の効果】
【００１７】
本発明によれば、クロック周波数が低いディジタル回路を用いてＳ／Ｎが高いＰＷＭパルス生成装置が得られるので、発熱量と消費電力が少なくて済み、アナログ遅延手段による遅延時間のバラツキが抑えられるので、精度の高いＰＷＭパルス生成装置を低コストで提供することができる。
また、このように分解能の高いパルスが低い周波数のクロックにより発生できる結果、本発明によれば、高Ｓ／Ｎの振幅変調送信装置を低コストで提供することができる。
【図面の簡単な説明】
【００１８】
【図１】本発明に係るＰＷＭパルス生成装置の第１の実施の形態を示すブロック構成図である。
【図２】本発明に係るＰＷＭパルス生成装置の第２の実施の形態を示すブロック構成図である。
【図３】本発明に係る第２の実施の形態の動作を説明するためのブロック構成図である。
【図４】本発明に係るＰＷＭパルス生成装置の第２の実施の形態におけるテーブルの一例を示す説明図である。
【図５】本発明に係るＰＷＭパルス生成装置の第２の実施の形態におけるテーブルの他の一例を示す説明図である。
【図６】電源電圧変調方式の高周波電力変調増幅装置の一例を示すブロック構成図である。
【図７】従来技術によるＰＷＭパルス生成装置のブロック構成図である。
【発明を実施するための形態】
【００１９】
本発明では、パルスを生成するディジタル回路に、更に分解能を高めるため、アナログの遅延手段を併用したもので、このため本発明の一実施の形態では、図１に示すように、ＰＷＭパルス生成部ＰＳをディジタル回路１０とアナログ遅延器２０で構成する。
このときアナログ遅延器２０は４ビット１６段階で遅延時間の制御を行い、このためディジタル回路１０によるパルス生成と同時にアナログ遅延器２０に４ビットの情報を伝達し、ディジタルのパルスに更にディジタルの分解能の０／１６〜１５／１６の遅延時間が付加されるようにする。
【００２０】
この結果、パルスの分解能を１６倍に細かくでき、１／１６の周波数のクロックで同等の分解能が確保できることになる。
このとき、アナログ遅延器２０の入力に変換テーブルを設け、アナログ遅延器２０の時定数を決める抵抗やコンデンサなどの回路素子について、それらの特性に存在するバラツキが補正できるようにする。
【００２１】
図１の実施形態において、まず、ディジタル回路１０は、基本的には、図７で説明した従来技術におけるディジタル回路と同じで、Ａ／Ｄ１１と分周器１２、それにパルス変換器１３を備えている。
しかし、このとき、分周器１２が１２．８ＭＨｚの周波数のクロックＣＬＫを入力し、それを６４分周(１／６４)し、２００ｋＨｚのクロックがＡ／Ｄ１１に供給されるようになっている点と、パルス変換器１３が１２．８ＭＨｚの周波数のクロックＣＬＫで動作し、Ａ／Ｄ１１から出力される１０ビットのディジタル信号の内の６ビットだけを入力し、残りの４ビットのディジタル信号はディジタル回路１０から外部に出力され、アナログ遅延器２０に供給されるようになっている点が、従来技術とは異なっている。
【００２２】
一方、アナログ遅延器２０は、抵抗２１と４個のコンデンサ２２、２３、２４、２５、４個のＦＥＴ２６、２７、２８、２９、それに論理和回路３０を備えている。
そして、まず、抵抗２１とコンデンサ２２、２３、２４、２５はＲＣ形の遅延手段を構成している。
次に、ＦＥＴ２６、２７、２８、２９は、ディジタル回路１０のＡ／Ｄ１１から供給される４ビットのディジタル信号に応じてＯＮ・ＯＦＦ制御され、上記したＲＣ形の遅延手段による遅延時間を１６通りに切換え、当該遅延手段を可変遅延手段として機能させるためのスイッチング素子として動作し、ディジタル回路１０のパルス変換器１３から供給される６ビット分のディジタル信号によるパルス信号に順次、所望の遅延を与える働きをする。
【００２３】
また、論理和回路３０は、ディジタル回路１０のパルス変換器１３から供給される６ビット分のディジタル信号によるパルス信号と、上記した可変遅延手段により遅延されたパルス信号の双方を入力し、パルス信号Ｘとして出力する働きをする。
そこで、以下、この図１に示す本発明の実施形態に係るＰＷＭパルス生成部ＰＳの動作について説明する。
【００２４】
ディジタル回路１０のパルス変換器１３は、１２．８ＭＨｚのクロックＣＬＫに同期して５μｓ期間の間に６４回、０．０７８１２５μｓ(５μｓ／６４)間隔でパルスを発生する動作を行ない、このときＡ／Ｄ１１から入力される６ビットのディジタル振幅変調信号ＭＤの数値(ディジタル値)に対応して実際にパルスを発生させるか否かを決める。
つまり、この場合、６ビット分のディジタル値が１のときは５μｓ期間の間、６４回に１回だけパルスを発生させ、ディジタル値が２のときは２回、……、ディジタル値が６３のときは６４回に６３回、そして、ディジタル値が６４のときは６４回、全てパルスを発生することになる。
【００２５】
この結果、２００ｋＨｚのクロックによるＡ／Ｄ１のサンプリング期間毎に、つまり５μｓ毎に、パルス変換器１３から出力されるパルスの状態をみると、そこに含まれる１２．８ＭＨｚのクロックＣＬＫに同期したパルスの個数は常に振幅変調信号Ｍの振幅に対応したものとなる。
こうしてパルス変換器１３から、５μｓの周期で６ビット分のディジタル値に対応したパルス信号が得られ、アナログ遅延器２０の可変遅延手段に入力される。
【００２６】
可変遅延手段のＦＥＴ２６〜２９は、４ビットのディジタル値により、１６通りの異なったパターンで５μｓ毎にＯＮ・ＯＦＦされている。
従って、コンデンサ２２〜２５も同じく１６種類の異なった組み合わせで５μｓ毎に共通電位点(アース)に接続され、この結果、抵抗２１に対して１６種類の異なった静電容量が接続されるようになり、可変遅延手段は４ビットのディジタル値に応じて１６種類の異なった遅延時間を付加することになる。
【００２７】
ここで、抵抗２１の抵抗値と４個のコンデンサ２２〜２５の各々の静電容量値を、例えば図示の通り、適切な値に選択することにより、遅延時間が０μｓから０．０７３２μｓ((５μｓ／６４)×(１５／１６))までの間で等間隔になっている１６通りの遅延時間にすることができる。
以下、説明のため、５μｓの周期でパルス変換器１３から供給されているパルス信号についてはパルス信号ＸＡとし、抵抗２１とコンデンサ２２〜２５で形成されている可変遅延手段によって遅延が与えられた後のパルス信号のことはパルス信号ＸＢする。
【００２８】
そうすると、パルス信号ＸＢは、１個のパルス信号ＸＡに対して０μｓ〜０．０７３２μｓの遅延された信号となる。
そして、このパルス信号ＸＢは論理和回路３０に入力され、パルス信号ＸＡと同じ線路に出力される。
この結果、論理和回路３０からは、１個のパルス信号ＸＡの後に１６通り(０μｓ〜０．０７３２μｓ)のパルス遅延信号ＸＢが続いた状態にされ、パルス信号Ｘとなる。
【００２９】
ここで、パルス信号ＸＢについてみると、上記したように、その直前にあるパルス信号ＸＡと、それを０μｓ〜０．０７３２μｓの分解能で遅らせた信号になっている。
そこでパルス信号Ｘについてみると、５μｓの周期で出力される６４個のパルスの夫々毎に、更に１６通りの遅延が付加された信号になっていて、これは５μｓの間に１０２４(６４×１６)個のパルスが存在している状態と同じであり、この結果、約５ｎｓ(４．８８ｎｓ)の分解能になっていることが判る。
【００３０】
このとき、パルス変換器１３のクロックＣＬＫは周波数が１２．８ＭＨｚであるから、従来技術の場合よりもクロック周波数が低いディジタル回路を用いてＰＷＭパルス生成部ＰＳが構成されていることになる。
具体的に説明すると、図７の従来技術では、所望の分解能を得るために、パルス変換器３として、２０４．８ＭＨｚの周波数のクロックＣＬＫを用いたディジタル回路が必要であったが、この実施形態では、パルス変換部１３が、１２．８ＭＨｚの周波数のクロックＣＬＫにより動作するディジタル回路により構成できることが判る。
【００３１】
従って、この実施形態によれば、クロック周波数が高いディジタル回路を用いなくても分解能が高いパルス信号が生成可能なＰＷＭパルス生成部が構成でき、この結果、発熱量と消費電力が少ないＰＷＭパルス生成部を低コストで提供でき、更に省エネ化に寄与することができる。
【００３２】
ところで、この場合、アナログ遅延器２０の可変遅延手段による遅延時間が、０μｓから０．０７３２μｓ((５μｓ／６４)×(１５／１６))までの１６通りの遅延時間間で等間隔になっていることが分解能を精度良く維持するための要件となり、このためには、可変遅延手段を構成している回路素子、すなわち抵抗２１とコンデンサ２２〜２５の各々について、それらが仕様どおりの抵抗値と静電容量値を持っている必要がある。
【００３３】
しかしながら、抵抗器やコンデンサなどの回路素子は、一般に仕様についての精度が低く、特に汎用品の場合、仕様値に対する許容誤差が数％から数１０％にも達するのが実情である。
これは、このような回路素子の場合、製造工程で精度を維持するのが極めて難しいからであり、従って、高精度の素子は特注品とするか、選別品とするしかなく、何れにしても極めて高価な素子にならざるを得ない。
【００３４】
ここで、図２は、本発明の第２の実施形態を示したもので、図において、１４は変換テーブルで、その他の構成は、図１の実施形態(第１の実施形態)と同じであり、従って、この第２の実施形態は、図１の第１の実施形態に変換テーブル１４を追加したものに相当する。
この変換テーブル１４には、予め補正用変換テーブルが設定してあり、これによりＡ／Ｄ１１から入力した４ビットのデータについて所望のデータ並べ替え補正を施し、補正された４ビットのデータをアナログ遅延器２０の４個のＦＥＴ２６〜２９に供給し、遅延時間を１６通りに切換えることにより、抵抗２１とコンデンサ２２〜２５の各々の特性にバラツキがあっても、所望の遅延特性が得られるようにしたものであり、この結果、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られるようになる。
【００３５】
ところで、このためには、上記したように、補正用変換テーブルを予め変換テーブル１４に設定しておく必要があるが、この補正用変換テーブルは、アナログ遅延器２０に設けた抵抗２１とコンデンサ２２〜２５の各々により得られる遅延時間特性に応じて設定しなければならない。
そこで、次に、この補正用変換テーブルの設定手順について、図３により説明する。
この場合、まず、図示のように、所望のテスト信号、すなわちディジタル値で０から１５までの各レベルを表わす１６通りの４ビットのテスト信号Ｔを順次生成してパルス変換器１３と変換テーブル１４に供給する。
このとき、変換テーブル１４には、例えば入力と出力が等しくなるようにしたテーブルを補正用変換テーブルの初期値として設定しておく。
【００３６】
そして、このとき論理和回路３０から出力されるパルス信号Ｘを、不要分除去用のＬＰＦ３１を介してＡ／Ｄ３２に供給し、得られたディジタル値を記録処理３３によりテーブルとしえ記録する。
このとき記録されるテーブルは、テスト信号Ｔの各レベル値を入力として横軸に示し、テスト信号Ｔの各レベル値に対応してＡ／Ｄ３２から得られるレベル値を出力として縦軸に示したものであり、従って、アナログ遅延器２０の抵抗２１とコンデンサ２２〜２５が仕様通りの抵抗値と静電容量値を持っていた場合には、テーブルの入力と出力の関係は傾斜が一定の直線特性となる。
【００３７】
例えば、この場合は、補正用変換テーブルが上記した初期値に設定されているので、テーブルの横軸と縦軸の関係は、図４に“理想”として示した通り、入力と出力のレベルが１対１になっている特性となる。
しかしながら、抵抗２１とコンデンサ２２〜２５が仕様通りの抵抗値と静電容量値を持っていなかった場合には、例えば図４に“改善前”として示した特性になってしまい、この場合、“理想”からかけ離れた特性になってしまうので、所望の精度は望めない。
【００３８】
そこで、この場合は、記録データの並び替え処理３４を実行し、“改善前”の特性が“理想”として示した特性に近づくよう、図４に“改善後”として示した特性になるように入力と出力のデータを入替えたテーブルとし、これを補正用変換テーブルとして変換テーブル１４に設定する。
この結果、“理想”特性に対して、かなりの精度で近似した遅延時間が得られることになり、従って、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られるようにすることができる。
【００３９】
このときの記録データの並び替え処理３４の具体例について、図５により説明する。
この図５は、横軸に４ビットのディジタル信号で表わされるデータのアドレス値をとり、縦軸には、このアドレス値に対応して、図示の抵抗値の抵抗２１と同じく図示の静電容量値のコンデンサ２２〜２５により与えられる遅延時間をとってテーブルとしたものであり、従って“理想”特性は、図示のように直線となる。
しかし、ここでいま、部品に特性のバラツキがあり、例えばコンデンサ２２の静電容量値が、図示の１００ｐＦから１３０ｐＦと３０％増加し、この結果、図示の“理想”特性から“補正前”特性、つまり記録データの並び替え処理３４を実行する前の特性に変わってしまったとする。
【００４０】
そこで、この場合、記録データの並び替え処理３４により、補正後のアドレス値として示されているように、データの並び替えを行ない、“補正後”特性が得られるようにすれば、抵抗２１及びコンデンサ２２〜２５として汎用品を用いても、所望の精度が容易に得られることになる。
このときのＰＷＭパルス生成部ＰＳの変換テーブル１４に対する補正用変換テーブルの設定は、通常、このＰＷＭパルス生成部ＰＳが適用されている高周波電力変調増幅装置の使用を開始するまでに実行しておけば良いが、しかし、必要に応じて随時、実行しても良いことはいうまでもない。
【００４１】
ここで、上記実施形態は説明のための一例として記載したものであり、従って、本発明は、上記実施形態におけるクロック周波数や回路素子の数値に限定されることなく実施可能なことはいうまでもない。
【符号の説明】
【００４２】
１１：Ａ／Ｄ(アナログ・ディジタル変換器)
１２：分周器(１／６４)
１３：パルス変換器
１４：変換テーブル
２１：抵抗(遅延手段を構成する抵抗)
２２〜２５：コンデンサ(遅延手段を構成するコンデンサ)
２６〜２９：ＦＥＴ(遅延手段を可変遅延手段とするためのスイッチング素子)
３０：論理和回路
３１：ＬＰＦ(ローパスフィルタ)
３２：Ａ／Ｄ(アナログ・ディジタル変換器)
【特許請求の範囲】
【請求項１】
ディジタル回路からなるパルス変換手段にディジタル振幅変調信号を入力し、当該パルス変換手段からパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、
前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、
前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、
当該論理和回路手段から前記パルス幅変調されたパルス信号を得るように構成したことを特徴とするＰＷＭパルス生成装置。
【請求項２】
請求項１に記載のＰＷＭパルス生成装置において、
前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、
前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるように構成したことを特徴とするＰＷＭパルス生成装置。
【請求項３】
請求項２に記載のＰＷＭパルス生成装置において、
前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、
前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、
前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、
前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、
前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるように構成されていることを特徴とするＰＷＭパルス生成装置。
【請求項１】
ディジタル回路からなるパルス変換手段にディジタル振幅変調信号を入力し、当該パルス変換手段からパルス幅変調されたパルス信号を得るようにしたＰＷＭパルス生成装置において、
前記ディジタル振幅変調信号の中の一部のビットにより遅延時間が制御され、前記パルス幅変調されたパルス信号が入力されるアナログ遅延手段と、
前記パルス変換手段から出力されるパルス信号と前記アナログ遅延手段から出力されるパルス信号の双方が入力される論理和回路手段とを設け、
当該論理和回路手段から前記パルス幅変調されたパルス信号を得るように構成したことを特徴とするＰＷＭパルス生成装置。
【請求項２】
請求項１に記載のＰＷＭパルス生成装置において、
前記ディジタル振幅変調信号の中の一部のビットが入力される変換テーブルを設け、
前記アナログ遅延手段に入力される前記ディジタル振幅変調信号の中の一部のビットのデータが前記変換テーブルによりテーブル処理されてから前記アナログ遅延手段に入力されるように構成したことを特徴とするＰＷＭパルス生成装置。
【請求項３】
請求項２に記載のＰＷＭパルス生成装置において、
前記変換テーブルの入力にテスト信号を供給するテスト信号生成手段と、
前記パルス幅変調されたパルス信号が入力されるアナログ−ディジタル変換手段と、
前記テスト信号の各レベル値を横軸とし、前記テスト信号の各レベル値に対応して前記アナログ−ディジタル変換手段から得られるレベル値を縦軸としたテーブルを記憶する記録手段と、
前記テーブルのデータを並び替え、補正用変換テーブルとして前記変換テーブルに設定する記録データの並び替え手段とを備え、
前記アナログ遅延手段の回路素子特性のバラツキによる精度低下が抑えられるように構成されていることを特徴とするＰＷＭパルス生成装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１０−８１５７８（Ｐ２０１０−８１５７８Ａ）
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願番号】特願２００９−１６１９６３（Ｐ２００９−１６１９６３）
【出願日】平成２１年７月８日（２００９．７．８）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
【公開日】平成２２年４月８日（２０１０．４．８）
【国際特許分類】
【出願日】平成２１年７月８日（２００９．７．８）
【出願人】（０００００１１２２）株式会社日立国際電気 (5,007)
【Ｆターム（参考）】
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