【課題】内部でデータ基準電圧を生成する半導体装置を提供すること。
【解決手段】本発明の半導体装置は、設定されたデータパターンを有する比較データを外部から印加されて設定された電圧レベル差を有してスイングさせることによって、その論理レベルを明確に区分して格納するデータ格納部と、テスト進入／脱出コマンドにより定義されるテスト動作区間の間に、外部から印加されるレベルテストコードに応答してその電圧レベルが決定されるデータ基準電圧のレベルに基づいて、設定された時間ごとに前記設定されたデータパターンを有する状態で外部から印加されるテストデータの論理レベルを決定し、論理レベルの決定された前記テストデータと前記比較データの論理レベルを比較してテスト結果信号を生成するテスト動作部と、前記テスト進入コマンドに応答してアクティブになり、前記テスト結果信号に応答して非アクティブになるテスト動作測定信号を生成するテスト動作測定信号生成部と、を備える。 （もっと読む）

【課題】不良ブロック情報を適切に管理することのできる不揮発性半導体記憶装置を提供する。
【解決手段】一の実施の形態に係る不揮発性半導体記憶装置は不揮発にデータを記憶する複数のメモリセルを配列してなる複数のブロック、並びにメモリセルと接続されるワード線、及びビット線を有するメモリセルアレイと、メモリセルアレイ内に設けられ、ブロックが不良ブロックであること示す不良ブロック情報を不揮発に記憶可能に構成された不良ブロック格納領域と、ワード線を選択するロウデコーダと、メモリセルに対するデータの書き込み、消去及び読み出しを制御する制御回路とを備える。制御回路は、不良ブロック格納領域に書き込まれた不良ブロック情報をビット線を介して外部へ出力する出力動作を実行可能に構成されるとともに、外部から入力された不良ブロック情報をビット線を介して不良ブロック格納領域に書き込む第１の書き込み動作を実行可能に構成される。 （もっと読む）

【課題】大量のビットエラーの修復が可能で、かつデータの長期保証が可能な不揮発性半導体メモリシステムを提供する。
【解決手段】不揮発性半導体メモリシステムは、メモリコア（１０）と、コントローラ（２０）と、コマンドに従って、コントローラ（２０）を制御するデータ修復システム（３０）とを備え、データ修復システム（３０）は、メモリセルのしきい値を変化させるしきい値変更機能と、メモリセルにゲート電圧を印加して、データを読み出すデータ読出機能と、読み出したデータとゲート電圧とに基づいて、しきい値を算出するしきい値算出機能と、しきい値変更機能の動作結果と、算出したしきい値とに基づいて、真のデータを判別する判別機能と、判別機能による判別結果に基づいて、ビットエラーを修復する修復機能とを有しており、これら機能のうち、コマンドを実行するために必要な機能を動作させて、コマンドの実行結果を出力する。 （もっと読む）

【課題】本実施形態は、回路面積の増大を防止可能な半導体装置を提供する。
【解決手段】本実施形態の半導体記憶装置は、複数のテストからテストを選択する信号を生成する第１生成部と、前記信号に基づいた電位を生成する電位生成部と、前記電位生成部に接続された１の配線と、前記配線と接続され、前記配線の電位に基づいた前記信号を抽出する抽出部と、変換された前記信号に基づいてテスト信号を生成する第２生成部とを備えることを特徴とする。 （もっと読む）

【課題】障害の確率を利用したフラッシュメモリのデータ管理を提供する。
【解決手段】障害を誘発する動作に対するシステムの感度およびそのシステムによって実行される障害誘発動作の履歴を用いるフラッシュメモリシステムとデータ管理の方法が開示される。本発明のある実施形態において、障害誘発動作に対する感度は障害強度マトリクスに表され、このマトリクスには、選択された動作に、その動作がデータエラーの原因となる電荷の障害を引き起こす相対的な強度の推測である数値が関連付けられている。障害強度マトリクスにはまた、電荷の注入または消失のいずれかを示すエラーの方向も含むべきである。障害強度マトリクスは、デバイスがセルフテストを実行し、その中では、検出可能な変化が発生するまで選択された動作を実行することによって、測定された分散値の変化を起こすようにすることによっても決定できる。 （もっと読む）

【課題】テストセルを用いたフラッシュメモリの劣化の早期検出を提供する。
【解決手段】実際のユーザデータストレージセルを使用する代わりに、劣化の早期検出（ＥＤＤ）回路を備える特別なテストセルを使用する、本発明の実施形態を用いたフラッシュメモリシステムとデータ管理方法が開示される。フラッシュメモリテストセルは、実験的に決定される感度の高い書き込みＶ_Ｔと、可変読み込みＶ_Ｔを使用して標準的なセルより高感度にすることにより、「炭鉱のカナリア」の役割を果たすようにすることができる。フラッシュメモリの中の劣化の早期検出（ＥＤＤ）の技術は、読み込み動作中に、ＮＡＮＤ型フラッシュメモリセルの集合（たとえばページ）の閾値電圧（Ｖ_Ｔ）の分散を測定する。 （もっと読む）

【課題】オフ抵抗が極めて高いトランジスタをスイッチング素子として有するメモリセルを構成するに際し、信頼性を高める検査方法および構成を提供する。
【解決手段】メモリセルのトランジスタのしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定することにより、データ保持特性が十分でないメモリセルを排除する。そのためにトランジスタのゲートの電位を適切な電位Ｖ_ＧＭに保持し、また、トランジスタのドレインの電位をＶ_ＧＭ以上の電位にする。この状態でメモリセルに書き込むことにより、トランジスタのソースの電位はしきい値Ｖ_ｔｈを含む式、（Ｖ_ＧＭ−Ｖ_ｔｈ）で表現される。この電位と他の参照電位との大小を比較することによりしきい値Ｖ_ｔｈが許容される範囲内にあるか否かを判定できる。 （もっと読む）

【課題】ＰＢＴＩまたはＮＢＴＩによってトランジスタのしきい値電圧がどの程度だけ変動したかを診断する。
【解決手段】メモリセル１に一定のデータを保持させてからメモリセル１に保持されるデータが不定の状態に移行された後に、メモリセル１に自律的に保持されたデータを読み出し、メモリセル１に自律的に保持されたデータの分布に基づいてトランジスタのしきい値電圧の変動を診断する。 （もっと読む）

【課題】書き込みとベリファイに要する時間を短縮することが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリのロウデコーダは、アドレス信号および同時選択信号に応じて、複数のブロックのうち第１のブロックと第２のブロックとを選択する。制御回路は、第１のブロックの第１のビット線に接続された第１のメモリセル、および、第２のブロックの第１のビット線に接続された第２のメモリセルに対して、同時に同じデータの書き込み動作を実行する。その後、制御回路は、第１のブロックの第１のメモリセルに対してベリファイを実行し、ベリファイをパスした場合には、第１のブロックの第１のメモリセルに記憶されたデータ、および、第２のブロックの第２のメモリセルに記憶されたデータを読み出す。 （もっと読む）

【課題】チップ面積の増大を抑制しつつ、メモリセルの信号量を短時間で把握することができる強誘電体メモリを実現する。
【解決手段】本発明の強誘電体メモリは、強誘電体キャパシタを有するメモリセルブロックＭＢ０〜ＭＢ７と、ＭＢ０〜ＭＢ７のデータが読み出される第１のビット線群/ＢＬ０〜/ＢＬ３および第２のビット線群ＢＬ０〜ＢＬ３と、ＭＢ０〜ＭＢ３からのデータが/ＢＬ０〜/ＢＬ３に読み出される場合に、制御信号Ｂに基づいてＢＬ０〜ＢＬ３をショートして参照電位を生成する参照電位生成回路１１を有する。 （もっと読む）

【課題】同時に相異なる駆動方式の評価を行い、精度良く有利な駆動方式を選択、決定することが可能な手段を提供する。
【解決手段】半導体記憶装置は、第１の拡散層及び第２の拡散層を有する第１の選択トランジスタＱ０と、第１の拡散層に接続された電極を有し、データを保持可能な第１の記憶素子Ｃｓ０とを有する第１のメモリセル１０２と、第１の選択トランジスタＱ０の第２の拡散層に接続された第１のビット線ＢＬ０と、第１のゲート電極に接続されたワード線ＷＬ０と、第１のビット線ＢＬ０に接続された第１の差動ノードＮ０を有し、第１のビット線ＢＬ０の電位をローレベルまたはハイレベルにする第１のセンスアンプＳＡ１と、第１のビット線ＢＬ０に接続されたゲート電極を有する第１のトランジスタと、信号を出力する出力ノードとを有する第２のセンスアンプＳＡ２とを備えている。 （もっと読む）

【課題】製造コストを上昇することなくスクリーニングの精度を向上させ、歩留まりの向上を図ることができる強誘電体メモリのスクリーニング方法を提供する。
【解決手段】メモリセルに１ビットの書込データを書込む書込みステップと、メモリセルに読出電圧を印加しつつ第１の単位強誘電体メモリに第１の参照電圧を印加してメモリセルからデータ読出しを行う第１の読出しステップと、メモリセルに読出電圧を印加しつつ第２の単位強誘電体メモリに第２の参照電圧を印加してメモリセルからデータ読出しを行う第２の読出しステップと、第２の読出しステップにおいて読出された読出データと書込みステップにおいて書き込まれた書込データとが一致するか否かを判定する判定ステップと、を有すること。 （もっと読む）

【課題】不揮発性半導体記憶装置の読み出し動作テストの精度を向上させること。
【解決手段】不揮発性半導体記憶装置は、センスアンプと、センスアンプに接続されたビット線と、ビット線に並列に接続されたメモリセルトランジスタ及びダミーセルトランジスタと、電流ノードにテスト電流を供給する電流生成回路と、を備える。ダミーセルトランジスタのソース及びドレインの一方はビット線に接続され、その他方は電流ノードに接続されている。読み出し動作テストにおいて、電流生成回路が活性化された後に、ダミーセルトランジスタがＯＮされる。センスアンプは、ビット線を流れるテスト電流とリファレンス電流との比較を行い、当該比較の結果に応じた出力データを出力する。 （もっと読む）

【課題】リセットフェイルが発生したメモリセルを回復させることのできる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリセルＭＣが複数のビット線ＢＬ及び複数のワード線ＷＬの交差部に配置されたメモリセルアレイＭＡと、選択されたビット線ＢＬ及び選択されたワード線ＷＬの交差部に配置された選択メモリセルＭＣに所定の電位差をかけて抵抗状態を遷移させるため、選択されたビット線ＢＬ及び選択されたワード線ＷＬに複数回のリセットパルスを印加する制御回路３０とを備える。制御回路３０は、選択メモリセルＭＣの抵抗状態を遷移させるためリセットパルスを複数回印加するとともに、所定回数のリセットパルスの印加によっても抵抗状態が遷移しなかった選択メモリセルＭＣに、リセットパルス印加に続いて、リセットパルスよりパルス幅の長いパルス電圧を印加する救済動作を実行する。 （もっと読む）

【課題】一回だけ書込み可能な不揮発性メモリー（ライトワンスＰＲＯＭ）について、書込み前に書込み実施後の動作不良品を事前に取り除き、不良確率を低減したライトワンスＰＲＯＭを提供する。
【解決手段】ＰＲＯＭコア複数Ｂｉｔと、ＰＲＯＭ状態確認回路と、それらを制御するＰＲＯＭ制御回路とで構成されるライトワンスＰＲＯＭであり、前記ＰＲＯＭ状態確認回路が、各前記ＰＲＯＭコアについて、未書込みのＢｉｔは、ライトワンスメモリー素子が正常に未書込みの状態であることを確認する動作と、既書込みのＢｉｔは、前記ライトワンスメモリー素子が正常に既書込みの状態であることを確認する動作と、未書込みのＢｉｔで、仮想的に前記ライトワンスメモリー素子を既書込みの状態にして、書込み後に前記ＰＲＯＭコアの出力が既書込みの場合の出力を出すことを確認する動作とを有し、それぞれの動作の制御を前記ＰＲＯＭ制御回路で行うことができる。 （もっと読む）

不揮発性記憶システムは、性能データに基づいて、不良になるブロック（または記憶装置の他の単位）を予測する。不良になると予測されるそれらのブロック内のユーザーデータは他のブロックに再プログラムされてもよく、不良になると予測されたブロックは以後使用されないよう除外されてもよい。 （もっと読む）

【課題】不揮発性半導体記憶装置の読み出しにおける信頼性の向上を提供する。
【解決手段】コントローラは、書き込み情報に応じた第１の閾値電圧レベルをメモリセルに設定するプログラムインタフェース１０２と、メモリセルが保持している第２の閾値電圧レベルと予め用意された複数の第３の閾値電圧レベルとの比較結果を集計して、複数の第２の閾値電圧レベルのヒストグラムを生成する生成部１０６と、ヒストグラムに基づいて、第１の閾値電圧レベルに関する複数の第２の閾値電圧レベルの分布の統計パラメータを推定する推定部１０７と、統計パラメータに基づいて、第１の閾値電圧レベルとメモリセルの読み出し結果を示す第４の閾値電圧レベルとの間の相互情報量が最大となるように、第４の閾値電圧レベルの境界を規定する第５の閾値電圧レベルを複数の第３の閾値電圧レベルから決定する決定部１０８とを具備する。 （もっと読む）

【課題】複数の状態を同時にマッチ検出する。
【解決手段】マッチ検出回路１０は、ＤＵＴ１０２からのＭ個（Ｍは自然数）の信号を受け、あらかじめ定められたＮ個（Ｎは２以上の整数）の状態のいずれに一致するかを判定する。Ｌ（＝Ｍ×Ｎ）個の第１判定部１２は、Ｍ個の信号およびＮ個の状態の組み合わせごとに設けられる。ｉ番目（１≦ｉ≦Ｍ）の信号とｊ番目（１≦ｊ≦Ｎ）の状態に対応する第１判定部１２は、ｉ番目の信号のレベルを、ｊ番目の状態において期待される期待値と比較し、一致したとき第１判定信号をアサートする。Ｎ個の第２判定部１８はＮ個の状態ごとに設けられる。ｋ番目（１≦ｋ≦Ｎ）の状態に対応する第２判定部１８は、ｋ番目の状態に対応するＭ個の第１判定部１２からＭ個の第１判定信号を受け、それらがすべてアサートされたとき、第２判定信号をアサートする。試験装置１００は、Ｎ個の第２判定信号に応じて条件分岐処理を実行する。 （もっと読む）

【課題】大規模な半導体集積回路における不良トランジスタの検出と、不良トランジスタの特性の測定とを高速で行うことができる、半導体集積回路評価方法を提供する
【解決手段】評価セルアレイ１１，１２中のトランジスタＴｒの閾値Ｖｔｈが、閾値Ｖｔｈの正規分布曲線に対して、５σ以内の分布から外れたものを、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂを用いて判定（閾値Ｖｔｈ判定）する。そして、閾値Ｖｔｈが５σ以内の分布から外れたトランジスタＴｒに対して、トランジスタ特性の測定を行う。そして、上述の閾値Ｖｔｈ判定を行う際には、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂ間のオフセット差により閾値Ｖｔｈの判定結果にバラツキが生じることを避けるため、複数のセンスアンプＳＡ＿Ａ，ＳＡ＿Ｂのオフセット差に応じた基準電流ＲＥＦを設定し、同一の入力に対して複数のセンスアンプの判定結果を一致させる。 （もっと読む）

【課題】不良トランジスタの検出と、不良トランジスタのトランジスタ特性の測定を高速で行うことができる、大規模な半導体評価回路（ＤＭＡ−ＴＥＧ等）を提供する。
【解決手段】本発明の半導体評価回路においては、評価セルアレイ中の測定対象トランジスタの閾値Ｖｔｈの電圧が、閾値Ｖｔｈ電圧の正規分布曲線に対して、例えば、５σ（σは標準偏差）以内の分布から外れたものを選別する。そして、閾値Ｖｔｈの電圧が５σ以内の分布から外れた測定対象トランジスタに対して、トランジスタ特性の測定を行う。 （もっと読む）