フローティングゲートを有する不揮発性ＤＲＡＭ及び動作方法
【課題】電力停止の場合にＤＲＡＭセルの状態を記憶し、電力投入又は電力回復の場合にゲートからＤＲＡＭセル上にこの状態を回復するフローティングゲートを有するＤＲＡＭセルを提供する。
【解決手段】表面を備えた第１の導電型の半導体基板を有するコンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭ。基板の表面上には、第２導電型の第１領域が存在する。基板の表面上には、第１領域から離間して、第２導電型の第２領域が存在する。基板の第１領域と第２領域との間には、第１導電型の本体領域が存在する。本体領域は、この表面と、１又はそれ以上の絶縁領域と、第１及び第２の領域とによって、境界が形成される。ＤＲＡＭは、更に、この表面から絶縁されて第１領域と第２領域との間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。
【解決手段】表面を備えた第１の導電型の半導体基板を有するコンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭ。基板の表面上には、第２導電型の第１領域が存在する。基板の表面上には、第１領域から離間して、第２導電型の第２領域が存在する。基板の第１領域と第２領域との間には、第１導電型の本体領域が存在する。本体領域は、この表面と、１又はそれ以上の絶縁領域と、第１及び第２の領域とによって、境界が形成される。ＤＲＡＭは、更に、この表面から絶縁されて第１領域と第２領域との間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルに関し、より詳細には、電力停止の場合にＤＲＡＭセルの状態を記憶し、電力投入又は電力回復の場合にゲートからＤＲＡＭセル上にこの状態を回復するフローティングゲートを有するＤＲＡＭセルに関する。
【背景技術】
【０００２】
コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルは、当業技術で公知である。図１には、従来技術のＤＲＡＭセル１０の断面図が示されている。セル１０は、Ｐ型のような第１導電型の基板１２を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して基板１２の表面１４上に存在する。絶縁層２０が、基板１２に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。最後に、ゲート電極２４が、表面１４の上方に位置決めされ、かつそこから絶縁されて、第１領域１６と第２領域１８の間にある。
【０００３】
ＤＲＡＭセル１０は、以下のように作動する。セル１０内にビットを記憶するために、以下の電圧が様々な領域に印加され、すなわち、０ボルトが第１領域１６に、＋２．０ボルトのような正電圧が第２領域１８に、かつ−２．０ボルトのような軽度の負電圧がゲート電極２４に印加され、ゼロボルト又は−１０ボルトのような高い負電圧のいずれかが絶縁層２０の下の基板１２に印加される。第２領域１８で発生した正孔は、本体領域２２から放出される（ゼロボルトが絶縁層２０の下の基板１２に印加される場合）か、又は絶縁層２０に引寄せられて本体領域２２内に残存するか（大きい負電圧が絶縁層２０の下の基板１２に印加される場合）のいずれかである。本体領域２２は、第１及び第２領域１６及び１８のＰＮ接合によって、かつ絶縁層２０によって境界付けられているので、本体２２に発生した正孔は、セル１０がその一部である集積デバイスに電力が供給されている間は「捕捉」されている。しかし、電力が除かれた状態で、かつ本体領域２２に正孔が格納されている場合には、本体領域２２と第１及び第２領域１６及び１８との間のＰＮ接合がフォワードバイアスされることになり、その結果、正孔は、本体領域２２から移動する（漏れる）ことになり、セル１０は、ビット状態をもはや記憶しないことになる。
【０００４】
ＤＲＡＭセル１０を読取るために、以下の電圧が印加される。すなわち、第１領域１６に０ボルト、第２領域１８に＋０．５ボルトのような小さい正電圧、絶縁層２０の下の基板１２に−１０ボルトのような大きい負電圧、かつゲート電極２４に＋２．５ボルトのような正電圧が印加される。本体領域２２に正孔が格納されている場合、第２領域１８での電流は、本体領域２２に正孔が格納されていない場合よりも大きいことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術のＤＲＡＭセル１０に伴う問題は、電力が停止したときに、本体領域２２に記憶されたビット状態が失われることである。すなわち、ＤＲＡＭセル１０は、真に不揮発性ではない。
【課題を解決するための手段】
【０００６】
本発明では、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭは、表面を備えた第１導電型の半導体基板を有する。基板の表面上には、第２導電型の第１領域が存在する。基板の表面上には、第１領域から離間して、第２導電型の第２領域が存在する。基板の第１領域と第２領域の間には、第１導電型の本体領域が存在する。本体領域は、この表面と、１又はそれ以上の絶縁領域と、第１及び第２領域とによって境界付けられる。ＤＲＡＭは、更に、この表面から絶縁されて第１領域と第２領域の間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。
【発明を実施するための最良の形態】
【０００７】
図２を参照すると、改良されたコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セルの第１の実施形態５０が示されている。セル５０は、従来技術のセル４０と類似した多くの特徴を有し、したがって、同じ表記が以下に使用される。セル５０は、Ｐ型のような第１導電型の基板を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して、基板１２の表面１４上に存在する。絶縁層２０が、基板１２内に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。フローティングゲート６０が、表面１４の上方に位置決めされ、かつそこから絶縁層６２によって絶縁され、第１領域１６と第２領域１８の間に存在する。セル５０の第１の実施形態では、フローティングゲート６０は、第１領域１６と第２領域１８との間の領域の一部分の上を覆って位置決めされる。表面１４から絶縁されて分離された制御ゲート６４が、フローティングゲート６０の近くに位置決めされ、第１領域１６と第２領域１８との間の表面１４の別の部分を覆って存在する。制御ゲート６４は、フローティングゲート６０に容量結合される。好ましい実施形態では、フローティングゲート６０は、制御ゲート６４に隣接する先端を有し、フローティングゲート６０からその先端を通じた制御ゲート６４への電子のトンネリングが容易にされる。この実施形態では、制御ゲート６４に対するフローティングゲート６０の関係は、不揮発性スプリットゲート型フローティングゲートメモリセルのものに類似する。
【０００８】
図３を参照すると、改良されたコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セルの第２の実施形態１５０が示されている。セル１５０は、図２に示すセル５０と類似した多くの特徴を有し、したがって、同じ表記を以下に使用する。セル１５０は、Ｐ型のような第１導電型の基板を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して基板１２の表面１４上に存在する。絶縁層２０が、基板１２内に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。フローティングゲート６０が、表面１４の上方に位置決めされ、かつそこから絶縁層６２によって絶縁され、第１領域１６と第２領域１８の間に存在する。セル１５０の第２の実施形態では、フローティングゲート６０は、第１領域１６と第２領域１８との間の領域の全体の上に位置決めされる。制御ゲート６４は、フローティングゲート６０から絶縁されて分離され、かつそれと容量結合される。この実施形態では、制御ゲート６４に対するフローティングゲート６０の関係は、不揮発性スタックゲート型フローティングゲートメモリセルのものに類似する。
【０００９】
セル５０又はセル１５０の各々について、読取又は書込の作動は、従来技術のセル１０のものと同一である。本発明のセル５０又はセル１５０の利点は、電力の停止が検出されたとき、セル５０又はセル１５０の本体領域２２に記憶されたデータがフローティングゲート６０に書き込まれ、電力が完全に遮断された状態でそのデータが保存されることである。同様に、電力が投入されると、セル５０又はセル１５０のフローティングゲート６０内に記憶されたデータは、本体領域２２内に転送することができる。
【００１０】
図４を参照すると、本発明のセル５０又はセル１５０の作動の流れ図が示されている。最初に、セル５０又はセル１５０は、段階８０でリセットされる。セル５０については、リセットは、以下の大体の電圧の印加によって達成され（これらは、印加される電圧の例に過ぎないことに注意すべきであり、セル５０又はセル１５０の製造におけるリソグラフィのスケールに依存する）、すなわち、制御ゲート６４に＋１２ボルトが印加され、基板１２に（絶縁領域２０の下）−１０ボルトが印加される。これらの電圧が印加されたとき、フローティングゲート６０上の電子は、その先端を通じて引出されて制御ゲート６４に引寄せられ、フローティングゲート６０は、中性又は正帯電の状態になる。
【００１１】
その後、セル５０の作動は、電力が印加されたときにセル１０について説明した作動に類似して継続される。セル５０は、従来のコンデンサを用いない１Ｔ-ＤＲＡＭセル１０に類似して作動する。本体領域２２に「０」の状態を書込むために以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋０．５ボルトが印加され、制御ゲート６４に−２．０ボルトが印加され、かつ絶縁層２０の下で基板１２に０．０ボルトが印加される。これらの条件の下で、正孔が本体領域２２から放出され、本体領域は、中性帯電の状態になる。本体領域２２に「１」の状態を書込むために、以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋２．０ボルトが印加され、制御ゲート６４に−２．０ボルトが印加され、かつ絶縁層２０の下で基板１２に−１０．０ボルトが印加される。これらの条件の下で、正孔が第２領域１８から本体領域２２に注入され、本体領域２２は、正帯電の状態になる。セル５０を読み取るために、以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋０．５ボルトが印加され、制御ゲート６４に＋２．５ボルトが印加され、かつ絶縁層２０の下で基板１２に−１０．０ボルトが印加される。セル５０が、本体領域２２内に正孔を有する「１」の状態にあるときには、本体領域２２内の正孔は、セル５０が本体領域２２内に正孔を持たない「０」の状態にある条件よりも大きい電流を生じさせることになる。正孔は、より低いＶｔｈを有するトランジスタと類似して、より迅速な電源オンを生じさせる。
【００１２】
電力の停止が検出されると、本体領域２２に記憶されたデータは、フローティングゲート６０に転送される。これは、以下の方法で行われ、すなわち、制御ゲートに約１．５ボルトが印加され、第１領域１６に約０ボルトが印加され、第２領域１８に約＋７ボルトが印加され、かつ基板１２に約−１０ボルトが印加される。これらの条件の下で、本体領域２２に正孔が存在するときには、プログラミング電流が第１領域１６と第２領域１８の間に流れることが可能になり、第１領域１６と第２領域１８と間のチャンネル領域を横断する第１領域１６からの電子が、フローティングゲート６０上に注入され、それを負に帯電させる。本体領域２２内に正孔が存在しないとき、第１領域１６と第２領域１８の間にプログラミング電流が流れず、フローティングゲート６０上に電子が注入されないことになり、それは、中性又は正帯電の状態のままとされる。
【００１３】
電力が回復し、かつフローティングゲート６０の状態を本体領域２２内に回復（リストア）すべきであるときには、以下の電圧が印加され、すなわち、制御ゲート６４に約−０．５ボルトが印加され、第１領域１６に約０ボルトが印加され、第２領域１８に約＋２．０ボルトが印加され、かつ基板１２に約−１０ボルトが印加される。フローティングゲート６０が負に帯電していれば、第２領域１８からの正孔が、絶縁層２０の下で基板１２に印加された負電圧に引寄せられて本体領域２０に注入されることになる。フローティングゲート６０が中性又は正に帯電していれば、正孔が本体領域２２に注入されず、本体領域２２は、いかなる帯電もない状態のままとされるであろう。
【００１４】
セル１５０の作動については、初期化段階８０に対してセル１５０に印加される電圧は、以下の通りであり、すなわち、制御ゲート６０に約−２０ボルトが印加され、第１及び第２領域１６及び１８は浮動状態のままとされ、かつ絶縁層２０の下で基板１２に約−１０ボルトが印加される。この条件の下で、制御ゲート６４からの電子がフローティングゲート６０上に注入され、フローティングゲートを負に帯電させる。
【００１５】
セル１５０が初期化された後、セル１５０は、従来のコンデンサを用いない１Ｔ-ＤＲＡＭセルとして作動することができる。「０」書込作動中に印加される電圧は、以下の通りであり、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋０．５ボルト、制御ゲート６４に−２．０ボルト、かつ絶縁層２０の下で基板１２に０．０ボルトである。この場合には、正孔は、本体領域２２から放出される。「１」の状態を書き込むために印加される電圧は、以下の通りであり、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋２．０ボルト、制御ゲート６４に−２．０ボルト、かつ絶縁層２０の下で基板１２に−１０．０ボルトである。この場合には、正孔は、第２領域１８から本体領域２２に注入される。最後に、セル１５０を読み取るために以下の電圧が印加され、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋０．５ボルト、制御ゲート６４に＋２．５ボルト、かつ絶縁層２０の下で基板１２に−１０．０ボルトである。セル１５０に「１」の状態が書込まれた場合、本体領域２２内の正孔は、第１領域１６と第２領域１８との間の電流を、正孔が本体領域２２内に存在しない「０」の状態がセル１５０に書き込まれた場合よりも増大させるであろう。電流の量の差は、第２領域１８で検出することができる。
【００１６】
電力の停止が検出されると、以下の電圧が印加され、すなわち、第１領域１６及び第２領域１８は、浮動状態のままとされ、制御ゲート６４に＋２０．０ボルトが印加され、絶縁層２０の下で基板１２に−１０．０ボルトが印加される。フローティングゲート６０が負に帯電した初期状態にあり、かつ正孔が本体領域２２に存在すれば、フローティングゲート６０は、初期状態のままとされることになる。フローティングゲート６０が負に帯電した初期状態にあり、かつ正孔が本体領域２２に存在しなければ、フローティングゲート６０上の電子は、制御ゲート６４にトンネリングし、かつフローティングゲート６０は正帯電になるであろう。
【００１７】
電力が回復すると、フローティングゲート６０上に記憶されたセルの状態は、本体領域２２内に回復（リストア）される。以下の電圧が印加され、すなわち、第１領域１６は、浮動状態のままとされ、第２領域１８に＋２．０ボルトが印加され、制御ゲート６４に−０．５ボルトが印加され、絶縁層２０の下で基板１２に−１０．０ボルトが印加される。フローティングゲート６０が負に帯電している場合（「１」の状態）、フローティングゲート６０の負の電荷は、バンド間トンネリングを強化することになる。その結果、これが正孔発生を引き起こし、正孔は、次に、本体領域２２内に捕捉される。フローティングゲート６０が正に帯電している場合（「０」の状態）、バンド間トンネリングは、フローティングゲート６０の正電圧によってそれが抑制されるために発生しない。本体領域２２は、中性のままとされる。
以上により、本発明を用いてＤＲＡＭセルの利点及び不揮発性の利点の全てを有する不揮発性メモリセルが達成されることを理解することができる。
【図面の簡単な説明】
【００１８】
【図１】従来技術に係るＤＲＡＭセルの断面図である。
【図２】本発明の改良ＤＲＡＭセルの第１の実施形態の断面図である。
【図３】本発明の改良ＤＲＡＭセルの第２の実施形態の断面図である。
【図４】第１又は第２の実施形態のいずれかの本発明の改良ＤＲＡＭセルの作動を示す流れ図である。
【符号の説明】
【００１９】
１２ 基板
１６ 第１領域
１８ 第２領域
５０ 改良型のコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セル
６０ フローティングゲート
【技術分野】
【０００１】
本発明は、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルに関し、より詳細には、電力停止の場合にＤＲＡＭセルの状態を記憶し、電力投入又は電力回復の場合にゲートからＤＲＡＭセル上にこの状態を回復するフローティングゲートを有するＤＲＡＭセルに関する。
【背景技術】
【０００２】
コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルは、当業技術で公知である。図１には、従来技術のＤＲＡＭセル１０の断面図が示されている。セル１０は、Ｐ型のような第１導電型の基板１２を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して基板１２の表面１４上に存在する。絶縁層２０が、基板１２に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。最後に、ゲート電極２４が、表面１４の上方に位置決めされ、かつそこから絶縁されて、第１領域１６と第２領域１８の間にある。
【０００３】
ＤＲＡＭセル１０は、以下のように作動する。セル１０内にビットを記憶するために、以下の電圧が様々な領域に印加され、すなわち、０ボルトが第１領域１６に、＋２．０ボルトのような正電圧が第２領域１８に、かつ−２．０ボルトのような軽度の負電圧がゲート電極２４に印加され、ゼロボルト又は−１０ボルトのような高い負電圧のいずれかが絶縁層２０の下の基板１２に印加される。第２領域１８で発生した正孔は、本体領域２２から放出される（ゼロボルトが絶縁層２０の下の基板１２に印加される場合）か、又は絶縁層２０に引寄せられて本体領域２２内に残存するか（大きい負電圧が絶縁層２０の下の基板１２に印加される場合）のいずれかである。本体領域２２は、第１及び第２領域１６及び１８のＰＮ接合によって、かつ絶縁層２０によって境界付けられているので、本体２２に発生した正孔は、セル１０がその一部である集積デバイスに電力が供給されている間は「捕捉」されている。しかし、電力が除かれた状態で、かつ本体領域２２に正孔が格納されている場合には、本体領域２２と第１及び第２領域１６及び１８との間のＰＮ接合がフォワードバイアスされることになり、その結果、正孔は、本体領域２２から移動する（漏れる）ことになり、セル１０は、ビット状態をもはや記憶しないことになる。
【０００４】
ＤＲＡＭセル１０を読取るために、以下の電圧が印加される。すなわち、第１領域１６に０ボルト、第２領域１８に＋０．５ボルトのような小さい正電圧、絶縁層２０の下の基板１２に−１０ボルトのような大きい負電圧、かつゲート電極２４に＋２．５ボルトのような正電圧が印加される。本体領域２２に正孔が格納されている場合、第２領域１８での電流は、本体領域２２に正孔が格納されていない場合よりも大きいことになる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
従来技術のＤＲＡＭセル１０に伴う問題は、電力が停止したときに、本体領域２２に記憶されたビット状態が失われることである。すなわち、ＤＲＡＭセル１０は、真に不揮発性ではない。
【課題を解決するための手段】
【０００６】
本発明では、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭは、表面を備えた第１導電型の半導体基板を有する。基板の表面上には、第２導電型の第１領域が存在する。基板の表面上には、第１領域から離間して、第２導電型の第２領域が存在する。基板の第１領域と第２領域の間には、第１導電型の本体領域が存在する。本体領域は、この表面と、１又はそれ以上の絶縁領域と、第１及び第２領域とによって境界付けられる。ＤＲＡＭは、更に、この表面から絶縁されて第１領域と第２領域の間に位置決めされたフローティングゲートを有する。フローティングゲートには、制御ゲートが容量的に結合されている。
【発明を実施するための最良の形態】
【０００７】
図２を参照すると、改良されたコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セルの第１の実施形態５０が示されている。セル５０は、従来技術のセル４０と類似した多くの特徴を有し、したがって、同じ表記が以下に使用される。セル５０は、Ｐ型のような第１導電型の基板を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して、基板１２の表面１４上に存在する。絶縁層２０が、基板１２内に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。フローティングゲート６０が、表面１４の上方に位置決めされ、かつそこから絶縁層６２によって絶縁され、第１領域１６と第２領域１８の間に存在する。セル５０の第１の実施形態では、フローティングゲート６０は、第１領域１６と第２領域１８との間の領域の一部分の上を覆って位置決めされる。表面１４から絶縁されて分離された制御ゲート６４が、フローティングゲート６０の近くに位置決めされ、第１領域１６と第２領域１８との間の表面１４の別の部分を覆って存在する。制御ゲート６４は、フローティングゲート６０に容量結合される。好ましい実施形態では、フローティングゲート６０は、制御ゲート６４に隣接する先端を有し、フローティングゲート６０からその先端を通じた制御ゲート６４への電子のトンネリングが容易にされる。この実施形態では、制御ゲート６４に対するフローティングゲート６０の関係は、不揮発性スプリットゲート型フローティングゲートメモリセルのものに類似する。
【０００８】
図３を参照すると、改良されたコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セルの第２の実施形態１５０が示されている。セル１５０は、図２に示すセル５０と類似した多くの特徴を有し、したがって、同じ表記を以下に使用する。セル１５０は、Ｐ型のような第１導電型の基板を含む。基板１２は、表面１４を有する。Ｎ型のような第２導電型の第１領域１６が、基板１２の表面１４上に存在する。第２導電型の第２領域１８が、第１領域１６から離間して基板１２の表面１４上に存在する。絶縁層２０が、基板１２内に存在する。絶縁層２０は、第１及び第２領域１６及び１８と共に基板１２の本体領域２２に境を接する。すなわち、基板１２内の本体領域２２は、表面１４と、１又はそれ以上の絶縁層２０と、第１及び第２領域１６及び１８とによって境界付けられる。フローティングゲート６０が、表面１４の上方に位置決めされ、かつそこから絶縁層６２によって絶縁され、第１領域１６と第２領域１８の間に存在する。セル１５０の第２の実施形態では、フローティングゲート６０は、第１領域１６と第２領域１８との間の領域の全体の上に位置決めされる。制御ゲート６４は、フローティングゲート６０から絶縁されて分離され、かつそれと容量結合される。この実施形態では、制御ゲート６４に対するフローティングゲート６０の関係は、不揮発性スタックゲート型フローティングゲートメモリセルのものに類似する。
【０００９】
セル５０又はセル１５０の各々について、読取又は書込の作動は、従来技術のセル１０のものと同一である。本発明のセル５０又はセル１５０の利点は、電力の停止が検出されたとき、セル５０又はセル１５０の本体領域２２に記憶されたデータがフローティングゲート６０に書き込まれ、電力が完全に遮断された状態でそのデータが保存されることである。同様に、電力が投入されると、セル５０又はセル１５０のフローティングゲート６０内に記憶されたデータは、本体領域２２内に転送することができる。
【００１０】
図４を参照すると、本発明のセル５０又はセル１５０の作動の流れ図が示されている。最初に、セル５０又はセル１５０は、段階８０でリセットされる。セル５０については、リセットは、以下の大体の電圧の印加によって達成され（これらは、印加される電圧の例に過ぎないことに注意すべきであり、セル５０又はセル１５０の製造におけるリソグラフィのスケールに依存する）、すなわち、制御ゲート６４に＋１２ボルトが印加され、基板１２に（絶縁領域２０の下）−１０ボルトが印加される。これらの電圧が印加されたとき、フローティングゲート６０上の電子は、その先端を通じて引出されて制御ゲート６４に引寄せられ、フローティングゲート６０は、中性又は正帯電の状態になる。
【００１１】
その後、セル５０の作動は、電力が印加されたときにセル１０について説明した作動に類似して継続される。セル５０は、従来のコンデンサを用いない１Ｔ-ＤＲＡＭセル１０に類似して作動する。本体領域２２に「０」の状態を書込むために以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋０．５ボルトが印加され、制御ゲート６４に−２．０ボルトが印加され、かつ絶縁層２０の下で基板１２に０．０ボルトが印加される。これらの条件の下で、正孔が本体領域２２から放出され、本体領域は、中性帯電の状態になる。本体領域２２に「１」の状態を書込むために、以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋２．０ボルトが印加され、制御ゲート６４に−２．０ボルトが印加され、かつ絶縁層２０の下で基板１２に−１０．０ボルトが印加される。これらの条件の下で、正孔が第２領域１８から本体領域２２に注入され、本体領域２２は、正帯電の状態になる。セル５０を読み取るために、以下の電圧が印加され、すなわち、第１領域１６に０．０ボルトが印加され、第２領域１８に＋０．５ボルトが印加され、制御ゲート６４に＋２．５ボルトが印加され、かつ絶縁層２０の下で基板１２に−１０．０ボルトが印加される。セル５０が、本体領域２２内に正孔を有する「１」の状態にあるときには、本体領域２２内の正孔は、セル５０が本体領域２２内に正孔を持たない「０」の状態にある条件よりも大きい電流を生じさせることになる。正孔は、より低いＶｔｈを有するトランジスタと類似して、より迅速な電源オンを生じさせる。
【００１２】
電力の停止が検出されると、本体領域２２に記憶されたデータは、フローティングゲート６０に転送される。これは、以下の方法で行われ、すなわち、制御ゲートに約１．５ボルトが印加され、第１領域１６に約０ボルトが印加され、第２領域１８に約＋７ボルトが印加され、かつ基板１２に約−１０ボルトが印加される。これらの条件の下で、本体領域２２に正孔が存在するときには、プログラミング電流が第１領域１６と第２領域１８の間に流れることが可能になり、第１領域１６と第２領域１８と間のチャンネル領域を横断する第１領域１６からの電子が、フローティングゲート６０上に注入され、それを負に帯電させる。本体領域２２内に正孔が存在しないとき、第１領域１６と第２領域１８の間にプログラミング電流が流れず、フローティングゲート６０上に電子が注入されないことになり、それは、中性又は正帯電の状態のままとされる。
【００１３】
電力が回復し、かつフローティングゲート６０の状態を本体領域２２内に回復（リストア）すべきであるときには、以下の電圧が印加され、すなわち、制御ゲート６４に約−０．５ボルトが印加され、第１領域１６に約０ボルトが印加され、第２領域１８に約＋２．０ボルトが印加され、かつ基板１２に約−１０ボルトが印加される。フローティングゲート６０が負に帯電していれば、第２領域１８からの正孔が、絶縁層２０の下で基板１２に印加された負電圧に引寄せられて本体領域２０に注入されることになる。フローティングゲート６０が中性又は正に帯電していれば、正孔が本体領域２２に注入されず、本体領域２２は、いかなる帯電もない状態のままとされるであろう。
【００１４】
セル１５０の作動については、初期化段階８０に対してセル１５０に印加される電圧は、以下の通りであり、すなわち、制御ゲート６０に約−２０ボルトが印加され、第１及び第２領域１６及び１８は浮動状態のままとされ、かつ絶縁層２０の下で基板１２に約−１０ボルトが印加される。この条件の下で、制御ゲート６４からの電子がフローティングゲート６０上に注入され、フローティングゲートを負に帯電させる。
【００１５】
セル１５０が初期化された後、セル１５０は、従来のコンデンサを用いない１Ｔ-ＤＲＡＭセルとして作動することができる。「０」書込作動中に印加される電圧は、以下の通りであり、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋０．５ボルト、制御ゲート６４に−２．０ボルト、かつ絶縁層２０の下で基板１２に０．０ボルトである。この場合には、正孔は、本体領域２２から放出される。「１」の状態を書き込むために印加される電圧は、以下の通りであり、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋２．０ボルト、制御ゲート６４に−２．０ボルト、かつ絶縁層２０の下で基板１２に−１０．０ボルトである。この場合には、正孔は、第２領域１８から本体領域２２に注入される。最後に、セル１５０を読み取るために以下の電圧が印加され、すなわち、第１領域１６に０．０ボルト、第２領域１８に＋０．５ボルト、制御ゲート６４に＋２．５ボルト、かつ絶縁層２０の下で基板１２に−１０．０ボルトである。セル１５０に「１」の状態が書込まれた場合、本体領域２２内の正孔は、第１領域１６と第２領域１８との間の電流を、正孔が本体領域２２内に存在しない「０」の状態がセル１５０に書き込まれた場合よりも増大させるであろう。電流の量の差は、第２領域１８で検出することができる。
【００１６】
電力の停止が検出されると、以下の電圧が印加され、すなわち、第１領域１６及び第２領域１８は、浮動状態のままとされ、制御ゲート６４に＋２０．０ボルトが印加され、絶縁層２０の下で基板１２に−１０．０ボルトが印加される。フローティングゲート６０が負に帯電した初期状態にあり、かつ正孔が本体領域２２に存在すれば、フローティングゲート６０は、初期状態のままとされることになる。フローティングゲート６０が負に帯電した初期状態にあり、かつ正孔が本体領域２２に存在しなければ、フローティングゲート６０上の電子は、制御ゲート６４にトンネリングし、かつフローティングゲート６０は正帯電になるであろう。
【００１７】
電力が回復すると、フローティングゲート６０上に記憶されたセルの状態は、本体領域２２内に回復（リストア）される。以下の電圧が印加され、すなわち、第１領域１６は、浮動状態のままとされ、第２領域１８に＋２．０ボルトが印加され、制御ゲート６４に−０．５ボルトが印加され、絶縁層２０の下で基板１２に−１０．０ボルトが印加される。フローティングゲート６０が負に帯電している場合（「１」の状態）、フローティングゲート６０の負の電荷は、バンド間トンネリングを強化することになる。その結果、これが正孔発生を引き起こし、正孔は、次に、本体領域２２内に捕捉される。フローティングゲート６０が正に帯電している場合（「０」の状態）、バンド間トンネリングは、フローティングゲート６０の正電圧によってそれが抑制されるために発生しない。本体領域２２は、中性のままとされる。
以上により、本発明を用いてＤＲＡＭセルの利点及び不揮発性の利点の全てを有する不揮発性メモリセルが達成されることを理解することができる。
【図面の簡単な説明】
【００１８】
【図１】従来技術に係るＤＲＡＭセルの断面図である。
【図２】本発明の改良ＤＲＡＭセルの第１の実施形態の断面図である。
【図３】本発明の改良ＤＲＡＭセルの第２の実施形態の断面図である。
【図４】第１又は第２の実施形態のいずれかの本発明の改良ＤＲＡＭセルの作動を示す流れ図である。
【符号の説明】
【００１９】
１２ 基板
１６ 第１領域
１８ 第２領域
５０ 改良型のコンデンサを用いない不揮発性の「１Ｔ-ＤＲＡＭ」セル
６０ フローティングゲート
【特許請求の範囲】
【請求項１】
表面を有する第１導電型の半導体基板と、
該基板において前記表面の上にある第２導電型の第１領域と、
該第１領域から距離をおいて配置され、前記基板において前記表面の上にある前記第２導電型の第２領域と、
前記基板において前記第１領域と前記第２領域との間にあって、前記表面と１又はそれ以上の絶縁領域と前記第１領域と前記第２領域とによって境界が形成された、前記第１導電型の本体領域と、
を有する、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭであって、
前記表面から絶縁され、前記第１領域と前記第２領域との間に配置されたフローティングゲートと、
該フローティングゲートに容量的に結合された制御ゲートと、
を具備する、ことを特徴とするＤＲＡＭ。
【請求項２】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁されており、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合している、請求項１に記載のＤＲＡＭ。
【請求項３】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置されており、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項１に記載のＤＲＡＭ。
【請求項４】
前記フローティングゲートが、更に、前記制御ゲートに隣接した端部の近くに先端を有する、請求項２に記載のＤＲＡＭ。
【請求項５】
表面を有する第１導電型の半導体基板と、
該基板において前記表面の上にある第２導電型の第１領域と、
該第１領域から距離をおいて配置され、前記基板にある前記第２導電型の第２領域と、
前記基板において前記第１領域と前記第２領域との間にあって、前記表面と１又はそれ以上の絶縁領域と前記第１領域と前記第２領域とによって境界が形成された、前記第１導電型の本体領域と、
前記表面から絶縁され、前記第１領域と前記第２領域との間に配置されたフローティングゲートと、
該フローティングゲートに容量的に結合された制御ゲートと、
を有する、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルを動作させる方法であって、
前記本体領域にデータを記憶することにより前記ＤＲＡＭセルを動作させる段階と、
電力の損失を検出したときに、前記本体領域における前記データを前記フローティングゲートに記憶する段階と、
を含むことを特徴とする方法。
【請求項６】
前記ＤＲＡＭに電力が印加されたときに、前記フローティングゲートに記憶された前記データを前記本体領域内にリストアする段階、を更に含む、請求項５に記載の方法。
【請求項７】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁され、前記第１領域よりも前記第２領域の近くにあり、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合され、前記第２領域よりも前記第１領域の近くにある、請求項５に記載の方法。
【請求項８】
前記記憶する段階が、
前記基板の本体に第１負電圧を印加する段階と、
前記第１領域に第１電圧を印加する段階と、
前記第２領域に前記第１電圧よりも電位の高い第２電圧を印加する段階と、
前記制御ゲートに前記第１電圧より電位の高い第３電圧を印加する段階と、
を含み、
前記第２電圧及び前記第３電圧は、複数の正孔が前記本体領域に格納されているときに、複数の電子を前記フローティングゲート上に注入させるのに十分なものである、請求項７に記載の方法。
【請求項９】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁され、前記第１領域よりも前記第２領域の近くにあり、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合され、前記第２領域よりも前記第１領域の近くにある、請求項６に記載の方法。
【請求項１０】
前記リストアする段階が、
前記本体に負電圧を印加する段階と、
前記第１領域に第１電圧を印加する段階と、
前記第２領域に前記第１電圧よりも電位の高い第２電圧を印加する段階と、
前記制御ゲートに負電圧である第３電圧を印加する段階と、
を含む、請求項９に記載の方法。
【請求項１１】
前記動作させる段階の前に前記ＤＲＡＭを初期化する段階を更に含み、
該初期化する段階が、
前記制御ゲートに正電圧を印加する段階と、前記基板の前記本体に第２負電圧を印加する段階と、を含む、請求項８に記載の方法。
【請求項１２】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置され、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項５に記載の方法。
【請求項１３】
前記記憶する段階が、
前記制御ゲートに第１正電圧を印加する段階と、
前記基板の本体に第１負電圧を印加する段階と、を含む、請求項１２に記載の方法。
【請求項１４】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置され、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項６に記載の方法。
【請求項１５】
前記リストアする段階が、
前記制御ゲートに第２負電圧を印加する段階と、
前記基板の本体に前記第２負電圧よりも電位の低い第３負電圧を印加する段階と、
前記第２領域に第２正電圧を印加する段階と、
を含む、請求項１４に記載の方法。
【請求項１６】
前記動作させる段階の前に前記ＤＲＡＭを初期化する段階を更に含み、
該初期化する段階が、
前記制御ゲートに第１負電圧を印加する段階と、
前記基板の前記本体に第２負電圧を印加する段階と、
を含み、前記第１負電圧が前記第２負電圧より電位が低い、請求項１３に記載の方法。
【請求項１】
表面を有する第１導電型の半導体基板と、
該基板において前記表面の上にある第２導電型の第１領域と、
該第１領域から距離をおいて配置され、前記基板において前記表面の上にある前記第２導電型の第２領域と、
前記基板において前記第１領域と前記第２領域との間にあって、前記表面と１又はそれ以上の絶縁領域と前記第１領域と前記第２領域とによって境界が形成された、前記第１導電型の本体領域と、
を有する、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭであって、
前記表面から絶縁され、前記第１領域と前記第２領域との間に配置されたフローティングゲートと、
該フローティングゲートに容量的に結合された制御ゲートと、
を具備する、ことを特徴とするＤＲＡＭ。
【請求項２】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁されており、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合している、請求項１に記載のＤＲＡＭ。
【請求項３】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置されており、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項１に記載のＤＲＡＭ。
【請求項４】
前記フローティングゲートが、更に、前記制御ゲートに隣接した端部の近くに先端を有する、請求項２に記載のＤＲＡＭ。
【請求項５】
表面を有する第１導電型の半導体基板と、
該基板において前記表面の上にある第２導電型の第１領域と、
該第１領域から距離をおいて配置され、前記基板にある前記第２導電型の第２領域と、
前記基板において前記第１領域と前記第２領域との間にあって、前記表面と１又はそれ以上の絶縁領域と前記第１領域と前記第２領域とによって境界が形成された、前記第１導電型の本体領域と、
前記表面から絶縁され、前記第１領域と前記第２領域との間に配置されたフローティングゲートと、
該フローティングゲートに容量的に結合された制御ゲートと、
を有する、コンデンサを用いない不揮発性の１Ｔ-ＤＲＡＭセルを動作させる方法であって、
前記本体領域にデータを記憶することにより前記ＤＲＡＭセルを動作させる段階と、
電力の損失を検出したときに、前記本体領域における前記データを前記フローティングゲートに記憶する段階と、
を含むことを特徴とする方法。
【請求項６】
前記ＤＲＡＭに電力が印加されたときに、前記フローティングゲートに記憶された前記データを前記本体領域内にリストアする段階、を更に含む、請求項５に記載の方法。
【請求項７】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁され、前記第１領域よりも前記第２領域の近くにあり、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合され、前記第２領域よりも前記第１領域の近くにある、請求項５に記載の方法。
【請求項８】
前記記憶する段階が、
前記基板の本体に第１負電圧を印加する段階と、
前記第１領域に第１電圧を印加する段階と、
前記第２領域に前記第１電圧よりも電位の高い第２電圧を印加する段階と、
前記制御ゲートに前記第１電圧より電位の高い第３電圧を印加する段階と、
を含み、
前記第２電圧及び前記第３電圧は、複数の正孔が前記本体領域に格納されているときに、複数の電子を前記フローティングゲート上に注入させるのに十分なものである、請求項７に記載の方法。
【請求項９】
前記フローティングゲートが、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第１部分から絶縁され、前記第１領域よりも前記第２領域の近くにあり、
前記制御ゲートが、前記フローティングゲートに隣接して配置され、前記第１領域と前記第２領域との間において前記本体領域の前記表面の第２部分から絶縁され、前記フローティングゲートに容量的に結合され、前記第２領域よりも前記第１領域の近くにある、請求項６に記載の方法。
【請求項１０】
前記リストアする段階が、
前記本体に負電圧を印加する段階と、
前記第１領域に第１電圧を印加する段階と、
前記第２領域に前記第１電圧よりも電位の高い第２電圧を印加する段階と、
前記制御ゲートに負電圧である第３電圧を印加する段階と、
を含む、請求項９に記載の方法。
【請求項１１】
前記動作させる段階の前に前記ＤＲＡＭを初期化する段階を更に含み、
該初期化する段階が、
前記制御ゲートに正電圧を印加する段階と、前記基板の前記本体に第２負電圧を印加する段階と、を含む、請求項８に記載の方法。
【請求項１２】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置され、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項５に記載の方法。
【請求項１３】
前記記憶する段階が、
前記制御ゲートに第１正電圧を印加する段階と、
前記基板の本体に第１負電圧を印加する段階と、を含む、請求項１２に記載の方法。
【請求項１４】
前記フローティングゲートが、前記本体領域の前記表面から絶縁され、前記第１領域と前記第２領域との間において表面全体の上に配置され、
前記制御ゲートが、前記フローティングゲートから絶縁され、該フローティングゲートの上に配置されている、請求項６に記載の方法。
【請求項１５】
前記リストアする段階が、
前記制御ゲートに第２負電圧を印加する段階と、
前記基板の本体に前記第２負電圧よりも電位の低い第３負電圧を印加する段階と、
前記第２領域に第２正電圧を印加する段階と、
を含む、請求項１４に記載の方法。
【請求項１６】
前記動作させる段階の前に前記ＤＲＡＭを初期化する段階を更に含み、
該初期化する段階が、
前記制御ゲートに第１負電圧を印加する段階と、
前記基板の前記本体に第２負電圧を印加する段階と、
を含み、前記第１負電圧が前記第２負電圧より電位が低い、請求項１３に記載の方法。
【図４】
【図１】
【図２】
【図３】
【図１】
【図２】
【図３】
【公開番号】特開２００９−６０１００（Ｐ２００９−６０１００Ａ）
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【外国語出願】
【出願番号】特願２００８−２０６３５８（Ｐ２００８−２０６３５８）
【出願日】平成２０年７月１１日（２００８．７．１１）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
【公開日】平成２１年３月１９日（２００９．３．１９）
【国際特許分類】
【出願番号】特願２００８−２０６３５８（Ｐ２００８−２０６３５８）
【出願日】平成２０年７月１１日（２００８．７．１１）
【出願人】（５００１４７５０６）シリコン ストーリッジ テクノロージー インコーポレイテッド (24)
【氏名又は名称原語表記】ＳＩＬＩＣＯＮ ＳＴＯＲＡＧＥ ＴＥＣＨＮＯＬＯＧＹ， ＩＮＣ．
【Ｆターム（参考）】
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