【課題】セル面積の小さい不揮発性プログラマブルスイッチを提供する。
【解決手段】第１配線に接続される第１端子と第２配線に接続される第２端子と第３配線に接続される第３端子とを有する第１不揮発性メモリトランジスタと、第４配線に接続される第４端子と第２配線に接続される第５端子と第３配線に接続される第６端子とを有する第２不揮発性メモリトランジスタと、第２配線にゲート電極が接続されたパストランジスタと、を備え、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも高い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が増加し、第２不揮発性メモリトランジスタの閾値電圧が低下し、第１および第４配線が第１電源に接続され、第３配線が第１電源の電圧よりも低い電圧に接続されるときに第１不揮発性メモリトランジスタの閾値電圧が低下し、第２不揮発性メモリトランジスタの閾値電圧が増加する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】外部からの回路構成情報の呼び出し処理を不要にして、電源投入後すぐに動作できる半導体装置を提供する。
【解決手段】半導体装置は、ワード線とデータ線とが交差する位置にそれぞれ配置された複数の不揮発メモリセル１１００を有する。不揮発メモリセル１１００の出力にはインバータ回路が接続され、さらに不揮発メモリセルの出力とＷＢＬ（Ｗｒｉｔｅ Ｂｉｔ Ｌｉｎｅ）との間に第１トランジスタＭ１と、第１トランジスタよりも抵抗が低い第２トランジスタＭ２とを備える。インバータ回路の出力とＲＢＬ（Ｒｅａｄ Ｂｉｔ Ｌｉｎｅ）との間にはトランスファーゲートを備える。 （もっと読む）

【課題】微細化された不揮発性半導体記憶装置で、隣接セル間の寄生容量によるセル間干渉とトランジスタ特性の劣化を従来に比して抑制する。
【解決手段】チャネル半導体上にゲート誘電体膜２１、フローティングゲート電極２２、トンネル誘電体膜２３および制御ゲート電極２４が順に積層され、フローティングゲート電極２２と制御ゲート電極２４は、トンネル誘電体膜２３側に曲率を有する尖端部２５，２６を有する。また、トンネル誘電体膜２３のキャパシタンスがゲート誘電体膜２１のキャパシタンスと同等以下となるようにトンネル誘電体膜２３とゲート誘電体膜２１の厚さが調整される。さらに、制御ゲート電極２４の尖端部２６からフローティングゲート電極２２に電子を注入する処理と、フローティングゲート電極２２の尖端部２６から制御ゲート電極２４に電子を抜き取る処理とを、チャネル半導体と制御ゲート電極２４との間に印加される電圧によって制御する。 （もっと読む）

【課題】本発明は、中間絶縁層、電荷蓄積層、及びトンネル絶縁層のうちの少なくとも１つが酸化ガリウムを含まない場合に比べて、情報の書込みと消去を繰り返しても閾値電圧の変動が抑制された不揮発性記憶素子を提供する。
【解決手段】基板と、ソース電極と、ドレイン電極と、チャネル層と、電荷蓄積層と、ゲート電極と、前記チャネル層及び前記電荷蓄積層の間に設けられたトンネル絶縁層と、前記電荷蓄積層及び前記ゲート電極の間に設けられた、中間絶縁層と、を備え、前記中間絶縁層、前記電荷蓄積層、及び前記トンネル絶縁層が酸化ガリウムを含み、前記チャネル層が有機半導体層である不揮発性記憶素子である。 （もっと読む）

【課題】従来の半導体記憶装置では、十分に半導体チップの面積を削減することができない問題があった。
【解決手段】本発明の半導体記憶装置は、半導体基板の平坦部に形成されたドレイン領域１３と、半導体基板に形成された凸部の上端部に形成されたソース領域１０と、ドレイン領域１３の一部と重なる領域であって、かつ、平坦部の上層に形成されるコントロールゲート１２と、コントロールゲート１２と隣り合った領域であって、平坦部、凸部の壁面及びソース領域１０の一部を覆う領域に形成されるフローティングゲート１１と、を有する。 （もっと読む）

【課題】半導体装置の信頼性を向上する。
【解決手段】メモリセルＭＣは、半導体基板１の主面上のゲート絶縁膜５を介して設けられたコントロールゲート電極ＣＧと、コントロールゲート電極ＣＧの側面および半導体基板１の主面に沿って設けられたＯＮＯ膜９と、ＯＮＯ膜９を介してコントロールゲート電極ＣＧの側面および半導体基板１の主面上に設けられたメモリゲート電極ＭＧとを有する。コントロールゲート電極ＣＧおよびメモリゲート電極ＭＧの上部には、シリサイド膜１５およびシリサイド膜１５の表面の酸化によって形成された絶縁膜５１が設けられている。 （もっと読む）

【課題】シリアル・インターフェース方式のメモリ装置において、回路規模の増加を抑えつつ、データの読み出しを高速化する。
【解決手段】ＥＥＰＲＯＭ１００は、データを格納するメモリセルアレイ１０と、クロックに同期してシリアル入力されるアドレス信号に応じて、メモリセルアレイ１０のアドレスを選択するロウアドレスデコーダ１１及びカラムアドレスデコーダ１２と、データの各ビットに対応して１個ずつ設けられたセンスアンプＳＡ０〜ＳＡ５，ＳＡ_Ｍ０，ＳＡ_Ｍ１と、これらのセンスアンプから読み出されたデータをクロックに同期して先頭ビットから順にシリアル出力するシフトレジスタ１５とを備える。カラムアドレスデコーダ１２は、カラムアドレス信号の全ビットが確定する前に先頭ビットの２個の候補データを２個のセンスアンプＳＡ_Ｍ０，ＳＡ_Ｍ１にそれぞれ入力することにより２個の候補データの読み出しを開始する。 （もっと読む）

【課題】Ｎ＋型ソース層とフローティングゲートとのカップリング比を高くしてプログラム特性を改善すると共にメモリーセルの面積の縮小化を図る。
【解決手段】Ｎ＋型ソース層４の両側にトレンチ３を形成する。トレンチ３の側壁は２つの素子分離層ＳＴＩ２の端面と平行なトレンチ側壁２ａ、トレンチ側壁２ｂと、ＳＴＩ２に垂直な面からなるトレンチ側壁３ａ、及びトレンチ側壁３ａと平行でないトレンチ側壁３ｂから構成される。かかる構成のトレンチ３の上部からトレンチ側壁３ａに平行で、且つＰ型ウエル層１に垂直又は角度をもった砒素イオン等のイオン注入を行い、トレンチ３底面からトレンチ側壁３ｂに延在するフローティングゲートＦＧ６と広い面積で対峙するＮ＋型ソース層４を形成する。 （もっと読む）

【課題】不揮発性メモリを構成するメモリセルのサイズを縮小できる技術を提供する。
【解決手段】本発明では、ソース線Ｓ１がメモリセルＭＣ１ＡとメモリセルＭＣ８Ａで共通となっている。これにより、メモリセルＭＣ１ＡやメモリセルＭＣ８Ａごとに電気的に独立したソース線を設ける必要がなく、メモリセルのサイズを縮小化することができる。具体的に、共通するソース線Ｓ１は、ビット線Ｄ１やビット線Ｄ８と並行するように配置されているのではなく、選択ゲート線ＣＧＬ１やメモリゲート線ＭＧＬ１と並行するように延在している。これにより、メモリセルＭＣ１Ａ〜メモリセルＭＣ８Ａ間の間隔を狭めることができるので、メモリセルアレイ全体の占有面積を縮小化することができる。このソース線Ｓ１は、メモリセルＭＣ１Ｂ〜メモリセルＭＣ８Ｂとも共通化されている。 （もっと読む）

【課題】共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。
【解決手段】半導体メモリ等のメモリセルアレー等の露光において、矩形形状のＳＴＩ溝領域エッチング用単位開口を行列状に配置したＳＴＩ溝領域エッチング用単位開口群をネガ型レジスト膜２８上に露光するに際して、列方向に延びる第１の線状開口群を有する第１の光学マスクを用いた第１の露光ステップと、行方向に延びる第２の線状開口群を有する第２の光学マスクを用いた第２の露光ステップとを含む多重露光を適用する。直行する２方向において、それぞれの方向に対してマスクを用いて露光を行うことで、矩形形状４８の端部における近接効果を回避することができ、矩形形状４８の端部が丸みを帯びるのを回避することができる。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】不揮発性メモリを形成した半導体チップを充分に縮小化することができる技術を提供する。また、不揮発性メモリの信頼性を確保することができる技術を提供する。
【解決手段】本発明のメモリセルでは、コントロールゲート電極ＣＧ上に絶縁膜ＩＦ１を介してブーストゲート電極ＢＧが形成されている。このブーストゲート電極ＢＧは、メモリゲート電極ＭＧとの間の容量カップリングにより、メモリゲート電極ＭＧに印加される電圧を昇圧する機能を有している。つまり、メモリセルの書き込み動作や消去動作の際、メモリゲート電極ＭＧに高電圧が印加されるが、本発明では、メモリゲート電極ＭＧに高電圧を印加するために、ブーストゲート電極ＢＧを使用した容量カップリングを補助的に使用する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】絶縁膜界面の汚染を防止し、半導体基板とコントロールゲートの間の絶縁膜の破壊を抑制する。
【解決手段】半導体装置の製造方法は、半導体基板２の第１表面領域Ｃ１上にゲート絶縁膜４を介してフローティングゲート５を形成する工程と；第１表面領域Ｃ１に隣接する第２表面領域Ｃ２及びフローティングゲート５の端部を覆うようにトンネル絶縁膜８ａを形成する工程と；トンネル絶縁膜８ａを覆い、第２表面領域Ｃ２の上方が厚く、フローティングゲート５の上方が薄くなるように第１酸化膜３３を形成する工程と；第１酸化膜３３とフローティングゲート５上のトンネル絶縁膜８ａの表面とをエッチバックする工程と；第２表面領域Ｃ２上の第トンネル絶縁膜８ａ上にコントロールゲート９を形成する工程とを具備する。 （もっと読む）

【課題】スプリットゲート型メモリセル構造を採用し、電荷蓄積層として窒化膜を用いる不揮発性メモリを有する半導体装置において電気的特性を向上させる。
【解決手段】半導体基板1Subの主面にｎ型の半導体領域６を形成した後、その上にスプリットゲート型のメモリセルのメモリゲート電極ＭＧおよび電荷蓄積層ＣＳＬを形成する。続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。その後、フォトレジストパターンＰＲ２をエッチングマスクとして、半導体基板１Subの主面の一部をエッチングにより除去して窪み１３を形成する。この窪み１３の形成領域では上記ｎ型の半導体領域６が除去される。その後、その窪み１３の形成領域にメモリセル選択用のｎＭＩＳのチャネル形成用のｐ型の半導体領域を形成する。 （もっと読む）

【課題】単一ポリＥＥＰＲＯＭセルをスタックゲートポリＥＥＰＲＯＭセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリＥＥＰＲＯＭセルは、フローティングゲートＦＧ上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートＣＧラインによりワードライン用ポリシリコンＷＬの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンＦＧとの間にカップリングのための誘電膜１０２を形成してフローティングゲート用ポリシリコンＦＧとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。 （もっと読む）

【課題】メモリアレイ領域上に信号線を配設した場合に、信号線のノイズ成分の影響により、誤動作が生じるのを防止する。
【解決手段】メモリアレイ領域１１において、ビット線ＢＬ0〜ＢＬ5はＹ方向に延びており、ワード線ＷＬ0〜ＷＬ2、ソース線ＳＬ1〜ＳＬ3はＹ方向と直交するＸ方向に延びている。ビット線ＢＬ0〜ＢＬ5とワード線ＷＬ0〜ＷＬ2の各交差点に対応して、メモリセルＭＣが配置されている。電源線１８Ａは、メモリアレイ領域１１上に形成され、ビット線ＢＬ0〜ＢＬ5、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3に対して斜めに交差している。ここで、３層メタル構造が採用され、ビット線ＢＬ0〜ＢＬ5は第１メタル層で、ワード線ＷＬ0〜ＷＬ2及びソース線ＳＬ1〜ＳＬ3は、その上層の第２メタル層で、電源線１８Ａはその上層の第３メタル層で形成されている。 （もっと読む）

【課題】高耐圧のトランジスタの数を少なくすることで、チップサイズの増大を抑えた半導体記憶装置を提供する。
【解決手段】ワード線ＷＬ１とデコーダ回路１０−１の間には、Ｎチャネル型の第２のトランジスタＭ２−１が接続されている。第２のトランジスタＭ２−１のゲートには、制御回路３０からの制御信号Ｖ２が印加されている。デコーダ回路１０−１の出力がロウの時は、ワード線ＷＬ１は非選択状態であり、スイッチング回路２０−１からの高電圧Veeはワード線ＷＬ１に出力されない。その代わり、デコーダ回路１０−１から第２のトランジスタＭ２−１を通してワード線ＷＬ１に接地電圧Ｖss（＝非消去電圧）が供給される。 （もっと読む）

【課題】不揮発性メモリセルから記憶情報を高速に読み出すことができる半導体装置を提供する。
【解決手段】マイクロコンピュータは、内部バス６８と、前記内部バスに結合されている中央演算部６１と、前記内部バスに結合された不揮発性メモリ６３とを含む。前記不揮発性メモリは、第１ゲートと第２ゲートとを含む複数の不揮発メモリセルと、前記複数の不揮発メモリセルの一つの前記第１ゲートに結合された第１回路２１と、前記複数の不揮発メモリセルの一つの前記第２ゲートに結合された第２回路２２と、前記第１回路に供給する第１電圧と前記第２回路に供給する第２電圧とを生成する電圧生成回路ＶＳ，７７と、を含む。前記第１回路のゲート耐圧は前記第２回路のゲート耐圧より低い。 （もっと読む）