半導体メモリセル及び半導体メモリセルの製造方法、半導体メモリセルの動作方法
【課題】単一ポリEEPROMセルをスタックゲートポリEEPROMセルの水準にスケーリングできる半導体メモリセルを提供する。
【解決手段】単一ポリEEPROMセルは、フローティングゲートFG上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートCGラインによりワードライン用ポリシリコンWLの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンFGとの間にカップリングのための誘電膜102を形成してフローティングゲート用ポリシリコンFGとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。
【解決手段】単一ポリEEPROMセルは、フローティングゲートFG上にカップリングのためのコンタクトを形成させ、コンタクトはコントロールゲートCGラインによりワードライン用ポリシリコンWLの方向に連結される。このコンタクトとフローティングゲート用ポリシリコンFGとの間にカップリングのための誘電膜102を形成してフローティングゲート用ポリシリコンFGとコンタクトを通じてカップリングを実施する。また、この半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体メモリセルに関し、特に、単一ポリEEPROM(Electrically Erasable Programmable Read-Only Memory)セル構造でシリコン基板が負電位にバイアスされている回路に用いるのに適した半導体メモリセル及び半導体メモリセルの製造方法、半導体メモリセルの動作方法に関する。
【背景技術】
【0002】
従来の代表的な単一ポリEEPROMセル構造について詳察すれば、以下の通りである。
【0003】
まず、図1Aは“channel hot electron injection”方式でプログラムする方式を示すものであって、N-ウェルに印加されたプログラム電圧(Program voltage)+Vpによりフローティングゲートに特定電圧が誘起され(フローティングゲートに誘起される電圧はカップリング比により定められる)、フローティングゲートに誘起された特定電圧によりNMOSのチャネル領域を反転させるようになる。
【0004】
そして、NMOSのドレイン領域に特定電圧VDSを印加すれば、ドレインからソース側へ電流が流れるようになり、ドレイン接合領域付近で発生する“channel hot electron”がフローティングゲートに注入されることで、図1Bのように、NMOS素子の閾値電圧が高くなる。
【0005】
図1Cは、従来のF/N(Fower-Nordheim)トンネリング方式で消去する方式を示すものであって、N-ウェルは接地させ、NMOS領域のソース/ドレインに消去電圧+Veを印加する。
【0006】
N-ウェルに印加された接地電圧によりフローティングゲートにはほぼ接地電圧に近い電位が誘起され、NMOS領域のソース/ドレインに印加された消去電圧+Veにより電場がNMOSソース/ドレインからフローティングゲート側へ強くかかるようになる。
【0007】
前記のように印加された電場によりフローティングゲートに存在する電子がF/Nトンネリングしてソース/ドレイン領域に抜けることにより、NMOS素子の閾値電圧が低くなる。
【0008】
図1Dは、従来のEEPROMの読み出し方式を示すものであって、N-ウェルには読み出し電圧(reading voltage)+Vrを印加し、これにより、フローティングゲートには特定電圧が誘起され、NMOS素子のドレインには読み出しのためのポジティブドレイン電圧を印加し、ソースは接地させるようになる。
【0009】
しかしながら、フローティングゲートに電子が注入されているプログラミング状態でNMOS素子の閾値電圧が相対的に非常に高い状態であれば、フローティングゲートに誘起された特定電圧でもNMOS素子をターンオンさせることができないため、電流が流れなくなり、フローティングゲートに電子がない消去状態であれば、NMOS素子の閾値電圧が非常に低い状態でフローティングゲートに誘起された特定電圧でもNMOS素子をターンオンさせることができるため、電流が流れるようになる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】韓国特許公開第2003−0049782号
【発明の概要】
【発明が解決しようとする課題】
【0011】
前述したように、従来の単一ポリEEPROMセルの場合、プログラム/消去/読み出し動作のためにフローティングゲートに特定電位を誘起させるためにN-ウェルを形成させなければならないため、単位セルの面積が非常に大きくて高密度を有するEEPROMを実現し難い。
【0012】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、単一ポリ(single poly.EEPROM cell)構造で、フローティングゲート用ポリシリコン(floating gate poly.)上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリEEPROMセルをスタックゲート(stack gate)ポリEEPROMセルの水準にスケーリングできる技術的方案を模索することにある。
【0013】
また、本発明の他の目的は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる技術的方案を模索することにある。
【課題を解決するための手段】
【0014】
本発明の課題を解決するための一態様によれば、N-ウェル領域を有する半導体基板を用意する過程と、前記N-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む半導体メモリセルの製造方法を提供する。
【0015】
本発明の課題を解決するための他の態様によれば、N-ウェル領域を有する半導体基板と、前記半導体基板上のコントロールゲートラインと、前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む半導体メモリセルを提供する。
【0016】
本発明の課題を解決するための更に他の態様によれば、N-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、前記フローティングゲートの下部に形成されるワードラインと、前記ワードラインの下部に形成される共通ソースと、前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、前記共通ソースと前記N-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記N-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、前記コントロールゲートを接地又はフローティングさせ、前記N-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法を提供する。
【発明の効果】
【0017】
本発明によれば、フローティングゲート上にカップリングのためのコンタクトを形成し、このコンタクトとフローティングゲートとの間にカップリングのための誘電膜を形成して単一ポリEEPROMセルの大きさをスタックゲートポリEEPROMセルの大きさと類似する水準までスケーリングすることで、高密度の単一ポリEEPROMセルアレイを実現できるという効果を奏する。
【図面の簡単な説明】
【0018】
【図1A】従来のEEPROMにおけるプログラミング方式を説明する図である。
【図1B】従来のNMOS素子の閾値電圧の変化を示すグラフである。
【図1C】従来のEEPROMにおける消去方式を説明する図である。
【図1D】従来のEEPROMにおける読み出し方式を説明する図である。
【図2】本実施形態に適用される単一ポリEEPROMセルアレイを示す平面図である。
【図3】図2の単一ポリEEPROMセルアレイのA方向、B方向、C方向の断面をそれぞれ示す図である。
【図4】本実施形態によって単一ポリEEPROMのプログラミング方式を説明する図である。
【図5】本実施形態によって単一ポリEEPROMの消去方式を説明する図である。
【図6】本実施形態によって単一ポリEEPROMの読み出し方式を説明する図である。
【図7】本実施形態に適用される単一ポリEEPROMのNORフラッシュタイプアレイを示す図である。
【図8】図7のNORフラッシュタイプアレイのバイアス条件を示すテーブルである。
【発明を実施するための形態】
【0019】
本発明は、単一ポリEEPROMセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリEEPROMセルをスタックゲートポリEEPROMセルの水準にスケーリングするためのものであって、このような技術思想から本発明の目的を容易に達成できる。
【0020】
また本発明は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように動作させることを特徴とする。
【実施例】
【0021】
以下、添付する図面を参照して本発明の実施形態について詳細に説明する。
【0022】
図2は、本発明の実施形態による半導体メモリセル、例えば、単一ポリEEPROMセルアレイの上部面を示す平面図であり、図3は、本発明の単一ポリEEPROMのユニットセルをA方向、B方向、C方向にそれぞれカットした時の垂直プロファイルを示すものである。
【0023】
図2に示すユニットセルを基準として見ると、ビットラインコンタクト、例えば、BL4の下にフローティングゲート用ポリシリコンが存在し、フローティングゲート用ポリシリコンの下にワードライン、例えば、WL2に該当するポリゲートが横に走り、ワードラインポリゲートの下に共通ソースCSが位置する。
【0024】
フローティングゲートにコンタクトが形成され、フローティングゲートに形成されたコンタクトはコントロールゲートCGラインによりワードライン用ポリシリコンの方向に連結される。
【0025】
ここで、フローティングゲートに形成されたコンタクトは、図3の”A”に示されたように、フローティングゲートFGにオーミックコンタクトで連結されるのではなく、コンタクトとフローティングゲートFGとの間に誘電体102が位置してポリ対コンタクトキャパシタ(poly to contact Capacitor)として作用するようになる。
【0026】
このとき、誘電体102は、例えば、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)又はSiONのような単一膜を用いてもよく、酸化窒化膜(oxide-nitride)、窒化酸化膜(nitride-oxide)、ONO(Oxide-Nitride-Oxide)などのようにサンドウィッチ構造を用いてもよい。
【0027】
また、図3の”A”のように、フローティングゲートFGの表面に誘電体が全体を覆っていてもよく、コンタクトが形成される一部領域のみ誘電体を形成させてもよい。ソース/ドレイン領域はP-型不純物を注入させて形成させる。
【0028】
図4は、本発明の単一ポリEEPROMセルをプログラムさせる方法を示すものであって、共通ソースCSとN-ウェル200にはプログラミング電圧+Vpを印加し、コントロールゲートCGには、0V(ground)又はフローティングさせ、残りの端子、即ち、ワードラインWLとビットラインBLはいずれも0V(ground)を印加する。
【0029】
フローティングゲートFGとコントロールゲートCGのラインコンタクトに形成されたキャパシタ面積は、フローティングゲートFGとN-ウェル200及びソース/ドレインの間に形成される面積よりも相対的に非常に小さいため、フローティングゲートFGとコントロールゲートCGラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートFGに誘起される電位はN-ウェル200とソース/ドレインに印加される電位により左右される。
【0030】
従って、前記のようなバイアス条件の下で、フローティングゲートFGはN-ウェル200に印加されるプログラミング電圧+VpとビットラインBLに印加される0V(ground)間の電圧が誘起されることで、ワードラインWLのPMOSトランジスタとフローティングゲートFGのPMOSトランジスタがいずれもターンオンされてワードラインWLのPMOSトランジスタの共通ソースCSでフローティングゲートFGのPMOSトランジスタのビットラインBL(ドレイン)の方向に電流が流れるようになり、フローティングゲートFGのPMOSトランジスタのドレイン接合領域付近で発生する“hot electron”がフローティングゲートFGに注入されてフローティングゲートFGのPMOS素子の閾値電圧を下げるようになる。
【0031】
図5は、本発明の単一ポリEEPROMセルを消去させる方法を示すものであって、ワードラインWLにはフローティング又は0V(ground)を印加し、コントロールゲートCGには消去電圧+Veを印加し、残りの端子(即ち、N-ウェル200、ビットラインBL、共通ソースCS)には0V(ground)を印加する。
【0032】
フローティングゲートFGとコントロールゲートCGのラインコンタクトに形成されたキャパシタ面積はフローティングゲートFGとN-ウェル200及びソース/ドレインの間に形成される面積よりも非常に小さいため、フローティングゲートFGとコントロールゲートCGラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートFGに誘起される電位はN-ウェル200とソース/ドレインに印加される電位により左右される。
【0033】
従って、前記のようなバイアス条件の下で、フローティングゲートFGはN-ウェル200に印加される0V(ground)とビットラインBLに印加される0V(ground)により電位がカップリングされることで、フローティングゲートFGにはコントロールゲートCGに印加された消去電圧+Veに殆ど関係なく、0V電位が誘起され、これにより、フローティングゲートFGとコントロールゲートCGのコンタクトの間には高電場が形成される。このように形成された高電場によりフローティングゲートFGに存在する電子が誘電体をF/NトンネリングしてコントロールゲートCGのコンタクトに抜けることで、フローティングゲートFGのPMOS素子の閾値電圧を高めるようになる。
【0034】
図6は、本発明の単一ポリEEPROMセルを読み出す方法を示すものであって、コントロールゲートCGには0V(ground)又はフローティングさせ、N-ウェル200と共通ソースCSには読み出し電圧+Vrを印加し、ワードラインWLには0V(ground)を、ビットラインBLにはドレイン電圧+Vdを印加する。
【0035】
ここで、N-ウェル200とコントロールゲートCSに印加される読み出し電圧VrがビットラインBLに印加されるドレイン電圧+Vdよりも大きく設定されなければならない。
【0036】
前記バイアス条件の下でプログラムされた状態(即ち、電子がフローティングゲートFGに注入されている状態)であれば、PMOS素子の閾値電圧が低いため、ターンオンされて共通ソースCSからビットラインBLに電流が流れるようになり、消去状態(即ち、電子がフローティングゲートFGに存在しない状態)であれば、PMOS素子の閾値電圧が高いため、ターンオフされて共通ソースCSからビットラインBLに電流が流れなくなる。
【0037】
図7は、本発明の単一ポリEEPROMセルをNORフラッシュタイプにアレイした場合を例示する図である。
【0038】
図7に示すように、例えば、セル5を選択的にプログラムさせ、ブロック又はページ単位で一度に消去させ、セル5のみ選択的に読み出し動作を行うと仮定すれば、この時のバイアス条件は図8に示す通りである。
【0039】
図8のテーブルから分かるように、バイアスを印加することで、バイト(byte)単位のプログラミング/バイト単位の読み出し/ブロック又はページ単位の消去動作が行われる。このとき、本実施形態では、N-ウェルと共通ソースをそれぞれ他のラインに分離させてもよく、1つのラインに統合させてもよい。
【0040】
以上説明した通り、本実施形態によれば、単一ポリEEPROMセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、セルの大きさをスケーリングしようとするものである。また、本発明はコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように実現した。
【0041】
前述した実施形態は、本発明を限定するものではなく、例証するものであり、本分野の当業者であれば、添付する請求項により定義された本発明の範囲から逸脱することなく、多様な他の実施形態を設計できることを留意すべきである。請求項では、括弧内にあるいかなる参照記号も本発明を限定するように解釈されてはならない。「含む〜」、「〜含む。」などの表現は、全体的に全ての請求項又は明細書に列挙されたものを除いた構成要素又は段階の存在を排除しない。構成要素の単数の参照部はそのような構成要素の複数の参照部を排除せず、その逆も同じである。互いに異なる従属項に確実な手段が記述されたという単純な事実は、このような手段の組み合わせが使用され得ないことを意味しない。
【技術分野】
【0001】
本発明は半導体メモリセルに関し、特に、単一ポリEEPROM(Electrically Erasable Programmable Read-Only Memory)セル構造でシリコン基板が負電位にバイアスされている回路に用いるのに適した半導体メモリセル及び半導体メモリセルの製造方法、半導体メモリセルの動作方法に関する。
【背景技術】
【0002】
従来の代表的な単一ポリEEPROMセル構造について詳察すれば、以下の通りである。
【0003】
まず、図1Aは“channel hot electron injection”方式でプログラムする方式を示すものであって、N-ウェルに印加されたプログラム電圧(Program voltage)+Vpによりフローティングゲートに特定電圧が誘起され(フローティングゲートに誘起される電圧はカップリング比により定められる)、フローティングゲートに誘起された特定電圧によりNMOSのチャネル領域を反転させるようになる。
【0004】
そして、NMOSのドレイン領域に特定電圧VDSを印加すれば、ドレインからソース側へ電流が流れるようになり、ドレイン接合領域付近で発生する“channel hot electron”がフローティングゲートに注入されることで、図1Bのように、NMOS素子の閾値電圧が高くなる。
【0005】
図1Cは、従来のF/N(Fower-Nordheim)トンネリング方式で消去する方式を示すものであって、N-ウェルは接地させ、NMOS領域のソース/ドレインに消去電圧+Veを印加する。
【0006】
N-ウェルに印加された接地電圧によりフローティングゲートにはほぼ接地電圧に近い電位が誘起され、NMOS領域のソース/ドレインに印加された消去電圧+Veにより電場がNMOSソース/ドレインからフローティングゲート側へ強くかかるようになる。
【0007】
前記のように印加された電場によりフローティングゲートに存在する電子がF/Nトンネリングしてソース/ドレイン領域に抜けることにより、NMOS素子の閾値電圧が低くなる。
【0008】
図1Dは、従来のEEPROMの読み出し方式を示すものであって、N-ウェルには読み出し電圧(reading voltage)+Vrを印加し、これにより、フローティングゲートには特定電圧が誘起され、NMOS素子のドレインには読み出しのためのポジティブドレイン電圧を印加し、ソースは接地させるようになる。
【0009】
しかしながら、フローティングゲートに電子が注入されているプログラミング状態でNMOS素子の閾値電圧が相対的に非常に高い状態であれば、フローティングゲートに誘起された特定電圧でもNMOS素子をターンオンさせることができないため、電流が流れなくなり、フローティングゲートに電子がない消去状態であれば、NMOS素子の閾値電圧が非常に低い状態でフローティングゲートに誘起された特定電圧でもNMOS素子をターンオンさせることができるため、電流が流れるようになる。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】韓国特許公開第2003−0049782号
【発明の概要】
【発明が解決しようとする課題】
【0011】
前述したように、従来の単一ポリEEPROMセルの場合、プログラム/消去/読み出し動作のためにフローティングゲートに特定電位を誘起させるためにN-ウェルを形成させなければならないため、単位セルの面積が非常に大きくて高密度を有するEEPROMを実現し難い。
【0012】
そこで、本発明は上記事情に鑑みてなされたものであって、その目的は、単一ポリ(single poly.EEPROM cell)構造で、フローティングゲート用ポリシリコン(floating gate poly.)上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリEEPROMセルをスタックゲート(stack gate)ポリEEPROMセルの水準にスケーリングできる技術的方案を模索することにある。
【0013】
また、本発明の他の目的は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルで、プログラム、消去、読み出しが可能なように動作させる技術的方案を模索することにある。
【課題を解決するための手段】
【0014】
本発明の課題を解決するための一態様によれば、N-ウェル領域を有する半導体基板を用意する過程と、前記N-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む半導体メモリセルの製造方法を提供する。
【0015】
本発明の課題を解決するための他の態様によれば、N-ウェル領域を有する半導体基板と、前記半導体基板上のコントロールゲートラインと、前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む半導体メモリセルを提供する。
【0016】
本発明の課題を解決するための更に他の態様によれば、N-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、前記フローティングゲートの下部に形成されるワードラインと、前記ワードラインの下部に形成される共通ソースと、前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、前記共通ソースと前記N-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記N-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、前記コントロールゲートを接地又はフローティングさせ、前記N-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法を提供する。
【発明の効果】
【0017】
本発明によれば、フローティングゲート上にカップリングのためのコンタクトを形成し、このコンタクトとフローティングゲートとの間にカップリングのための誘電膜を形成して単一ポリEEPROMセルの大きさをスタックゲートポリEEPROMセルの大きさと類似する水準までスケーリングすることで、高密度の単一ポリEEPROMセルアレイを実現できるという効果を奏する。
【図面の簡単な説明】
【0018】
【図1A】従来のEEPROMにおけるプログラミング方式を説明する図である。
【図1B】従来のNMOS素子の閾値電圧の変化を示すグラフである。
【図1C】従来のEEPROMにおける消去方式を説明する図である。
【図1D】従来のEEPROMにおける読み出し方式を説明する図である。
【図2】本実施形態に適用される単一ポリEEPROMセルアレイを示す平面図である。
【図3】図2の単一ポリEEPROMセルアレイのA方向、B方向、C方向の断面をそれぞれ示す図である。
【図4】本実施形態によって単一ポリEEPROMのプログラミング方式を説明する図である。
【図5】本実施形態によって単一ポリEEPROMの消去方式を説明する図である。
【図6】本実施形態によって単一ポリEEPROMの読み出し方式を説明する図である。
【図7】本実施形態に適用される単一ポリEEPROMのNORフラッシュタイプアレイを示す図である。
【図8】図7のNORフラッシュタイプアレイのバイアス条件を示すテーブルである。
【発明を実施するための形態】
【0019】
本発明は、単一ポリEEPROMセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、ポリEEPROMセルをスタックゲートポリEEPROMセルの水準にスケーリングするためのものであって、このような技術思想から本発明の目的を容易に達成できる。
【0020】
また本発明は、コンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように動作させることを特徴とする。
【実施例】
【0021】
以下、添付する図面を参照して本発明の実施形態について詳細に説明する。
【0022】
図2は、本発明の実施形態による半導体メモリセル、例えば、単一ポリEEPROMセルアレイの上部面を示す平面図であり、図3は、本発明の単一ポリEEPROMのユニットセルをA方向、B方向、C方向にそれぞれカットした時の垂直プロファイルを示すものである。
【0023】
図2に示すユニットセルを基準として見ると、ビットラインコンタクト、例えば、BL4の下にフローティングゲート用ポリシリコンが存在し、フローティングゲート用ポリシリコンの下にワードライン、例えば、WL2に該当するポリゲートが横に走り、ワードラインポリゲートの下に共通ソースCSが位置する。
【0024】
フローティングゲートにコンタクトが形成され、フローティングゲートに形成されたコンタクトはコントロールゲートCGラインによりワードライン用ポリシリコンの方向に連結される。
【0025】
ここで、フローティングゲートに形成されたコンタクトは、図3の”A”に示されたように、フローティングゲートFGにオーミックコンタクトで連結されるのではなく、コンタクトとフローティングゲートFGとの間に誘電体102が位置してポリ対コンタクトキャパシタ(poly to contact Capacitor)として作用するようになる。
【0026】
このとき、誘電体102は、例えば、シリコン酸化膜(SiO2)やシリコン窒化膜(SiN)又はSiONのような単一膜を用いてもよく、酸化窒化膜(oxide-nitride)、窒化酸化膜(nitride-oxide)、ONO(Oxide-Nitride-Oxide)などのようにサンドウィッチ構造を用いてもよい。
【0027】
また、図3の”A”のように、フローティングゲートFGの表面に誘電体が全体を覆っていてもよく、コンタクトが形成される一部領域のみ誘電体を形成させてもよい。ソース/ドレイン領域はP-型不純物を注入させて形成させる。
【0028】
図4は、本発明の単一ポリEEPROMセルをプログラムさせる方法を示すものであって、共通ソースCSとN-ウェル200にはプログラミング電圧+Vpを印加し、コントロールゲートCGには、0V(ground)又はフローティングさせ、残りの端子、即ち、ワードラインWLとビットラインBLはいずれも0V(ground)を印加する。
【0029】
フローティングゲートFGとコントロールゲートCGのラインコンタクトに形成されたキャパシタ面積は、フローティングゲートFGとN-ウェル200及びソース/ドレインの間に形成される面積よりも相対的に非常に小さいため、フローティングゲートFGとコントロールゲートCGラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートFGに誘起される電位はN-ウェル200とソース/ドレインに印加される電位により左右される。
【0030】
従って、前記のようなバイアス条件の下で、フローティングゲートFGはN-ウェル200に印加されるプログラミング電圧+VpとビットラインBLに印加される0V(ground)間の電圧が誘起されることで、ワードラインWLのPMOSトランジスタとフローティングゲートFGのPMOSトランジスタがいずれもターンオンされてワードラインWLのPMOSトランジスタの共通ソースCSでフローティングゲートFGのPMOSトランジスタのビットラインBL(ドレイン)の方向に電流が流れるようになり、フローティングゲートFGのPMOSトランジスタのドレイン接合領域付近で発生する“hot electron”がフローティングゲートFGに注入されてフローティングゲートFGのPMOS素子の閾値電圧を下げるようになる。
【0031】
図5は、本発明の単一ポリEEPROMセルを消去させる方法を示すものであって、ワードラインWLにはフローティング又は0V(ground)を印加し、コントロールゲートCGには消去電圧+Veを印加し、残りの端子(即ち、N-ウェル200、ビットラインBL、共通ソースCS)には0V(ground)を印加する。
【0032】
フローティングゲートFGとコントロールゲートCGのラインコンタクトに形成されたキャパシタ面積はフローティングゲートFGとN-ウェル200及びソース/ドレインの間に形成される面積よりも非常に小さいため、フローティングゲートFGとコントロールゲートCGラインコンタクト間のキャパシタ容量が非常に小さく、フローティングゲートFGに誘起される電位はN-ウェル200とソース/ドレインに印加される電位により左右される。
【0033】
従って、前記のようなバイアス条件の下で、フローティングゲートFGはN-ウェル200に印加される0V(ground)とビットラインBLに印加される0V(ground)により電位がカップリングされることで、フローティングゲートFGにはコントロールゲートCGに印加された消去電圧+Veに殆ど関係なく、0V電位が誘起され、これにより、フローティングゲートFGとコントロールゲートCGのコンタクトの間には高電場が形成される。このように形成された高電場によりフローティングゲートFGに存在する電子が誘電体をF/NトンネリングしてコントロールゲートCGのコンタクトに抜けることで、フローティングゲートFGのPMOS素子の閾値電圧を高めるようになる。
【0034】
図6は、本発明の単一ポリEEPROMセルを読み出す方法を示すものであって、コントロールゲートCGには0V(ground)又はフローティングさせ、N-ウェル200と共通ソースCSには読み出し電圧+Vrを印加し、ワードラインWLには0V(ground)を、ビットラインBLにはドレイン電圧+Vdを印加する。
【0035】
ここで、N-ウェル200とコントロールゲートCSに印加される読み出し電圧VrがビットラインBLに印加されるドレイン電圧+Vdよりも大きく設定されなければならない。
【0036】
前記バイアス条件の下でプログラムされた状態(即ち、電子がフローティングゲートFGに注入されている状態)であれば、PMOS素子の閾値電圧が低いため、ターンオンされて共通ソースCSからビットラインBLに電流が流れるようになり、消去状態(即ち、電子がフローティングゲートFGに存在しない状態)であれば、PMOS素子の閾値電圧が高いため、ターンオフされて共通ソースCSからビットラインBLに電流が流れなくなる。
【0037】
図7は、本発明の単一ポリEEPROMセルをNORフラッシュタイプにアレイした場合を例示する図である。
【0038】
図7に示すように、例えば、セル5を選択的にプログラムさせ、ブロック又はページ単位で一度に消去させ、セル5のみ選択的に読み出し動作を行うと仮定すれば、この時のバイアス条件は図8に示す通りである。
【0039】
図8のテーブルから分かるように、バイアスを印加することで、バイト(byte)単位のプログラミング/バイト単位の読み出し/ブロック又はページ単位の消去動作が行われる。このとき、本実施形態では、N-ウェルと共通ソースをそれぞれ他のラインに分離させてもよく、1つのラインに統合させてもよい。
【0040】
以上説明した通り、本実施形態によれば、単一ポリEEPROMセル構造において、フローティングゲート用ポリシリコン上にカップリングのためのコンタクトを形成させ、このコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜を形成してフローティングゲート用ポリシリコンとコンタクトを通じてカップリングを実施することで、セルの大きさをスケーリングしようとするものである。また、本発明はコンタクトとフローティングゲート用ポリシリコンとの間にカップリングのための誘電膜が形成されたフローティングゲート用ポリシリコンを含む半導体メモリセルにおいて、プログラム、消去、読み出しが可能なように実現した。
【0041】
前述した実施形態は、本発明を限定するものではなく、例証するものであり、本分野の当業者であれば、添付する請求項により定義された本発明の範囲から逸脱することなく、多様な他の実施形態を設計できることを留意すべきである。請求項では、括弧内にあるいかなる参照記号も本発明を限定するように解釈されてはならない。「含む〜」、「〜含む。」などの表現は、全体的に全ての請求項又は明細書に列挙されたものを除いた構成要素又は段階の存在を排除しない。構成要素の単数の参照部はそのような構成要素の複数の参照部を排除せず、その逆も同じである。互いに異なる従属項に確実な手段が記述されたという単純な事実は、このような手段の組み合わせが使用され得ないことを意味しない。
【特許請求の範囲】
【請求項1】
N-ウェル領域を有する半導体基板を用意する過程と、
前記N-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、
前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む方法。
【請求項2】
前記コンタクトは、前記半導体基板のコントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項1に記載の方法。
【請求項3】
前記誘電体は、前記コンタクトと前記フローティングゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項1に記載の方法。
【請求項4】
前記誘電体は、SiO2、SiN、SiONのいずれか1つを含む単一膜であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項5】
前記誘電体は、酸化窒化膜、窒化酸化膜、ONO(Oxide-Nitride-Oxide)のいずれか1つを含むサンドウィッチ膜であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項6】
前記方法は、半導体メモリセルの形成過程であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項7】
前記半導体メモリセルは、単一ポリEEPROMを含むことを特徴とする請求項6に記載の方法。
【請求項8】
N-ウェル領域を有する半導体基板と、
前記半導体基板上のコントロールゲートラインと、
前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、
前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む装置。
【請求項9】
前記コンタクトは、前記コントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項8に記載の装置。
【請求項10】
前記誘電体は、前記コンタクトと前記コントロールゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項8に記載の装置。
【請求項11】
前記誘電体は、SiO2、SiN、SiONのいずれか1つを含む単一膜であることを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項12】
前記誘電体は、酸化窒化膜、窒化酸化膜、ONOのいずれか1つを含むことを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項13】
前記装置は、半導体メモリセルであることを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項14】
前記半導体メモリセル、単一ポリEEPROMを含むことを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項15】
N-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、
前記フローティングゲートの下部に形成されるワードラインと、
前記ワードラインの下部に形成される共通ソースと、
前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、
前記共通ソースと前記N-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、
前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記N-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、
前記コントロールゲートを接地又はフローティングさせ、前記N-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法。
【請求項16】
前記フローティングゲートは、
前記プログラミング動作させる過程で前記N-ウェルに印加される前記既に設定されているプログラミング電圧と前記ビットラインに印加される接地電圧との間の電圧が誘起されることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項17】
前記フローティングゲートは、
前記消去動作させる過程で前記N-ウェルに印加される接地電圧と前記ビットラインに印加される接地電圧により電位がカップリングされることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項18】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルがプログラミングされた状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項19】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルが消去状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されないことを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項1】
N-ウェル領域を有する半導体基板を用意する過程と、
前記N-ウェル領域を有する前記半導体基板の上部にフローティングゲート用ポリシリコンを形成する過程と、
前記フローティングゲート用ポリシリコンの上部にコンタクトを形成する過程と、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に誘電体を形成する過程とを含む方法。
【請求項2】
前記コンタクトは、前記半導体基板のコントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項1に記載の方法。
【請求項3】
前記誘電体は、前記コンタクトと前記フローティングゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項1に記載の方法。
【請求項4】
前記誘電体は、SiO2、SiN、SiONのいずれか1つを含む単一膜であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項5】
前記誘電体は、酸化窒化膜、窒化酸化膜、ONO(Oxide-Nitride-Oxide)のいずれか1つを含むサンドウィッチ膜であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項6】
前記方法は、半導体メモリセルの形成過程であることを特徴とする請求項1〜3のいずれか1項に記載の方法。
【請求項7】
前記半導体メモリセルは、単一ポリEEPROMを含むことを特徴とする請求項6に記載の方法。
【請求項8】
N-ウェル領域を有する半導体基板と、
前記半導体基板上のコントロールゲートラインと、
前記半導体基板の上部に形成されるフローティングゲート用ポリシリコンと、
前記コントロールゲートラインと連結されるように前記フローティングゲート用ポリシリコンの上部に形成されるコンタクトと、
前記コンタクトと前記フローティングゲート用ポリシリコンとの間に形成される誘電体とを含む装置。
【請求項9】
前記コンタクトは、前記コントロールゲートラインによりワードライン用ポリシリコンの方向に連結されることを特徴とする請求項8に記載の装置。
【請求項10】
前記誘電体は、前記コンタクトと前記コントロールゲート用ポリシリコンとの間でカップリングとしての役割をすることを特徴とする請求項8に記載の装置。
【請求項11】
前記誘電体は、SiO2、SiN、SiONのいずれか1つを含む単一膜であることを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項12】
前記誘電体は、酸化窒化膜、窒化酸化膜、ONOのいずれか1つを含むことを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項13】
前記装置は、半導体メモリセルであることを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項14】
前記半導体メモリセル、単一ポリEEPROMを含むことを特徴とする請求項8〜10のいずれか1項に記載の装置。
【請求項15】
N-ウェル領域を有する半導体基板の上部とビットラインの下部に形成されるフローティングゲートと、
前記フローティングゲートの下部に形成されるワードラインと、
前記ワードラインの下部に形成される共通ソースと、
前記フローティングゲートの上部と誘電体を通じてコンタクトで連結されるコントロールゲートを含む半導体メモリセルの動作方法であって、
前記共通ソースと前記N-ウェル領域に既に設定されているプログラミング電圧を印加し、前記コントロールゲートを接地又はフローティングさせ、前記ワードライン及びビットラインを接地させて前記半導体メモリセルをプログラミング動作させる過程と、
前記ワードラインをフローティング又は接地させ、前記コントロールゲートに既に設定されている消去電圧を印加し、前記N-ウェル、ビットライン及び共通ソースを接地させて前記半導体メモリセルを消去動作させる過程と、
前記コントロールゲートを接地又はフローティングさせ、前記N-ウェルと共通ソースに既に設定されている読み出し電圧を印加し、前記ワードラインを接地させ、前記ビットラインに既に設定されているドレイン電圧を印加して前記半導体メモリセルを読み出し動作させる過程とを含む半導体メモリセルの動作方法。
【請求項16】
前記フローティングゲートは、
前記プログラミング動作させる過程で前記N-ウェルに印加される前記既に設定されているプログラミング電圧と前記ビットラインに印加される接地電圧との間の電圧が誘起されることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項17】
前記フローティングゲートは、
前記消去動作させる過程で前記N-ウェルに印加される接地電圧と前記ビットラインに印加される接地電圧により電位がカップリングされることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項18】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルがプログラミングされた状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されることを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【請求項19】
前記半導体メモリセルは、
前記読み出し動作させる過程で前記半導体メモリセルが消去状態である場合に、前記共通ソースから前記ビットラインに電流が誘起されないことを特徴とする請求項15に記載の半導体メモリセルの動作方法。
【図1A】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図1B】
【図1C】
【図1D】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【公開番号】特開2010−157733(P2010−157733A)
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願番号】特願2009−294485(P2009−294485)
【出願日】平成21年12月25日(2009.12.25)
【出願人】(507246796)ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Dongbu HiTeK Co.,Ltd
【住所又は居所原語表記】Dongbu Finance Center,891−10,Daechi−dong,Gangnam−gu,Seoul,Republic of Korea
【Fターム(参考)】
【公開日】平成22年7月15日(2010.7.15)
【国際特許分類】
【出願日】平成21年12月25日(2009.12.25)
【出願人】(507246796)ドンブ ハイテック カンパニー リミテッド (189)
【氏名又は名称原語表記】Dongbu HiTeK Co.,Ltd
【住所又は居所原語表記】Dongbu Finance Center,891−10,Daechi−dong,Gangnam−gu,Seoul,Republic of Korea
【Fターム(参考)】
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