【課題】フローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートの電荷を消去する場合にメモリセルの閾値を容易に制御できる、不揮発性半導体メモリ素子を提供する。
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン（またはソース）間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。 （もっと読む）

【課題】インクジェットペンコントロールチップの既存の層を利用して製造できるEPROMを提供する。
【解決手段】EPROMセル７０は、ソース領域及びドレイン領域を有する半導体基板５２と、第１の金属層６０と電気的に相互接続されている半導体ポリシリコン層５６を含むフローティングゲート７２と、第２の金属層６４を含むコントロールゲートとを備えている。フローティングゲート７２は、ソース領域及びドレイン領域に隣接して配置され、第１の誘電体層５４によって半導体基板５２から分離され、コントロールゲートの第２の金属層６４は、第１の金属層６０との間にある第２の誘電体層６２を介して、第１の金属層６０と容量結合されている。 （もっと読む）

【課題】ＳＴＩの形成によるウェル拡散層の不純物濃度の変化を抑制し、かつ、ウェル拡散層のドーズロスを抑制した半導体記憶装置およびその製造方法を提供する。
【解決手段】半導体記憶装置は、半導体基板を備える。メモリセル領域には、複数のメモリセルが半導体基板上に形成されている。周辺回路領域には、複数のメモリ素子を制御する複数の半導体素子が形成されている。素子分離領域は、複数のメモリセル間を分離し、あるいは、複数の半導体素子間を分離する。周辺回路領域において半導体素子が形成されているアクティブエリアの不純物濃度は、半導体基板の表面に対して水平方向に素子分離領域の側面からアクティブエリアの内部へ向かって低下している。 （もっと読む）

【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メモリセルアレイ層１０と、第１絶縁層３１と、第２メモリセルアレイ層２０とを有する。第１メモリセルアレイ層１０は、複数の第１メモリセルＭＣ１を具備する第１ＮＡＮＤセルユニットＮＵ１を有する。第１メモリセルＭＣ１は、第１半導体層１１と、その上に形成された第１ゲート絶縁膜１２と、第１浮遊ゲート１３とを有する。第２メモリセルアレイ層２０は、複数の第２メモリセルＭＣ２を具備する第２ＮＡＮＤセルユニットＮＵ２を有する。第２メモリセルＭＣ２は、第２浮遊ゲート２３と、第２ゲート絶縁膜２２と、第２半導体層２１とを有する。上下に連続する第１及び第２浮遊ゲート１３，２３の第１の方向の両側面に第１の方向と直交する第２の方向に延びる制御ゲート３３が形成される。 （もっと読む）

【課題】書き込みを高速化した不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１１０は、ベース半導体層１０ａと、電極７０ａと、チャネル半導体層３０ａと、ベーストンネル絶縁膜２０ａと、チャネルトンネル絶縁膜４０ａと、電荷保持層５０ａと、ブロック絶縁膜６０ａと、を有するメモリ部ＭＣ１を備える。チャネル半導体層３０ａは、ベース半導体層１０ａと電極７０ａとの間に設けられ、電極７０ａに対向するチャネル部３１ａを含む。ベーストンネル絶縁膜２０ａは、ベース半導体層１０ａとチャネル半導体層３０ａとの間に設けられる。チャネルトンネル絶縁膜４０ａは、電極７０ａとチャネル部３１ａとの間に設けられる。電荷保持層５０ａは、電極７０ａとチャネルトンネル絶縁膜４０ａとの間に設けられ、電荷を保持する。ブロック絶縁膜６０ａは、電極７０ａと電荷保持層５０ａとの間に設けられる。 （もっと読む）

【課題】素子領域内に含まれる不純物の拡散を抑制する。
【解決手段】不揮発性半導体記憶装置は、基板１０１と、前記基板１０１内に形成されたウェル領域１０２とを備える。前記装置は、前記ウェル領域１０２内に形成された素子分離溝Ｔにより、前記基板の主面に平行な第１方向に延び、前記第１方向に垂直な第２方向に互いに隣接するよう区画された複数の素子領域１０３と、前記素子分離溝Ｔ内に埋め込まれ、前記素子領域１０３同士を分離する素子分離絶縁膜１０４とを備える。前記装置は、前記複数の素子領域１０３の内部に、前記複数の素子領域のそれぞれを上部素子領域１０３Ａと下部素子領域１０３Ｂとに分断するよう形成され、前記ウェル領域１０２内に注入された不純物の拡散を抑制する第１の拡散抑制層１１１と、前記上部素子領域１０３Ａの前記第２方向に垂直な側面に形成され、前記不純物の拡散を抑制する第２の拡散抑制層１１２とを備える。 （もっと読む）

【課題】制御ゲートが占有する面積を大幅に減らし、ＰＭＯＳメモリ回路の密度を大幅に向上させることができるボトムポリ制御ゲートを使用するＰＭＯＳフラッシュセルを提供する。
【解決手段】２つのトランジスタのＰＭＯＳメモリセルは、ＳＧ−ＰＭＯＳ１５０ａ、ＦＧ−ＰＭＯＳ１５０ｂ及び制御ゲート１２５を備える。ＳＧ−ＰＭＯＳ１５０ａは、ｎ型ウェル１１０中に設けられたドレイン及びソースを有する。ＦＧ−ＰＭＯＳ１５０ｂは、ｎ型ウェル１１０中に設けられたソース及びドレインを有する。ＳＧ−ＰＭＯＳ１５０ａのドレインとＦＧ−ＰＭＯＳ１５０ｂのソースとは同じである。制御ゲート１２５は、第１のポリシリコン層からなり、アイソレーション構造１１５上に形成され、ＦＧ−ＰＭＯＳ１５０ｂの浮遊ゲート１３５ｂの延伸部分と重畳する。 （もっと読む）

【課題】メモリセル領域と高電圧トランジスタとの高濃度不純物拡散領域を同時にイオン注入で形成し、且つ高電圧トランジスタ側の方が浅くなるように形成する。
【解決手段】シリコン基板１にメモリセル領域にゲート電極ＭＧ、ＳＧを形成し（図３（ｂ））、周辺回路領域にゲート電極ＰＧ（図３（ｃ））を形成する。周辺回路領域のゲート電極ＰＧは、高電圧トランジスタについては厚い膜厚のゲート絶縁膜１１が形成されている。ゲート絶縁膜１１を残した状態でＴＥＯＳ酸化膜９を成膜し、スペーサ加工をする。この時、スペーサ９ａを形成すると共に、ゲート絶縁膜１１を半分程度エッチングして１１ａとする。ＴＥＯＳ酸化膜１０を形成後に高濃度不純物拡散領域１ｄ、１ｅをイオン注入で深さｄ１、ｄ２で形成する。高電圧トランジスタについてはゲート絶縁膜１１ａを介して行うので、浅く形成される。 （もっと読む）

【課題】書き込みおよび消去特性が良好で、記憶情報の不揮発性が高い不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。 （もっと読む）

【課題】半導体記憶装置の特性の低下を抑制しつつ、メモリセルの微細化をはかった半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、基板１０１と、基板上に形成され、ＦＮ（Fowler-Nordheim）トンネル膜として機能するゲート絶縁膜１１１と、ゲート絶縁膜上に形成された第１の浮遊ゲート１１２と、第１の浮遊ゲート上に形成され、ＦＮトンネル膜として機能する第１のゲート間絶縁膜１１３と、第１のゲート間絶縁膜上に形成された第２の浮遊ゲート１１４と、第２の浮遊ゲート上に形成され、電荷ブロック膜として機能する第２のゲート間絶縁膜１１５と、第２のゲート間絶縁膜上に形成された制御ゲート１１６とを備える。 （もっと読む）

【課題】ＲＴＳノイズを低減することが可能な絶縁ゲート型半導体素子、絶縁ゲート型半導体集積回路を提供する。
【解決手段】チャネル領域として機能するｐ型の半導体層１１と、チャネル領域を少なくとも囲み、活性領域２１Ｂを定義する素子分離絶縁膜２１と、活性領域２１Ｂの一方に設けられたｎ型の第１主電極領域１２と、活性領域２１Ｂの他方に設けられたｎ型の第２主電極領域１３と、活性領域２１Ｂ上に設けられたゲート絶縁膜２２と、ゲート絶縁膜２２上において、第１主電極領域１２と第２主電極領域１３との間のチャネル領域を流れるキャリアの流路に直交する方向に伸延するゲート電極２４とを備え、チャネル領域への前記キャリアの注入口が素子分離絶縁膜２１から離間して設けられている。 （もっと読む）

【課題】ＳＯＩ構造の半導体記憶装置に電気的に書換え可能な不揮発性メモリを形成する手段を提供する。
【解決手段】第１の拡散層１６、第２の拡散層１７、前記第１および第２の拡散層間に配置された第３の拡散層、および第４の拡散層２１と、前記第１および第２の拡散層とそれぞれ一部がオーバーラップし、前記第３の拡散層上から前記第４の拡散層にかけて延在するフローティングゲート電極１３と、前記第１の拡散層および前記第３の拡散層に、共通の第１の電位を与える第１の制御線３１と、前記第２の拡散層に、第２の電位を与える第２の制御線３７と、前記第４の拡散層に、第３の電位を与える第３の制御線３３と、を備え、前記フローティングゲート電極が前記第４の拡散層とオーバーラップした面積が、前記第２の拡散層とオーバーラップした面積よりも大きく、前記第１および第３の拡散層とオーバーラップした合計の面積よりも小さい。 （もっと読む）

【課題】記憶素子間の干渉が少ない半導体記憶装置を提供する。
【解決手段】半導体記憶装置１において、シリコン基板１１の上層部分の一部にＳＴＩ１６を設け、シリコン基板１１の上層部分をＹ方向に延びる複数本のアクティブエリアＡＡに区画する。そして、上下方向（Ｚ方向）におけるアクティブエリアＡＡの中間部分２７の幅Ｗｍを、上部２６の幅Ｗｕ及び下部２８の幅Ｗｌよりも細くする。 （もっと読む）

【課題】メモリセル領域に隣接して配置された周辺回路の基板コンタクトプラグが高抵抗になるという不良を防止する。
【解決手段】メモリセル領域２に隣接し、第一および第二の周辺回路を有する周辺回路領域３と、第一の周辺回路に形成された第一の基板コンタクトプラグ１６ａと、第二の周辺回路に形成された第二の基板コンタクトプラグ１６ｂと、第一および第二の基板コンタクトプラグに対応して半導体基板に形成されたシリサイド領域とを備え、メモリセル領域の端部から第一の周辺回路までの距離は、メモリセル領域の端部から第二の周辺回路までの距離より大きく、第一の基板コンタクトプラグの横断面形状は第二の基板コンタクトプラグの横断面形状より大きく構成した。 （もっと読む）

【課題】ドレイン電流の制御性を向上させつつ、メモリセルを縦方向に積層するとともに、メモリセルにフィン構造を用いた場合においても、制御ゲート電極および電荷蓄積層の加工の難易度を低下させる。
【解決手段】ブロック層１３、電荷蓄積層１４およびトンネル酸化膜１５を順次介してフィン状の制御ゲート電極１２ａに埋め込まれたチャネル領域を有するボディ層１７を設ける。 （もっと読む）

【課題】デポジッション膜を形成することなく、ゲートとコンタクトのショートを抑制する不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置１のコントロールゲート１４を、フローティングゲート１３側に位置する第１側面と、第１側面の反対に位置する第２側面と、コントロールゲート１４の第１側面側の上部に形成されたシリサイド領域２２と、コントロールゲート１４の第２側面側の上部に形成された突出部８とを含むように構成する。そのサイドウォール絶縁膜２１は、シリサイド領域２２を覆うことなく突出部８の少なくとも一部を被覆する第１部分と、第１部分から連続的に設けられ、第２側面に接触して第２側面を被覆する第２部分とを含むものとする。 （もっと読む）

【課題】浮遊ゲート構造を有する不揮発性メモリおよびその製造プロセスを提供する。
【解決手段】不揮発性メモリは、基板と、基板に設けられ、その上に突き出た分離構造と、基板上に突き出た分離構造の側壁上にある導電性スペーサーとしての浮遊ゲートと、各浮遊ゲートと基板の間のトンネル層とを含む。また、不揮発性メモリの製造プロセスは、基板上に突き出た分離構造が基板に形成され、トンネル層が基板上に形成され、その後、浮遊ゲートが基板上に突き出た第１分離構造の側壁上に導電性スペーサーとして形成されることを含む。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】不揮発性メモリ素子及びその製造方法が提供される。本発明の不揮発性メモリ素子は、基板と、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部とを前記基板上に含む半導体構造物と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置されて互いに直列に連結された複数のメモリセルと、を含む。本発明の不揮発性メモリ素子の製造方法は、互いに対向するように垂直伸張する第１部及び第２部と、前記第１部及び第２部を連結する底部と、を基板上に含む半導体構造物を前記基板上に形成する段階と、前記半導体構造物の前記第１部及び第２部に沿って離隔配置され、互いに直列に連結された複数のメモリセルを形成する段階と、を含む。 （もっと読む）

【課題】 制御ゲートと浮動ゲートとの間にジグザグ容量を含み、浮動ゲートおよびチャネルに対する制御ゲートの結合を増大するフラッシュ・メモリ・デバイスを提供する。
【解決手段】 フラッシュ・メモリ・デバイスは、ウェハと、このウェハの上に配置されたゲート酸化物層と、このゲート酸化物層、ウェハ、またはそれらの組み合わせの上に配置された浮動ゲートであって、平坦な浮動ゲート部およびこの平坦な浮動ゲート部の選択された領域の上に配置された概ね矩形の浮動ゲート部を含む浮動ゲートと、浮動ゲートの上に配置された高Ｋ誘電材料と、高Ｋ誘電材料の上に配置された制御ゲートとを含み、高Ｋ誘電材料が浮動ゲートを制御ゲートに結合するジグザグ・パターンを形成する。 （もっと読む）