半導体装置
【課題】書き込みおよび消去特性が良好で、記憶情報の不揮発性が高い不揮発性記憶装置を提供する。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。
【解決手段】不揮発性記憶装置は、第１不純物領域１、第２不純物領域２、並びに第１不純物領域１および第２不純物領域２のいずれとも離間して形成された一組のソース領域３およびドレイン領域４、が区画された半導体基板１０と、半導体基板１０の上に形成された絶縁膜と、フローティングゲート３０と、を有し、フローティングゲート３０は、平面視において、第１部分３１は第１不純物領域１に重複し、第２部分３２は第１不純物領域１および第２不純物領域２の間に位置し、第３部分３３は一組のソース領域３およびドレイン領域４の間に位置し、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜は、フローティングゲート３０の他の部分と半導体基板１０との間に位置する絶縁膜よりも厚みが大きい。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）と呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
一方、ＦＡＭＯＳにおける情報の消去は、書き込みによって注入されたキャリアをフローティングゲートから引き抜くことによって行われる。ＦＡＭＯＳにおけるデータの消去は、一般には、フローティングゲート上に絶縁膜を介してコントロールゲートを積層し、キャリアをトンネル効果を利用して引き抜いて行われる。
【０００４】
特許文献１には、フローティングゲート上にコントロールゲートを形成することなく、フローティングゲートからのキャリアの引き抜きを可能とした半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５０９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＡＭＯＳに記憶された情報の不揮発性は、書き込みまたは消去された状態においてフローティングゲートの電位が維持されることによって発現する。すなわち、ＦＡＭＯＳにおいては、フローティングゲートに対するキャリアの注入および引き抜きによって、フローティングゲートの電位が設定され、これが維持されることにより不揮発性の記憶が可能となっている。
【０００７】
一方、ＦＡＭＯＳの読み出しにおいては、フローティングゲートをゲート電極とするＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて行われる。そのため、読み出し時には、読み出し電圧が、ＭＩＳＦＥＴのソースおよびドレイン間に印加される。従来のＦＡＭＯＳでは、書き換え（フローティングゲートへの電子の注入および引き抜き）のしやすさの特性と、読み出し電圧の印加による、フローティングゲートの電位の変動、すなわち、記憶情報の長期的な保持（不揮発性）特性がトレードオフの関係にあった。
【０００８】
本発明のいくつかの態様にかかる目的の一つは、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することができる。
【００１０】
［適用例１］
本発明にかかる不揮発性記憶装置の一態様は、
第１不純物領域と、前記第１不純物領域と離間して形成された第２不純物領域と、前記第１不純物領域および前記第２不純物領域のいずれとも離間して形成された一組のソース領域およびドレイン領域と、が区画された半導体基板と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたフローティングゲートと、
を有し、
前記フローティングゲートは、互いに電気的に連続する第１部分、第２部分、および第３部分を有し、
平面視において、前記第１部分は、前記第１不純物領域に重複し、前記第２部分は、前記第１不純物領域および前記第２不純物領域の間に位置し、前記第３部分は、前記一組のソース領域およびドレイン領域の間に位置し、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜は、前記フローティングゲートの他の部分と前記半導体基板との間に位置する前記絶縁膜よりも厚みが大きい。
【００１１】
本適用例の不揮発性記憶装置は、一組のソース領域およびドレイン領域の間に位置する絶縁膜の厚みが大きい。そのため、一組のソース領域およびドレイン領域の間に読み出し電圧が印加された場合に、フローティングゲートに対するキャリアの注入が極めて生じにくくなっている。これにより、本適用例の不揮発性記憶装置は、読み出しによって、フローティングゲートの電位が変化しにくく、記憶された情報の保持が良好である。すなわち、本適用例の不揮発性記憶装置は、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い。
【００１２】
また、本適用例の不揮発性記憶装置は、ソース領域またはドレイン領域を読み出し専用に使用することができる。さらに、ソース領域またはドレイン領域を読出し専用に使用することができるので、例えば、ソース領域またはドレイン領域を短チャンネル効果の抑制に効果的なＬＤＤまたはＤＤＤ構造等にすることが可能である。他方、第２不純物領域を書込み専用に使用することができるので、例えば、トランジスタの特性にあまり影響を与えることなく、第２不純物領域をアバランシェ降伏が発生しやすい不純物濃度に設定することができる。
【００１３】
［適用例２］
適用例１において、
前記第２不純物領域に書込電圧を印加し、当該第２不純物領域と、当該第２不純物領域に隣接する前記半導体基板の領域との間で、アバランシェ降伏を生じさせ、発生したホットエレクトロンを前記フローティングゲートに注入することにより、前記フローティングゲートにキャリアを蓄積させる、不揮発性記憶装置。
【００１４】
本適用例の不揮発性記憶装置は、フローティングゲートを第１不純物領域と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。
【００１５】
［適用例３］
適用例１または適用例２において、
前記第１不純物領域に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記半導体基板側に引き抜くことにより、前記フローティングゲートのキャリアを除去する、不揮発性記憶装置。
【００１６】
本適用例の不揮発性記憶装置は、第１不純物領域に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができる。そのため、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができる。
【００１７】
［適用例４］
適用例１ないし適用例３のいずれか一例において、
前記半導体基板の上に形成された第１トランジスタ、および前記第１トランジスタのゲート絶縁膜よりも厚みの大きいゲート絶縁膜を有する第２トランジスタをさらに含み、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、前記第２トランジスタのゲート絶縁膜の厚みと同一である、不揮発性記憶装置。
【００１８】
本適用例の不揮発性記憶装置は、工程数の増加を伴うことなく、容易に製造されることができる。すなわち、フローティングゲートの下の絶縁膜を形成する際に、第３部分の絶縁膜を第２トランジスタのゲート絶縁膜と同一の工程で形成し、第３部分以外の絶縁膜を第１トランジスタのゲート絶縁膜と同一の工程で形成することができる。
【００１９】
［適用例５］
適用例１ないし適用例４のいずれか一例において、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、１０ｎｍ以上３０ｎｍ以下である、不揮発性記憶装置。
【００２０】
本適用例の不揮発性記憶装置は、読み出し電圧を高くすることができ、読み出せる電流信号を大きくすることができる。また、本適用例の不揮発性記憶装置は、低い読み出し電圧を発生するための低電圧発生回路を不要にすることができる。
【００２１】
［適用例６］
適用例１ないし適用例５のいずれか一例において、
前記半導体基板は、ウェル領域をさらに有し、
前記第１不純物領域、第２不純物領域、ソース領域およびドレイン領域は、前記ウェル領域内に区画されている、不揮発性記憶装置。
【００２２】
本適用例の不揮発性記憶装置は、フローティングゲートに対する書き込み電圧ＢＶに影響を与えることなく、ＭＩＳトランジスタの閾値特性を調整することが可能である。
【図面の簡単な説明】
【００２３】
【図１】実施形態の不揮発性記憶装置１００の要部を模式的に示す平面図。
【図２】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図３】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図４】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図５】実施形態の不揮発性記憶装置１００の変形例の要部の断面の模式図。
【図６】実施形態の不揮発性記憶装置１００の変形例の要部の断面の模式図。
【図７】変形例の不揮発性記憶装置１０２の要部を模式的に示す平面図。
【図８】変形例の不揮発性記憶装置１０２の要部の断面の模式図。
【図９】実験例および各参考例の不揮発性記憶装置における読み出し電圧を印加した時間に対する閾値電圧の変化量のプロット。
【図１０】実験例および各参考例の不揮発性記憶装置における絶縁膜の厚みの逆数に対する閾値電圧Ｖｔｈの変化量が１０％となるまでの時間のプロット。
【発明を実施するための形態】
【００２４】
以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお以下の実施形態は、本発明の一例を説明するものである。また、本発明は、下記の実施形態に限定されるものではなく、要旨を変更しない範囲において実施される各種の変形例も含む。
【００２５】
１．不揮発性記憶装置
図１は、本実施形態の不揮発性記憶装置１００の要部を模式的に示す平面図である。図２ないし図４は、本実施形態の不揮発性記憶装置１００の要部の断面の模式図である。図２ないし図４は、それぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線の断面に相当する。
【００２６】
本実施形態の不揮発性記憶装置１００は、半導体基板１０と、絶縁膜２０と、フローティングゲート３０と、を有する。
【００２７】
１．１．半導体基板
半導体基板１０は、不揮発性記憶装置１００の基体となる基板である。半導体基板１０は、例えば、シリコン基板とすることができる。半導体基板１０は、例えば、Ｐ型の導電型を有することができる。本実施形態では、半導体基板１０は、Ｐ型の導電型を有するシリコン基板である。
【００２８】
半導体基板１０には、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４が区画されている。本実施形態では、半導体基板１０には、素子分離絶縁膜７が形成されるとともに、素子分離絶縁膜７で素子分離されたＮ−ウェル６が形成されている。そして、本実施形態では、Ｎ−ウェル６の内側に、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４が区画されている。なお、半導体基板１０には、Ｎ−ウェル６等のウェルを設けないこと、および、さらに別のウェルを設けることが可能で、そのような場合には、適宜、半導体基板１０の導電型やウェルの導電型を選択することができる。
【００２９】
本実施形態の不揮発性記憶装置１００では、図１に示すように、Ｎ−ウェル６の内側に、外部との電気的なコンタクトをとるための不純物拡散領域６ａが形成され、不純物拡散領域６ａにコンタクトＣ５が形成されている。
【００３０】
１．１．１．第１不純物領域
本実施形態では、第１不純物領域１は、Ｐ型の導電型を有する。第１不純物領域１の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。第１不純物領域１の平面的な大きさは、特に限定されないが、フローティングゲート３０との間に十分な容量結合が得られる程度の大きさとすることができる。また、第１不純物領域１の平面的な大きさは、平面的にフローティングゲート３０と重複する部位（フローティングゲート３０の第１部分３１）以外の部位に、電位が供給できるコンタクトをとるための不純物拡散領域等が配置できる程度であることがより好ましい。
【００３１】
本実施形態の不揮発性記憶装置１００では、図１に示すように、第１不純物領域１の内側に、コンタクトをとるための不純物拡散領域１ａが形成され、不純物拡散領域１ａにコンタクトＣ１が形成されている。
【００３２】
第１不純物領域１の機能の一つとしては、後述するフローティングゲート３０に蓄積されたキャリアを引き抜くための電位（すなわち消去電圧ＶＲ）が印加されること、すなわち消去部となることが挙げられる。第１不純物領域１に消去電圧を印加することによって、フローティングゲート３０から、半導体基板１０（本実施形態ではＮ−ウェル６）にキャリア（本実施形態では電子）を引き抜くことができる。より詳しくは、第１不純物領域１に消去電圧を印加することによって、フローティングゲート３０に蓄積された電子をトンネル効果にてＮ−ウェル６（半導体基板側）に引き抜くことができる。
【００３３】
１．１．２．第２不純物領域
第２不純物領域２は、第１不純物領域１と離間して形成される。本実施形態では、第２不純物領域２は、Ｐ型の導電型を有する。第２不純物領域２の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。第２不純物領域２の平面的な大きさは、特に限定されないが、平面視において、第１不純物領域１と対向する対向長が十分にとれる程度であることがより好ましい。また、第２不純物領域２の平面的な大きさは、電位が供給できるコンタクトが配置できる程度であることが好ましい。
【００３４】
第２不純物領域２が、第１不純物領域１と離間する距離は、第１不純物領域１と第２不純物領域２の間で、フローティングゲート３０に対して電子を注入でき、かつ、電子を注入あるいは引き抜く際に印加される電圧で、素子の破壊が起こらない耐圧を有する程度であれば、特に制限がないが、例えば、２μｍ以上５μｍ以下とすることができる。図２では、第２不純物領域２が第１不純物領域１と離間する距離をＬとして描いた。
【００３５】
第２不純物領域２は、平面視において、第１不純物領域１と対向する部位を有している。第２不純物領域２と第１不純物領域１の間の領域の上には、フローティングゲート３０が形成される。後述するが、この第２不純物領域２と第１不純物領域１の間の領域の上に形成されたフローティングゲート３０の部分を第２部分３２と称する。
【００３６】
第２不純物領域２の機能の一つとしては、後述するフローティングゲート３０にキャリアを注入するための電位（すなわち書き込み電圧ＢＶ）が印加されること、すなわち書き込み部となることが挙げられる。第２不純物領域２に書き込み電圧を印加することによって、フローティングゲート３０にキャリア（本実施形態では電子）を注入することができる。より詳しくは、第２不純物領域２に書き込み電圧を印加することによって、第２不純物領域２と半導体基板１０（Ｎ−ウェル６）のＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンを絶縁膜２０を通してフローティングゲート３０に注入することができる。
【００３７】
本実施形態の不揮発性記憶装置１００では、図１に示すように、第２不純物領域２の内側に、外部との電気的なコンタクトをとるためのコンタクトＣ２が形成されている。
【００３８】
１．１．３．ソース領域およびドレイン領域
ソース領域３およびドレイン領域４は、第１不純物領域１、および第２不純物領域２のいずれとも離間して形成される。本実施形態では、ソース領域３およびドレイン領域４は、いずれもＰ型の導電型を有する。ソース領域３およびドレイン領域４は、一組（一対）となって、フローティングゲート３０をゲートとするＭＩＳＦＥＴを構成する。したがって、ソース領域３およびドレイン領域４は、互いにその機能の交換が可能であるが、本明細書では便宜的に名称を区別して記述する。ソース領域３およびドレイン領域４の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。ソース領域３およびドレイン領域４の平面的な大きさは、特に限定されないが、平面視において、互いの対向する対向長が十分にとれる程度であることがより好ましい。また、ソース領域３およびドレイン領域４の平面的な大きさは、電位が供給できるコンタクトが配置できる程度であることが好ましい。ソース領域３およびドレイン領域４が、第１不純物領域１および第２不純物領域２と離間する距離は、特に制限がないが、例えば、２μｍ以上５μｍ以下とすることができる。
【００３９】
ソース領域３およびドレイン領域４は、ゲート部分において対向している。ソース領域３およびドレイン領域４の間の領域の上には、フローティングゲート３０が形成される。後述するが、このソース領域３およびドレイン領域４の間の領域の上に形成されたフローティングゲート３０の部分を第３部分３３と称する。
【００４０】
ソース領域３およびドレイン領域４の機能の一つとしては、両者が一組となって、後述するフローティングゲート３０の電位を知るための読み出し部となることが挙げられる。ソース領域３およびドレイン領域４の間に読み出し電圧ＶＤを印加することによって、フローティングゲート３０の電位に対応した電流を測定することができる。これにより、不揮発性記憶装置１００に記憶された情報を読み出すことができる。
【００４１】
本実施形態の不揮発性記憶装置１００では、図１に示すように、ソース領域３およびドレイン領域４のそれぞれの内側に、外部との電気的なコンタクトをとるためのコンタクトＣ２およびコンタクトＣ３がそれぞれ形成されている。
【００４２】
１．２．絶縁膜
絶縁膜２０は、半導体基板１０の上に形成される。絶縁膜２０は、フローティングゲート３０と半導体基板１０とを電気的に分離する機能を有するとともに、ホットエレクトロンを通過させる機能、およびトンネル効果によりキャリア（電子）を通過させる機能を有する。
【００４３】
絶縁膜２０は、少なくともフローティングゲート３０の下に形成される。絶縁膜２０は、フローティングゲート２０の下以外の部分に、例えば、各コンタクトを避けて形成されてもよい。
【００４４】
絶縁膜２０の機能としては、以下のようなものが挙げられる。まず、ソース領域３およびドレイン領域４の間に配置されたフローティングゲート３０の第３部分３３の下に位置する絶縁膜２０は、フローティングゲート３０をゲートとし、ソース領域３およびドレイン領域４をソースまたはドレインとするＭＩＳＦＥＴのゲート絶縁膜として機能することができる。また、第１不純物領域１および第２不純物領域２の間に配置されたフローティングゲート３０の第２部分３２の下に位置する絶縁膜２０は、ホットエレクトロンを通過させるように機能し、また、トンネル効果によりキャリア（電子）を通過させるように機能することができる。さらに、平面視において、第１不純物領域１と重複しているフローティングゲート３０の第１部分３１の下に位置する絶縁膜２０は、フローティングゲート３０の第１部分３１と第１不純物領域１との間にキャパシタ（容量結合）を形成する機能を有する。
【００４５】
絶縁膜２０の材質としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンなどを挙げることができる。絶縁膜２０の厚みについては後述する。
【００４６】
１．３．フローティングゲート
フローティングゲート３０は、絶縁膜２０の上に形成される。フローティングゲート３０の平面的な形状および平面的な配置は、次のような作用、機能を発現することができる限り任意である。
【００４７】
フローティングゲート３０は、互いに電気的に連続する３つの部分を含んでいる。すなわち、フローティングゲート３０は、第１部分３１、第２部分３２、および第３部分３３を有する。以下フローティングゲート３０の第１部分３１、第２部分３２、および第３部分３３について、単に、第１部分３１、第２部分３２、および第３部分３３ということがある。
【００４８】
第１部分３１は、平面視において、第１不純物領域１に重複する領域である。第１部分３１は、第１不純物領域１の少なくとも一部を避けて重複することができる。本実施形態では、図１に示すように、第１部分３１と重複していない第１不純物領域１に、外部との電気的なコンタクトをとるための不純物拡散領域１ａが形成され、該不純物拡散領域１ａ内に、コンタクトＣ１が形成されている。第１部分３１は、半導体基板１０の第１不純物領域１と絶縁膜２０を介して対向している。第１部分３１および第１不純物領域１の間には絶縁膜２０が設けられており、第１部分３１および第１不純物領域１によって、キャパシタが構成されている。
【００４９】
第１不純物領域１に、消去電圧ＶＲが印加されると、フローティングゲート３０に蓄積されたキャリアは、第１部分３１および第１不純物領域１に容量結合が生じることにより、半導体基板１０側に引き抜かれる。例えば、第２不純物領域２、ソース領域３、ドレイン領域４、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、第１不純物領域１の電位（即ち、消去電圧ＶＲ）を−２０Ｖに設定すると、フローティングゲート３０に蓄積された電子は、トンネル効果によってＮ−ウェル６側に引き抜くことができ、この不揮発性記憶装置１００の消去を行うことができる。
【００５０】
このような消去電圧ＶＲの大きさは、印加時間によって変動することがある。しかし、消去電圧ＶＲの大きさは、ソース領域３およびドレイン領域４の間の第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比に従って適宜設計させることができる。
【００５１】
例えば、消去電圧ＶＲの印加時間を１００ｍｓｅｃとした場合に、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比が１：５の場合は、消去電圧ＶＲの値は、−２０Ｖとすることができ、当該容量比が１：２０の場合は、消去電圧ＶＲの値は、−１８Ｖとすることができ、さらに当該容量比が１：１００の場合は、消去電圧ＶＲの値は、−１５Ｖとすることができる。
【００５２】
また、本実施形態の不揮発性記憶装置１００は、第１不純物領域１に消去電圧ＶＲを印加することで、フローティングゲート３０に蓄積されたキャリアを消去することができる。すなわち、フローティングゲート３０上にコントロールゲートなどを積層することなく、フローティングゲート３０に蓄積されたキャリアを消去することができる。このように、本実施形態の不揮発性記憶装置１００は、フローティングゲート３０を第１不純物領域１と容量結合させることが可能であり、フローティングゲート３０上にコントロールゲートなどを積層することなく、フローティングゲート３０に蓄積されるキャリアのエネルギーを制御することができる。
【００５３】
フローティングゲート３０の第２部分３２は、平面視において、第１不純物領域１および第２不純物領域２の間に位置する。第２部分３２は、平面視において、第１部分３１から、第１不純物領域１とＮ−ウェル６との境界を越えて、第２不純物領域２に向かって延出している。そして、第２部分３２が延出した先端の位置は、当該第２部分３２に、ホットエレクトロンを注入できる配置である限り、特に限定されないが、例えば、第２不純物領域２の端部付近とすることができる。本実施形態では、第２部分３２の第１部分３１から延出した先端の位置は、Ｎ−ウェル６と第２不純物領域２の境界部となっている。また、第２部分３２は、平面視において、第２不純物領域２と重複してもよい。その場合には、第２不純物領域２の少なくとも一部を避けて重複することが好ましい。これは、例えば、第２部分３２と重複していない第２不純物領域２の部分に、コンタクトＣ２を形成するためである。第２部分３２は、半導体基板１０（Ｎ−ウェル６）と絶縁膜２０を介して対向している。
【００５４】
第２不純物領域２に、書き込み電圧ＢＶが印加されることにより、不揮発性記憶装置１００への書き込みが可能である。このとき、書き込み電圧ＢＶには、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合の降伏電圧よりも大きい負の電圧が選択される。第２不純物領域２に、書き込み電圧ＢＶが印加されると、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合にアバランシェ降伏が生じ、これに伴いホットエレクトロンが発生する。このホットエレクトロンは、大きいエネルギーを有しており、半導体基板１０およびフローティングゲート３０の第２部分３２の間の絶縁膜２０を通り抜けて、フローティングゲート３０に注入されることができる。これにより、フローティングゲート３０にキャリアが蓄積され、不揮発性記憶装置１００への書き込みを行うことができる。
【００５５】
例えば、第１不純物領域１、ソース領域３、ドレイン領域４、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、第２不純物領域２の電位（即ち、書き込み電圧ＢＶ）を−７Ｖよりも絶対値が大きい負の電位に設定すると、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合にアバランシェ降伏が生じ、半導体基板１０およびフローティングゲート３０の第２部分３２の間の絶縁膜２０を介してフローティングゲート３０にホットエレクトロンを注入することができる。
【００５６】
フローティングゲート３０の第３部分３３は、平面視において、ソース領域３およびドレイン領域４の間に位置する部分である。第３部分３３は、ソース領域３およびドレイン領域４それぞれの少なくとも一部を避けて重複してもよい。また、第３部分３３は、ソース領域３およびドレイン領域４それぞれと重複しなくてもよい。本実施形態では、図１に示すように、第３部分３３は、ソース領域３およびドレイン領域４と重複しておらず、ソース領域３およびドレイン領域４のそれぞれと、Ｎ−ウェル６との境界位置まで形成されている。なお、ソース領域３およびドレイン領域４には、外部との電気的なコンタクトをとるためのコンタクトＣ２およびコンタクトＣ３がそれぞれ形成されている。第３部分３３は、半導体基板１０（Ｎ−ウェル６）と絶縁膜２０を介して対向しており、第３部分３３をゲートとし、ソース領域３およびドレイン領域４をソースおよびゲートとするＭＩＳＦＥＴが構成されている。
【００５７】
ソース領域３およびドレイン領域４の間に読み出し電圧ＶＢ／ＶＤが印加されると、フローティングゲート３０の電位に対応して、ソース領域３およびドレイン領域４の間に形成されたチャンネルを通じて、ソース領域３およびドレイン領域４の間に電流が生じる。そして、例えば、この電流の変化を検出することにより、フローティングゲート３０に蓄積されたキャリアの有無や量を判定することができる。これにより、不揮発性記憶装置１００から情報を読み出すことができる。例えば、第１不純物領域１、第２不純物領域２、ソース領域３、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、ドレイン領域４の電位（即ち、読み出し電圧ＶＢ／ＶＤ）を−３Ｖに設定すると、フローティングゲート３０に蓄積されたキャリアの量に対応した電流を検出することができ、この不揮発性記憶装置１００からの読み出しを行うことができる。
【００５８】
このような読み出し電圧ＶＢ／ＶＤの大きさは、小さすぎると、チャンネルを流れる電流量が小さくなって、不揮発性記憶装置１００の読み出し精度が悪くなる場合があり、大きすぎると、フローティングゲート３０の電位を変動させてしまうことがあり、不揮発性記憶装置１００の信頼性が損なわれる場合がある。
【００５９】
なお、本実施形態の不揮発性記憶装置１００は、半導体基板１０に、Ｎ−ウェル６が形成されており、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４は、Ｎ−ウェル６内に区画されている。そのため、フローティングゲート３０に対する書き込み電圧ＢＶに影響を与えることなく、ＭＩＳＦＥＴの閾値特性を調整することが可能である。
【００６０】
フローティングゲート３０の材質としては、導電性を有し、キャリアを蓄積できるものであれば、特に限定されないが、例えば、アモルファスシリコン、多結晶シリコン、タングステンシリサイドなどを例示することができる。
【００６１】
１．４．絶縁膜の厚み
本実施形態の不揮発性記憶装置１００では、フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０は、フローティングゲート３０の他の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０よりも厚みが大きい。
【００６２】
フローティングゲート３０の第３部分３３をゲートとし、ソース領域３およびドレイン領域４をソースおよびゲートとするＭＩＳＦＥＴは、既に述べたとおり、不揮発性記憶装置１００の読み出し部としての機能を有している。そのため、不揮発性記憶装置１００への情報の書き込みまたは消去が行われた後、当該ＭＩＳＦＥＴには、繰り返し読み出し電圧ＶＢ／ＶＤが印加される場合がある。従来の記憶装置では、読み出し電圧ＶＢ／ＶＤが印加される毎に、フローティングゲート３０の電位が徐々に変動する場合があったが、本実施形態の不揮発性記憶装置１００では、フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０が、フローティングゲート３０の他の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０よりも厚みが大きいため、読み出し電圧ＶＤが印加される毎に、フローティングゲート３０の電位が徐々に変動することが抑制される。
【００６３】
これにより、ソース領域３およびドレイン領域４の間に読み出し電圧ＶＤが印加された場合に、フローティングゲート３０に対するキャリアの注入が極めて生じにくくなっている。これにより、本実施形態の不揮発性記憶装置１００は、読み出しによって、フローティングゲート３０の電位が変化しにくく、記憶された情報の保持が良好である。すなわち、本実施形態の不揮発性記憶装置１００は、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い。
【００６４】
また、本実施形態の不揮発性記憶装置１００は、ソースまたはドレインと基板との間でアバランシェ降伏を起こす形式の記憶装置と比べて、ソース領域３またはドレイン領域４を読み出し専用に使用することができる。そのため、例えば、ソース領域３またはドレイン領域４を短チャンネル効果の抑制に効果的なＬＤＤまたはＤＤＤ構造等にすることが可能である。
【００６５】
また本実施形態の不揮発性記憶装置１００は、第２不純物領域２を書き込み専用に使用することができるので、例えば、ＭＩＳＦＥＴの特性にあまり影響を与えることなく、第２不純物領域２をアバランシェ降伏が発生しやすい不純物濃度に設定することができる。
【００６６】
フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０の厚みは、他の部分の絶縁膜２０の厚みよりも小さい範囲で、例えば、１０ｎｍ以上３０ｎｍ以下とすることができる。第３部分３３とＮ−ウェル６との間に位置する絶縁膜２０の厚みが１０ｎｍ未満であると、フローティングゲート３０の電位を安定化させる効果が不十分となる場合があり、３０ｎｍを超えると、読み出し時に検出される電流が小さくなり過ぎる場合がある。第３部分３３とＮ−ウェル６との間に位置する絶縁膜２０の厚みを上記範囲内に設定すると、不揮発性記憶装置１００は、読み出し電圧ＶＤを高くすることができ、読み出せる電流信号を大きくすることができる。さらに、これに伴い、不揮発性記憶装置１００に、低い読み出し電圧ＶＤを発生するための低電圧発生回路などを形成することを省略することができる。
【００６７】
絶縁膜２０を、第３部分３３とＮ−ウェル６との間に位置する部分だけ他の部分と異なる厚みとなるように形成する方法としては、特に限定されず、例えば、適宜なマスクパターンを利用して行うことができる。
【００６８】
１．５．その他の構成
本実施形態の不揮発性記憶装置１００は、上述した以外の構成を適宜含むことができる。例えば、不揮発性記憶装置１００は、複数のトランジスタを有することができる。このような複数のトランジスタは、例えばＭＩＳ型のトランジスタであることができ、各種の回路を構成することができる。そして、これらのトランジスタは、それぞれゲート絶縁膜の厚みが異なっていてもよい。
【００６９】
図５は、不揮発性記憶装置１００の半導体基板１０に、第１トランジスタ４０および第２トランジスタ５０が形成された例を示す模式図である。第１トランジスタ４０は、ゲート絶縁膜が相対的に薄いＭＩＳ型トランジスタの一例であり、第２トランジスタ５０は、ゲート絶縁膜が相対的に厚いＭＩＳ型トランジスタの一例である。
【００７０】
不揮発性記憶装置１００は、半導体基板１０の上に形成された第１トランジスタ４０、および第１トランジスタ４０のゲート絶縁膜４２よりも厚みの大きいゲート絶縁膜５２を有する第２トランジスタ５０を含むことができる。不揮発性記憶装置１００が、このようなゲート絶縁膜の厚みが互いに異なる第１トランジスタ４０および第２トランジスタ５０を含む場合には、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜２０の厚みを、第２トランジスタ５０のゲート絶縁膜５２の厚みと同一とすることができる。このときフローティングゲート３０の第３部分３３以外の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０の厚みを、第１トランジスタ４０のゲート絶縁膜４２の厚みと同一とすることができる。
【００７１】
このようにすれば、不揮発性記憶装置１００を製造する際に、工程数の増加を伴うことなく、マスク等を変更することのみによって、容易にフローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜２０の厚みを他の部分の厚みよりも大きくして製造することができる。すなわち、フローティングゲート３０の下の絶縁膜２０を形成する際に、第３部分３３の絶縁膜２０を第２トランジスタ５０のゲート絶縁膜５２と同一の工程で形成し、第３部分３３の下以外の部分の絶縁膜２０を第１トランジスタ４０のゲート絶縁膜４２と同一の工程で形成することができる。
【００７２】
不揮発性記憶装置１００は、適宜な素子分離絶縁膜を含むことができる。図１ないし図４に示す不揮発性記憶装置１００には、各素子を分離するために、素子分離絶縁膜７が形成されている。
【００７３】
図６は、第１不純物領域１とＮ−ウェル６（半導体基板１０）の間に、素子分離絶縁膜７が形成された例を示している。このような構成をとると、Ｎ−ウェル６と第１不純物領域１との間の耐圧を高めることができる。これにより、フローティングゲート３０に蓄積された電子をＮ−ウェル６（半導体基板１０）側に引き抜く際に、第１不純物領域１と第２不純物領域２との間でのパンチスルーを防止することができる。
【００７４】
なお、ここでは、Ｎ−ウェル６と第１不純物領域１との間に素子分離絶縁膜７を配置して第１不純物領域１と第２不純物領域２との間でのパンチスルーを防止することについて説明したが、図２に示した、第１不純物領域１と第２不純物領域２との間の距離、Ｌを大きく確保することによって、上記パンチスルーを防止することも可能である。
【００７５】
１．６．変形等
本実施形態の不揮発性記憶装置において、書き込み部、消去部、および読み出し部の配置は、上述した機能、効果等が奏される限り、なんら限定されない。上述の不揮発性記憶装置１００の例では、フローティングゲート３０の平面的な形状は、およそアルファべットの「Ｔ」の形状を有していた。
【００７６】
図７は、変形例の不揮発性記憶装置１０２の要部を模式的に示す平面図である。図８は、変形例の不揮発性記憶装置１０２の要部の断面の模式図である。
【００７７】
変形例の不揮発性記憶装置１０２は、消去部および書き込み部の配置が、不揮発性記憶装置１００と異なる以外は、不揮発性記憶装置１００と同様である。そのため、同様の構成については、同様の符号を付して詳細な説明を省略する。
【００７８】
不揮発性記憶装置１０２は、平面的に見て、およそ正符号の「＋」の形状を有するフローティングゲート３０を有している。不揮発性記憶装置１０２では、新たに、平面視において、第２不純物領域２にフローティングゲート３０を介して向かい合う第３不純物領域８が形成されている。第３不純物領域８には、外部とのコンタクトを取るためのコンタクトＣ６が形成されている。
【００７９】
不揮発性記憶装置１０２では、第１不純物領域１に対してフローティングゲート３０が多少位置ズレして形成されても、フローティングゲート３０と第１不純物領域１とが平面視で重なり合う部分（フローティングゲート３０の第１部分３１）の面積が変化しにくい。従って、第１不純物領域１とフローティングゲート３０との間の電気的な容量を一定に保ちやすく、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比を設計値どおりに設定することが容易である。
【００８０】
また、不揮発性記憶装置１０２の場合、第３不純物領域８（コンタクトＣ６）がない場合と比較して、アバランシェ降伏により発生した電子がコンタクトＣ２およびコンタクトＣ６間に電流として流れることができ、この電流によってチャネルホットエレクトロンが発生するため、書き込み効率を向上させることができる
そして、不揮発性記憶装置１０２では、書き込み動作を行う場合、例えば、ソース領域３、ドレイン領域４、およびＮ−ウェル６（コンタクトＣ３〜Ｃ５）の電位を全て０Ｖとし、第１不純物領域１（コンタクトＣ１）をフローティングに設定し、第２不純物領域２（コンタクトＣ２）の電位を−５Ｖよりも絶対値が大きい負電位に設定することで、フローティングゲート３０への書き込みが可能となる。
【００８１】
一方、読み出し動作については、不揮発性記憶装置１０２では、前出の不揮発性記憶装置１００の電位設定に加えて、さらに、第３不純物領域８（コンタクトＣ６）を０Ｖとする。さらに消去動作についても、不揮発性記憶装置１０２では、前出の不揮発性記憶装置１００の電位設定に加えてさらに、第３不純物領域８（コンタクトＣ６）を０Ｖとする。これにより、第１不純物領域１とフローティングゲート３０の間の容量結合によりフローティングゲート３０に蓄積された電子をＮ−ウェル６（半導体基板１０）側に引き抜くことができる。
【００８２】
不揮発性記憶装置１０２では、消去電圧ＶＲの印加時間を１００ｍｓｅｃとしたとき、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比が、１：１０の場合、消去電圧ＶＲは、例えば−１３Ｖ、当該容量比が１：２０の場合、消去電圧ＶＲは、例えば−１２Ｖ、当該容量比が１：５０の場合、消去電圧ＶＲは、例えば−１１Ｖとすることができる。
【００８３】
２．実験例および参考例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によってなんら限定されるものではない。
【００８４】
２．１．不揮発性記憶装置
実験例および参考例の不揮発性記憶装置としては、以下のようなものを準備した。
【００８５】
実験例および参考例の不揮発性記憶装置は、導電型がＰ型のシリコン基板に、上述した平面視において、正符号「＋」字型のフローティングゲート３０を有するものとした。シリコン基板には、上記実施形態で述べたＮ−ウェル６、第１不純物領域１、第２不純物領域２、第３不純物領域３、素子分離絶縁膜７が形成され、その上に、絶縁膜２０、およびフローティングゲート３０が形成されている。
【００８６】
実験例の不揮発性記憶装置では、フローティングゲート３０の第３部分３３の下の絶縁膜の厚みを２０ｎｍとし、フローティングゲート３０のその他の部分の下の絶縁膜の厚みを１０ｎｍとした。
【００８７】
参考例１、参考例２および参考例３の不揮発性記憶装置では、フローティングゲート３０の下の絶縁膜の厚みを均一として、それぞれ、９．２８ｎｍ、１０ｎｍ、１０．８ｎｍとした。
【００８８】
２．２．評価方法
実験例および各参考例の不揮発性記憶装置は、それぞれ以下のような信頼性評価を行った。
【００８９】
不揮発性記憶装置に、それぞれ、消去電圧ＶＲを印加して、フローティングゲート３０から、キャリアを引き抜いた。実験例および参考例１〜３の不揮発性記憶装置では、消去電圧ＶＲを−１２Ｖとした。
【００９０】
そして、各不揮発性記憶装置のＮ−ウェル６（コンタクトＣ５）、第１不純物領域１（コンタクトＣ１）、第２不純物領域２（コンタクトＣ２）、および第３不純物領域８（コンタクトＣ６）の電位を全て０Ｖとし、ソース領域３およびドレイン領域４の間に、４．６Ｖの読み出し電圧ＶＳ／ＶＤを印加して、フローティングゲート３０、ソース領域３およびドレイン領域４によって構成されたＭＩＳＦＥＴの閾値電圧Ｖｔｈを測定した。
【００９１】
各不揮発性記憶装置の測定環境の温度は、１２５℃とし、読み出し電圧ＶＳ／ＶＤをかけ続けながら、閾値電圧Ｖｔｈを測定した。
【００９２】
２．３．評価結果
図９は、横軸に読み出し電圧ＶＳ／ＶＤを印加した時間、縦軸に閾値電圧Ｖｔｈの初期値を１とした場合の変化量をとり、実験例および各参考例の不揮発性記憶装置の測定結果をプロットしたグラフである。
【００９３】
図９をみると、いずれの不揮発性記憶装置においても、読み出し電圧ＶＳ／ＶＤを印加する時間が長くなるほど、閾値電圧Ｖｔｈの変化量が大きくなっていることが分かる。しかし、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが、他の部分の厚みよりも大きい実験例の不揮発性記憶装置においては、各参考例の不揮発性記憶装置よりも閾値電圧Ｖｔｈの変化量が小さく抑制されていることが判明した。
【００９４】
図１０は、各不揮発性記憶装置について、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みの逆数を横軸にとり、縦軸に閾値電圧Ｖｔｈの変化量が１０％となるまでの時間をとってプロットしたグラフである。
【００９５】
図１０に示すように、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが厚くなるほど、閾値電圧Ｖｔｈが１０％変動するまでの時間が長くなっている。すなわち、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが厚いほど、フローティングゲート３０の電位の変化が生じにくいことが判明した。
【００９６】
以上、上述した実施形態および各種の変形は、それぞれ一例であって、本発明は、これらに限定されるわけではない。例えば実施形態および各変形は、複数を適宜組み合わせることが可能である。
【００９７】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９８】
１…第１不純物領域、２…第２不純物領域、３…ソース領域、４…ドレイン領域６…Ｎ−ウェル、１ａ，６ａ…不純物拡散領域、７…素子分離絶縁膜、８…第３不純物領域、１０…半導体基板、２０…絶縁膜、３０…フローティングゲート、３１…第１部分、３２…第２部分、３３…第３部分、４０…第１トランジスタ、４２…ゲート絶縁膜、５０…第２トランジスタ、５２…ゲート絶縁膜、１００…不揮発性記憶装置、Ｃ１〜Ｃ６…コンタクト
【技術分野】
【０００１】
本発明は、半導体装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置として、フローティングゲート構造のＭＩＳトランジスタを１個設けるだけで、不揮発性記憶素子を実現可能なＦＡＭＯＳ（フローティングゲートアバランシェインジェクションＭＯＳデバイス）と呼ばれるものがある。このＦＡＭＯＳでは、Ｎ型半導体基板とＰ型ドレイン層との間に形成されるＰＮ接合をアバランシェ降伏させた時に発生するホットエレクトロンをフローティングゲートに注入させることで書き込みが行われる。また、このＦＡＭＯＳでは、フローティングゲートに電子が注入された時の閾値電圧の変動を利用することで読み出しを行うことができる。
【０００３】
一方、ＦＡＭＯＳにおける情報の消去は、書き込みによって注入されたキャリアをフローティングゲートから引き抜くことによって行われる。ＦＡＭＯＳにおけるデータの消去は、一般には、フローティングゲート上に絶縁膜を介してコントロールゲートを積層し、キャリアをトンネル効果を利用して引き抜いて行われる。
【０００４】
特許文献１には、フローティングゲート上にコントロールゲートを形成することなく、フローティングゲートからのキャリアの引き抜きを可能とした半導体装置が開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−２５０９４８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ＦＡＭＯＳに記憶された情報の不揮発性は、書き込みまたは消去された状態においてフローティングゲートの電位が維持されることによって発現する。すなわち、ＦＡＭＯＳにおいては、フローティングゲートに対するキャリアの注入および引き抜きによって、フローティングゲートの電位が設定され、これが維持されることにより不揮発性の記憶が可能となっている。
【０００７】
一方、ＦＡＭＯＳの読み出しにおいては、フローティングゲートをゲート電極とするＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いて行われる。そのため、読み出し時には、読み出し電圧が、ＭＩＳＦＥＴのソースおよびドレイン間に印加される。従来のＦＡＭＯＳでは、書き換え（フローティングゲートへの電子の注入および引き抜き）のしやすさの特性と、読み出し電圧の印加による、フローティングゲートの電位の変動、すなわち、記憶情報の長期的な保持（不揮発性）特性がトレードオフの関係にあった。
【０００８】
本発明のいくつかの態様にかかる目的の一つは、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い不揮発性記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
本発明は上述の課題の少なくとも一部を解決するためになされたものであり、以下の態様または適用例として実現することができる。
【００１０】
［適用例１］
本発明にかかる不揮発性記憶装置の一態様は、
第１不純物領域と、前記第１不純物領域と離間して形成された第２不純物領域と、前記第１不純物領域および前記第２不純物領域のいずれとも離間して形成された一組のソース領域およびドレイン領域と、が区画された半導体基板と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたフローティングゲートと、
を有し、
前記フローティングゲートは、互いに電気的に連続する第１部分、第２部分、および第３部分を有し、
平面視において、前記第１部分は、前記第１不純物領域に重複し、前記第２部分は、前記第１不純物領域および前記第２不純物領域の間に位置し、前記第３部分は、前記一組のソース領域およびドレイン領域の間に位置し、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜は、前記フローティングゲートの他の部分と前記半導体基板との間に位置する前記絶縁膜よりも厚みが大きい。
【００１１】
本適用例の不揮発性記憶装置は、一組のソース領域およびドレイン領域の間に位置する絶縁膜の厚みが大きい。そのため、一組のソース領域およびドレイン領域の間に読み出し電圧が印加された場合に、フローティングゲートに対するキャリアの注入が極めて生じにくくなっている。これにより、本適用例の不揮発性記憶装置は、読み出しによって、フローティングゲートの電位が変化しにくく、記憶された情報の保持が良好である。すなわち、本適用例の不揮発性記憶装置は、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い。
【００１２】
また、本適用例の不揮発性記憶装置は、ソース領域またはドレイン領域を読み出し専用に使用することができる。さらに、ソース領域またはドレイン領域を読出し専用に使用することができるので、例えば、ソース領域またはドレイン領域を短チャンネル効果の抑制に効果的なＬＤＤまたはＤＤＤ構造等にすることが可能である。他方、第２不純物領域を書込み専用に使用することができるので、例えば、トランジスタの特性にあまり影響を与えることなく、第２不純物領域をアバランシェ降伏が発生しやすい不純物濃度に設定することができる。
【００１３】
［適用例２］
適用例１において、
前記第２不純物領域に書込電圧を印加し、当該第２不純物領域と、当該第２不純物領域に隣接する前記半導体基板の領域との間で、アバランシェ降伏を生じさせ、発生したホットエレクトロンを前記フローティングゲートに注入することにより、前記フローティングゲートにキャリアを蓄積させる、不揮発性記憶装置。
【００１４】
本適用例の不揮発性記憶装置は、フローティングゲートを第１不純物領域と容量結合させることが可能となり、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアのエネルギーを制御することができる。
【００１５】
［適用例３］
適用例１または適用例２において、
前記第１不純物領域に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記半導体基板側に引き抜くことにより、前記フローティングゲートのキャリアを除去する、不揮発性記憶装置。
【００１６】
本適用例の不揮発性記憶装置は、第１不純物領域に電圧を印加することで、フローティングゲートに蓄積されたキャリアを消去することができる。そのため、フローティングゲート上にコントロールゲートを積層することなく、フローティングゲートに蓄積されたキャリアを消去することができる。
【００１７】
［適用例４］
適用例１ないし適用例３のいずれか一例において、
前記半導体基板の上に形成された第１トランジスタ、および前記第１トランジスタのゲート絶縁膜よりも厚みの大きいゲート絶縁膜を有する第２トランジスタをさらに含み、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、前記第２トランジスタのゲート絶縁膜の厚みと同一である、不揮発性記憶装置。
【００１８】
本適用例の不揮発性記憶装置は、工程数の増加を伴うことなく、容易に製造されることができる。すなわち、フローティングゲートの下の絶縁膜を形成する際に、第３部分の絶縁膜を第２トランジスタのゲート絶縁膜と同一の工程で形成し、第３部分以外の絶縁膜を第１トランジスタのゲート絶縁膜と同一の工程で形成することができる。
【００１９】
［適用例５］
適用例１ないし適用例４のいずれか一例において、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、１０ｎｍ以上３０ｎｍ以下である、不揮発性記憶装置。
【００２０】
本適用例の不揮発性記憶装置は、読み出し電圧を高くすることができ、読み出せる電流信号を大きくすることができる。また、本適用例の不揮発性記憶装置は、低い読み出し電圧を発生するための低電圧発生回路を不要にすることができる。
【００２１】
［適用例６］
適用例１ないし適用例５のいずれか一例において、
前記半導体基板は、ウェル領域をさらに有し、
前記第１不純物領域、第２不純物領域、ソース領域およびドレイン領域は、前記ウェル領域内に区画されている、不揮発性記憶装置。
【００２２】
本適用例の不揮発性記憶装置は、フローティングゲートに対する書き込み電圧ＢＶに影響を与えることなく、ＭＩＳトランジスタの閾値特性を調整することが可能である。
【図面の簡単な説明】
【００２３】
【図１】実施形態の不揮発性記憶装置１００の要部を模式的に示す平面図。
【図２】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図３】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図４】実施形態の不揮発性記憶装置１００の要部の断面の模式図。
【図５】実施形態の不揮発性記憶装置１００の変形例の要部の断面の模式図。
【図６】実施形態の不揮発性記憶装置１００の変形例の要部の断面の模式図。
【図７】変形例の不揮発性記憶装置１０２の要部を模式的に示す平面図。
【図８】変形例の不揮発性記憶装置１０２の要部の断面の模式図。
【図９】実験例および各参考例の不揮発性記憶装置における読み出し電圧を印加した時間に対する閾値電圧の変化量のプロット。
【図１０】実験例および各参考例の不揮発性記憶装置における絶縁膜の厚みの逆数に対する閾値電圧Ｖｔｈの変化量が１０％となるまでの時間のプロット。
【発明を実施するための形態】
【００２４】
以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお以下の実施形態は、本発明の一例を説明するものである。また、本発明は、下記の実施形態に限定されるものではなく、要旨を変更しない範囲において実施される各種の変形例も含む。
【００２５】
１．不揮発性記憶装置
図１は、本実施形態の不揮発性記憶装置１００の要部を模式的に示す平面図である。図２ないし図４は、本実施形態の不揮発性記憶装置１００の要部の断面の模式図である。図２ないし図４は、それぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、およびＣ−Ｃ線の断面に相当する。
【００２６】
本実施形態の不揮発性記憶装置１００は、半導体基板１０と、絶縁膜２０と、フローティングゲート３０と、を有する。
【００２７】
１．１．半導体基板
半導体基板１０は、不揮発性記憶装置１００の基体となる基板である。半導体基板１０は、例えば、シリコン基板とすることができる。半導体基板１０は、例えば、Ｐ型の導電型を有することができる。本実施形態では、半導体基板１０は、Ｐ型の導電型を有するシリコン基板である。
【００２８】
半導体基板１０には、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４が区画されている。本実施形態では、半導体基板１０には、素子分離絶縁膜７が形成されるとともに、素子分離絶縁膜７で素子分離されたＮ−ウェル６が形成されている。そして、本実施形態では、Ｎ−ウェル６の内側に、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４が区画されている。なお、半導体基板１０には、Ｎ−ウェル６等のウェルを設けないこと、および、さらに別のウェルを設けることが可能で、そのような場合には、適宜、半導体基板１０の導電型やウェルの導電型を選択することができる。
【００２９】
本実施形態の不揮発性記憶装置１００では、図１に示すように、Ｎ−ウェル６の内側に、外部との電気的なコンタクトをとるための不純物拡散領域６ａが形成され、不純物拡散領域６ａにコンタクトＣ５が形成されている。
【００３０】
１．１．１．第１不純物領域
本実施形態では、第１不純物領域１は、Ｐ型の導電型を有する。第１不純物領域１の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。第１不純物領域１の平面的な大きさは、特に限定されないが、フローティングゲート３０との間に十分な容量結合が得られる程度の大きさとすることができる。また、第１不純物領域１の平面的な大きさは、平面的にフローティングゲート３０と重複する部位（フローティングゲート３０の第１部分３１）以外の部位に、電位が供給できるコンタクトをとるための不純物拡散領域等が配置できる程度であることがより好ましい。
【００３１】
本実施形態の不揮発性記憶装置１００では、図１に示すように、第１不純物領域１の内側に、コンタクトをとるための不純物拡散領域１ａが形成され、不純物拡散領域１ａにコンタクトＣ１が形成されている。
【００３２】
第１不純物領域１の機能の一つとしては、後述するフローティングゲート３０に蓄積されたキャリアを引き抜くための電位（すなわち消去電圧ＶＲ）が印加されること、すなわち消去部となることが挙げられる。第１不純物領域１に消去電圧を印加することによって、フローティングゲート３０から、半導体基板１０（本実施形態ではＮ−ウェル６）にキャリア（本実施形態では電子）を引き抜くことができる。より詳しくは、第１不純物領域１に消去電圧を印加することによって、フローティングゲート３０に蓄積された電子をトンネル効果にてＮ−ウェル６（半導体基板側）に引き抜くことができる。
【００３３】
１．１．２．第２不純物領域
第２不純物領域２は、第１不純物領域１と離間して形成される。本実施形態では、第２不純物領域２は、Ｐ型の導電型を有する。第２不純物領域２の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。第２不純物領域２の平面的な大きさは、特に限定されないが、平面視において、第１不純物領域１と対向する対向長が十分にとれる程度であることがより好ましい。また、第２不純物領域２の平面的な大きさは、電位が供給できるコンタクトが配置できる程度であることが好ましい。
【００３４】
第２不純物領域２が、第１不純物領域１と離間する距離は、第１不純物領域１と第２不純物領域２の間で、フローティングゲート３０に対して電子を注入でき、かつ、電子を注入あるいは引き抜く際に印加される電圧で、素子の破壊が起こらない耐圧を有する程度であれば、特に制限がないが、例えば、２μｍ以上５μｍ以下とすることができる。図２では、第２不純物領域２が第１不純物領域１と離間する距離をＬとして描いた。
【００３５】
第２不純物領域２は、平面視において、第１不純物領域１と対向する部位を有している。第２不純物領域２と第１不純物領域１の間の領域の上には、フローティングゲート３０が形成される。後述するが、この第２不純物領域２と第１不純物領域１の間の領域の上に形成されたフローティングゲート３０の部分を第２部分３２と称する。
【００３６】
第２不純物領域２の機能の一つとしては、後述するフローティングゲート３０にキャリアを注入するための電位（すなわち書き込み電圧ＢＶ）が印加されること、すなわち書き込み部となることが挙げられる。第２不純物領域２に書き込み電圧を印加することによって、フローティングゲート３０にキャリア（本実施形態では電子）を注入することができる。より詳しくは、第２不純物領域２に書き込み電圧を印加することによって、第２不純物領域２と半導体基板１０（Ｎ−ウェル６）のＰＮ接合にアバランシェ降伏を起し、その時に発生するホットエレクトロンを絶縁膜２０を通してフローティングゲート３０に注入することができる。
【００３７】
本実施形態の不揮発性記憶装置１００では、図１に示すように、第２不純物領域２の内側に、外部との電気的なコンタクトをとるためのコンタクトＣ２が形成されている。
【００３８】
１．１．３．ソース領域およびドレイン領域
ソース領域３およびドレイン領域４は、第１不純物領域１、および第２不純物領域２のいずれとも離間して形成される。本実施形態では、ソース領域３およびドレイン領域４は、いずれもＰ型の導電型を有する。ソース領域３およびドレイン領域４は、一組（一対）となって、フローティングゲート３０をゲートとするＭＩＳＦＥＴを構成する。したがって、ソース領域３およびドレイン領域４は、互いにその機能の交換が可能であるが、本明細書では便宜的に名称を区別して記述する。ソース領域３およびドレイン領域４の平面的な形状は、特に限定されないが、例えば、長方形とすることができる。ソース領域３およびドレイン領域４の平面的な大きさは、特に限定されないが、平面視において、互いの対向する対向長が十分にとれる程度であることがより好ましい。また、ソース領域３およびドレイン領域４の平面的な大きさは、電位が供給できるコンタクトが配置できる程度であることが好ましい。ソース領域３およびドレイン領域４が、第１不純物領域１および第２不純物領域２と離間する距離は、特に制限がないが、例えば、２μｍ以上５μｍ以下とすることができる。
【００３９】
ソース領域３およびドレイン領域４は、ゲート部分において対向している。ソース領域３およびドレイン領域４の間の領域の上には、フローティングゲート３０が形成される。後述するが、このソース領域３およびドレイン領域４の間の領域の上に形成されたフローティングゲート３０の部分を第３部分３３と称する。
【００４０】
ソース領域３およびドレイン領域４の機能の一つとしては、両者が一組となって、後述するフローティングゲート３０の電位を知るための読み出し部となることが挙げられる。ソース領域３およびドレイン領域４の間に読み出し電圧ＶＤを印加することによって、フローティングゲート３０の電位に対応した電流を測定することができる。これにより、不揮発性記憶装置１００に記憶された情報を読み出すことができる。
【００４１】
本実施形態の不揮発性記憶装置１００では、図１に示すように、ソース領域３およびドレイン領域４のそれぞれの内側に、外部との電気的なコンタクトをとるためのコンタクトＣ２およびコンタクトＣ３がそれぞれ形成されている。
【００４２】
１．２．絶縁膜
絶縁膜２０は、半導体基板１０の上に形成される。絶縁膜２０は、フローティングゲート３０と半導体基板１０とを電気的に分離する機能を有するとともに、ホットエレクトロンを通過させる機能、およびトンネル効果によりキャリア（電子）を通過させる機能を有する。
【００４３】
絶縁膜２０は、少なくともフローティングゲート３０の下に形成される。絶縁膜２０は、フローティングゲート２０の下以外の部分に、例えば、各コンタクトを避けて形成されてもよい。
【００４４】
絶縁膜２０の機能としては、以下のようなものが挙げられる。まず、ソース領域３およびドレイン領域４の間に配置されたフローティングゲート３０の第３部分３３の下に位置する絶縁膜２０は、フローティングゲート３０をゲートとし、ソース領域３およびドレイン領域４をソースまたはドレインとするＭＩＳＦＥＴのゲート絶縁膜として機能することができる。また、第１不純物領域１および第２不純物領域２の間に配置されたフローティングゲート３０の第２部分３２の下に位置する絶縁膜２０は、ホットエレクトロンを通過させるように機能し、また、トンネル効果によりキャリア（電子）を通過させるように機能することができる。さらに、平面視において、第１不純物領域１と重複しているフローティングゲート３０の第１部分３１の下に位置する絶縁膜２０は、フローティングゲート３０の第１部分３１と第１不純物領域１との間にキャパシタ（容量結合）を形成する機能を有する。
【００４５】
絶縁膜２０の材質としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコンなどを挙げることができる。絶縁膜２０の厚みについては後述する。
【００４６】
１．３．フローティングゲート
フローティングゲート３０は、絶縁膜２０の上に形成される。フローティングゲート３０の平面的な形状および平面的な配置は、次のような作用、機能を発現することができる限り任意である。
【００４７】
フローティングゲート３０は、互いに電気的に連続する３つの部分を含んでいる。すなわち、フローティングゲート３０は、第１部分３１、第２部分３２、および第３部分３３を有する。以下フローティングゲート３０の第１部分３１、第２部分３２、および第３部分３３について、単に、第１部分３１、第２部分３２、および第３部分３３ということがある。
【００４８】
第１部分３１は、平面視において、第１不純物領域１に重複する領域である。第１部分３１は、第１不純物領域１の少なくとも一部を避けて重複することができる。本実施形態では、図１に示すように、第１部分３１と重複していない第１不純物領域１に、外部との電気的なコンタクトをとるための不純物拡散領域１ａが形成され、該不純物拡散領域１ａ内に、コンタクトＣ１が形成されている。第１部分３１は、半導体基板１０の第１不純物領域１と絶縁膜２０を介して対向している。第１部分３１および第１不純物領域１の間には絶縁膜２０が設けられており、第１部分３１および第１不純物領域１によって、キャパシタが構成されている。
【００４９】
第１不純物領域１に、消去電圧ＶＲが印加されると、フローティングゲート３０に蓄積されたキャリアは、第１部分３１および第１不純物領域１に容量結合が生じることにより、半導体基板１０側に引き抜かれる。例えば、第２不純物領域２、ソース領域３、ドレイン領域４、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、第１不純物領域１の電位（即ち、消去電圧ＶＲ）を−２０Ｖに設定すると、フローティングゲート３０に蓄積された電子は、トンネル効果によってＮ−ウェル６側に引き抜くことができ、この不揮発性記憶装置１００の消去を行うことができる。
【００５０】
このような消去電圧ＶＲの大きさは、印加時間によって変動することがある。しかし、消去電圧ＶＲの大きさは、ソース領域３およびドレイン領域４の間の第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比に従って適宜設計させることができる。
【００５１】
例えば、消去電圧ＶＲの印加時間を１００ｍｓｅｃとした場合に、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比が１：５の場合は、消去電圧ＶＲの値は、−２０Ｖとすることができ、当該容量比が１：２０の場合は、消去電圧ＶＲの値は、−１８Ｖとすることができ、さらに当該容量比が１：１００の場合は、消去電圧ＶＲの値は、−１５Ｖとすることができる。
【００５２】
また、本実施形態の不揮発性記憶装置１００は、第１不純物領域１に消去電圧ＶＲを印加することで、フローティングゲート３０に蓄積されたキャリアを消去することができる。すなわち、フローティングゲート３０上にコントロールゲートなどを積層することなく、フローティングゲート３０に蓄積されたキャリアを消去することができる。このように、本実施形態の不揮発性記憶装置１００は、フローティングゲート３０を第１不純物領域１と容量結合させることが可能であり、フローティングゲート３０上にコントロールゲートなどを積層することなく、フローティングゲート３０に蓄積されるキャリアのエネルギーを制御することができる。
【００５３】
フローティングゲート３０の第２部分３２は、平面視において、第１不純物領域１および第２不純物領域２の間に位置する。第２部分３２は、平面視において、第１部分３１から、第１不純物領域１とＮ−ウェル６との境界を越えて、第２不純物領域２に向かって延出している。そして、第２部分３２が延出した先端の位置は、当該第２部分３２に、ホットエレクトロンを注入できる配置である限り、特に限定されないが、例えば、第２不純物領域２の端部付近とすることができる。本実施形態では、第２部分３２の第１部分３１から延出した先端の位置は、Ｎ−ウェル６と第２不純物領域２の境界部となっている。また、第２部分３２は、平面視において、第２不純物領域２と重複してもよい。その場合には、第２不純物領域２の少なくとも一部を避けて重複することが好ましい。これは、例えば、第２部分３２と重複していない第２不純物領域２の部分に、コンタクトＣ２を形成するためである。第２部分３２は、半導体基板１０（Ｎ−ウェル６）と絶縁膜２０を介して対向している。
【００５４】
第２不純物領域２に、書き込み電圧ＢＶが印加されることにより、不揮発性記憶装置１００への書き込みが可能である。このとき、書き込み電圧ＢＶには、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合の降伏電圧よりも大きい負の電圧が選択される。第２不純物領域２に、書き込み電圧ＢＶが印加されると、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合にアバランシェ降伏が生じ、これに伴いホットエレクトロンが発生する。このホットエレクトロンは、大きいエネルギーを有しており、半導体基板１０およびフローティングゲート３０の第２部分３２の間の絶縁膜２０を通り抜けて、フローティングゲート３０に注入されることができる。これにより、フローティングゲート３０にキャリアが蓄積され、不揮発性記憶装置１００への書き込みを行うことができる。
【００５５】
例えば、第１不純物領域１、ソース領域３、ドレイン領域４、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、第２不純物領域２の電位（即ち、書き込み電圧ＢＶ）を−７Ｖよりも絶対値が大きい負の電位に設定すると、第２不純物領域２およびこれに隣接する半導体基板１０（本実施形態ではＮ−ウェル６）の領域との間のＰＮ接合にアバランシェ降伏が生じ、半導体基板１０およびフローティングゲート３０の第２部分３２の間の絶縁膜２０を介してフローティングゲート３０にホットエレクトロンを注入することができる。
【００５６】
フローティングゲート３０の第３部分３３は、平面視において、ソース領域３およびドレイン領域４の間に位置する部分である。第３部分３３は、ソース領域３およびドレイン領域４それぞれの少なくとも一部を避けて重複してもよい。また、第３部分３３は、ソース領域３およびドレイン領域４それぞれと重複しなくてもよい。本実施形態では、図１に示すように、第３部分３３は、ソース領域３およびドレイン領域４と重複しておらず、ソース領域３およびドレイン領域４のそれぞれと、Ｎ−ウェル６との境界位置まで形成されている。なお、ソース領域３およびドレイン領域４には、外部との電気的なコンタクトをとるためのコンタクトＣ２およびコンタクトＣ３がそれぞれ形成されている。第３部分３３は、半導体基板１０（Ｎ−ウェル６）と絶縁膜２０を介して対向しており、第３部分３３をゲートとし、ソース領域３およびドレイン領域４をソースおよびゲートとするＭＩＳＦＥＴが構成されている。
【００５７】
ソース領域３およびドレイン領域４の間に読み出し電圧ＶＢ／ＶＤが印加されると、フローティングゲート３０の電位に対応して、ソース領域３およびドレイン領域４の間に形成されたチャンネルを通じて、ソース領域３およびドレイン領域４の間に電流が生じる。そして、例えば、この電流の変化を検出することにより、フローティングゲート３０に蓄積されたキャリアの有無や量を判定することができる。これにより、不揮発性記憶装置１００から情報を読み出すことができる。例えば、第１不純物領域１、第２不純物領域２、ソース領域３、およびＮ−ウェル６の電位を全て０Ｖに設定するとともに、ドレイン領域４の電位（即ち、読み出し電圧ＶＢ／ＶＤ）を−３Ｖに設定すると、フローティングゲート３０に蓄積されたキャリアの量に対応した電流を検出することができ、この不揮発性記憶装置１００からの読み出しを行うことができる。
【００５８】
このような読み出し電圧ＶＢ／ＶＤの大きさは、小さすぎると、チャンネルを流れる電流量が小さくなって、不揮発性記憶装置１００の読み出し精度が悪くなる場合があり、大きすぎると、フローティングゲート３０の電位を変動させてしまうことがあり、不揮発性記憶装置１００の信頼性が損なわれる場合がある。
【００５９】
なお、本実施形態の不揮発性記憶装置１００は、半導体基板１０に、Ｎ−ウェル６が形成されており、第１不純物領域１、第２不純物領域２、ソース領域３およびドレイン領域４は、Ｎ−ウェル６内に区画されている。そのため、フローティングゲート３０に対する書き込み電圧ＢＶに影響を与えることなく、ＭＩＳＦＥＴの閾値特性を調整することが可能である。
【００６０】
フローティングゲート３０の材質としては、導電性を有し、キャリアを蓄積できるものであれば、特に限定されないが、例えば、アモルファスシリコン、多結晶シリコン、タングステンシリサイドなどを例示することができる。
【００６１】
１．４．絶縁膜の厚み
本実施形態の不揮発性記憶装置１００では、フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０は、フローティングゲート３０の他の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０よりも厚みが大きい。
【００６２】
フローティングゲート３０の第３部分３３をゲートとし、ソース領域３およびドレイン領域４をソースおよびゲートとするＭＩＳＦＥＴは、既に述べたとおり、不揮発性記憶装置１００の読み出し部としての機能を有している。そのため、不揮発性記憶装置１００への情報の書き込みまたは消去が行われた後、当該ＭＩＳＦＥＴには、繰り返し読み出し電圧ＶＢ／ＶＤが印加される場合がある。従来の記憶装置では、読み出し電圧ＶＢ／ＶＤが印加される毎に、フローティングゲート３０の電位が徐々に変動する場合があったが、本実施形態の不揮発性記憶装置１００では、フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０が、フローティングゲート３０の他の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０よりも厚みが大きいため、読み出し電圧ＶＤが印加される毎に、フローティングゲート３０の電位が徐々に変動することが抑制される。
【００６３】
これにより、ソース領域３およびドレイン領域４の間に読み出し電圧ＶＤが印加された場合に、フローティングゲート３０に対するキャリアの注入が極めて生じにくくなっている。これにより、本実施形態の不揮発性記憶装置１００は、読み出しによって、フローティングゲート３０の電位が変化しにくく、記憶された情報の保持が良好である。すなわち、本実施形態の不揮発性記憶装置１００は、書き込み特性および消去特性が良好で、記憶情報の不揮発性（信頼性）が高い。
【００６４】
また、本実施形態の不揮発性記憶装置１００は、ソースまたはドレインと基板との間でアバランシェ降伏を起こす形式の記憶装置と比べて、ソース領域３またはドレイン領域４を読み出し専用に使用することができる。そのため、例えば、ソース領域３またはドレイン領域４を短チャンネル効果の抑制に効果的なＬＤＤまたはＤＤＤ構造等にすることが可能である。
【００６５】
また本実施形態の不揮発性記憶装置１００は、第２不純物領域２を書き込み専用に使用することができるので、例えば、ＭＩＳＦＥＴの特性にあまり影響を与えることなく、第２不純物領域２をアバランシェ降伏が発生しやすい不純物濃度に設定することができる。
【００６６】
フローティングゲート３０の第３部分３３と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０の厚みは、他の部分の絶縁膜２０の厚みよりも小さい範囲で、例えば、１０ｎｍ以上３０ｎｍ以下とすることができる。第３部分３３とＮ−ウェル６との間に位置する絶縁膜２０の厚みが１０ｎｍ未満であると、フローティングゲート３０の電位を安定化させる効果が不十分となる場合があり、３０ｎｍを超えると、読み出し時に検出される電流が小さくなり過ぎる場合がある。第３部分３３とＮ−ウェル６との間に位置する絶縁膜２０の厚みを上記範囲内に設定すると、不揮発性記憶装置１００は、読み出し電圧ＶＤを高くすることができ、読み出せる電流信号を大きくすることができる。さらに、これに伴い、不揮発性記憶装置１００に、低い読み出し電圧ＶＤを発生するための低電圧発生回路などを形成することを省略することができる。
【００６７】
絶縁膜２０を、第３部分３３とＮ−ウェル６との間に位置する部分だけ他の部分と異なる厚みとなるように形成する方法としては、特に限定されず、例えば、適宜なマスクパターンを利用して行うことができる。
【００６８】
１．５．その他の構成
本実施形態の不揮発性記憶装置１００は、上述した以外の構成を適宜含むことができる。例えば、不揮発性記憶装置１００は、複数のトランジスタを有することができる。このような複数のトランジスタは、例えばＭＩＳ型のトランジスタであることができ、各種の回路を構成することができる。そして、これらのトランジスタは、それぞれゲート絶縁膜の厚みが異なっていてもよい。
【００６９】
図５は、不揮発性記憶装置１００の半導体基板１０に、第１トランジスタ４０および第２トランジスタ５０が形成された例を示す模式図である。第１トランジスタ４０は、ゲート絶縁膜が相対的に薄いＭＩＳ型トランジスタの一例であり、第２トランジスタ５０は、ゲート絶縁膜が相対的に厚いＭＩＳ型トランジスタの一例である。
【００７０】
不揮発性記憶装置１００は、半導体基板１０の上に形成された第１トランジスタ４０、および第１トランジスタ４０のゲート絶縁膜４２よりも厚みの大きいゲート絶縁膜５２を有する第２トランジスタ５０を含むことができる。不揮発性記憶装置１００が、このようなゲート絶縁膜の厚みが互いに異なる第１トランジスタ４０および第２トランジスタ５０を含む場合には、フローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜２０の厚みを、第２トランジスタ５０のゲート絶縁膜５２の厚みと同一とすることができる。このときフローティングゲート３０の第３部分３３以外の部分と半導体基板１０（Ｎ−ウェル６）との間に位置する絶縁膜２０の厚みを、第１トランジスタ４０のゲート絶縁膜４２の厚みと同一とすることができる。
【００７１】
このようにすれば、不揮発性記憶装置１００を製造する際に、工程数の増加を伴うことなく、マスク等を変更することのみによって、容易にフローティングゲート３０の第３部分３３と半導体基板１０との間に位置する絶縁膜２０の厚みを他の部分の厚みよりも大きくして製造することができる。すなわち、フローティングゲート３０の下の絶縁膜２０を形成する際に、第３部分３３の絶縁膜２０を第２トランジスタ５０のゲート絶縁膜５２と同一の工程で形成し、第３部分３３の下以外の部分の絶縁膜２０を第１トランジスタ４０のゲート絶縁膜４２と同一の工程で形成することができる。
【００７２】
不揮発性記憶装置１００は、適宜な素子分離絶縁膜を含むことができる。図１ないし図４に示す不揮発性記憶装置１００には、各素子を分離するために、素子分離絶縁膜７が形成されている。
【００７３】
図６は、第１不純物領域１とＮ−ウェル６（半導体基板１０）の間に、素子分離絶縁膜７が形成された例を示している。このような構成をとると、Ｎ−ウェル６と第１不純物領域１との間の耐圧を高めることができる。これにより、フローティングゲート３０に蓄積された電子をＮ−ウェル６（半導体基板１０）側に引き抜く際に、第１不純物領域１と第２不純物領域２との間でのパンチスルーを防止することができる。
【００７４】
なお、ここでは、Ｎ−ウェル６と第１不純物領域１との間に素子分離絶縁膜７を配置して第１不純物領域１と第２不純物領域２との間でのパンチスルーを防止することについて説明したが、図２に示した、第１不純物領域１と第２不純物領域２との間の距離、Ｌを大きく確保することによって、上記パンチスルーを防止することも可能である。
【００７５】
１．６．変形等
本実施形態の不揮発性記憶装置において、書き込み部、消去部、および読み出し部の配置は、上述した機能、効果等が奏される限り、なんら限定されない。上述の不揮発性記憶装置１００の例では、フローティングゲート３０の平面的な形状は、およそアルファべットの「Ｔ」の形状を有していた。
【００７６】
図７は、変形例の不揮発性記憶装置１０２の要部を模式的に示す平面図である。図８は、変形例の不揮発性記憶装置１０２の要部の断面の模式図である。
【００７７】
変形例の不揮発性記憶装置１０２は、消去部および書き込み部の配置が、不揮発性記憶装置１００と異なる以外は、不揮発性記憶装置１００と同様である。そのため、同様の構成については、同様の符号を付して詳細な説明を省略する。
【００７８】
不揮発性記憶装置１０２は、平面的に見て、およそ正符号の「＋」の形状を有するフローティングゲート３０を有している。不揮発性記憶装置１０２では、新たに、平面視において、第２不純物領域２にフローティングゲート３０を介して向かい合う第３不純物領域８が形成されている。第３不純物領域８には、外部とのコンタクトを取るためのコンタクトＣ６が形成されている。
【００７９】
不揮発性記憶装置１０２では、第１不純物領域１に対してフローティングゲート３０が多少位置ズレして形成されても、フローティングゲート３０と第１不純物領域１とが平面視で重なり合う部分（フローティングゲート３０の第１部分３１）の面積が変化しにくい。従って、第１不純物領域１とフローティングゲート３０との間の電気的な容量を一定に保ちやすく、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比を設計値どおりに設定することが容易である。
【００８０】
また、不揮発性記憶装置１０２の場合、第３不純物領域８（コンタクトＣ６）がない場合と比較して、アバランシェ降伏により発生した電子がコンタクトＣ２およびコンタクトＣ６間に電流として流れることができ、この電流によってチャネルホットエレクトロンが発生するため、書き込み効率を向上させることができる
そして、不揮発性記憶装置１０２では、書き込み動作を行う場合、例えば、ソース領域３、ドレイン領域４、およびＮ−ウェル６（コンタクトＣ３〜Ｃ５）の電位を全て０Ｖとし、第１不純物領域１（コンタクトＣ１）をフローティングに設定し、第２不純物領域２（コンタクトＣ２）の電位を−５Ｖよりも絶対値が大きい負電位に設定することで、フローティングゲート３０への書き込みが可能となる。
【００８１】
一方、読み出し動作については、不揮発性記憶装置１０２では、前出の不揮発性記憶装置１００の電位設定に加えて、さらに、第３不純物領域８（コンタクトＣ６）を０Ｖとする。さらに消去動作についても、不揮発性記憶装置１０２では、前出の不揮発性記憶装置１００の電位設定に加えてさらに、第３不純物領域８（コンタクトＣ６）を０Ｖとする。これにより、第１不純物領域１とフローティングゲート３０の間の容量結合によりフローティングゲート３０に蓄積された電子をＮ−ウェル６（半導体基板１０）側に引き抜くことができる。
【００８２】
不揮発性記憶装置１０２では、消去電圧ＶＲの印加時間を１００ｍｓｅｃとしたとき、第３領域３３における半導体基板１０（Ｎ−ウェル６）との間の容量、および、第１領域３１における第１不純物領域１との間の容量の比が、１：１０の場合、消去電圧ＶＲは、例えば−１３Ｖ、当該容量比が１：２０の場合、消去電圧ＶＲは、例えば−１２Ｖ、当該容量比が１：５０の場合、消去電圧ＶＲは、例えば−１１Ｖとすることができる。
【００８３】
２．実験例および参考例
以下に実験例を示し、本発明をより具体的に説明する。なお、本発明は、以下の実験例によってなんら限定されるものではない。
【００８４】
２．１．不揮発性記憶装置
実験例および参考例の不揮発性記憶装置としては、以下のようなものを準備した。
【００８５】
実験例および参考例の不揮発性記憶装置は、導電型がＰ型のシリコン基板に、上述した平面視において、正符号「＋」字型のフローティングゲート３０を有するものとした。シリコン基板には、上記実施形態で述べたＮ−ウェル６、第１不純物領域１、第２不純物領域２、第３不純物領域３、素子分離絶縁膜７が形成され、その上に、絶縁膜２０、およびフローティングゲート３０が形成されている。
【００８６】
実験例の不揮発性記憶装置では、フローティングゲート３０の第３部分３３の下の絶縁膜の厚みを２０ｎｍとし、フローティングゲート３０のその他の部分の下の絶縁膜の厚みを１０ｎｍとした。
【００８７】
参考例１、参考例２および参考例３の不揮発性記憶装置では、フローティングゲート３０の下の絶縁膜の厚みを均一として、それぞれ、９．２８ｎｍ、１０ｎｍ、１０．８ｎｍとした。
【００８８】
２．２．評価方法
実験例および各参考例の不揮発性記憶装置は、それぞれ以下のような信頼性評価を行った。
【００８９】
不揮発性記憶装置に、それぞれ、消去電圧ＶＲを印加して、フローティングゲート３０から、キャリアを引き抜いた。実験例および参考例１〜３の不揮発性記憶装置では、消去電圧ＶＲを−１２Ｖとした。
【００９０】
そして、各不揮発性記憶装置のＮ−ウェル６（コンタクトＣ５）、第１不純物領域１（コンタクトＣ１）、第２不純物領域２（コンタクトＣ２）、および第３不純物領域８（コンタクトＣ６）の電位を全て０Ｖとし、ソース領域３およびドレイン領域４の間に、４．６Ｖの読み出し電圧ＶＳ／ＶＤを印加して、フローティングゲート３０、ソース領域３およびドレイン領域４によって構成されたＭＩＳＦＥＴの閾値電圧Ｖｔｈを測定した。
【００９１】
各不揮発性記憶装置の測定環境の温度は、１２５℃とし、読み出し電圧ＶＳ／ＶＤをかけ続けながら、閾値電圧Ｖｔｈを測定した。
【００９２】
２．３．評価結果
図９は、横軸に読み出し電圧ＶＳ／ＶＤを印加した時間、縦軸に閾値電圧Ｖｔｈの初期値を１とした場合の変化量をとり、実験例および各参考例の不揮発性記憶装置の測定結果をプロットしたグラフである。
【００９３】
図９をみると、いずれの不揮発性記憶装置においても、読み出し電圧ＶＳ／ＶＤを印加する時間が長くなるほど、閾値電圧Ｖｔｈの変化量が大きくなっていることが分かる。しかし、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが、他の部分の厚みよりも大きい実験例の不揮発性記憶装置においては、各参考例の不揮発性記憶装置よりも閾値電圧Ｖｔｈの変化量が小さく抑制されていることが判明した。
【００９４】
図１０は、各不揮発性記憶装置について、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みの逆数を横軸にとり、縦軸に閾値電圧Ｖｔｈの変化量が１０％となるまでの時間をとってプロットしたグラフである。
【００９５】
図１０に示すように、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが厚くなるほど、閾値電圧Ｖｔｈが１０％変動するまでの時間が長くなっている。すなわち、フローティングゲート３０の第３部分３３の下の絶縁膜２０の厚みが厚いほど、フローティングゲート３０の電位の変化が生じにくいことが判明した。
【００９６】
以上、上述した実施形態および各種の変形は、それぞれ一例であって、本発明は、これらに限定されるわけではない。例えば実施形態および各変形は、複数を適宜組み合わせることが可能である。
【００９７】
本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。例えば、本発明は、実施形態で説明した構成と実質的に同一の構成（例えば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。
【符号の説明】
【００９８】
１…第１不純物領域、２…第２不純物領域、３…ソース領域、４…ドレイン領域６…Ｎ−ウェル、１ａ，６ａ…不純物拡散領域、７…素子分離絶縁膜、８…第３不純物領域、１０…半導体基板、２０…絶縁膜、３０…フローティングゲート、３１…第１部分、３２…第２部分、３３…第３部分、４０…第１トランジスタ、４２…ゲート絶縁膜、５０…第２トランジスタ、５２…ゲート絶縁膜、１００…不揮発性記憶装置、Ｃ１〜Ｃ６…コンタクト
【特許請求の範囲】
【請求項１】
第１不純物領域と、前記第１不純物領域と離間して形成された第２不純物領域と、前記第１不純物領域および前記第２不純物領域のいずれとも離間して形成された一組のソース領域およびドレイン領域と、が区画された半導体基板と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたフローティングゲートと、
を有し、
前記フローティングゲートは、互いに電気的に連続する第１部分、第２部分、および第３部分を有し、
平面視において、前記第１部分は、前記第１不純物領域に重複し、前記第２部分は、前記第１不純物領域および前記第２不純物領域の間に位置し、前記第３部分は、前記一組のソース領域およびドレイン領域の間に位置し、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜は、前記フローティングゲートの他の部分と前記半導体基板との間に位置する前記絶縁膜よりも厚みが大きい、不揮発性記憶装置。
【請求項２】
請求項１において、
前記第２不純物領域に書込電圧を印加し、当該第２不純物領域と、当該第２不純物領域に隣接する前記半導体基板の領域との間で、アバランシェ降伏を生じさせ、発生したホットエレクトロンを前記フローティングゲートに注入することにより、前記フローティングゲートにキャリアを蓄積させる、不揮発性記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１不純物領域に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記半導体基板側に引き抜くことにより、前記フローティングゲートのキャリアを除去する、不揮発性記憶装置。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記半導体基板の上に形成された第１トランジスタ、および前記第１トランジスタのゲート絶縁膜よりも厚みの大きいゲート絶縁膜を有する第２トランジスタをさらに含み、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、前記第２トランジスタのゲート絶縁膜の厚みと同一である、不揮発性記憶装置。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、１０ｎｍ以上３０ｎｍ以下である、不揮発性記憶装置。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記半導体基板は、ウェル領域をさらに有し、
前記第１不純物領域、第２不純物領域、ソース領域およびドレイン領域は、前記ウェル領域内に区画されている、不揮発性記憶装置。
【請求項１】
第１不純物領域と、前記第１不純物領域と離間して形成された第２不純物領域と、前記第１不純物領域および前記第２不純物領域のいずれとも離間して形成された一組のソース領域およびドレイン領域と、が区画された半導体基板と、
前記半導体基板の上に形成された絶縁膜と、
前記絶縁膜の上に形成されたフローティングゲートと、
を有し、
前記フローティングゲートは、互いに電気的に連続する第１部分、第２部分、および第３部分を有し、
平面視において、前記第１部分は、前記第１不純物領域に重複し、前記第２部分は、前記第１不純物領域および前記第２不純物領域の間に位置し、前記第３部分は、前記一組のソース領域およびドレイン領域の間に位置し、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜は、前記フローティングゲートの他の部分と前記半導体基板との間に位置する前記絶縁膜よりも厚みが大きい、不揮発性記憶装置。
【請求項２】
請求項１において、
前記第２不純物領域に書込電圧を印加し、当該第２不純物領域と、当該第２不純物領域に隣接する前記半導体基板の領域との間で、アバランシェ降伏を生じさせ、発生したホットエレクトロンを前記フローティングゲートに注入することにより、前記フローティングゲートにキャリアを蓄積させる、不揮発性記憶装置。
【請求項３】
請求項１または請求項２において、
前記第１不純物領域に消去電圧を印加し、前記フローティングゲートに蓄積されたキャリアを前記半導体基板側に引き抜くことにより、前記フローティングゲートのキャリアを除去する、不揮発性記憶装置。
【請求項４】
請求項１ないし請求項３のいずれか一項において、
前記半導体基板の上に形成された第１トランジスタ、および前記第１トランジスタのゲート絶縁膜よりも厚みの大きいゲート絶縁膜を有する第２トランジスタをさらに含み、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、前記第２トランジスタのゲート絶縁膜の厚みと同一である、不揮発性記憶装置。
【請求項５】
請求項１ないし請求項４のいずれか一項において、
前記フローティングゲートの前記第３部分と前記半導体基板との間に位置する前記絶縁膜の厚みは、１０ｎｍ以上３０ｎｍ以下である、不揮発性記憶装置。
【請求項６】
請求項１ないし請求項５のいずれか一項において、
前記半導体基板は、ウェル領域をさらに有し、
前記第１不純物領域、第２不純物領域、ソース領域およびドレイン領域は、前記ウェル領域内に区画されている、不揮発性記憶装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１１９４３１（Ｐ２０１１−１１９４３１Ａ）
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願番号】特願２００９−２７５２１９（Ｐ２００９−２７５２１９）
【出願日】平成２１年１２月３日（２００９．１２．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２３年６月１６日（２０１１．６．１６）
【国際特許分類】
【出願日】平成２１年１２月３日（２００９．１２．３）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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