【課題】メモリセルの動作を従来よりも高速化できる半導体装置を提供する。
【解決手段】フローティングゲートFGとコントロールゲートCG、第１導電型ソース13s及び第１導電型ドレイン13dを有する第１導電型ＭＯＳトランジスタ13と、前記フローティングゲートFGと前記コントロールゲートCG、第２導電型ソース１４ｓ及び第２導電型ドレイン14dを有する第２導電型ＭＯＳトランジスタ14と、前記第１導電型ドレイン13d及び前記第２導電型ドレイン14dに接続される第１のソース／ドレイン11bと、第２のソース／ドレイン11aと、ゲートを有する選択トランジスタ１１と、前記第１導電型ソースに接続される第１電源線VpLと、前記第２導電型ソースに接続される第２電源線VnLと、前記選択トランジスタ11の第２のソース／ドレイン11aに接続されるビット線BLと、前記選択トランジスタ11のゲートに接続されるワード線WLと、を有する。 （もっと読む）

【課題】素子の面積を増大させることなく、かつ、コントロールゲート電圧を制御しなくとも、低電圧で書き込み量を大幅に増やすことが可能であり、また、安定して十分な書き込みを行うことが可能である不揮発性半導体装置を提供すること。
【解決手段】ドレインアバランシェホットエレクトロンにより書き込みを行う半導体記憶素子であって、第１導電型の半導体基板に形成された第２導電型の第１の半導体層と、前記第１の半導体層上に絶縁膜を介して設けられたフローティングゲートと、前記フローティングゲート下部の前記第１の半導体層の表面に形成されたチャネル領域と、前記チャネル領域に接触するように前記第１の半導体層上に設けられた第１導電型のソース領域及びドレイン領域とを有するＭＯＳトランジスタであって、前記チャネル領域が２種類以上のキャリア濃度の分布をもつ半導体記憶素子とした。 （もっと読む）

【課題】電源投入時における誤書き込みが発生しにくいメモリ回路を提供する。
【解決手段】メモリ回路１０は、書き込み時のみにソース・ドレイン間に電圧を印加されて書き込まれる、書き込み用のＰチャネル型不揮発性メモリ素子１５と、コントロールゲート及びフローティングゲートがＰチャネル型不揮発性メモリ素子１５のコントロールゲート及びフローティングゲートとそれぞれ共通にされ、読み出し時のみにソース・ドレイン間に電圧を印加されて読み出される、読み出し用のＮチャネル型不揮発性メモリ素子１６と、を備える。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】薄膜トランジスタ（ＴＦＴ）のベースを利用して電荷を保存し、不揮発性メモリとする方法を提供する。
【解決手段】薄膜トランジスタ１０を利用し、そのうち薄膜トランジスタ１０は中間がベース２１、両端がそれぞれドレイン電極２２、ソース電極２３である半導体層２０を備え、絶縁表面３１を備えた基板３０上に設置され、ゲート電極絶縁層４１が前記半導体層２０上に設置され、ゲート電極４０がゲート電極絶縁層４１上に設置され、電子がゲート電極４０の電場作用下で、熱電子界放射により電子正孔対を形成し、電子正孔対がゲート電極４０の垂直電場により分離され、複数のキャリア（ｎチャネルでいうと正孔）が薄膜トランジスタ１０のベース２１に注入され、薄膜トランジスタ１０の閾値電圧の変化を引き起こし、書き込み動作が完了する。 （もっと読む）

【課題】同一絶縁基板上に形成された２つのトランジスタの拡散層の抵抗値を同じにすることのできる新構造のトランジスタを搭載した半導体装置を提供する。
【解決手段】同一絶縁基板上に第１及び第２のトランジスタが形成された半導体装置において、第１のトランジスタ（図中左側のトランジスタ）は、第１のゲート電極１０４ａ下部に形成された第１の絶縁膜１０３ａと、拡散層１０２ａ２，１０２ａ３領域上に形成された第２の絶縁膜１０３ｂとを備え、第２のトランジスタ（図中右側のトランジスタ）は、第２のゲート電極１０４ｂ下部及び拡散層１０２ｂ２，１０２ｂ３領域上に形成された膜厚の厚い第２の絶縁膜１０３ｂを備え、これら第１の絶縁膜１０３ｂ及び第２の絶縁膜１０３ａより上層に第１及び第２のゲート電極１０４ａ，１０４ｂがそれぞれ配置されており、かつ、第１の絶縁膜１０３ａが第２の絶縁膜１０３ｂよりも薄く形成された構造となっている。 （もっと読む）

【課題】 セル面積の著しい増加を招かず、しかし、ディスターブの問題を解決した不揮発性記憶素子を提供すること。
【解決手段】 半導体基板に形成され第１の端子に接続されたｐ型の第１のウェルと、第１のウェルに形成され、第２の端子と第３の端子の間に直列に接続された第１のＮＭＯＳトランジスタ及び第２のＮＭＯＳトランジスタと、半導体基板に形成され第４の端子に接続されたｎ型の第２のウェルと、第２のウェルに形成され、第５の端子と第６の端子の間に直列に接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタとを含み、第１のＮＭＯＳトランジスタのゲートは第７の端子を構成し、第１のＰＭＯＳトランジスタは第８の端子を構成し、第２のＮＭＯＳトランジスタと第２のＰＭＯＳトランジスタのゲートは共通に接続され、かつ、フローティング状態にあることを特徴とするメモリセルを含む不揮発性半導体記憶装置。 （もっと読む）

【課題】書込み速度の向上と、かつ読出しディスターブの抑制を両立させることが可能な半導体記憶装置を提供する。
【解決手段】半導体層上に電荷蓄積膜とゲート電極１０５を形成し、ゲート電極１０５の下部に形成されたチャネル領域の両側の半導体層に２つの第１導電型の拡散領域Ａ及びＢを形成する。チャネル領域は、一方の拡散領域Ａが接する側のチャネル幅Ｗａよりも他方の拡散領域Ｂが接する側のチャネル幅Ｗｂの方が大きく形成される。記憶動作時には一方の拡散領域Ａへ他方の拡散領域Ｂよりも高い電圧を印加し、読出し時には他方の拡散領域Ｂへ一方の拡散領域Ａよりも高い電圧を印加する。 （もっと読む）

【課題】読み出しマージンを大きくとることができ、且つ、スタンバイ状態において記憶トランジスタに電圧ストレスが印加されない書き換え可能な不揮発性半導体記憶素子を提供する。
【解決手段】ＴＲＵＥ側記憶トランジスタおよびＢＡＲ側記憶トランジスタと、両記憶トランジスタのドレインと対応するビット線との間に接続された選択トランジスタと、２つの選択トランジスタのゲートに接続されたワード線と、２つのＣＭＯＳインバータをクロス接続して構成されたフリップフロップと、各記憶トランジスタのドレインとフリップフロップの対応する入出力部との間に接続された２つのゲートトランジスタとを備える。 （もっと読む）

【課題】書き換え可能な不揮発性メモリトランジスタであって、書き換えの繰り返しによる閾値電圧特性の変化が抑制された信頼性の高い不揮発性メモリトランジスタを提供する。
【解決手段】第１導電型の半導体基板３１の表層部に、第２導電型のソース領域３２とドレイン領域３３が形成され、トンネル酸化膜４１を介して、半導体基板３１上でドレイン領域３３に部分的に重なるようにして、浮遊ゲート電極５１が設けられてなる書き換え可能な不揮発性メモリトランジスタ１００であって、ソース領域３２とドレイン領域３３を最短距離で結ぶ断面において、ドレイン領域３３と浮遊ゲート電極５１の重なり寸法Ｌが、０．１５μｍ以上、０．５μｍ以下、である不揮発性メモリトランジスタ１００とする。 （もっと読む）

【課題】半導体装置の製造工程数を少なくする為に、トランジスタを不揮発メモリ素子として利用する為の情報書込方法を提供する。
【解決手段】第１ゲート絶縁膜及び第１ゲート電極を具備する第１トランジスタ１０ｂ、並びに第１ゲート絶縁膜と同じ厚さの第２ゲート絶縁膜及び第１ゲート電極と同じ形状の第２ゲート電極を具備していて第１トランジスタと同一導電型の第２トランジスタ１０ｂを具備する半導体装置に情報を書き込む情報書込方法であって、第１ゲート絶縁膜に電子又は正孔を捕捉させて、第１トランジスタの閾値電圧の絶対値を低下させて規定値超にし、かつ第２トランジスタの閾値電圧の絶対値を規定値未満に維持することにより、第１トランジスタ１０ｂ及び第２トランジスタ１０ｂの一方に０を記憶させ、他方に１を記憶させて情報を書き込む。 （もっと読む）

【課題】データ消去動作によりメモリセルにホールトラップやゲート酸化膜の欠陥を生じさせにくく、素子特性の変動を抑制して動作の安定化を図った不揮発性半導体記憶素子を提供する。
【解決手段】単層のポリシリコン層を有する断面構造を有する不揮発性半導体記憶素子は、互いに絶縁分離されるメモリセル部ａ、データ消去部ｂ、及びコントロールゲート部ｃを含む。メモリセル部ａ及びデータ消去部ｂはＭＯＳトランジスタで構成され、コントロールゲート部ｃは、ＭＯＳキャパシタで構成される。これら３つの部位は、前記単一のポリシリコン層で構成される共通のフローティングゲートを有する。フローティングゲート６ｃの電位を制御してメモリセルａをオンにすることにより、フローティングゲート６ａにデータを書き込み、フローティングゲート６ｃの電位を制御してデータ消去部ｂをオンにすることにより、フローティングゲート６ｂを通じてデータを消去する。 （もっと読む）

【課題】周辺回路部における電荷蓄積膜への電荷の注入量を減らすことで、周辺回路のホットキャリアによる劣化を防止する。
【解決手段】半導体基板２０に設定された第１領域２３及び第２領域２６に、それぞれ第１電界効果トランジスタ３０及び第２電界効果トランジスタ６０が形成されて構成される。第１電界効果トランジスタは、第１ゲート電極３４に隣接して設けられていて、順次に積層して形成された第１下部絶縁膜５２及び第１電荷蓄積膜５４を有する第１側壁部５０を備えている。第２電界効果トランジスタは、第２ゲート電極６４に隣接して設けられていて、順次に積層して形成された第２下部絶縁膜８２及び第２電荷蓄積膜８４を有する第２側壁部８０を備えている。第２下部絶縁膜は、ノンドープトシリケートガラスを含んでいる。さらに、第２側壁部の幅が第１側壁部の幅よりも大きく、第２下部絶縁膜の厚みが第１下部絶縁膜の厚みよりも大きい。 （もっと読む）

【課題】浮遊ゲート型の不揮発性メモリ・セル及びそのメモリ・セルを製造する方法を提供する。
【解決手段】ソース側（１３Ｂ）上に軽くドーピングされたホウ素と、ドレイン側（１３Ａ）＋チャネル領域（Ｃｈ）上に高度にドーピングされたヒ素又はリンとを有するＰ−Ｎ接合多結晶シリコン浮遊ゲート（１３）により、ソース（１１）とドレイン（１２）とを有するメモリ・セル（１０）のアレーを形成する。多結晶浮遊ゲート（１３）におけるＰ−Ｎ接合（ＪＵ）を使用することにより、メモリ・セル（１０）がデプリーションへ移行するのを阻止し、稠密な分布の消去しきい電圧Ｖ_Tを発生させることにより過消去特性を得ると共に、前記ゲート酸化物（３０）を介する電子の移動が少ないので、デバイス寿命を改善する。 （もっと読む）

【課題】電荷蓄積層に対するホットホールの注入効率を向上させるＮＭＯＳトランジスタ型の不揮発性半導体メモリを提供する。
【解決手段】ＮＭＯＳトランジスタ型の不揮発性半導体メモリは、Ｐ型シリコン層２０中にソース／ドレインとして形成された第１及び第２Ｎ型拡散層２１，２２と、第１及び第２Ｎ型拡散層２１，２２に挟まれたチャネル領域ＣＮＬ上に絶縁膜３０を介して形成されたゲート電極５０と、その絶縁膜３０中に形成された電荷蓄積層４０とを備える。第１Ｎ型拡散層２１から第２Ｎ型拡散層２２へ向かう方向は、Ｐ型シリコン層２０の結晶方位＜１００＞である。データ書き換え時、ホットホールが絶縁膜３０のポテンシャル障壁を超えて電荷蓄積層４０に注入される。 （もっと読む）

【課題】低電圧で駆動でき、書換えによるダメージを抑制できると共に、セル数が多い場合であっても消去後の閾値電圧のバラツキを抑制することができる不揮発性メモリトランジスタおよびその駆動方法を提供する。
【解決手段】浮遊ゲート電極１５が、ドレイン１２近傍に偏って電荷蓄積が可能な構造を有してなり、書込み過程において、ソース１３を基板電位と同電位とし、ドレイン１２に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加し、消去過程において、ソース１３を浮遊電位とし、制御ゲート電極１７を基板電位または負の電圧を印加した状態で、ドレインに書込み過程より高い正の電圧を印加し、読出し過程において、ドレイン１２を基板電位とし、ソース１３に正の電圧を印加した状態で、制御ゲート電極１７に正の電圧を印加する、不揮発性メモリトランジスタ１００およびその駆動方法とする。 （もっと読む）

【課題】他の半導体装置と一体形成が可能な不揮発性メモリを提供する。
【解決手段】不揮発性メモリを構成するメモリ素子、スイッチング素子，および他の周辺回路をＴＦＴでもって基板上に一体形成する。メモリ素子ＴＦＴの半導体活性層の厚さが、他のＴＦＴの半導体活性層の厚さよりも薄いので、メモリ素子ＴＦＴのチャネル領域でインパクトイオン化が起こりやすくなる。こうすることによって、メモリ素子の低電圧書込み／消去を実現することができ、劣化が起こりにくく、小型化が可能な不揮発性メモリが提供される。 （もっと読む）

【課題】標準Ｃ−ＭＯＳプロセスの製造工程を変更せずに製造可能であり、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路一対を有して、それらをスタティックラッチ形態に接続してフリップフロップを構成し、このフリップフロップの入出力部Ｐ１，Ｐ２とビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３を接続し、さらにフリップフロップの２つの入出力部Ｐ１，Ｐ２にバッファ回路であるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２を接続する。また、フリップフロップの２つの負荷トランジスタＴ１１，Ｔ２１のソースと電源ラインＶＣＣとの間にリーク電流遮断素子Ｔ１６，Ｔ２６を設け、書き込み時にＴ１６，Ｔ２６を遮断する。 （もっと読む）

ゲート誘電体を備えるメモリセルを有する不揮発性メモリが記載される。ゲート誘電体は、トランジスタのコントロールゲートとチャネル領域との間の、正に帯電した正孔をトラップする多層電荷トラップ誘電体である。多層電荷トラップ誘電体は、少なくとも１つのＨｉｇｈ−Ｋ（高誘電体定数）層を含む。 （もっと読む）

【課題】新規な構造を有する一層ゲート型の不揮発性メモリ素子を含む半導体装置を提供する。
【解決手段】半導体装置は、不揮発性メモリ素子Ｃ１００を含む半導体装置であって、第１領域１０Ａと、該第１領域１０Ａに隣接した第２領域１０Ｂと、該第２領域１０Ｂに隣接した第３領域１０Ｃとを含み、さらに、半導体層１０に設けられ、不揮発性メモリ素子Ｃ１００の形成領域を画定する分離絶縁層２０と、前記第１領域１０Ａに形成された第１拡散層１２と、前記第２領域１０Ｂに形成されたＰ型の第１ソース領域及び第１ドレイン領域３６と、前記第３領域１０Ｃに形成されたＰ型の第２ソース領域及び第２ドレイン領域３８と、前記半導体層１０上方に形成された絶縁層３０と、前記絶縁層３０上方に形成された導電層３２とを含む。 （もっと読む）