不揮発性記憶装置および半導体集積回路装置
【課題】標準Ｃ−ＭＯＳプロセスの製造工程を変更せずに製造可能であり、ゲート酸化膜厚の影響を受けない廉価な不揮発性メモリを提供する。
【解決手段】負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路一対を有して、それらをスタティックラッチ形態に接続してフリップフロップを構成し、このフリップフロップの入出力部Ｐ１，Ｐ２とビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３を接続し、さらにフリップフロップの２つの入出力部Ｐ１，Ｐ２にバッファ回路であるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２を接続する。また、フリップフロップの２つの負荷トランジスタＴ１１，Ｔ２１のソースと電源ラインＶＣＣとの間にリーク電流遮断素子Ｔ１６，Ｔ２６を設け、書き込み時にＴ１６，Ｔ２６を遮断する。
【解決手段】負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路一対を有して、それらをスタティックラッチ形態に接続してフリップフロップを構成し、このフリップフロップの入出力部Ｐ１，Ｐ２とビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３を接続し、さらにフリップフロップの２つの入出力部Ｐ１，Ｐ２にバッファ回路であるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２を接続する。また、フリップフロップの２つの負荷トランジスタＴ１１，Ｔ２１のソースと電源ラインＶＣＣとの間にリーク電流遮断素子Ｔ１６，Ｔ２６を設け、書き込み時にＴ１６，Ｔ２６を遮断する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去および書き込み可能な不揮発性記憶装置およびそれを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
たとえば内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性や、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性や、個人識別情報（ＩＤコード、暗号解読用キー、ＩＣカードの番号等）の多様な用途拡大に伴って低コストなヒューズの必要性が高まってきている。
【０００３】
従来、標準Ｃ−ＭＯＳプロセスで形成可能なヒューズ素子として、ポリシリコンや配線メタル層をレーザや電流で溶断するもの、絶縁ゲート膜等を電圧で破壊するもの、等があった。しかし、このような溶断や絶縁破壊等によるものでは一度しかプログラムできないため上述の用途には適さない。
【０００４】
一方、Ｃ−ＭＯＳプロセスで形成できるフローティングゲート型の不揮発性素子を利用するものであれば、電気的に消去・書込みが可能なヒューズが実現できるが、トランジスタに不揮発性を持たせるために従来のフラッシュメモリのような特別なプロセスを導入するのはコスト的観点から見合わない。また、標準Ｃ−ＭＯＳプロセスでのフローティングゲート型素子については、高集積化に伴い絶縁膜が薄くなるとデータ保持特性が悪くなるという問題があった。
【０００５】
そこで、例えば特許文献１・特許文献２には、標準Ｃ−ＭＯＳプロセスで製造可能な不揮発性記憶装置や特別なフローティングゲートを持たない不揮発性記憶装置が示されている。
【特許文献１】米国特許第６，５１８，６１４号公報
【特許文献２】特開２００４−５６０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようなＣ−ＭＯＳプロセスで製造する不揮発性半導体記憶装置のデータ保持特性の不安定性を解消するために、Ｓ−ＲＡＭのように、負荷トランジスタと記憶トランジスタ（不揮発性素子）の直列回路を一対設け、それらをスタティックラッチ形態に接続してフリップフロップを構成することが有効である。
【０００７】
一方、ウエルに対するドレイン側の接合部を、不純物濃度の低い低濃度領域を有するＬＤＤ構造とし、ウエルに対するソース側の接合部を、上記低濃度領域が形成されていない構造とすることによって、Ｃ−ＭＯＳプロセスで作成するトランジスタであるにも拘わらず不揮発性をもたせることができる。
【０００８】
ところが、第１導電型の負荷トランジスタと第２導電型の記憶トランジスタの直列回路をクロスカップリッグして、且つ上記記憶トランジスタに上記オフセットを持たせたＬＤＤ構造を採用すると、後述するように記憶トランジスタの書込・消去時に不要なリーク電流が流れるという問題が生じる。
【０００９】
ここで上記リーク電流の問題について図１を参照して説明する。
この不揮発性メモリは、負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路を一対有し、それらをスタティックラッチ形態に接続したものである。記憶トランジスタＴ１２，Ｔ２２は半導体基板上のＰ型ウエルＷＰに構成されたＮ型ＭＯＳトランジスタである。負荷トランジスタＴ１１，Ｔ２１は半導体基板上のＮ型ウエルＷＮに構成されたＰ型ＭＯＳトランジスタである。このフリップフロップの入出力部と２つのビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３をそれぞれ接続している。
【００１０】
いま、記憶トランジスタＴ１２に書き込みを行う場合、たとえばビットラインＢＬＴを０Ｖ、ＢＬＢを６Ｖに定め、トランスファゲートＴ１３，Ｔ２３をそれぞれ導通させると、電源電圧ＶＣＣがビットラインＢＬＢから供給される高電圧より低いため、書き込み電流ＣＰ１が記憶トランジスタＴ１２→トランスファゲートＴ１３→ビットラインＢＬＴに流れるだけでなく、ビットラインＢＬＢ→トランスファゲートＴ２３→負荷トランジスタＴ２１→ＶＣＣの経路でリーク電流ＣＰ２が流れてしまう。
【００１１】
その結果、所望の書き込みトランジスタＴ１２に対して十分な電圧を供給することができず、また高電圧のリークパスが、書き込みを行うトランジスタＴ１２以外にも存在することになり、不要な電流供給が必要となってしまう。
【００１２】
そこで、この発明の目的は、前述の標準Ｃ−ＭＯＳプロセスで形成する不揮発性メモリの問題と記憶トランジスタに対する書き込み時の問題を解消した不揮発性記憶装置およびそれを備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１３】
この発明の代表的な構成は次のとおりである。
（１）標準Ｃ−ＭＯＳプロセスで記憶トランジスタを構成し、記憶トランジスタの消去時にゲート電極に印加する負電位の絶対値を小さくするために（低電圧動作のために）、第２導電型の半導体基板に第１導電型の深いウエルを備えるとともに、その深いウエル内に第２導電型のウエルを備え、不揮発性メモリは、負荷トランジスタと記憶トランジスタとの直列回路を一対有して、それらをスタティックラッチ形態に接続してなるフリップフロップを備えたものとし、記憶トランジスタは、第２導電型のウエル内に第１導電型のソース・ドレインを有し、ソース・ドレイン間のチャンネルの上部にゲート絶縁膜を介してゲート電極を有し、ゲート電極の側部に絶縁膜サイドスペーサを有し、ドレイン側の第２導電型ウエルに対する接合部が不純物濃度の低い低濃度領域を有するＬＤＤ構造であり、ソース側の第２導電型ウエルに対する接合部がＬＤＤ構造部分の低濃度領域が形成されていない構造（非ＬＤＤ構造）とする。
【００１４】
そして、不揮発性メモリを駆動する駆動回路は、記憶トランジスタのドレインに対してゲート電極およびソースに正電圧を印加し、絶縁膜サイドスペーサにチャンネルホットエレクトロンを注入して情報の書き込みを行い、ソースに対してゲート電極に負電圧を印加し、第１導電型のウエルに正電圧を印加して絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う回路とする。
【００１５】
そして、書き込み時に負荷トランジスタを介してフリップフロップの電源側へリーク電流が流れるのを遮断するリーク電流遮断素子を備える。
【００１６】
（２）前記フリップフロップの入出力と書き込み信号ライン（ビットライン）との間に書き込み選択用のトランスファゲートを設けるとともに、フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設ける。
【００１７】
（３）前記フリップフロップを構成する、スタティックラッチ形態に接続した前記２つの直列回路の回路構成を非対称にして不揮発性メモリに書き込み・消去が行われていない状態でのフリップフロップの差動動作点を予め偏位させておく。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的な効果は次のとおりである。
〔１〕通常のＣ−ＭＯＳプロセスで形成されるトランジスタの片側だけをオフセット構造にすることにより得られる不揮発性素子の特性は安定性・再現性が悪く、動作不良になる可能性が高いが、本発明によれば、４トランジスタによるフリップフロップ動作・構造によって動作安定性が飛躍的に向上する。
【００１９】
〔２〕不揮発性素子が形成されている第２導電型ウエルを第１導電型の深いウエル（ボトムウエル）で囲んだことによって、記憶トランジスタが半導体基板に対して電気的に分離され、不揮発性素子の書込み・消去動作において第２導電型ウエルに電位を印加することが可能となり、動作特性が向上する。
【００２０】
〔３〕不揮発性メモリに対する書き込み時に負荷トランジスタを介してフリップフロップの電源側へ不要なリーク電流が流れることがなく、書き込むべき記憶トランジスタのゲートに対して十分な電圧を供給でき、また不要な電流供給が不必要となって、安定した不揮発性記憶制御が可能となる。
【００２１】
〔４〕前記フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設けたことにより、不揮発性メモリに記憶されている状態が常時（セレクト信号等によって選択することなく）出力されるため、いわゆるヒューズとして用いることができる。
【００２２】
〔５〕フリップフロップを構成するスタティックラッチ形態に接続した２つの直列回路の回路構成を非対称にして不揮発性メモリに書き込み消去が行われていない状態でのフリップフロップの差動動作点を予め偏位させておくことにより、書き込み・消去を行う初期状態で所定の状態をとることができ、この不揮発性記憶装置を用いる制御プログラム処理が容易となる。
【発明を実施するための最良の形態】
【００２３】
第１の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図２〜図６を参照して説明する。
図２−１，図２−２は不揮発性記憶装置の不揮発性メモリ部分の回路図である。（Ａ）はこの発明に係る不揮発性メモリ部分の回路図、（Ｂ）はその比較例としての不揮発性メモリ部分の回路図である。
【００２４】
（Ａ）に示すように、負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路を一対有し、それらをスタティックラッチ形態に接続してフリップフロップを構成している。記憶トランジスタＴ１２，Ｔ２２はそれぞれ他のＮ型ＭＯＳトランジスタとは別の、Ｐ型ウエル内に構成したＮ型ＭＯＳトランジスタである。フリップフロップの電源側と電源ラインＶＣＣとの間には、Ｐ型ＭＯＳトランジスタであるリーク電流遮断素子Ｔ６を設けている。このリーク電流遮断素子Ｔ６のゲートにはゲート制御信号ＰＧＡＴＥのラインを接続している。またフリップフロップの記憶トランジスタ側にはセレクトラインＳＬを接続している。
【００２５】
上記フリップフロップの２つの入出力部と２つのビットラインＢＬＴ（BitLine-True），ＢＬＢ（BitLine-Bar）との間にＮ型（またはＰ型）ＭＯＳトランジスタであるトランスファゲートＴ１３，Ｔ２３をそれぞれ設けている。これらのトランスファゲートＴ１３，Ｔ２３のゲートにはワードラインＷＬを接続している。
【００２６】
上記フリップフロップの２つの入出力部にはＰ型ＭＯＳトランジスタＴ１４，Ｔ２４とＮ型ＭＯＳトランジスタＴ１５，Ｔ２５からなるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２をそれぞれ接続している。これらのインバータの電源側に電源ラインＶＣＣを接続していて、一方のインバータＩＮＶ２からこの不揮発性記憶装置の記憶状態の出力信号を取り出している。
【００２７】
この図２−１，図２−２に表れているＮ型ＭＯＳトランジスタはすべてＰ型ウエルＷＰに設け、このＰ型ウエルをＮ型ウエルで囲んで電気的に独立であるように構成し、ＭＷＥＬに接続している。
図２−２は図２−１に示したリーク電流遮断素子Ｔ３を設けない場合の構成例である。
【００２８】
図３は図２−１に示した不揮発性記憶装置のブロック図である。図２−１に示した記憶トランジスタＴ１２，Ｔ２２は不揮発性記憶手段Ｂ１を構成し、負荷トランジスタＴ１１，Ｔ２１は検出手段Ｂ２を構成している。リーク電流遮断素子Ｔ３はリーク電流遮断手段Ｂ３を構成している。トランスファゲートＴ１３，Ｔ２３は選択手段Ｂ４，Ｂ５を構成している。そして、インバータＩＮＶ１，ＩＮＶ２は読出手段Ｂ６，Ｂ７をそれぞれ構成している。この不揮発性記憶手段Ｂ１と検出手段Ｂ２とでフリップフロップを構成している。
【００２９】
図１５は、図２−１，図２−２に示した各信号ラインに印加する電圧の例を示している。この図２−１，図２−２に示す構成で、記憶トランジスタＴ１２に書き込みを行う場合、この図１５および図２−１，図２−２の図中に示すように電圧を各信号ラインに印加する。
【００３０】
図２−２（Ａ）に示すように、リーク電流遮断素子Ｔ６を設けない場合、書込時にＳＬ→Ｔ１２→Ｔ１３→ＢＬＴの経路で電流が流れ、書き込みトランジスタＴ１２のドレインから絶縁膜サイドスペーサにチャンネルホットエレクトロンが注入されて書き込みが行われる。（このチャンネルホットエレクトロンの注入については後述。）しかし、これとともにＢＬＢ→Ｔ２３→Ｔ２１→ＶＣＣの経路に不要なリークパスが生じ、ＢＬＢから供給される高電圧がＶＣＣにリークして、記憶トランジスタＴ１２のゲートに対して十分な電圧が供給できない。また、不要な電流供給が必要となってしまう。
【００３１】
また、図２−２（Ｂ）に示すように、リーク電流遮断素子Ｔ６を設けない場合、消去時には、ＶＣＣ（３Ｖ）→負荷トランジスタＴ１１→トランスファゲートＴ１３→ＢＬＴ（−３Ｖ）の経路、およびＶＣＣ（３Ｖ）→負荷トランジスタＴ２１→トランスファゲートＴ２３→ＢＬＢ（−３Ｖ）の経路にそれぞれ不要なリークパスが生じる。そのため、ＢＬＢ，ＢＬＴの−３Ｖが記憶トランジスタＴ１２，Ｔ２２のゲートに供給できず確実な消去が行えない。
【００３２】
これに対して図２−１に示したようにフリップフロップの負荷トランジスタＴ１１，Ｔ２１と電源ＶＣＣとの間にリーク電流遮断素子Ｔ６を設け、書込・消去時にはゲート信号ＰＧＡＴＥに高電圧（６Ｖ）を印加してリーク電流遮断素子Ｔ６をＯＦＦ状態とする。このことにより上記不要なリークパスをすべて遮断することができる。
【００３３】
図４〜図６は記憶トランジスタの半導体基板上における構成を示す主要部の断面図である。
図４において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ２μｍ、平均リン濃度１×１０17ｃｍ-3の深いＮ型ウエル１０３を配置し、深いＮ型ウエル１０３の内部に深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４を配置している。このＰ型ウエル１０４には、深さ２５０ｎｍのトレンチ（素子分離）１０２によって分離した記憶素子であるＮチャンネル型トランジスタを構成している。このＮチャンネル型トランジスタは、膜厚５ｎｍのゲート酸化膜１０５、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなる長さ０．３μｍのゲート電極１０６、平均砒素濃度５×１０18ｃｍ-3のドレインエクステンション１０７、それぞれ平均砒素濃度１×１０20ｃｍ-3のドレイン１０９，ソース１１５、膜厚５０ｎｍの絶縁膜サイドスペーサ１０８から構成している。また、前記深いＮ型ウエル１０３へ接続するための平均砒素濃度１×１０20ｃｍ-3のＮ型拡散層１１０と、前記Ｐ型ウエル１０４へ接続するための平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１をそれぞれ配置している。
【００３４】
この記憶トランジスタであるＮチャンネル型トランジスタには、そのソース側にエクステンションを形成していないため、初期しきい電圧は１．２Ｖである。この初期しきい値電圧はトランジスタの特殊な構造によるものでありバラツキが大きい。
【００３５】
この図４は書込み時の電圧配置を示している。書込み動作は、Ｎ型ドレイン線ＶＤへ０Ｖを印加し、Ｎ型ソース線ＶＳへ接合耐圧以下の正電圧（６Ｖ）を印加してチャンネルホットエレクトロンＨＥを前記絶縁膜サイドスペーサ１０８へ注入して、トラップされた電子によりしきい電圧を上昇させる（すなわち書込み状態を得る）ことにより行う。この書込状態のしきい値電圧もトランジスタの特殊な構造に依存し、バラツキが大きい。
【００３６】
図５は読出時の電圧配置の例を示している。読出動作は、Ｎ型ソース線ＶＳを０Ｖとし、ゲート線ＶＧに対して書き込み状態のしきい値を下回る電圧１．８Ｖを印加した時のＮ型ドレイン線（ＶＤ）の電圧を読み取ることによって行う。すなわちドレイン線ＶＤが１．８Ｖのとき書き込み状態、０Ｖのとき非書き込み状態（消去状態）と見なす。
【００３７】
図６は消去時の電圧配置を示している。消去動作は、Ｎ型ソース線ＶＳへ接合耐圧以下の正電圧（６Ｖ）を印加し、ゲート線ＶＧに負電圧（−３Ｖ）を印加して、Ｎ型ソースからアバランシェホットホールＨＨを絶縁膜サイドスペーサ１０８へ注入することによって、前記トラップされているホットエレクトロンを中和してしきい値電圧を低下させることによって行う。
【００３８】
次に、第２の実施形態に係る不揮発性記憶装置の他の構成を、回路図として図７に示す。図２−１に示した例では２つの負荷トランジスタＴ１１，Ｔ２１のソース側を共通接続して１つのリーク電流遮断素子Ｔ６を介して電源ラインＶＣＣに接続したが、この図７に示す例では、２つのリーク電流遮断素子Ｔ１６，Ｔ２６を設けている。またＰチャンネル型トランジスタＴ１６，Ｔ２６，Ｔ１１，Ｔ２１，Ｔ１４，Ｔ２４をそれぞれに共通のＮ型ウエルに構成してそのＮ型ウエルに電圧６Ｖ（ＶＰ６）を印加するようにしている。
このようにリーク電流遮断素子を２つ設けてもよい。
【００３９】
次に、第３の実施形態に係る不能揮発性記憶装置の構成を、図８〜図１１を基に説明する。
図２−１または図７に示した例では、フリップフロップに接続される回路の構成を対称にしたが、図８〜図１１に示すそれぞれの例ではこれを非対称にして、不揮発性メモリ（フリップフロップ）に書き込みも消去を行っていない状態でフリップフロップの差動動作点を予め偏位させておく。
【００４０】
図８に示す例では、図中Ｖで示すように、図７におけるＣ−ＭＯＳインバータＩＮＶ１に相当する回路を設けていない。このことによりフリップフロップの図中左右方向の入出力部の負荷の重さがアンバランスとなり、フリップフロップの差動動作点が予め偏位することになる。すなわち２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、フリップフロップの第１の入出力部Ｐ１より第２の入出力部Ｐ２に繋がっている容量が大きいため、Ｐ２に比べてＰ１の電位が速やかに上昇してＴ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。
【００４１】
図９に示す例では、２つの負荷トランジスタＴ１１，Ｔ２１のチャンネル幅をアンバランスにしている。この例では負荷トランジスタＴ１１のチャンネル幅を負荷トランジスタ２１のチャンネル幅の２倍にして、負荷トランジスタＴ１１のＯＮ時の抵抗値をＴ２１に比べて１／２としている。そのため、記憶トランジスタＴ１２，Ｔ２２の両方が記憶・消去されていない状態で電源が投入されると、Ｐ２に比べてＰ１の電位上昇が速くなって、図８の場合と同様に、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。
【００４２】
図１０に示す例では、フリップフロップの２つの入出力部Ｐ１，Ｐ２にそれぞれキャパシタを接続した例である。この例では、Ｐ１と電源ラインＶＣＣとの間にキャパシタＣ１１を設け、Ｐ２とグランドとの間にキャパシタＣ２２を設けている。これらのキャパシタの容量は例えば５０ｆＦ程度である。
【００４３】
これにより、２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のＰ１点の電位上昇は速くなり、Ｐ２点の電位上昇は遅くなるので、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。
【００４４】
この図１０に示した例では、Ｐ１，Ｐ２のいずれにもキャパシタを接続したが、一方にのみ接続してもフリップフロップに接続される回路の構成を非対称にできる。
【００４５】
図１１に示す例では、２つの負荷トランジスタＴ１１，Ｔ２１のソース側を共通接続することなく、リーク電流遮断素子Ｔ１６，Ｔ２６のチャンネル幅をアンバランスにした例である。この例では、Ｔ２６に比べてＴ１６のチャンネル幅を２倍にして、そのＯＮ時の抵抗値を１／２としている。したがって２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のＰ１点に比べてＰ１点の電位上昇が速くなるので、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。
【００４６】
次に、第４の実施形態に係る不揮発性記憶装置の構成を回路図として図１２に示す。この第４の実施形態も、フリップフロップに接続される回路の構成を非対称とした例を示すものである。図１２（Ａ）の例では、フリップフロップの一方の入出力部Ｐ１にＣ−ＭＯＳインバータを接続することなく、Ｐ１とグランドとの間にキャパシタＣ１２を設け、他方の入出力部Ｐ２にＣ−ＭＯＳインバータＩＮＶ２を接続するとともに電源ラインＶＣＣとの間にキャパシタＣ２１を設けている。
【００４７】
このように第３の実施形態で示した非対称構造を組み合わせてもよい。そのことによって非対称性の相乗効果によってフリップフロッフの差動動作点を予め大きく偏位させることができる。
【００４８】
また、図１２（Ｂ）に示す例は、図１２（Ａ）のトランスファゲートＴ１３，Ｔ２３を共にＰチャンネル型トランジスタで構成したものである。
【００４９】
トランスファゲートＴ１３，Ｔ２３が図１２（Ａ）のようにＮチャンネル型トランジスタであれば、そのしきい値電圧分、電源投入後のＰ１，Ｐ２点の電位上昇が遅れるが、この図１２（Ｂ）のように、トランスファゲートＴ１３，Ｔ２３をＰチャンネル型トランジスタで構成すれば、Ｔ１３，Ｔ２３はビットラインＢＬＴ，ＢＬＢに印加される６Ｖをフリップフロップの入出力部Ｐ１，Ｐ２にそのまま通すので、電源投入後のＰ１，Ｐ２点の電位上昇を早めることができ、電源投入直後から適正な出力が得られるまでの時間を短縮化できる。
【００５０】
次に、第５の実施形態に係るＲＦＩＤチップの構成を、図１３を参照して説明する。
図１３は、本発明に係る不揮発性記憶装置を搭載したＲＦＩＤチップの回路ブロックである。パッドＰ１，Ｐ２には、外部のリーダから発信されたＲＦ信号を受信するために、チップ外部に配置されたアンテナＬを接続する。前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタＣＴ、電圧クランプ回路（Voltage Clamp）、電源モジュレータ（Modulator）、およびブリッジ整流器（Bridge Rectifier）をそれぞれ接続している。ブリッジ整流器の出力には電源安定化キャパシタＣＦを接続し、出力電圧を検出するための電圧レギュレータ（Regulator）の制御信号を前記電圧クランプ回路へフィードバックして電源電圧の安定化が図っている。また、前記ブリッジ整流器の出力には、内部電源電圧（Ｖｃｃ）を発生するＶｃｃ検出回路（Ｖｃｃ Detector）、Ｖｃｃ以外の各種電圧を発生する昇圧回路（Ｖｐｐ Generator）をそれぞれ接続している。また、前記ブリッジ整流器の出力には、前記ブリッジ整流器により受信したＲＦ信号に含まれる動作モードを検出する回路（Mode Selector）、クロック検出回路（Clock Extractor）、および不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）への書込みデータを取り出す回路（Data Modulator）を設けている。コントローラ（Controller）は動作モードのデータを受けて不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）の動作を制御する。
【００５１】
このＲＦＩＤチップに搭載された不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）には、チップ認証のためのＩＤ番号、宅配便用の住所、バーコードを代替する商品情報（価格、生産日、生産地、生産者、成分情報等）、航空貨物タグの必要情報（便名、所有者名、搭乗地、目的地等）等を書き込む。
【００５２】
次に、第６の実施形態に係るシステムＬＳＩ救済用不揮発性メモリの構成を、図１４を参照して説明する。
図１４は本発明に係る半導体集積回路装置の一例であるシステムＬＳＩの概略チップ平面図である。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１２０を配置し、その内側に外部入出力回路１２１、アナログ入出力回路１２２を設けている。外部入出力回路１２１およびアナログ入出力回路１２２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１２３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１２３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１２４、中央処理装置（ＣＰＵ）１２５、キャッシュメモリ（ＣＡＣＨ）１２６、ロジック回路（Ｌｏｇｉｃ）１２７、フェーズ・ロックド・ループ回路（ＰＬＬ）１２８、アナログ・ディジタル変換回路（ＡＤＣ）１２９、およびディジタル・アナログ変換回路（ＤＡＣ）１３０、システムコントローラ（ＳＹＳＣ）１３１を有する。１３２、１３３、１３４で示されるものはそれぞれ電気的に消去および書き込みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）であり、本発明の不揮発性記憶装置を所定容量分備えたものである。
【００５３】
前記不揮発性メモリ１３２はＳＲＡＭ１２４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用する。
【００５４】
また、不揮発性メモリ１３３は、アナログ回路の回路定数を調整する定数トリミング回路の前記回路定数を特定するための情報の格納のために、またはアナログ回路の発振周波数のトリミングデータの格納のために、さらにまたは電圧トリミング回路の前記参照電圧を特定するための情報の記憶に利用するものであり、ヒューズによる救済用プログラム回路に代えて搭載している。
【００５５】
また、前記不揮発性メモリ１３４は、メモリ容量２５６ビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用する。
【図面の簡単な説明】
【００５６】
【図１】従来技術による不揮発性記憶装置の構成を示す図である。
【図２−１】第１の実施形態に係る不揮発性記憶装置の回路図である。
【図２−２】第１の実施形態に係る不揮発性記憶装置の比較例としての不揮発性記憶装置の回路図である。
【図３】図２−１に示した不揮発性記憶装置のブロック図である。
【図４】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、書き込み時の電圧配置を示す図である。
【図５】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、読出し時の電圧配置を示す図である。
【図６】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、消去時の電圧配置を示す図である。
【図７】第２の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図８】第３の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図９】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１０】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１１】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１２】第４の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図１３】第５の実施形態に係るＲＦＩＤチップの構成を示す図である。
【図１４】第６の実施形態に係るシステムＬＳＩチップの概略平面図である。
【図１５】図２−１，図２−２に示した各信号ラインに印加する電圧の例を示す図である。
【符号の説明】
【００５７】
１０１−Ｐ型シリコン基板（第２導電型の半導体基板）
１０２−トレンチ
１０３−深いＮ型ウエル（第１導電型の深いウエル）
１０４−Ｐ型ウエル（第２導電型のウエル）
１０５−ゲート酸化膜
１０６−ゲート電極
１０７−ドレインエクステンション
１０８−絶縁膜サイドスペーサ
１０９−ドレイン
１１０−Ｎ型拡散層
１１１−Ｐ型拡散層
１１５−ソース
Ｔ１１，Ｔ２１−負荷トランジスタ
Ｔ１２，Ｔ２２−記憶トランジスタ
Ｔ１３，Ｔ２３−トランスファゲート
ＩＮＶ１，ＩＮＶ２−インバータ（バッファ回路）
Ｔ６，Ｔ１６，Ｔ２６−リーク電流遮断素子
ＷＰ−Ｐ型ウエル
ＷＮ−Ｎ型ウエル
ＨＥ−チャンネルホットエレクトロン
ＨＨ−アバランシェホットホール
ＶＤＮ−深いＮ型ウエル線
ＶＳ−ソース線
ＶＤ−ドレイン線
ＶＧ−ゲート線
【技術分野】
【０００１】
本発明は、電気的に消去および書き込み可能な不揮発性記憶装置およびそれを備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
たとえば内蔵ＳＲＡＭの容量の増大に伴うリダンダンシ（冗長化）の必要性や、ＬＣＤドライバ等のボード実装後に個別のチューニングを実施する必要性や、個人識別情報（ＩＤコード、暗号解読用キー、ＩＣカードの番号等）の多様な用途拡大に伴って低コストなヒューズの必要性が高まってきている。
【０００３】
従来、標準Ｃ−ＭＯＳプロセスで形成可能なヒューズ素子として、ポリシリコンや配線メタル層をレーザや電流で溶断するもの、絶縁ゲート膜等を電圧で破壊するもの、等があった。しかし、このような溶断や絶縁破壊等によるものでは一度しかプログラムできないため上述の用途には適さない。
【０００４】
一方、Ｃ−ＭＯＳプロセスで形成できるフローティングゲート型の不揮発性素子を利用するものであれば、電気的に消去・書込みが可能なヒューズが実現できるが、トランジスタに不揮発性を持たせるために従来のフラッシュメモリのような特別なプロセスを導入するのはコスト的観点から見合わない。また、標準Ｃ−ＭＯＳプロセスでのフローティングゲート型素子については、高集積化に伴い絶縁膜が薄くなるとデータ保持特性が悪くなるという問題があった。
【０００５】
そこで、例えば特許文献１・特許文献２には、標準Ｃ−ＭＯＳプロセスで製造可能な不揮発性記憶装置や特別なフローティングゲートを持たない不揮発性記憶装置が示されている。
【特許文献１】米国特許第６，５１８，６１４号公報
【特許文献２】特開２００４−５６０９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
このようなＣ−ＭＯＳプロセスで製造する不揮発性半導体記憶装置のデータ保持特性の不安定性を解消するために、Ｓ−ＲＡＭのように、負荷トランジスタと記憶トランジスタ（不揮発性素子）の直列回路を一対設け、それらをスタティックラッチ形態に接続してフリップフロップを構成することが有効である。
【０００７】
一方、ウエルに対するドレイン側の接合部を、不純物濃度の低い低濃度領域を有するＬＤＤ構造とし、ウエルに対するソース側の接合部を、上記低濃度領域が形成されていない構造とすることによって、Ｃ−ＭＯＳプロセスで作成するトランジスタであるにも拘わらず不揮発性をもたせることができる。
【０００８】
ところが、第１導電型の負荷トランジスタと第２導電型の記憶トランジスタの直列回路をクロスカップリッグして、且つ上記記憶トランジスタに上記オフセットを持たせたＬＤＤ構造を採用すると、後述するように記憶トランジスタの書込・消去時に不要なリーク電流が流れるという問題が生じる。
【０００９】
ここで上記リーク電流の問題について図１を参照して説明する。
この不揮発性メモリは、負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路を一対有し、それらをスタティックラッチ形態に接続したものである。記憶トランジスタＴ１２，Ｔ２２は半導体基板上のＰ型ウエルＷＰに構成されたＮ型ＭＯＳトランジスタである。負荷トランジスタＴ１１，Ｔ２１は半導体基板上のＮ型ウエルＷＮに構成されたＰ型ＭＯＳトランジスタである。このフリップフロップの入出力部と２つのビットラインＢＬＴ，ＢＬＢとの間にトランスファゲートＴ１３，Ｔ２３をそれぞれ接続している。
【００１０】
いま、記憶トランジスタＴ１２に書き込みを行う場合、たとえばビットラインＢＬＴを０Ｖ、ＢＬＢを６Ｖに定め、トランスファゲートＴ１３，Ｔ２３をそれぞれ導通させると、電源電圧ＶＣＣがビットラインＢＬＢから供給される高電圧より低いため、書き込み電流ＣＰ１が記憶トランジスタＴ１２→トランスファゲートＴ１３→ビットラインＢＬＴに流れるだけでなく、ビットラインＢＬＢ→トランスファゲートＴ２３→負荷トランジスタＴ２１→ＶＣＣの経路でリーク電流ＣＰ２が流れてしまう。
【００１１】
その結果、所望の書き込みトランジスタＴ１２に対して十分な電圧を供給することができず、また高電圧のリークパスが、書き込みを行うトランジスタＴ１２以外にも存在することになり、不要な電流供給が必要となってしまう。
【００１２】
そこで、この発明の目的は、前述の標準Ｃ−ＭＯＳプロセスで形成する不揮発性メモリの問題と記憶トランジスタに対する書き込み時の問題を解消した不揮発性記憶装置およびそれを備えた半導体集積回路装置を提供することにある。
【課題を解決するための手段】
【００１３】
この発明の代表的な構成は次のとおりである。
（１）標準Ｃ−ＭＯＳプロセスで記憶トランジスタを構成し、記憶トランジスタの消去時にゲート電極に印加する負電位の絶対値を小さくするために（低電圧動作のために）、第２導電型の半導体基板に第１導電型の深いウエルを備えるとともに、その深いウエル内に第２導電型のウエルを備え、不揮発性メモリは、負荷トランジスタと記憶トランジスタとの直列回路を一対有して、それらをスタティックラッチ形態に接続してなるフリップフロップを備えたものとし、記憶トランジスタは、第２導電型のウエル内に第１導電型のソース・ドレインを有し、ソース・ドレイン間のチャンネルの上部にゲート絶縁膜を介してゲート電極を有し、ゲート電極の側部に絶縁膜サイドスペーサを有し、ドレイン側の第２導電型ウエルに対する接合部が不純物濃度の低い低濃度領域を有するＬＤＤ構造であり、ソース側の第２導電型ウエルに対する接合部がＬＤＤ構造部分の低濃度領域が形成されていない構造（非ＬＤＤ構造）とする。
【００１４】
そして、不揮発性メモリを駆動する駆動回路は、記憶トランジスタのドレインに対してゲート電極およびソースに正電圧を印加し、絶縁膜サイドスペーサにチャンネルホットエレクトロンを注入して情報の書き込みを行い、ソースに対してゲート電極に負電圧を印加し、第１導電型のウエルに正電圧を印加して絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う回路とする。
【００１５】
そして、書き込み時に負荷トランジスタを介してフリップフロップの電源側へリーク電流が流れるのを遮断するリーク電流遮断素子を備える。
【００１６】
（２）前記フリップフロップの入出力と書き込み信号ライン（ビットライン）との間に書き込み選択用のトランスファゲートを設けるとともに、フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設ける。
【００１７】
（３）前記フリップフロップを構成する、スタティックラッチ形態に接続した前記２つの直列回路の回路構成を非対称にして不揮発性メモリに書き込み・消去が行われていない状態でのフリップフロップの差動動作点を予め偏位させておく。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的な効果は次のとおりである。
〔１〕通常のＣ−ＭＯＳプロセスで形成されるトランジスタの片側だけをオフセット構造にすることにより得られる不揮発性素子の特性は安定性・再現性が悪く、動作不良になる可能性が高いが、本発明によれば、４トランジスタによるフリップフロップ動作・構造によって動作安定性が飛躍的に向上する。
【００１９】
〔２〕不揮発性素子が形成されている第２導電型ウエルを第１導電型の深いウエル（ボトムウエル）で囲んだことによって、記憶トランジスタが半導体基板に対して電気的に分離され、不揮発性素子の書込み・消去動作において第２導電型ウエルに電位を印加することが可能となり、動作特性が向上する。
【００２０】
〔３〕不揮発性メモリに対する書き込み時に負荷トランジスタを介してフリップフロップの電源側へ不要なリーク電流が流れることがなく、書き込むべき記憶トランジスタのゲートに対して十分な電圧を供給でき、また不要な電流供給が不必要となって、安定した不揮発性記憶制御が可能となる。
【００２１】
〔４〕前記フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設けたことにより、不揮発性メモリに記憶されている状態が常時（セレクト信号等によって選択することなく）出力されるため、いわゆるヒューズとして用いることができる。
【００２２】
〔５〕フリップフロップを構成するスタティックラッチ形態に接続した２つの直列回路の回路構成を非対称にして不揮発性メモリに書き込み消去が行われていない状態でのフリップフロップの差動動作点を予め偏位させておくことにより、書き込み・消去を行う初期状態で所定の状態をとることができ、この不揮発性記憶装置を用いる制御プログラム処理が容易となる。
【発明を実施するための最良の形態】
【００２３】
第１の実施形態に係る不揮発性記憶装置およびそれを備えた半導体集積回路装置について図２〜図６を参照して説明する。
図２−１，図２−２は不揮発性記憶装置の不揮発性メモリ部分の回路図である。（Ａ）はこの発明に係る不揮発性メモリ部分の回路図、（Ｂ）はその比較例としての不揮発性メモリ部分の回路図である。
【００２４】
（Ａ）に示すように、負荷トランジスタＴ１１，Ｔ２１と記憶トランジスタＴ１２，Ｔ２２との直列回路を一対有し、それらをスタティックラッチ形態に接続してフリップフロップを構成している。記憶トランジスタＴ１２，Ｔ２２はそれぞれ他のＮ型ＭＯＳトランジスタとは別の、Ｐ型ウエル内に構成したＮ型ＭＯＳトランジスタである。フリップフロップの電源側と電源ラインＶＣＣとの間には、Ｐ型ＭＯＳトランジスタであるリーク電流遮断素子Ｔ６を設けている。このリーク電流遮断素子Ｔ６のゲートにはゲート制御信号ＰＧＡＴＥのラインを接続している。またフリップフロップの記憶トランジスタ側にはセレクトラインＳＬを接続している。
【００２５】
上記フリップフロップの２つの入出力部と２つのビットラインＢＬＴ（BitLine-True），ＢＬＢ（BitLine-Bar）との間にＮ型（またはＰ型）ＭＯＳトランジスタであるトランスファゲートＴ１３，Ｔ２３をそれぞれ設けている。これらのトランスファゲートＴ１３，Ｔ２３のゲートにはワードラインＷＬを接続している。
【００２６】
上記フリップフロップの２つの入出力部にはＰ型ＭＯＳトランジスタＴ１４，Ｔ２４とＮ型ＭＯＳトランジスタＴ１５，Ｔ２５からなるＣ−ＭＯＳインバータＩＮＶ１，ＩＮＶ２をそれぞれ接続している。これらのインバータの電源側に電源ラインＶＣＣを接続していて、一方のインバータＩＮＶ２からこの不揮発性記憶装置の記憶状態の出力信号を取り出している。
【００２７】
この図２−１，図２−２に表れているＮ型ＭＯＳトランジスタはすべてＰ型ウエルＷＰに設け、このＰ型ウエルをＮ型ウエルで囲んで電気的に独立であるように構成し、ＭＷＥＬに接続している。
図２−２は図２−１に示したリーク電流遮断素子Ｔ３を設けない場合の構成例である。
【００２８】
図３は図２−１に示した不揮発性記憶装置のブロック図である。図２−１に示した記憶トランジスタＴ１２，Ｔ２２は不揮発性記憶手段Ｂ１を構成し、負荷トランジスタＴ１１，Ｔ２１は検出手段Ｂ２を構成している。リーク電流遮断素子Ｔ３はリーク電流遮断手段Ｂ３を構成している。トランスファゲートＴ１３，Ｔ２３は選択手段Ｂ４，Ｂ５を構成している。そして、インバータＩＮＶ１，ＩＮＶ２は読出手段Ｂ６，Ｂ７をそれぞれ構成している。この不揮発性記憶手段Ｂ１と検出手段Ｂ２とでフリップフロップを構成している。
【００２９】
図１５は、図２−１，図２−２に示した各信号ラインに印加する電圧の例を示している。この図２−１，図２−２に示す構成で、記憶トランジスタＴ１２に書き込みを行う場合、この図１５および図２−１，図２−２の図中に示すように電圧を各信号ラインに印加する。
【００３０】
図２−２（Ａ）に示すように、リーク電流遮断素子Ｔ６を設けない場合、書込時にＳＬ→Ｔ１２→Ｔ１３→ＢＬＴの経路で電流が流れ、書き込みトランジスタＴ１２のドレインから絶縁膜サイドスペーサにチャンネルホットエレクトロンが注入されて書き込みが行われる。（このチャンネルホットエレクトロンの注入については後述。）しかし、これとともにＢＬＢ→Ｔ２３→Ｔ２１→ＶＣＣの経路に不要なリークパスが生じ、ＢＬＢから供給される高電圧がＶＣＣにリークして、記憶トランジスタＴ１２のゲートに対して十分な電圧が供給できない。また、不要な電流供給が必要となってしまう。
【００３１】
また、図２−２（Ｂ）に示すように、リーク電流遮断素子Ｔ６を設けない場合、消去時には、ＶＣＣ（３Ｖ）→負荷トランジスタＴ１１→トランスファゲートＴ１３→ＢＬＴ（−３Ｖ）の経路、およびＶＣＣ（３Ｖ）→負荷トランジスタＴ２１→トランスファゲートＴ２３→ＢＬＢ（−３Ｖ）の経路にそれぞれ不要なリークパスが生じる。そのため、ＢＬＢ，ＢＬＴの−３Ｖが記憶トランジスタＴ１２，Ｔ２２のゲートに供給できず確実な消去が行えない。
【００３２】
これに対して図２−１に示したようにフリップフロップの負荷トランジスタＴ１１，Ｔ２１と電源ＶＣＣとの間にリーク電流遮断素子Ｔ６を設け、書込・消去時にはゲート信号ＰＧＡＴＥに高電圧（６Ｖ）を印加してリーク電流遮断素子Ｔ６をＯＦＦ状態とする。このことにより上記不要なリークパスをすべて遮断することができる。
【００３３】
図４〜図６は記憶トランジスタの半導体基板上における構成を示す主要部の断面図である。
図４において、抵抗率１０ΩｃｍのＰ型シリコン基板１０１の表面領域に、深さ２μｍ、平均リン濃度１×１０17ｃｍ-3の深いＮ型ウエル１０３を配置し、深いＮ型ウエル１０３の内部に深さ０．８μｍ、平均ボロン濃度２×１０17ｃｍ-3のＰ型ウエル１０４を配置している。このＰ型ウエル１０４には、深さ２５０ｎｍのトレンチ（素子分離）１０２によって分離した記憶素子であるＮチャンネル型トランジスタを構成している。このＮチャンネル型トランジスタは、膜厚５ｎｍのゲート酸化膜１０５、膜厚２００ｎｍでリン濃度２×１０20ｃｍ-3のポリシリコン膜からなる長さ０．３μｍのゲート電極１０６、平均砒素濃度５×１０18ｃｍ-3のドレインエクステンション１０７、それぞれ平均砒素濃度１×１０20ｃｍ-3のドレイン１０９，ソース１１５、膜厚５０ｎｍの絶縁膜サイドスペーサ１０８から構成している。また、前記深いＮ型ウエル１０３へ接続するための平均砒素濃度１×１０20ｃｍ-3のＮ型拡散層１１０と、前記Ｐ型ウエル１０４へ接続するための平均ボロン濃度１×１０20ｃｍ-3のＰ型拡散層１１１をそれぞれ配置している。
【００３４】
この記憶トランジスタであるＮチャンネル型トランジスタには、そのソース側にエクステンションを形成していないため、初期しきい電圧は１．２Ｖである。この初期しきい値電圧はトランジスタの特殊な構造によるものでありバラツキが大きい。
【００３５】
この図４は書込み時の電圧配置を示している。書込み動作は、Ｎ型ドレイン線ＶＤへ０Ｖを印加し、Ｎ型ソース線ＶＳへ接合耐圧以下の正電圧（６Ｖ）を印加してチャンネルホットエレクトロンＨＥを前記絶縁膜サイドスペーサ１０８へ注入して、トラップされた電子によりしきい電圧を上昇させる（すなわち書込み状態を得る）ことにより行う。この書込状態のしきい値電圧もトランジスタの特殊な構造に依存し、バラツキが大きい。
【００３６】
図５は読出時の電圧配置の例を示している。読出動作は、Ｎ型ソース線ＶＳを０Ｖとし、ゲート線ＶＧに対して書き込み状態のしきい値を下回る電圧１．８Ｖを印加した時のＮ型ドレイン線（ＶＤ）の電圧を読み取ることによって行う。すなわちドレイン線ＶＤが１．８Ｖのとき書き込み状態、０Ｖのとき非書き込み状態（消去状態）と見なす。
【００３７】
図６は消去時の電圧配置を示している。消去動作は、Ｎ型ソース線ＶＳへ接合耐圧以下の正電圧（６Ｖ）を印加し、ゲート線ＶＧに負電圧（−３Ｖ）を印加して、Ｎ型ソースからアバランシェホットホールＨＨを絶縁膜サイドスペーサ１０８へ注入することによって、前記トラップされているホットエレクトロンを中和してしきい値電圧を低下させることによって行う。
【００３８】
次に、第２の実施形態に係る不揮発性記憶装置の他の構成を、回路図として図７に示す。図２−１に示した例では２つの負荷トランジスタＴ１１，Ｔ２１のソース側を共通接続して１つのリーク電流遮断素子Ｔ６を介して電源ラインＶＣＣに接続したが、この図７に示す例では、２つのリーク電流遮断素子Ｔ１６，Ｔ２６を設けている。またＰチャンネル型トランジスタＴ１６，Ｔ２６，Ｔ１１，Ｔ２１，Ｔ１４，Ｔ２４をそれぞれに共通のＮ型ウエルに構成してそのＮ型ウエルに電圧６Ｖ（ＶＰ６）を印加するようにしている。
このようにリーク電流遮断素子を２つ設けてもよい。
【００３９】
次に、第３の実施形態に係る不能揮発性記憶装置の構成を、図８〜図１１を基に説明する。
図２−１または図７に示した例では、フリップフロップに接続される回路の構成を対称にしたが、図８〜図１１に示すそれぞれの例ではこれを非対称にして、不揮発性メモリ（フリップフロップ）に書き込みも消去を行っていない状態でフリップフロップの差動動作点を予め偏位させておく。
【００４０】
図８に示す例では、図中Ｖで示すように、図７におけるＣ−ＭＯＳインバータＩＮＶ１に相当する回路を設けていない。このことによりフリップフロップの図中左右方向の入出力部の負荷の重さがアンバランスとなり、フリップフロップの差動動作点が予め偏位することになる。すなわち２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、フリップフロップの第１の入出力部Ｐ１より第２の入出力部Ｐ２に繋がっている容量が大きいため、Ｐ２に比べてＰ１の電位が速やかに上昇してＴ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。
【００４１】
図９に示す例では、２つの負荷トランジスタＴ１１，Ｔ２１のチャンネル幅をアンバランスにしている。この例では負荷トランジスタＴ１１のチャンネル幅を負荷トランジスタ２１のチャンネル幅の２倍にして、負荷トランジスタＴ１１のＯＮ時の抵抗値をＴ２１に比べて１／２としている。そのため、記憶トランジスタＴ１２，Ｔ２２の両方が記憶・消去されていない状態で電源が投入されると、Ｐ２に比べてＰ１の電位上昇が速くなって、図８の場合と同様に、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。
【００４２】
図１０に示す例では、フリップフロップの２つの入出力部Ｐ１，Ｐ２にそれぞれキャパシタを接続した例である。この例では、Ｐ１と電源ラインＶＣＣとの間にキャパシタＣ１１を設け、Ｐ２とグランドとの間にキャパシタＣ２２を設けている。これらのキャパシタの容量は例えば５０ｆＦ程度である。
【００４３】
これにより、２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のＰ１点の電位上昇は速くなり、Ｐ２点の電位上昇は遅くなるので、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。
【００４４】
この図１０に示した例では、Ｐ１，Ｐ２のいずれにもキャパシタを接続したが、一方にのみ接続してもフリップフロップに接続される回路の構成を非対称にできる。
【００４５】
図１１に示す例では、２つの負荷トランジスタＴ１１，Ｔ２１のソース側を共通接続することなく、リーク電流遮断素子Ｔ１６，Ｔ２６のチャンネル幅をアンバランスにした例である。この例では、Ｔ２６に比べてＴ１６のチャンネル幅を２倍にして、そのＯＮ時の抵抗値を１／２としている。したがって２つの記憶トランジスタＴ１２，Ｔ２２のいずれにも書き込み・消去を行っていない状態で電源を投入すると、電源投入直後のＰ１点に比べてＰ１点の電位上昇が速くなるので、Ｔ１１，Ｔ２２がＯＮ状態、Ｔ１２，Ｔ２１がＯＦＦ状態となって安定する。なお、上記のチャンネル幅をアンバランスに代わりにチャンネル長をアンバランスにしてもよい。
【００４６】
次に、第４の実施形態に係る不揮発性記憶装置の構成を回路図として図１２に示す。この第４の実施形態も、フリップフロップに接続される回路の構成を非対称とした例を示すものである。図１２（Ａ）の例では、フリップフロップの一方の入出力部Ｐ１にＣ−ＭＯＳインバータを接続することなく、Ｐ１とグランドとの間にキャパシタＣ１２を設け、他方の入出力部Ｐ２にＣ−ＭＯＳインバータＩＮＶ２を接続するとともに電源ラインＶＣＣとの間にキャパシタＣ２１を設けている。
【００４７】
このように第３の実施形態で示した非対称構造を組み合わせてもよい。そのことによって非対称性の相乗効果によってフリップフロッフの差動動作点を予め大きく偏位させることができる。
【００４８】
また、図１２（Ｂ）に示す例は、図１２（Ａ）のトランスファゲートＴ１３，Ｔ２３を共にＰチャンネル型トランジスタで構成したものである。
【００４９】
トランスファゲートＴ１３，Ｔ２３が図１２（Ａ）のようにＮチャンネル型トランジスタであれば、そのしきい値電圧分、電源投入後のＰ１，Ｐ２点の電位上昇が遅れるが、この図１２（Ｂ）のように、トランスファゲートＴ１３，Ｔ２３をＰチャンネル型トランジスタで構成すれば、Ｔ１３，Ｔ２３はビットラインＢＬＴ，ＢＬＢに印加される６Ｖをフリップフロップの入出力部Ｐ１，Ｐ２にそのまま通すので、電源投入後のＰ１，Ｐ２点の電位上昇を早めることができ、電源投入直後から適正な出力が得られるまでの時間を短縮化できる。
【００５０】
次に、第５の実施形態に係るＲＦＩＤチップの構成を、図１３を参照して説明する。
図１３は、本発明に係る不揮発性記憶装置を搭載したＲＦＩＤチップの回路ブロックである。パッドＰ１，Ｐ２には、外部のリーダから発信されたＲＦ信号を受信するために、チップ外部に配置されたアンテナＬを接続する。前記パッドＰ１−Ｐ２間には容量１２０ｐＦの電源キャパシタＣＴ、電圧クランプ回路（Voltage Clamp）、電源モジュレータ（Modulator）、およびブリッジ整流器（Bridge Rectifier）をそれぞれ接続している。ブリッジ整流器の出力には電源安定化キャパシタＣＦを接続し、出力電圧を検出するための電圧レギュレータ（Regulator）の制御信号を前記電圧クランプ回路へフィードバックして電源電圧の安定化が図っている。また、前記ブリッジ整流器の出力には、内部電源電圧（Ｖｃｃ）を発生するＶｃｃ検出回路（Ｖｃｃ Detector）、Ｖｃｃ以外の各種電圧を発生する昇圧回路（Ｖｐｐ Generator）をそれぞれ接続している。また、前記ブリッジ整流器の出力には、前記ブリッジ整流器により受信したＲＦ信号に含まれる動作モードを検出する回路（Mode Selector）、クロック検出回路（Clock Extractor）、および不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）への書込みデータを取り出す回路（Data Modulator）を設けている。コントローラ（Controller）は動作モードのデータを受けて不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）の動作を制御する。
【００５１】
このＲＦＩＤチップに搭載された不揮発性記憶装置のモジュール（ＥＥＰＲＯＭ）には、チップ認証のためのＩＤ番号、宅配便用の住所、バーコードを代替する商品情報（価格、生産日、生産地、生産者、成分情報等）、航空貨物タグの必要情報（便名、所有者名、搭乗地、目的地等）等を書き込む。
【００５２】
次に、第６の実施形態に係るシステムＬＳＩ救済用不揮発性メモリの構成を、図１４を参照して説明する。
図１４は本発明に係る半導体集積回路装置の一例であるシステムＬＳＩの概略チップ平面図である。同図に示されるシステムＬＳＩは、特に制限されないが、半導体基板の周縁に多数のボンディングパッド等の外部接続電極１２０を配置し、その内側に外部入出力回路１２１、アナログ入出力回路１２２を設けている。外部入出力回路１２１およびアナログ入出力回路１２２は３．３Ｖのような相対的にレベルの高い外部電源を動作電源とする。レベルシフト回路１２３は前記外部電源を１．８Ｖのような内部電源電圧に降圧する。レベルシフト回路１２３の内側には、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）１２４、中央処理装置（ＣＰＵ）１２５、キャッシュメモリ（ＣＡＣＨ）１２６、ロジック回路（Ｌｏｇｉｃ）１２７、フェーズ・ロックド・ループ回路（ＰＬＬ）１２８、アナログ・ディジタル変換回路（ＡＤＣ）１２９、およびディジタル・アナログ変換回路（ＤＡＣ）１３０、システムコントローラ（ＳＹＳＣ）１３１を有する。１３２、１３３、１３４で示されるものはそれぞれ電気的に消去および書き込みが可能な不揮発性メモリ（ＥＥＰＲＯＭ）であり、本発明の不揮発性記憶装置を所定容量分備えたものである。
【００５３】
前記不揮発性メモリ１３２はＳＲＡＭ１２４の救済情報（欠陥メモリセルを冗長メモリセルに置き換える為の制御情報）の格納に利用する。
【００５４】
また、不揮発性メモリ１３３は、アナログ回路の回路定数を調整する定数トリミング回路の前記回路定数を特定するための情報の格納のために、またはアナログ回路の発振周波数のトリミングデータの格納のために、さらにまたは電圧トリミング回路の前記参照電圧を特定するための情報の記憶に利用するものであり、ヒューズによる救済用プログラム回路に代えて搭載している。
【００５５】
また、前記不揮発性メモリ１３４は、メモリ容量２５６ビットを搭載しており、チップのＩＤ情報、チップの動作モード情報、および所望のデータの格納に利用する。
【図面の簡単な説明】
【００５６】
【図１】従来技術による不揮発性記憶装置の構成を示す図である。
【図２−１】第１の実施形態に係る不揮発性記憶装置の回路図である。
【図２−２】第１の実施形態に係る不揮発性記憶装置の比較例としての不揮発性記憶装置の回路図である。
【図３】図２−１に示した不揮発性記憶装置のブロック図である。
【図４】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、書き込み時の電圧配置を示す図である。
【図５】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、読出し時の電圧配置を示す図である。
【図６】同不揮発性記憶装置に用いる記憶トランジスタの半導体基板上の構成を示す部分断面図であり、消去時の電圧配置を示す図である。
【図７】第２の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図８】第３の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図９】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１０】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１１】第３の実施形態に係る不揮発性記憶装置の他の構成を示す回路図である。
【図１２】第４の実施形態に係る不揮発性記憶装置の構成を示す回路図である。
【図１３】第５の実施形態に係るＲＦＩＤチップの構成を示す図である。
【図１４】第６の実施形態に係るシステムＬＳＩチップの概略平面図である。
【図１５】図２−１，図２−２に示した各信号ラインに印加する電圧の例を示す図である。
【符号の説明】
【００５７】
１０１−Ｐ型シリコン基板（第２導電型の半導体基板）
１０２−トレンチ
１０３−深いＮ型ウエル（第１導電型の深いウエル）
１０４−Ｐ型ウエル（第２導電型のウエル）
１０５−ゲート酸化膜
１０６−ゲート電極
１０７−ドレインエクステンション
１０８−絶縁膜サイドスペーサ
１０９−ドレイン
１１０−Ｎ型拡散層
１１１−Ｐ型拡散層
１１５−ソース
Ｔ１１，Ｔ２１−負荷トランジスタ
Ｔ１２，Ｔ２２−記憶トランジスタ
Ｔ１３，Ｔ２３−トランスファゲート
ＩＮＶ１，ＩＮＶ２−インバータ（バッファ回路）
Ｔ６，Ｔ１６，Ｔ２６−リーク電流遮断素子
ＷＰ−Ｐ型ウエル
ＷＮ−Ｎ型ウエル
ＨＥ−チャンネルホットエレクトロン
ＨＨ−アバランシェホットホール
ＶＤＮ−深いＮ型ウエル線
ＶＳ−ソース線
ＶＤ−ドレイン線
ＶＧ−ゲート線
【特許請求の範囲】
【請求項１】
負荷トランジスタと記憶トランジスタとの直列回路を一対有し、それらをスタティックラッチ形態に接続して成るフリップフロップを備えた不揮発性メモリと、該不揮発性メモリを駆動する駆動回路とを半導体基板上に設けた不揮発性記憶装置であって、
前記半導体基板は第２導電型であり、該半導体基板に第１導電型の深いウエルを備えるとともに、該第１導電型の深いウエル内に第２導電型のウエルを備え、
前記記憶トランジスタは、前記第２導電型のウエル内に第１導電型のソース・ドレインを有し、前記ソース・ドレイン間のチャンネルの上部にゲート絶縁膜を介してゲート電極を有し、該ゲート電極の側部に絶縁膜サイドスペーサを有し、且つ、前記ドレイン側の前記第２導電型のウエルに対する接合部が不純物濃度の低い低濃度領域を有するＬＤＤ構造であり、前記ソース側の前記第２導電型のウエルに対する接合部が前記ＬＤＤ構造部分の低濃度領域が形成されてない構造であり、
前記駆動回路は、前記記憶トランジスタのドレインに対して前記ゲート電極および前記ソースに正電圧を印加して、前記絶縁膜サイドスペーサにチャンネルホットエレクトロンを注入して情報の書込みを行い、前記ソースに対して前記ゲート電極に負電圧を印加し、前記第１導電型のウエルに正電圧を印加して、前記絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う回路を備え、
前記不揮発性メモリは、書込・消去時に前記負荷トランジスタを介して前記フリップフロップの電源側へリーク電流が流れる電流経路に接続したリーク電流遮断素子を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
前記フリップフロップの入出力部と書込信号ラインとの間に書込選択用のトランスファゲートトランジスタを設けるとともに、前記フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設けた請求項１に記載の不揮発性記憶装置。
【請求項３】
前記フリップフロップに接続される回路の構成を非対称にして、前記不揮発性メモリに書き込みも消去も行われていない状態での前記フリップフロップの差動動作点を予め偏位させた請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記バッファ回路を前記フリップフロップの２つの入出力部のうち一方にのみ設けることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項５】
前記一対の直列回路のそれぞれに含まれる負荷トランジスタのチャンネルの長さまたは幅をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項６】
前記フリップフロップの２つの入出力に対する付加容量をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項７】
前記リーク電流遮断素子を前記一対の直列回路に含まれる負荷トランジスタにそれぞれ接続するとともに、該リーク電流遮断素子のチャンネルの長さまたは幅をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、被救済回路と、該被救済回路を代替する救済回路とを含み、前記不揮発性記憶装置を、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路とした半導体集積回路装置。
【請求項９】
前記被救済回路はＲＡＭに内蔵されたメモリセルアレイである請求項８に記載の半導体集積回路装置。
【請求項１０】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路を、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１１】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路を、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１２】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路を、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１３】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路を、前記セキュリティ回路のチップを特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１】
負荷トランジスタと記憶トランジスタとの直列回路を一対有し、それらをスタティックラッチ形態に接続して成るフリップフロップを備えた不揮発性メモリと、該不揮発性メモリを駆動する駆動回路とを半導体基板上に設けた不揮発性記憶装置であって、
前記半導体基板は第２導電型であり、該半導体基板に第１導電型の深いウエルを備えるとともに、該第１導電型の深いウエル内に第２導電型のウエルを備え、
前記記憶トランジスタは、前記第２導電型のウエル内に第１導電型のソース・ドレインを有し、前記ソース・ドレイン間のチャンネルの上部にゲート絶縁膜を介してゲート電極を有し、該ゲート電極の側部に絶縁膜サイドスペーサを有し、且つ、前記ドレイン側の前記第２導電型のウエルに対する接合部が不純物濃度の低い低濃度領域を有するＬＤＤ構造であり、前記ソース側の前記第２導電型のウエルに対する接合部が前記ＬＤＤ構造部分の低濃度領域が形成されてない構造であり、
前記駆動回路は、前記記憶トランジスタのドレインに対して前記ゲート電極および前記ソースに正電圧を印加して、前記絶縁膜サイドスペーサにチャンネルホットエレクトロンを注入して情報の書込みを行い、前記ソースに対して前記ゲート電極に負電圧を印加し、前記第１導電型のウエルに正電圧を印加して、前記絶縁膜サイドスペーサにアバランシェホットホールを注入して情報の消去を行う回路を備え、
前記不揮発性メモリは、書込・消去時に前記負荷トランジスタを介して前記フリップフロップの電源側へリーク電流が流れる電流経路に接続したリーク電流遮断素子を備えたことを特徴とする不揮発性記憶装置。
【請求項２】
前記フリップフロップの入出力部と書込信号ラインとの間に書込選択用のトランスファゲートトランジスタを設けるとともに、前記フリップフロップの入出力部にＣ−ＭＯＳインバータを含むバッファ回路を設けた請求項１に記載の不揮発性記憶装置。
【請求項３】
前記フリップフロップに接続される回路の構成を非対称にして、前記不揮発性メモリに書き込みも消去も行われていない状態での前記フリップフロップの差動動作点を予め偏位させた請求項１または２に記載の不揮発性記憶装置。
【請求項４】
前記バッファ回路を前記フリップフロップの２つの入出力部のうち一方にのみ設けることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項５】
前記一対の直列回路のそれぞれに含まれる負荷トランジスタのチャンネルの長さまたは幅をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項６】
前記フリップフロップの２つの入出力に対する付加容量をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項７】
前記リーク電流遮断素子を前記一対の直列回路に含まれる負荷トランジスタにそれぞれ接続するとともに、該リーク電流遮断素子のチャンネルの長さまたは幅をアンバランスにすることによって前記フリップフロップの差動動作点を偏位させた請求項３に記載の不揮発性記憶装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、被救済回路と、該被救済回路を代替する救済回路とを含み、前記不揮発性記憶装置を、前記救済回路で代替すべき被救済回路を特定する救済情報の記憶回路とした半導体集積回路装置。
【請求項９】
前記被救済回路はＲＡＭに内蔵されたメモリセルアレイである請求項８に記載の半導体集積回路装置。
【請求項１０】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、アナログ回路と、その回路定数を調整する定数トリミング回路とを含み、前記不揮発性記憶回路を、前記定数トリミング回路の前記回路定数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１１】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、発振回路と、その発振周波数を調整する周波数トリミング回路とを含み、前記不揮発性記憶回路を、前記周波数トリミング回路の前記発振周波数を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１２】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、参照電圧発生回路と、その発生した参照電圧を調整する電圧トリミング回路とを含み、前記不揮発性記憶回路を、前記電圧トリミング回路の前記参照電圧を特定するための情報の記憶回路とした半導体集積回路装置。
【請求項１３】
請求項１〜７のうちいずれか１項に記載の不揮発性記憶装置と、チップを特定するためのセキュリティ回路を含み、前記不揮発性記憶回路を、前記セキュリティ回路のチップを特定するための情報の記憶回路とした半導体集積回路装置。
【図１】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２−１】
【図２−２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２００７−１５７１８３（Ｐ２００７−１５７１８３Ａ）
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願番号】特願２００５−３４６６７１（Ｐ２００５−３４６６７１）
【出願日】平成１７年１１月３０日（２００５．１１．３０）
【出願人】（５０３２９１４３９）株式会社ＧＥＮＵＳＩＯＮ (33)
【Ｆターム（参考）】
【公開日】平成１９年６月２１日（２００７．６．２１）
【国際特許分類】
【出願日】平成１７年１１月３０日（２００５．１１．３０）
【出願人】（５０３２９１４３９）株式会社ＧＥＮＵＳＩＯＮ (33)
【Ｆターム（参考）】
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