【課題】１つの実施形態は、例えば、電源オフ時における消費電力を低減することを目的とする。
【解決手段】１つの実施形態によれば、メモリセルは、第１の駆動トランジスタと第１の負荷トランジスタと第１の読み出し転送トランジスタと第１の書き込み転送トランジスタと第２の駆動トランジスタと第２の負荷トランジスタと第２の読み出し転送トランジスタと第２の書き込み転送トランジスタと１以上の抵抗変化素子とを有する。１以上の抵抗変化素子は、両端に印加されるバイアスの方向に依存して抵抗が変化する。１以上の抵抗変化素子は、第１の記憶ノード及び第１の書き込み転送トランジスタの間と第２の記憶ノード及び第２の書き込み転送トランジスタの間との少なくとも一方に配される。 （もっと読む）

【課題】不揮発性メモリ部内蔵のＳＲＡＭの特性の向上を図る。
【解決手段】ＳＲＡＭを構成するアクセストランジスタＡｃｃ１とビット線ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ１を設け、アクセストランジスタＡｃｃ２とビット線／ＢＬとの間に抵抗変化層Ｒを有するＲｅＲＡＭ部ＲＭ２を設ける。ＳＲＡＭ通常動作期間の終了時において、例えば、蓄積ノードＡに低電位（Ｌ＝０Ｖ）、蓄積ノードＢに高電位（Ｈ＝１．５Ｖ）が保持されている場合、ＲｅＲＡＭ部ＲＭ１をオン状態（ＯＮ）とし、ＲｅＲＡＭ部ＲＭ２をオフ状態（ＯＦＦ）とすることで、ＳＲＡＭの保持データをＲｅＲＡＭ部へ書き込み、再び、ＳＲＡＭ通常動作となった場合には、蓄積ノードＡおよびＢに対応するデータ書き戻すとともに、ＲｅＲＡＭ部ＲＭ１、ＲＭ２の双方をオン状態に（リセット）する。 （もっと読む）

【課題】消費電力を抑えることができる記憶素子、当該記憶素子を用いた信号処理回路を提供する。
【解決手段】一対のインバータ（クロックドインバータを含む）を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積および放出を制御するスイッチング素子とを設ける。例えば、容量素子の一方の電極を一対のインバータのいずれかの入力あるいは出力である第１のノードに接続し、他方の電極をスイッチング素子の一方の電極に接続する。スイッチング素子の他方の電極は前記インバータの出力あるいは入力である第２のノードに接続する。ここで、第１のノードの電位と第２のノードの電位は互いに逆の位相である。このような接続により、データ回復時における第１のノードと第２のノードの電位差の絶対値を十分に大きくすることができ、データ回復時のエラーを減らせる。 （もっと読む）

【課題】ＣＭＯＳ製造プロセスに用いることのできる材料を用いかつノイズマージンの広い不揮発性メモリを提供する。
【解決手段】本実施形態の不揮発性メモリによれば、第１および第２のＰチャネルトランジスタはそれぞれ第１の半導体領域上に設けられ、第１の半導体領域上に、第１の絶縁膜と、第１のフローティングゲート、第２の絶縁膜、第２のフローティングゲート、第３の絶縁膜、および第１の制御ゲートが、この順序で積層された構造を有し、前記第１および第２のＮチャネルトランジスタはそれぞれ第２の半導体領域上に設けられ、前記第２の半導体領域上に、第４の絶縁膜、第３のフローティングゲート、第５の絶縁膜、第４のフローティングゲート、第６の絶縁膜、および第２の制御ゲートがこの順序で積層された積層構造を有している。 （もっと読む）

【課題】ＳＲＡＭの読み書き機能と不揮発性メモリの不揮発記憶特性をあわせ持つ不発揮性ＳＲＡＭセルを提供する。
【解決手段】二つの出力ノードを設けるラッチと、前記二つの出力ノードのうちの一つとビットラインペアのうちの一つとの間に接続されるアクセストランジスタからなるＳＲＡＭセルにおいて、前記二つの出力ノードのうちの一つと電圧ラインとの間に不揮発性メモリ素子を接続することにより、不揮発性ＳＲＡＭセルを構成する。 （もっと読む）

【課題】低消費電力動作が可能で、且つキャッシュヒット率が向上したキャッシュメモリと、その駆動方法を提供する。
【解決手段】キャッシュメモリが有するメモリセット内の１つのメモリセルに２つのデータ格納部（第１格納部、第２格納部）と、１つのデータ転送部を設ける構成とし、２つのデータ格納部間でデータ転送部を介してそれぞれのデータを移行できる構成とする。さらに、２つのデータ格納部のうち、いずれか１つのデータ格納部は、外部から入力されるデータを格納可能で、且つメモリセットに対に設けられる比較回路にデータを出力可能な構成とすればよい。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１及び第２のノードを有する論理回路と、第１のノードに接続された第１の記憶回路と、第２のノードに接続された第２の記憶回路と、第１のノード、第２のノード、第１の記憶回路、及び第２の記憶回路に接続されたプリチャージ回路と、を有し、読み出しの際に、プリチャージ回路は、プリチャージ電位を第１のノード及び第２のノードに出力し、第１の記憶回路及び第２の記憶回路は、チャネルが酸化物半導体膜に形成されるトランジスタを含む記憶装置である。 （もっと読む）

【課題】電源の供給を停止しても、記憶している論理状態が消えない記憶装置を提供する。また、該記憶装置を用いることで、電源供給停止により消費電力を抑えることができる信号処理回路を提供する。
【解決手段】第１乃至第４のノードを有する論理回路と、第１のノード、第２のノード、及び第３のノードと接続された第１の制御回路と、第１のノード、第２のノード、及び第４のノードと接続された第２の制御回路と、第１のノード、第１の制御回路、及び第２の制御回路に接続された第１の記憶回路と、第２のノード、第１の制御回路、及び第２の制御回路に接続された第２の記憶回路と、を有する記憶装置である。 （もっと読む）

【課題】電力の供給が停止した後もデータを保持することができる、新たな構成の記憶素子を提供することを目的の一とする。
【解決手段】記憶素子は、ラッチ回路と、第１の選択回路と、第２の選択回路と、第１の不揮発性記憶回路と、第２の不揮発性記憶回路と、を有する。また、第１の不揮発性記憶回路及び第２の不揮発性記憶回路は、それぞれトランジスタ及び容量素子を有する。第１及び第２の不揮発性記憶回路のそれぞれが有するトランジスタは、チャネルが酸化物半導体膜に形成されるトランジスタである。当該トランジスタは、オフ電流が極めて低いため、トランジスタと容量素子の接続点であるノードにデータが入力された後、トランジスタがオフ状態となり、電源電圧の供給が停止しても、長期間にわたりデータを保持することができる。 （もっと読む）

【課題】低消費電力及び小面積の不揮発性コンフィギュレーションメモリを提案する。
【解決手段】実施形態の不揮発性コンフィギュレーションメモリは、ゲートに出力ノードＤ１２が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１１が接続されるトランジスタＭ１１と、ゲートに出力ノードＤ１１が接続され、ソースに第１の電圧が印加され、ドレインに出力ノードＤ１２が接続されるトランジスタＭ１２と、制御ゲートにワード線ＷＬ１１が接続され、ソースに第１の電圧よりも低い第２の電圧が印加され、ドレインに出力ノードＤ１１が接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１１と、制御ゲートにワード線ＷＬ１２が接続され、ソースに第２の電圧が印加され、ドレインに出力ノードがＤ１２接続され、記憶層に不揮発的に記憶されるデータにより閾値が変化するトランジスタＦ１２とを備える。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる信号処理回路。特に、短時間の電源停止により消費電力を抑えることができる信号処理回路。
【解決手段】制御装置と、演算装置と、緩衝記憶装置とを有し、緩衝記憶装置は、主記憶装置から、或いは演算装置から送られてきたデータを、制御装置からの命令に従って記憶し、緩衝記憶装置は複数のメモリセルを有し、メモリセルは、チャネル形成領域に酸化物半導体を含むトランジスタと、トランジスタを介してデータの値に従った量の電荷が供給される記憶素子とを有する信号処理回路。 （もっと読む）

【課題】故障率及び消費電力を充分に小さくすることができる不揮発性記憶素子を提供する。
【解決手段】複数のメモリセルが配列された不揮発性記憶素子１００であって、複数のメモリセルのそれぞれは、端子Ａと端子Ｂとを有するインバータ部と、端子Ａとビット線１４０との導通及び非導通を切り替える選択トランジスタ１２０と、端子Ｂとビット線１４１との導通及び非導通を切り替える選択トランジスタ１２１と、一端が端子Ａに接続された固定抵抗１３０と、固定抵抗１３０の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２２と、一端が端子Ｂに接続され、固定抵抗１３０より高抵抗又は低抵抗となることが可能な可変抵抗１３１と、可変抵抗１３１の他端と信号線１４４との導通及び非導通を切り替える制御トランジスタ１２３とを備える。 （もっと読む）

【課題】複雑な作製工程を必要とせず、消費電力を抑えることができる記憶装置、当該記憶装置を用いた信号処理回路の提供を目的の一つとする。
【解決手段】インバータまたはクロックドインバータなどの、入力された信号の位相を反転させて出力する位相反転素子を用いた記憶素子内に、データを保持するための容量素子と、当該容量素子における電荷の蓄積及び放出を制御するスイッチング素子とを設ける。上記スイッチング素子には、酸化物半導体をチャネル形成領域に含むトランジスタを用いる。そして、上記記憶素子を、信号処理回路が有する、レジスタやキャッシュメモリなどの記憶装置に用いる。 （もっと読む）

【課題】書き込み回数に制限がなく、回路規模の増加に対して消費電力を抑制することができる半導体集積回路を提供する。
【解決手段】ルックアップテーブル１０１とフリップフロップ１０２Ａのラッチ回路以外の回路構成部との電源供給経路を分離し、ルックアップテーブル１０１とラッチ回路以外の回路構成部とを別個に電源制御する電源コントローラ１０９及び電源制御回路１１１を備える。 （もっと読む）

【課題】不揮発性ＳＲＡＭセルを提供する。
【解決手段】ＣＭＯＳ技術により形成された２つのクロスカップル型インバータを有するＳＲＡＭセルと、記憶セルに不揮発性特性を追加するためにＳＲＡＭセルと一体化された第１及び第２のカルコゲン素子とを提供する。ＰＣＭ抵抗は、ＳＥＴ状態及びＲＥＳＥＴ状態にプログラムされ、電源投入時には、ＳＲＡＭセルがＰＣＭセルに含まれるデータを有する。 （もっと読む）

【課題】電界効果トランジスタの電流駆動能力を不揮発的に設定すること。
【解決手段】本発明は、電界効果トランジスタ４０と、一端が前記電界効果トランジスタ４０のソースＳに接続され、抵抗値を不揮発的に設定可能な抵抗変化素子Ｒｅと、を具備する電子回路である。本発明によれば、例えば抵抗変化素子Ｒｅが、抵抗値に応じ双安定回路に記憶されたデータを不揮発的にストアし、ストアされたデータを双安定回路にリストアする電子回路において、双安定回路と抵抗変化素子とが互いに影響することを抑制することができる。 （もっと読む）

【課題】不揮発であってデータ読み出し動作の信頼性の向上が図れるラッチ回路を提供する。
【解決手段】ラッチ回路は、インバーター回路１１０，１２０と、インバーター回路１１０の出力とインバーター回路１２０の入力とを接続するスイッチ１６２と、インバーター回路１２０の出力とインバーター回路１１０の入力とを接続するスイッチ１６４と、インバーター回路１１０の入力に一端が接続されかつインバーター回路１１０の出力に他端が接続された強誘電体キャパシター１３２と、インバーター回路１２０の入力に一端が接続されかつインバーター回路１２０の出力に他端が接続された強誘電体キャパシター１３４と、インバーター回路１１０の入力と強誘電体キャパシターの一端との間のノードに一端が接続されたキャパシター１４２と、インバーター回路１２０の入力と強誘電体キャパシター１３４の一端との間のノードに一端が接続されたキャパシター１４４とを含む。 （もっと読む）

メモリデバイスと、メモリデバイス内に漏洩電流を低減する方法とが開示される。メモリデバイスは、複数のビットラインを含むメモリコアアレイと、このメモリコアアレイとインターフェースするように構成された周辺論理回路とを含む。メモリデバイスはさらに、周辺論理回路をグランド電圧から分離するように構成されたフットスイッチと、プリチャージ電流経路をメモリコアアレイの複数のビットラインから分離するように構成されたヘッドスイッチとを含む。メモリデバイス内の漏洩電流は、フットスイッチおよびヘッドスイッチで行われる分離によって低減することができる。
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【課題】 不揮発性メモリーと揮発性メモリーの構成において、瞬断、α線等によって不揮発性メモリーの記憶情報が変化し誤動作した場合に、誤動作検知の有無に関わらず、正常動作に復帰する。
【解決手段】 不揮発性メモリーに入力するリセットを１ビット毎、１ワード毎、任意の所定のビット数毎にまとめて送り、それを一単位として周期的に送り、瞬断、α線等によって不揮発性メモリーの記憶情報が変化しても、外部からの入力信号なしに正常動作に復帰する。 （もっと読む）

【課題】複数あるメモリセル全ての閾値電圧のばらつきを一括してトリミングする。
【解決手段】この半導体記憶装置は、第１インバータＩＮＶ１と第２インバータＩＮＶ２とをクロスカップル接続させて形成されるメモリセル２０と、第１電圧が供給される電源端子２１と、第２電圧を制御する第２電圧制御部２８とを備える。メモリセル２０のオフセット情報を読み出す場合には、電源端子２１に印加される電圧と第２電源端子２２に印加される電圧とを等しくした後、第１電源端子２１に印加される電圧を第１電位に、第２電源端子２２に印加される電圧を前記第２電位に復帰させる。インバータを構成するトランジスタにストレスを発生させる場合、第１電源端子２１と第２電源端子２２との間の電位差を、第１電位と第２電位との間の差よりも大きくする。 （もっと読む）