【課題】従来の窒化膜側壁を電荷トラップ媒体に利用する場合の信頼性劣化を改善した不揮発性メモリ装置を提供する。
【解決手段】半導体基板２１上のゲート絶縁膜２２Ａと、該ゲート絶縁膜上に順に積層して形成された第１電極膜２３、第２電極膜２４、及びハードマスク膜２５を有するゲート１００と、該ゲートの第１電極膜２３及び第２電極膜２４の両側壁に形成された一対の再酸化側壁スペーサ２７と、該再酸化側壁スペーサ及びゲート１００のハードマスク膜２５の両側壁上に形成された一対の側壁スペーサ２８Ａと、一対の側壁スペーサ２８Ａ上に形成された、電荷を捕獲及び放出する一対の導電性側壁スペーサ２９Ｂと、半導体基板２１内に形成された一対のＬＤＤ領域２６と、半導体基板２１内に形成されたソース／ドレイン領域３０とを備え、導電性側壁スペーサ２９Ｂが、ゲート１００及び側壁スペーサ２８Ａよりも低い高さを有する。 （もっと読む）

【課題】低いビットコストで積層化可能な不揮発性半導体記憶装置を提供する。
【解決手段】不揮発性半導体記憶装置は、第１メモリセルアレイ層１０と、第１絶縁層３１と、第２メモリセルアレイ層２０とを有する。第１メモリセルアレイ層１０は、複数の第１メモリセルＭＣ１を具備する第１ＮＡＮＤセルユニットＮＵ１を有する。第１メモリセルＭＣ１は、第１半導体層１１と、その上に形成された第１ゲート絶縁膜１２と、第１浮遊ゲート１３とを有する。第２メモリセルアレイ層２０は、複数の第２メモリセルＭＣ２を具備する第２ＮＡＮＤセルユニットＮＵ２を有する。第２メモリセルＭＣ２は、第２浮遊ゲート２３と、第２ゲート絶縁膜２２と、第２半導体層２１とを有する。上下に連続する第１及び第２浮遊ゲート１３，２３の第１の方向の両側面に第１の方向と直交する第２の方向に延びる制御ゲート３３が形成される。 （もっと読む）

【課題】フローティングゲートが少なくとも２つのコントロールゲートラインと容量的に結合するようになっているフラッシュＮＡＮＤタイプのＥＥＰＲＯＭシステムの提供。
【解決手段】コントロールゲートラインはフローティングゲートの側壁と結合するようにフローティングゲート間に位置し、メモリセルの結合比が望ましく高められる。フローティングゲートの選択された行の両側の両方のコントロールゲートラインは普通同じ電圧まで高められ、隣接するフローティングゲートの選択されていない行に結合された第２のコントロールゲートラインは低く保たれる。選択されたフローティングゲートの領域でその電圧を選択的に高めるために、コントロールゲートラインを基板と容量的に結合させる。フローティングゲートの長さとコントロールゲートラインの厚さとは、スペーサのエッチマスクを形成することによってプロセスの最小分解エレメントより小さくされ得る。 （もっと読む）

【課題】安価なメモリデバイスを提供する。
【解決手段】１Ｆ^２当り少なくとも１ビットを記憶するよう構成されたメモリセルのアレイは、アレイの最小ピッチの半分に等しい距離で離間した電子メモリ機能を与える実質的に縦型の構造を含む。電子メモリ機能を与える構造は、ゲート当り１ビットを超えて記憶するよう構成されている。また、アレイは、実質的に縦型の構造を含むメモリセルに対する電気接点も含む。セルは、第１のソース／ドレイン領域に隣接したゲート絶縁物にトラップされた多数の電荷レベルの１つを有するようプログラムすることができる。これにより、チャネル領域は第１のしきい値電圧領域と第２のしきい値電圧領域とを有し、プログラムされたセルが低減されたドレインソース電流で動作する。 （もっと読む）

【課題】不揮発性メモリセルを有する半導体装置において、メモリ周辺回路の信頼性を向上させることのできる技術を提供する。
【解決手段】メモリ周辺回路領域の高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのゲート絶縁膜１４を、半導体基板１の主面上に順次積層された下層の絶縁膜１１ｂ、電荷蓄積層ＣＳＬおよび上層の絶縁膜１１ｔにより構成し、続いて上層の絶縁膜１１ｔ上に積層されたｎ型の導電膜により高圧系ｎＭＩＳのゲート電極ＧＨｎまたは高圧系ｐＭＩＳのゲート電極ＧＨｐを構成する。メモリ周辺回路領域の低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのゲート絶縁膜８を、半導体基板１の主面上に形成された酸化シリコン膜により構成する。 （もっと読む）

【課題】隣接するメモリセルＭＣ間の干渉効果を低減ことが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリ１００のメモリセルは、素子領域上にゲート絶縁膜を介して形成された柱状の浮遊ゲートと、素子領域のうち浮遊ゲートの両側に位置する領域に形成された拡散層と、浮遊ゲートの側面に形成されたＩＰＤ膜を介して前記浮遊ゲートの周囲を囲むように形成された制御ゲートと、を有する。 （もっと読む）

【課題】不揮発性メモリの消去動作における基板電流の最大値を低減すること。
【解決手段】本発明の不揮発性メモリ（２）は、半導体基板（３０）に形成されたソース電極（５３）及びドレイン電極（５４）と、ソース電極とドレイン電極間の前記半導体基板上に形成された電荷トラップ層（５２）と、電荷トラップ層上に配置されたゲート電極（５０）とを有する不揮発性メモリセルがアレイ状に複数配列されて成る。不揮発性メモリは、ソース電極とゲート電極とに消去に必要な電圧を印加する消去モードを有する制御回路（３３）を備える。前記消去モードにおいて、ゲート電極に電圧の印加を開始してから前記ゲート電極の電圧が消去に必要な所定電圧に達するまでの期間（６３）が、ソース電極に電圧の印加を開始してから前記ソース電極の電圧が前記所定電圧に達するまでの期間（６４）よりも長くされる。これによって、消去動作における基板電流の最大値が抑えられる。 （もっと読む）

【課題】ＮＡＮＤ型不揮発性半導体記憶装置のリーク不良を低減し且つ未開口部分を低減する。
【解決手段】半導体基板上にゲート絶縁膜１０２、第１の電極１０３、第２の電極１０７及び第１のストッパ絶縁膜１０８を形成し且つ前記半導体基板１０１の表面に拡散層領域１０６を形成する工程と、前記拡散層領域１０６上の前記第１のストッパ絶縁膜１０８、前記第２の電極１０７及び前記第１の電極１０３をエッチングして開口部１１１及びコンタクト用ゲート１１０を形成する工程と、メモリセルゲート形成領域にインターポリ絶縁膜１１９及びコントロールゲート１２０を形成する工程と、前記コンタクト用ゲートを繋ぐようなソース線１２１及び個々の選択ゲートを繋ぐ配線層１２２を形成する工程と、を具備したことを特徴とするＮＡＮＤ型不揮発性半導体記憶装置の製造方法。 （もっと読む）

【課題】基板にトレンチを形成することなく、メモリセルサイズの小さい不揮発性半導体記憶装置を提供する。
【解決手段】ゲート絶縁膜１２を介して半導体基板４上に形成され、ゲート絶縁膜１２と接する第１部分８ａと、その第１部分８ａの上面の一部から上方に延伸する形状を有する第２部分８ｂとを有するフローティングゲート８を備える不揮発性半導体記憶装置を構成する。また、その半導体基板４の表面に平行な平面を含むように、第１拡散層５と第２拡散層６とを形成する。半導体基板４の表層のチャネル領域上には、フローティングゲート８に並設されるコントロールゲート７を構成する。さらに、第１拡散層５に接続され、第１絶縁膜１３を介して第１部分８ａの第２側面及び第２部分８ｂの第１側面に形成された導電体膜を備える不揮発性半導体記憶装置を構成する。 （もっと読む）

【課題】不揮発性メモリ素子、その動作方法及びその製造方法を提供する。
【解決手段】少なくとも一つの半導体層１０５と、半導体層１０５の内部にリセスされて配された複数の制御ゲート電極１５０と、複数の制御ゲート電極１５０と半導体層１０５との間に介在された複数の電荷保存層１３０と、複数の制御ゲート電極１５０を介して相互反対側に配され、半導体層１０５にそれぞれ容量結合された少なくとも一つの第１補助電極１７０ａ，及び少なくとも一つの第２補助電極１７０ｂと、を備える。 （もっと読む）

【課題】消去ゲートとコントロールゲートとの間のシリサイド・ショートの発生確率を低減させる消去ゲートを備えた不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】不揮発性半導体記憶装置は、半導体基板１上に形成されたフローティングゲート３と、フローティングゲート３上に形成された消去ゲート１０と、半導体基板表層のチャネル領域上にフローティングゲート３と並設され、フローティングゲート３及び消去ゲート１０の一方の側面に形成されたコントロールゲート２２と、消去ゲート１０の上面に形成された第１シリサイド膜２７と、コントロールゲート２２の上面に形成された第２シリサイド膜２６と、を備え、コントロールゲート２２の上面の高さは、消去ゲート１０の上面の高さと同じ若しくはそれよりも下方に位置することを特徴とする。 （もっと読む）

【課題】水素原子の拡散による特性変動が少ない半導体装置を提供することを課題とする。
【解決手段】半導体基板上に、ゲート絶縁膜を介してゲート電極を形成する工程と、前記半導体基板及び前記ゲート電極上に第一のシリコン窒化膜を形成する工程と、前記ゲート電極をマスクとして前記第一のシリコン窒化膜を介して不純物注入することにより前記半導体基板の表面層に拡散領域を形成する工程と、前記第一のシリコン窒化膜上に第二のシリコン窒化膜を形成する工程とを含み、前記第一のシリコン窒化膜が、前記第二のシリコン窒化膜より水素含有量が小さいことを特徴とする半導体装置の製造方法により上記課題を解決する。 （もっと読む）

【課題】セルコンタクトのアクティブ領域に対する位置合わせにずれが生じた場合でも、コンタクト抵抗を増大させない半導体装置及びその製造方法を提供する。
【解決手段】半導体基板20、半導体基板に設けられた素子分離膜21、層間絶縁膜60及び導電プラグ62を備えて構成される。半導体基板は、一方の主表面20a側に、第1の方向及び第2の方向に行列配列されたメモリセルを有している。導電プラグは、層間絶縁膜内に形成されていて、メモリセルと層間絶縁膜上に形成される配線74とを電気的に接続する。各メモリセルは、ゲート電極34と、一対の不純物拡散領域40を備えている。不純物拡散領域は、主表面側に金属シリサイド膜46を有している。導電プラグは、素子分離膜上と金属シリサイド膜上とに形成されている。金属シリサイド膜は、第1部分47と、第2部分48を備えていて、第1部分の厚みが第2部分の厚みよりも大きい。 （もっと読む）

【課題】砒素を含んだシリコン窒化膜に対して、燐酸を用いたウェットエッチングを行うと、ウェットエッチング液中に反応生成物（パーティクル）が発生し、汚染の原因になってしまう。
【解決手段】本発明の半導体装置の製造方法は、砒素が含まれている部分と砒素が含まれていない部分とを有するシリコン窒化膜を形成する工程と、ドライエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれている部分をエッチングする第１のエッチング工程と、ウェットエッチングにより、前記シリコン窒化膜のうちの前記砒素が含まれていない部分をエッチングする第２のエッチング工程と、を含む、ことを特徴とする （もっと読む）

【課題】情報データの書き込み及び消去を繰り返しても電荷保持特性の悪化を防ぐことが出来る半導体メモリ装置の製造方法、再生方法及び再出荷方法を提供する。
【解決手段】半導体基板に形成されたＦＥＴ構造のメモリセルの複数からなり、メモリセルの複数の各々が単位ビットを記憶して情報データを保持している半導体メモリ装置の製造方法であって、メモリセルの複数を用意して、メモリセルの各々に情報データの各ビットを書き込む。そして、メモリセルの各々に情報データの各ビットを書き込んだ後、メモリセルの各々を所定の周囲温度の下に所定時間放置して、その後、メモリセルの各々に情報データの各ビットを書き込む。 （もっと読む）

【課題】低いビットラインコンタクト抵抗を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】第１及び第２フィン１０５ａ，１０５ｂを備え、第１導電型を有する半導体基板と、第１及び第２フィンの一端を連結する共通ビットライン電極１６０ａ，１６０ｂと、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる複数の制御ゲート電極１５０と、共通ビットライン電極１６０ａ，１６０ｂと複数の制御ゲート電極１５０との間に配置され、第１及び第２フィン１０５ａ，１０５ｂの一側面を覆い、第１及び第２フィン上を横切って延びる第１ストリング選択ゲート電極１５５ａと、第１ストリング選択ゲート電極と複数の制御ゲート電極との間に配置され、第１及び第２フィンの一側面を覆い、第１及び第２フィン上を横切って延びる第２ストリング選択ゲート電極１５５ｂと、を備える不揮発性メモリ素子である。 （もっと読む）

【課題】１セル当たりに必要なビット線の本数を増やすことなく、１メモリセルに３ビット以上の情報を記録可能にする。
【解決手段】半導体基板２０の一方の主表面２０ａ上に形成された制御電極下記憶部３０と、御電極下記憶部上に形成された制御電極５０と、第１及び第２不純物拡散領域２４ａ及び２４ｂと、第１及び第２抵抗変化部２２ａ及び２２ｂと、第１及び第２側壁記憶部４０ａ及び４０ｂとを備えて構成される。制御電極下記憶部は、トンネル酸化膜３２、電荷蓄積膜３４、及びトップ酸化膜３６が順次に積層されて構成されている。第１及び第２側壁記憶部は、第１及び第２抵抗変化部上にそれぞれ形成されていて、トンネル酸化膜４２ａ及び４２ｂ、電荷蓄積膜４４ａ及び４４ｂ、及びトップ酸化膜４６ａ及び４６ｂが順次に積層されて構成される。 （もっと読む）

【課題】ソース線の導電材料のブロックに面する鋭角縁部を備えたソース側消去メモリセルの設計及びその形成方法を提供すること
【解決手段】フローティングゲートメモリセルのアレイを形成する方法、及びこれによって形成されるアレイであり、各メモリセルが、第１導電型を有する半導体材料基板と、基板内に形成されたソース及びドレイン領域と、ソースの上方に配置され該ソースと電気的に接続された導電材料のブロックと、ソース領域の上方に配置され該ソース領域から絶縁された第１の部分とチャネル領域の上方に配置され該チャネル領域から絶縁された第２の部分とを有するフローティングゲートとを含む。フローティングゲートの第１の部分は、鋭角縁部で交わる傾斜上面及び側面を含む。チャネル領域の導電性を制御するために導電性制御ゲートがチャネル領域の上方に配置され該チャネル領域から絶縁される。 （もっと読む）

【課題】仮想接地アレイ構造により構成された不揮発性メモリアレイにおいて、プログラム動作時の消費電力を低減する。
【解決手段】仮想接地アレイ構造により構成されたメモリセルアレイ内のメモリセルをプログラムする際、制御部１００は、同一のワード線にゲート電極が接続された２つのメモリセルに並列にプログラムを行うように制御する。同一の制御線３４ｓ１、３４ｓ２、３４ｓ３、３４ｓ４に各２つのパスゲート３５ｐ１、３５ｐ５；３５ｐ２、３５ｐ６；３５ｐ３、３５ｐ７；３５ｐ４、３５ｐ８のゲート電極が接続されている。 （もっと読む）

【課題】空乏化を進めつつ、消去速度の劣化と閾値のばらつきを抑制する。
【解決手段】基板１と、導電路の始点となるソース領域２と、その終点となるドレイン領域３と、導電路が形成される領域上の第１絶縁膜４と、第１絶縁膜４上に形成され、所定値以下の濃度の不純物および所定値以上の濃度の水素原子が注入された浮遊ゲート５と、浮遊ゲート５を被覆する第２絶縁膜６と、第２絶縁膜６を介して浮遊ゲート５から分離して形成された制御ゲート８と、保護膜と、を備える。 （もっと読む）