半導体記憶装置、および半導体記憶装置の製造方法
【課題】空乏化を進めつつ、消去速度の劣化と閾値のばらつきを抑制する。
【解決手段】基板１と、導電路の始点となるソース領域２と、その終点となるドレイン領域３と、導電路が形成される領域上の第１絶縁膜４と、第１絶縁膜４上に形成され、所定値以下の濃度の不純物および所定値以上の濃度の水素原子が注入された浮遊ゲート５と、浮遊ゲート５を被覆する第２絶縁膜６と、第２絶縁膜６を介して浮遊ゲート５から分離して形成された制御ゲート８と、保護膜と、を備える。
【解決手段】基板１と、導電路の始点となるソース領域２と、その終点となるドレイン領域３と、導電路が形成される領域上の第１絶縁膜４と、第１絶縁膜４上に形成され、所定値以下の濃度の不純物および所定値以上の濃度の水素原子が注入された浮遊ゲート５と、浮遊ゲート５を被覆する第２絶縁膜６と、第２絶縁膜６を介して浮遊ゲート５から分離して形成された制御ゲート８と、保護膜と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に浮遊ゲートとトンネル酸化膜を用いた半導体記憶装置、および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートを有する不揮発性半導体記憶装置では、高速書き込み・消去と情報の長時間記憶保持および低消費電力とが要求されている。これらの要求を満たす手段の１つとしてダイレクトトンネル電流を用いたメモリ構造（ＤＴＭ）が検討されている（例えば、下記特許文献１−３を参照）。
【０００３】
従来、ダイレクトトンネル電流を用いたメモリでは、浮遊ゲートをソース・ドレイン間の導電路から分離するための絶縁膜が通常のゲート酸化膜よりも薄く形成され、トンネル絶縁膜と呼ばれる。そのような薄いトンネル絶縁膜上に浮遊ゲートを形成した場合に、情報すなわち浮遊ゲート内の電荷を長時間記憶保持するため、浮遊ゲート内の不純物濃度を所定値より低くし、浮遊ゲートを空乏化することが提案されていた。
【特許文献１】特開２０００−１５０６８０号公報
【特許文献２】特開２００１−１６８２１３号公報
【特許文献３】特開２００２−１６１５５号公報
【特許文献４】特開２０００−２１９２７５号公報
【特許文献５】特開平１０−３１２９７２号公報
【特許文献６】特公平０６−０２０１１７号公報
【特許文献７】特開２００４−２８２１００号公報
【特許文献８】特開昭５９−１２５６４８号公報
【特許文献９】特許第３３３９３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
浮遊ゲートの空乏化は浮遊ゲートの抵抗値の増加となり、書き込み速度や消去速度をやや劣化させてしまうことはある程度予測されていた。一方で、浮遊ゲートの空乏化により、保持特性改善効果が大きいことから、浮遊ゲートの空乏化が進められてきた。
【０００５】
ところが、空乏化が進むと書き込み速度に比べて、消去速度の劣化が著しくなることが分かってきた。また、空乏化が進むとトランジスタの閾値のばらつきも大きくなることが分かってきた。そこで、本発明は、空乏化を進めつつ、消去速度の劣化と閾値のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、前記浮遊ゲートを被覆する第２絶縁膜と、前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置である。
【０００７】
本発明によれば、浮遊ゲートに水素原子が導入されるので、浮遊ゲートを構成する物質が形成するキャリアのトラップに水素原子をトラップさせることができる。その結果、浮遊ゲートの抵抗を低減できる。
【０００８】
また、本発明は、基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、前記浮遊ゲートを被覆する第２絶縁膜と、前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、前記浮遊ゲートは、複数の粒径の多結晶シリコンで形成された半導体記憶装置であってもよい。
【０００９】
本発明によれば、浮遊ゲートが複数の粒径の多結晶シリコンで形成されているので、導電路が形成されるために前記制御ゲートに供給すべき電圧の閾値変動を低減できる。また、本発明によれば、浮遊ゲートが複数の粒径の多結晶シリコンで形成されるので、粒子界面の数あるいは表面積を低減することができる。
【発明の効果】
【００１０】
本発明によれば、空乏化を進めつつ、半導体記憶装置の消去速度の劣化と閾値のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体記憶装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
《発明の骨子》
図１に、ダイレクトトンネル構造の浮遊ゲートを有する不揮発性半導体記憶装置（以下、単に半導体装置という）の断面構造を示す。この半導体装置は、半導体基板（本発明の基板に相当）１と、半導体基板１に形成されたソース２およびドレイン３と、ソース２およびドレイン３の間で導電路が形成される半導体基板領域（チャンネル領域とも呼ばれる）上の絶縁膜４（本発明の第１絶縁膜に相当）と、絶縁膜４上に形成される浮遊ゲート５と、浮遊ゲート５の周囲を被覆する絶縁膜６（本発明の第２絶縁膜に相当）と、浮遊ゲート５の上部を被覆する酸化膜キャップ７と、絶縁膜６によって浮遊ゲート５から分離されて形成される制御ゲート８と、制御ゲート８の側壁を被覆するサイドウォール９と、酸化膜キャップ７、制御ゲート８およびサイドウォール９を含む半導体装置の表面を被覆する保護膜１０とを有している。このような半導体装置の構成および製法については、本出願人による、特開２０００−１５０６８０号公報、特開２００１−１６８２１３号公報、特開２００２−１６１５５号公報に詳細に説明されているので、詳細は省略し、特徴的な構成について説明する。
【００１２】
図１に示すように、ソース２およびドレイン３の間のチャンネル領域の上層に、極めて薄い絶縁膜４（厚さ約１〜３ｎｍ）が形成されている。絶縁膜４が薄いために、制御ゲート８とソース２／ドレイン３との間に電圧を印加すると、ソース２とドレイン３との間のチャンネル領域内のキャリアが絶縁膜４を突き抜けて浮遊ゲート５に注入される。このため、絶縁膜４はトンネル絶縁膜とも呼ばれる。
【００１３】
浮遊ゲート５にキャリアが注入されると、トランジスタの閾値が変化するため、キャリア注入の有無を判定することがきる。したがって、浮遊ゲート５にキャリアが注入されているか否かによって情報を記憶することができる。
【００１４】
本実施形態の半導体装置では、特開２００２−１６１５５号公報の場合と同様、浮遊ゲート５の不純物濃度を低く設定し（約５×１０１９ｃｍ−３以下）、空乏化している。空乏化によって、浮遊ゲート５に注入されたキャリア、すなわち情報の長時間保持を達成する。
【００１５】
図２に、ダイレクトトンネル構造の半導体装置の製造方法の概要が示されている。ダイレクトトンネル構造の半導体装置は、通常のＣＭＯＳロジックの製造プロセスにおいて、概ね（１）素子分離構造の形成（２）ウェル領域への不純物注入の後、以下の工程を経ることで製造される。
・チャンネル領域に不純物が注入される。この不純物は、トランジスタの閾値調整の目的で注入される。
・チャンネル領域上に薄い絶縁膜４（厚さ約１〜３ｎｍ）の層が形成される。
・素子分離構造および絶縁膜４の上層に浮遊ゲート５となるべきポリシリコン膜を形成する。
・浮遊ゲート５を含むゲート構造が形成される。
・浮遊ゲート５を被覆する絶縁膜６が形成され、さらに、その外側に制御ゲート８が形成される。
・その後、通常のＣＭＯＳロジックのプロセスと同様の工程を経た後、プラズマＣＶＤによってシリコン窒化膜の保護膜１０が形成される。さらに本実施形態では、保護膜１０の形成後にアニールが実施される。
【００１６】
図３に、ポリシリコンの不純物濃度と、抵抗値との関係を示す。図３に示すように、ポリシリコン（符号Ｐｏｌｙ−Ｓｉで示されるグラフ）は、不純物濃度が所定値以下、例えば、５×１０１９ｃｍ−３以下となると、単結晶シリコン（符号Ｂｕｌｋ−Ｓｉで示されるグラフ）と比較して急激に抵抗値が増加する。
【００１７】
したがって、ポリシリコンで形成された浮遊ゲート５の空乏化が進んだ場合には、図３と同様に、ポリシリコンの比抵抗が急激に増加する。このため、空乏化が、浮遊ゲート５を有する不揮発性半導体記憶装置の消去速度を劣化させる原因の１つとなる。
【００１８】
本実施形態では、浮遊ゲート５を空乏化した場合であっても、ポリシリコンの比抵抗の増加を低減する半導体装置の構成、およびそのような半導体装置の製造方法を提案する。比抵抗を低減するため、本出願人は、ポリシリコンのグレインバウンダリに着目した。
【００１９】
図４に、グレインバウンダリの物理モデルを示す。図４は、図１で説明した基板１および絶縁膜４上のポリシリコンの浮遊ゲート５を拡大して示している。ここで、グレインバウンダリとは、ポリシリコンのそれぞれの結晶粒子の界面をいう。グレインバウンダリには、電子をトラップする電位障壁が存在する。
【００２０】
しかし、本出願人は、グレインバウンダリに水素原子をトラップさせることで、電子のトラップを低減し、結果としてポリシリコンの比抵抗を低減することができることに想到した。すなわち、グレインバウンダリに水素原子を注入すると、Ｓｉ−Ｈ結合が形成され、電子をトラップするシリコンの未結合手が減少することになる。本実施形態では、ポリシリコンに大量（５×１０１９ｃｍ−３程度以上）の水素原子を注入し、グレインバウンダリでの電子のトラップを低減し、空乏化された浮遊ゲート５の比抵抗を低減する。
【００２１】
本実施形態では、浮遊ゲート５に水素原子を供給するため、図１の保護膜１０として使用されているＳｉ−Ｎ（シリコン窒化膜）を利用する。プラズマＣＶＤで形成されたシリコン窒化膜には、多数の水素原子が含まれている。そのため、シリコン窒化膜形成後、半導体装置を所定の時間、所定の温度でアニールすることで、シリコン窒化膜から浮遊ゲート５に水素原子を供給する。浮遊ゲート５に供給された水素原子は、グレインバウンダリにて原子状で終端（トラップ）される。グレインバウンダリに多数の水素原子を供給することで、グレインバウンダリにトラップされる電子数を減少させ、ポリシリコン、すなわち、浮遊ゲート５の比抵抗を小さくする。
【００２２】
なお、シリコン窒化膜からアニールすることにより原子状水素を注入する場合と比較して、Ｈ２あるいはＤ２雰囲気中でアニールすることにより水素あるいは重水素を供給しても、十分に高濃度にトラップする水素あるいは重水素を注入できない。
【００２３】
本実施形態では、さらに、ポリシリコンの粒径を大きくするプロセスを導入することにより、浮遊ゲート５の低抵抗化を図る。図４から明らかなように、ポリシリコンの粒径を大きくすると、グレイン数が減少し、グレインの表面積も減少する。すなわち、粒径を大きくしてバウンダリの箇所、あるいは、バウンダリの表面積を小さくすることで電子がトラップされる確率を低下させることができる。このように、ポリシリコンの粒径を大きくすることによって浮遊ゲート５の比抵抗を低減することができる。
【００２４】
ただし、粒径を大きくすると閾値のばらつきが増加するという問題が生じる。そこで、本実施形態では、粒径の小さいポリシリコンを絶縁膜４近傍に形成し、一方、粒径の大きいポリシリコンを上層に形成することで閾値のばらつきを抑える。
【００２５】
《第１実施形態》
第１実施形態では、浮遊ゲート５へ原子状水素を注入することにより、浮遊ゲート５の比抵抗を低減した半導体装置の構成および半導体装置の製造方法の例を説明する。
【００２６】
浮遊ゲート５の不純物（例えば、Ｐ、Ａｓ）濃度が５×１０１９ｃｍ−３より低濃度となるように形成し、図１に示した半導体装置を製造する。この半導体装置に対して、水素濃度が不純物濃度より大きくなる条件で原子状水素を注入する。具体的な手順としては、保護膜１０（シリコン窒化膜）を形成した後にアニールを行なう。シリコン窒化膜は、プラズマ励起した活性な窒素、窒素を含む分子によって（いわゆるプラズマＣＶＤにより）形成したシリコン窒化膜である。熱処理（シンター、Sintering）条件は４００℃から４
５０℃、１０ｍｉｎから３０ｍｉｎ程度である。この処理において、シリコン窒化膜は、以下の式にしたがって生成されるので、水素を多く含む。
反応式：ＳｉＨ４ ＋ ＮＨ３ ＝＞ ＳｉＮ ＋ （Ｈ２） ＋ （Ｎ２）
これにより、図４に示したように、原子状水素をグレインバウンダリに終端させる。図５にプラズマ窒化膜を使用したときの、比抵抗の変化を示す。図５で、ＡＳ Ｄｅｐｏとは、濃度５×１０１９ｃｍ−３のヒ素を含むポリシリコンを堆積した材料を示す。この場合の比抵抗は、１．５オーム・センチメートル程度である。
【００２７】
また、Ｐ−Ｓｉｎ＋４００Ｃ １０ｍｉｎは、上記ポリシリコン材料上にシリコン窒化膜を成膜し、さらに摂氏４００度にて１０分間アニールした材料を示す。この場合には、比抵抗は、０．１２オーム・センチメートル程度にまで低下している。
【００２８】
同様に、Ｐ−Ｓｉｎ＋４５０Ｃ ３０ｍｉｎは、摂氏４５０度にて３０分間アニールした材料を示す。この場合には、比抵抗は、０．１３オーム・センチメートル程度にまで低下している。
【００２９】
図６には、そのときのＳＩＭＳ（Secondary Ion Mass Spectrometry、二次イオン質量
分析計）プロファイルを示す。二次イオン質量分析計は、一次イオンを加速して、試料表面に照射し、スパッタリングにより飛び出してきた粒子のうち、電荷を持つ粒子(二次イ
オン)の質量を分析することにより、試料を構成する元素成分を特定する装置である。
【００３０】
図６は、図５の特性を示すポリシリコン、酸化膜（ＳｉＯ２）、およびシリコン基板からなる材料の表面を削り取る工程とともに、その表面の成分を二次イオン質量分析計にて分析した結果である。
【００３１】
図６において、横軸は、材料表面を削り取った深さを示している。矢印Ａで示される範囲が、ポリシリコンが成膜されている範囲である。また、矢印Ｂで示される範囲が、酸化膜（ＳｉＯ２）が形成されている範囲である。さらに、矢印Ｃがシリコン基板の領域である。なお、図６のデータは、ポリシリコンの不純物濃度と原子状水素濃度を実験的に調べるために用いた半導体装置の分析結果であり、絶縁膜は、ダイレクトトンネル電流が流れるほど薄く形成されていない。
【００３２】
また、図６において、ポリシリコン（矢印Ａの領域）において測定されている符号１００で示されるグラフは、水素原子濃度である。水素原子濃度は、ポリシリコン表面付近では、３×１０２０ｃｍ−３程度ある。水素原子濃度は、表面からポリシリコン膜内に深く進むにしたがって、低下する。ポリシリコン中最も深い位置（約１３０ｎｍ）にて、水素原子濃度は、２×１０１９ｃｍ−３程度ある。
【００３３】
また、符号１０１のグラフは、ポリシリコン中の不純物であるヒ素の分布を示している。図５のように、ヒ素の濃度も、表面からポリシリコン膜内に深く進むにしたがって、低下する。ヒ素濃度は、ポリシリコン表面付近では、４×１０１９ｃｍ−３程度ある。また、ポリシリコン中最も深い位置（約１３０ｎｍ）にて、ヒ素濃度は、１×１０１８個ｃｍ−３程度ある。このように、図５の比抵抗が得られた試料では、ポリシリコンの膜の全範囲に渡って、水素原子濃度が、ヒ素濃度を上回っている。
【００３４】
＜製造工程＞
図７から図９の図面により、本実施形態に係る半導体装置の製造工程を示す。まず、シリコン基板１に、加速エネルギー１０ｋｅＶ、ドーズ量1e12〜1e13ｃｍ−２にてボロンをドープする。これは、トランジスタの閾値調整のためのチャンネルドープである。
【００３５】
次に、シリコン基板１の全面に、熱酸化法により、膜厚約１〜３ｎｍのシリコン酸化膜で絶縁膜４を形成する。
【００３６】
次に、絶縁膜４上に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により
、浮遊ゲート５となる膜厚１５０ｎｍのポリシリコン膜を成膜する（（３−１）Ｐｏｌｙ−Ｓｉ堆積）。
【００３７】
次に、イオン注入法により、ポリシリコン膜にリン、ヒ素等のｎ型不純物を導入する。例えば、リンを注入する場合、加速エネルギー２０ｋｅＶ、ドーズ量5e13×４(方向)ｃｍ−２でイオン打ち込みを行なう（（３−２）ゲート注入）。そして、熱処理により、ｎ型不純物を活性化する。熱処理により、ｎ型不純物が拡散し、ポリシリコン中のｎ型不純物の濃度は、５×１０１９個ｃｍ−３程度となる。
【００３８】
次に、熱酸化法により、ポリシリコン膜表面に酸化膜キャップ７となる膜厚１００ｎｍのシリコン酸化膜を形成する（（３−３）酸化膜キャップ）。
【００３９】
次に、フォトリソグラフィーによりフォトレジストにてシリコン酸化膜上にゲートパターンを形成する。そして、フォトレジストをマスクにしてゲートパターンを残して、酸化膜キャップ７からシリコン基板１表面までをエッチングする（（３−４）ゲートエッチ）。これにより、酸化膜４，浮遊ゲート５および酸化膜キャップ７のパターンが形成される。
【００４０】
次に、熱酸化法にて、シリコン基板１の全面に膜厚５ｎｍの酸化膜を形成する（図８の（４）ゲート酸化）。
【００４１】
次に、シリコン基板１の全面にＣＶＤ法により、制御ゲート８となるべき、不純物がドープされたポリシリコン膜を膜厚１００ｎｍにて成膜する。さらに、摂氏１０００度、１０秒の熱処理条件にて、活性化アニールを実施する。次に、ポリシリコン膜を異方性エッチングして、制御ゲート８を形成する（（５）制御ゲート（ＣＧ）形成）。
【００４２】
次に、ヒ素等のｎ型不純物を加速エネルギー５ｋｅＶ、ドーズ量1e14×４（方向）ｃｍ−２でイオン打ち込みにて導入する（（６）ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）注入）。これによって、エクステンションソース／ドレイン構造がシリコン基板１の表面付近に形成される。
【００４３】
次に、シリコン基板１の全面に、ＣＶＤ法によりサイドウォール９となる膜厚１００ｎｍのシリコン酸化膜を形成する。次に、シリコン酸化膜を異方性エッチングする。これにより、制御ゲート８の側面にサイドウォール９が形成される（（７）サイドウォール形成）。
【００４４】
次に、ヒ素等のｎ型不純物を加速エネルギー２０ｋｅＶ、ドーズ量5e14×４（方向）ｃｍ−２でイオン打ち込みにて注入する。さらに、摂氏１０００度にて１０秒、活性化アニールする。これによって、ソース２／ドレイン３が形成される（（８）ＳＤ注入）。
【００４５】
次に、カバー構造として、ＣＶＤ法により、シリコン酸化膜１００ｎｍを成膜する（図９の（９）酸化膜（ＬＴＯ（low temperature oxide）堆積）。さらに、プラズマＣＶＤ
により、シリコン窒化膜９を１００ｎｍ堆積する（（１０）シリコン窒化膜堆積）。
【００４６】
次に、摂氏４００度から摂氏４５０度程度の温度にて１０分〜３０分間アニールする。このアニールにより、シリコン窒化膜９から原子状の水素が浮遊ゲート５に供給される。
【００４７】
このような工程により、不純物濃度が５×１０１９ｃｍ−３以下に空乏化されたポリシリコンの浮遊ゲート５に、高濃度、例えば、５×１０１９ｃｍ−３を上回る原子状の水素を供給することができる。原子状の水素は、グレインバウンダリにトラップされので、キャリアである電子がトラップされる可能性を低減できる。その結果、空乏化された浮遊ゲート５の比抵抗の増加を抑制でき、情報の長時間保持を達成するとともに、消去時間の増加を抑制できる。
【００４８】
すなわち、物理現象の観点からは、ポリシリコンのグレインバウンダリに電子がトラップされると、その電子によって、グレインとグレインバウンダリ間のポテンシャルバリア（電子が通り抜ける際の障壁）が大きくなる。その結果比抵抗は増加する。これは、ポリシリコンの不純物濃度が低濃度になると、グレインに存在する活性な電子数が減少するのでその影響が顕著に見えてくるためである。
【００４９】
本実施形態に示した半導体装置は、電子の代わりに原子状の水素を多くグレインバウンダリにトラップさせることによって、ポテンシャルバリアを下げ、グレイン内の活性電子数の減少を抑える。その結果、比抵抗は原子状の水素を注入しない場合に比べて低下する。また、原子状の水素を多くトラップさせるためには、シリコン窒化膜成膜後のアニールのが有効である。
【００５０】
《第２実施形態》
上記第１実施形態では、シリコン窒化膜成膜後のアニールにより、浮遊ゲート５を構成するポリシリコンのグレインバウンダリに原子状の水素をトラップさせ、空乏化された浮遊ゲート５の比抵抗を減少させた、半導体装置の構造およびその製造方法を説明した。
【００５１】
本実施形態では、浮遊ゲート５を構成するポリシリコンの粒径制御（異なる粒径を有する２層のポリシリコン層の形成）により、浮遊ゲート５の比抵抗を減少させた半導体装置の構成およびその製造方法を説明する。他の構成および製造方法の概要は、第１実施形態の場合と同様である。そこで、同一の構成要素については、第１実施形態の場合と同様の符号を付してその説明を省略する。また、必要に応じて、図１から図９の図面を参照する。
【００５２】
図１０に、本実施形態に係る半導体装置の浮遊ゲート５に含まれるグレインの構造を示す。図１０のように、本実施形態では、ポリシリコンを２層で構成する。絶縁膜４の上に形成される第１のポリシリコン層は、ＣＶＤで形成して粒径を通常サイズとする。
【００５３】
第１のポリシリコン層の上に形成される第２のポリシリコン層は、まず、非晶質（アモルファス）化して形成した後、アニールにより粒径を第１のポリシリコン層の粒径より大きくする。粒径の制御は、ＣＶＤの温度条件（本実施形態ではは、摂氏６００度数時間）で行なうため、第１のポリシリコンと第２のポリシリコンの間には酸化膜を挟む。なお、さらに、第１実施形態と同様の原子状の水素を注入することによって、さらに比抵抗減少効果を大きくしてもよい。
【００５４】
図１１は、グレインサイズが増大したときの比抵抗の変化を実験で求めた結果である。図７で横軸は、ポリシリコン（単層）のドーズ量を示している。また、縦軸は、ポリシリコンの比抵抗を示している。
【００５５】
図１１で、Ｐｏｌｙ−Ｓｉで示されているグラフは、５９０度３９分の条件でＣＶＤ法によって形成したポリシリコンの比抵抗を示している。また、Ａ−Ｓｉで示されているグラフは、５００度５５分の条件にて形成した非晶質シリコンをアニール（摂氏６００度、１８時間および、１０００度２０秒）した場合の比抵抗を示している。非晶質シリコンをアニールによって粒径の大きな多結晶シリコンにすることによって、不純物がＰ，Ａｓどちらの場合も、比抵抗は大きく減少する。
【００５６】
図１２に、本実施形態の半導体装置の製造方法を示す。第１実施形態（図８）と同様、シリコン基板１に対して（１）チャンネルドープおよび（２）ゲート酸化膜形成（絶縁膜４となる）がなされる。
【００５７】
次に、浮遊ゲート５の第１層となる、不純物を低濃度（５×１０１９ｃｍ−３以下）にドープしたポリシリコン５１をＣＶＤ法により２０〜３０nm形成する（（３−１）Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉ堆積）。
【００５８】
次に、熱酸化法によりポリシリコン５１の上に極めて薄い酸化膜５２（厚さ1ｎｍ程度
）を形成する（（３−２）酸化膜（極薄））。
【００５９】
次に、酸化膜５２に上に、不純物を低濃度（５×１０１９ｃｍ−３以下）にドープした非晶質シリコン５３を膜厚１５０ｎｍ堆積する。（（３−３）Ｄｏｐｅｄ ａ−Ｓｉ堆積）。
【００６０】
次に、酸化膜キャップ７となる酸化膜を膜厚１００ｎｍ熱酸化法にて形成する（（３−４）酸化膜キャップ）。次に、非晶質シリコン５３を結晶化するため、摂氏６００度１８時間および１０００度２０秒のアニールを実施する（（３−５）結晶化アニール）。さらに、第１実施形態（図８）と同様ゲートエッチを実施する。以降の手順は、第１実施形態の図８、図９と同様であるのでその手順を省略する。このようにして、おおよそ２０〜３
０ｎｍの粒径を有する１層目のポリシリコンを形成し、その上に、おおよそ１００〜１５０ｎｍの粒径を有する２層目のポリシリコンを形成する。
【００６１】
以上述べたように、ポリシリコン中でグレインの粒径を大きくすることで、グレインバウンダリの数、ひいては表面積を減少させ、グレインバウンダリへトラップされる電子数を減少させることができる。その結果、グレイン中の活性電子数を多くすることで、浮遊ゲート５の比抵抗が減少する。
【００６２】
ただし、粒径のサイズ大きいと、トランジスタの閾値のばらつきの原因になるために、図１１に示したようにポリシリコンを２層とし、絶縁膜４の界面近傍での粒径は通常の浮遊ゲートと同様に維持し、その上層での粒径のみを大きくする。 なお、粒径が大きいと、絶縁膜４を挟んでソース２／ドレイン３の間のチャンネル領域に対向する浮遊ゲートの位置関係にばらつきが生じる。例えば、ある場合には、チャンネル領域境界（ソース２の端部およびドレイン３の端部）上にポリシリコンのグレインバウンダリが位置し、ある場合には、その境界上にグレインの中央付近が位置する。このようなチャンネル領域境界に対するポリシリコンの位置関係が異なると、浮遊ゲート５のキャリアによってチャンネル領域に形成される電界強度が変化する。その結果、その位置関係に応じて閾値がばらつく結果となるのである。
【００６３】
本実施形態で説明したように、ポリシリコンを２層とすることでこのようなポリシリコンのグレインサイズに起因する閾値ばらつきを抑制できる。
【００６４】
《その他》
本実施形態は、以下の発明の態様（付記と呼ぶ）を含む。
（付記１）
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。（１）
（付記２）
前記保護膜は、シリコン窒化膜である付記１に記載の半導体記憶装置。（２）
（付記３）
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶シリコンで形成された半導体記憶装置。（３）（付記４）
前記浮遊ゲートは、水素原子が導入されている付記３に記載の半導体記憶装置。
（付記５）
前記浮遊ゲートは、第１の粒径の多結晶シリコンからなる第１の層と、当該第１の粒径より大きい第２の粒径の多結晶シリコンからなる第２の層とからなる付記３または４記載の半導体記憶装置。
（付記６）
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。（４）
（付記７）
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。（５）
（付記８）
前記浮遊ゲート形成工程は、第１の粒径の多結晶ポリシリコンからなる第１の層を形成し、
前記第１の層上に、前記第１の粒径より大きい第２の粒径の多結晶ポリシリコンかならなる第２の層を形成する付記７記載の半導体記憶装置の製造方法。
（付記９）
前記保護膜は、シリコン窒化膜であり、前記保護膜形成工程後、所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する付記７または８に記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００６５】
【図１】ダイレクトトンネル構造の浮遊ゲートを有する半導体装置の断面構造を示す図である。
【図２】ダイレクトトンネル構造の半導体装置の製造方法の概要を示す図である。
【図３】ポリシリコンの不純物濃度と、抵抗値との関係を示す図である。
【図４】グレインバウンダリの物理モデルを示す図である。
【図５】シリコン窒化膜を使用したときの、比抵抗の変化を示す図である。
【図６】原子状の水素を注入した半導体装置の二次イオン質量分析計による分析結果を示す図である。
【図７】第１実施形態に係る半導体装置の製造工程を示す図（その１）である。
【図８】第１実施形態に係る半導体装置の製造工程を示す図（その２）である。
【図９】第１実施形態に係る半導体装置の製造工程を示す図（その３）である。
【図１０】第２実施形態に係る半導体装置の浮遊ゲート５のグレインの構造を示す図である。
【図１１】グレインサイズが増大したときの比抵抗の変化を実験で求めた結果
【図１２】第２実施形態に係る半導体装置の製造工程を示す図である。
【符号の説明】
【００６６】
１ シリコン基板
２ ソース
３ ドレイン
４ 絶縁膜（トンネル絶縁膜）
５ 浮遊ゲート
６ 絶縁膜
７ 酸化膜キャップ
８ 制御ゲート
９ サイドウォール
１０ 保護膜（シリコン窒化膜）
【技術分野】
【０００１】
本発明は、半導体記憶装置、特に浮遊ゲートとトンネル酸化膜を用いた半導体記憶装置、および半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
浮遊ゲートを有する不揮発性半導体記憶装置では、高速書き込み・消去と情報の長時間記憶保持および低消費電力とが要求されている。これらの要求を満たす手段の１つとしてダイレクトトンネル電流を用いたメモリ構造（ＤＴＭ）が検討されている（例えば、下記特許文献１−３を参照）。
【０００３】
従来、ダイレクトトンネル電流を用いたメモリでは、浮遊ゲートをソース・ドレイン間の導電路から分離するための絶縁膜が通常のゲート酸化膜よりも薄く形成され、トンネル絶縁膜と呼ばれる。そのような薄いトンネル絶縁膜上に浮遊ゲートを形成した場合に、情報すなわち浮遊ゲート内の電荷を長時間記憶保持するため、浮遊ゲート内の不純物濃度を所定値より低くし、浮遊ゲートを空乏化することが提案されていた。
【特許文献１】特開２０００−１５０６８０号公報
【特許文献２】特開２００１−１６８２１３号公報
【特許文献３】特開２００２−１６１５５号公報
【特許文献４】特開２０００−２１９２７５号公報
【特許文献５】特開平１０−３１２９７２号公報
【特許文献６】特公平０６−０２０１１７号公報
【特許文献７】特開２００４−２８２１００号公報
【特許文献８】特開昭５９−１２５６４８号公報
【特許文献９】特許第３３３９３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
浮遊ゲートの空乏化は浮遊ゲートの抵抗値の増加となり、書き込み速度や消去速度をやや劣化させてしまうことはある程度予測されていた。一方で、浮遊ゲートの空乏化により、保持特性改善効果が大きいことから、浮遊ゲートの空乏化が進められてきた。
【０００５】
ところが、空乏化が進むと書き込み速度に比べて、消去速度の劣化が著しくなることが分かってきた。また、空乏化が進むとトランジスタの閾値のばらつきも大きくなることが分かってきた。そこで、本発明は、空乏化を進めつつ、消去速度の劣化と閾値のばらつきを抑制することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は前記課題を解決するために、以下の手段を採用した。すなわち、本発明は、基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、前記浮遊ゲートを被覆する第２絶縁膜と、前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置である。
【０００７】
本発明によれば、浮遊ゲートに水素原子が導入されるので、浮遊ゲートを構成する物質が形成するキャリアのトラップに水素原子をトラップさせることができる。その結果、浮遊ゲートの抵抗を低減できる。
【０００８】
また、本発明は、基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された浮遊ゲートと、前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、前記浮遊ゲートを被覆する第２絶縁膜と、前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、前記浮遊ゲートは、複数の粒径の多結晶シリコンで形成された半導体記憶装置であってもよい。
【０００９】
本発明によれば、浮遊ゲートが複数の粒径の多結晶シリコンで形成されているので、導電路が形成されるために前記制御ゲートに供給すべき電圧の閾値変動を低減できる。また、本発明によれば、浮遊ゲートが複数の粒径の多結晶シリコンで形成されるので、粒子界面の数あるいは表面積を低減することができる。
【発明の効果】
【００１０】
本発明によれば、空乏化を進めつつ、半導体記憶装置の消去速度の劣化と閾値のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明を実施するための最良の形態（以下、実施形態という）に係る半導体記憶装置について説明する。以下の実施形態の構成は例示であり、本発明は実施形態の構成には限定されない。
《発明の骨子》
図１に、ダイレクトトンネル構造の浮遊ゲートを有する不揮発性半導体記憶装置（以下、単に半導体装置という）の断面構造を示す。この半導体装置は、半導体基板（本発明の基板に相当）１と、半導体基板１に形成されたソース２およびドレイン３と、ソース２およびドレイン３の間で導電路が形成される半導体基板領域（チャンネル領域とも呼ばれる）上の絶縁膜４（本発明の第１絶縁膜に相当）と、絶縁膜４上に形成される浮遊ゲート５と、浮遊ゲート５の周囲を被覆する絶縁膜６（本発明の第２絶縁膜に相当）と、浮遊ゲート５の上部を被覆する酸化膜キャップ７と、絶縁膜６によって浮遊ゲート５から分離されて形成される制御ゲート８と、制御ゲート８の側壁を被覆するサイドウォール９と、酸化膜キャップ７、制御ゲート８およびサイドウォール９を含む半導体装置の表面を被覆する保護膜１０とを有している。このような半導体装置の構成および製法については、本出願人による、特開２０００−１５０６８０号公報、特開２００１−１６８２１３号公報、特開２００２−１６１５５号公報に詳細に説明されているので、詳細は省略し、特徴的な構成について説明する。
【００１２】
図１に示すように、ソース２およびドレイン３の間のチャンネル領域の上層に、極めて薄い絶縁膜４（厚さ約１〜３ｎｍ）が形成されている。絶縁膜４が薄いために、制御ゲート８とソース２／ドレイン３との間に電圧を印加すると、ソース２とドレイン３との間のチャンネル領域内のキャリアが絶縁膜４を突き抜けて浮遊ゲート５に注入される。このため、絶縁膜４はトンネル絶縁膜とも呼ばれる。
【００１３】
浮遊ゲート５にキャリアが注入されると、トランジスタの閾値が変化するため、キャリア注入の有無を判定することがきる。したがって、浮遊ゲート５にキャリアが注入されているか否かによって情報を記憶することができる。
【００１４】
本実施形態の半導体装置では、特開２００２−１６１５５号公報の場合と同様、浮遊ゲート５の不純物濃度を低く設定し（約５×１０１９ｃｍ−３以下）、空乏化している。空乏化によって、浮遊ゲート５に注入されたキャリア、すなわち情報の長時間保持を達成する。
【００１５】
図２に、ダイレクトトンネル構造の半導体装置の製造方法の概要が示されている。ダイレクトトンネル構造の半導体装置は、通常のＣＭＯＳロジックの製造プロセスにおいて、概ね（１）素子分離構造の形成（２）ウェル領域への不純物注入の後、以下の工程を経ることで製造される。
・チャンネル領域に不純物が注入される。この不純物は、トランジスタの閾値調整の目的で注入される。
・チャンネル領域上に薄い絶縁膜４（厚さ約１〜３ｎｍ）の層が形成される。
・素子分離構造および絶縁膜４の上層に浮遊ゲート５となるべきポリシリコン膜を形成する。
・浮遊ゲート５を含むゲート構造が形成される。
・浮遊ゲート５を被覆する絶縁膜６が形成され、さらに、その外側に制御ゲート８が形成される。
・その後、通常のＣＭＯＳロジックのプロセスと同様の工程を経た後、プラズマＣＶＤによってシリコン窒化膜の保護膜１０が形成される。さらに本実施形態では、保護膜１０の形成後にアニールが実施される。
【００１６】
図３に、ポリシリコンの不純物濃度と、抵抗値との関係を示す。図３に示すように、ポリシリコン（符号Ｐｏｌｙ−Ｓｉで示されるグラフ）は、不純物濃度が所定値以下、例えば、５×１０１９ｃｍ−３以下となると、単結晶シリコン（符号Ｂｕｌｋ−Ｓｉで示されるグラフ）と比較して急激に抵抗値が増加する。
【００１７】
したがって、ポリシリコンで形成された浮遊ゲート５の空乏化が進んだ場合には、図３と同様に、ポリシリコンの比抵抗が急激に増加する。このため、空乏化が、浮遊ゲート５を有する不揮発性半導体記憶装置の消去速度を劣化させる原因の１つとなる。
【００１８】
本実施形態では、浮遊ゲート５を空乏化した場合であっても、ポリシリコンの比抵抗の増加を低減する半導体装置の構成、およびそのような半導体装置の製造方法を提案する。比抵抗を低減するため、本出願人は、ポリシリコンのグレインバウンダリに着目した。
【００１９】
図４に、グレインバウンダリの物理モデルを示す。図４は、図１で説明した基板１および絶縁膜４上のポリシリコンの浮遊ゲート５を拡大して示している。ここで、グレインバウンダリとは、ポリシリコンのそれぞれの結晶粒子の界面をいう。グレインバウンダリには、電子をトラップする電位障壁が存在する。
【００２０】
しかし、本出願人は、グレインバウンダリに水素原子をトラップさせることで、電子のトラップを低減し、結果としてポリシリコンの比抵抗を低減することができることに想到した。すなわち、グレインバウンダリに水素原子を注入すると、Ｓｉ−Ｈ結合が形成され、電子をトラップするシリコンの未結合手が減少することになる。本実施形態では、ポリシリコンに大量（５×１０１９ｃｍ−３程度以上）の水素原子を注入し、グレインバウンダリでの電子のトラップを低減し、空乏化された浮遊ゲート５の比抵抗を低減する。
【００２１】
本実施形態では、浮遊ゲート５に水素原子を供給するため、図１の保護膜１０として使用されているＳｉ−Ｎ（シリコン窒化膜）を利用する。プラズマＣＶＤで形成されたシリコン窒化膜には、多数の水素原子が含まれている。そのため、シリコン窒化膜形成後、半導体装置を所定の時間、所定の温度でアニールすることで、シリコン窒化膜から浮遊ゲート５に水素原子を供給する。浮遊ゲート５に供給された水素原子は、グレインバウンダリにて原子状で終端（トラップ）される。グレインバウンダリに多数の水素原子を供給することで、グレインバウンダリにトラップされる電子数を減少させ、ポリシリコン、すなわち、浮遊ゲート５の比抵抗を小さくする。
【００２２】
なお、シリコン窒化膜からアニールすることにより原子状水素を注入する場合と比較して、Ｈ２あるいはＤ２雰囲気中でアニールすることにより水素あるいは重水素を供給しても、十分に高濃度にトラップする水素あるいは重水素を注入できない。
【００２３】
本実施形態では、さらに、ポリシリコンの粒径を大きくするプロセスを導入することにより、浮遊ゲート５の低抵抗化を図る。図４から明らかなように、ポリシリコンの粒径を大きくすると、グレイン数が減少し、グレインの表面積も減少する。すなわち、粒径を大きくしてバウンダリの箇所、あるいは、バウンダリの表面積を小さくすることで電子がトラップされる確率を低下させることができる。このように、ポリシリコンの粒径を大きくすることによって浮遊ゲート５の比抵抗を低減することができる。
【００２４】
ただし、粒径を大きくすると閾値のばらつきが増加するという問題が生じる。そこで、本実施形態では、粒径の小さいポリシリコンを絶縁膜４近傍に形成し、一方、粒径の大きいポリシリコンを上層に形成することで閾値のばらつきを抑える。
【００２５】
《第１実施形態》
第１実施形態では、浮遊ゲート５へ原子状水素を注入することにより、浮遊ゲート５の比抵抗を低減した半導体装置の構成および半導体装置の製造方法の例を説明する。
【００２６】
浮遊ゲート５の不純物（例えば、Ｐ、Ａｓ）濃度が５×１０１９ｃｍ−３より低濃度となるように形成し、図１に示した半導体装置を製造する。この半導体装置に対して、水素濃度が不純物濃度より大きくなる条件で原子状水素を注入する。具体的な手順としては、保護膜１０（シリコン窒化膜）を形成した後にアニールを行なう。シリコン窒化膜は、プラズマ励起した活性な窒素、窒素を含む分子によって（いわゆるプラズマＣＶＤにより）形成したシリコン窒化膜である。熱処理（シンター、Sintering）条件は４００℃から４
５０℃、１０ｍｉｎから３０ｍｉｎ程度である。この処理において、シリコン窒化膜は、以下の式にしたがって生成されるので、水素を多く含む。
反応式：ＳｉＨ４ ＋ ＮＨ３ ＝＞ ＳｉＮ ＋ （Ｈ２） ＋ （Ｎ２）
これにより、図４に示したように、原子状水素をグレインバウンダリに終端させる。図５にプラズマ窒化膜を使用したときの、比抵抗の変化を示す。図５で、ＡＳ Ｄｅｐｏとは、濃度５×１０１９ｃｍ−３のヒ素を含むポリシリコンを堆積した材料を示す。この場合の比抵抗は、１．５オーム・センチメートル程度である。
【００２７】
また、Ｐ−Ｓｉｎ＋４００Ｃ １０ｍｉｎは、上記ポリシリコン材料上にシリコン窒化膜を成膜し、さらに摂氏４００度にて１０分間アニールした材料を示す。この場合には、比抵抗は、０．１２オーム・センチメートル程度にまで低下している。
【００２８】
同様に、Ｐ−Ｓｉｎ＋４５０Ｃ ３０ｍｉｎは、摂氏４５０度にて３０分間アニールした材料を示す。この場合には、比抵抗は、０．１３オーム・センチメートル程度にまで低下している。
【００２９】
図６には、そのときのＳＩＭＳ（Secondary Ion Mass Spectrometry、二次イオン質量
分析計）プロファイルを示す。二次イオン質量分析計は、一次イオンを加速して、試料表面に照射し、スパッタリングにより飛び出してきた粒子のうち、電荷を持つ粒子(二次イ
オン)の質量を分析することにより、試料を構成する元素成分を特定する装置である。
【００３０】
図６は、図５の特性を示すポリシリコン、酸化膜（ＳｉＯ２）、およびシリコン基板からなる材料の表面を削り取る工程とともに、その表面の成分を二次イオン質量分析計にて分析した結果である。
【００３１】
図６において、横軸は、材料表面を削り取った深さを示している。矢印Ａで示される範囲が、ポリシリコンが成膜されている範囲である。また、矢印Ｂで示される範囲が、酸化膜（ＳｉＯ２）が形成されている範囲である。さらに、矢印Ｃがシリコン基板の領域である。なお、図６のデータは、ポリシリコンの不純物濃度と原子状水素濃度を実験的に調べるために用いた半導体装置の分析結果であり、絶縁膜は、ダイレクトトンネル電流が流れるほど薄く形成されていない。
【００３２】
また、図６において、ポリシリコン（矢印Ａの領域）において測定されている符号１００で示されるグラフは、水素原子濃度である。水素原子濃度は、ポリシリコン表面付近では、３×１０２０ｃｍ−３程度ある。水素原子濃度は、表面からポリシリコン膜内に深く進むにしたがって、低下する。ポリシリコン中最も深い位置（約１３０ｎｍ）にて、水素原子濃度は、２×１０１９ｃｍ−３程度ある。
【００３３】
また、符号１０１のグラフは、ポリシリコン中の不純物であるヒ素の分布を示している。図５のように、ヒ素の濃度も、表面からポリシリコン膜内に深く進むにしたがって、低下する。ヒ素濃度は、ポリシリコン表面付近では、４×１０１９ｃｍ−３程度ある。また、ポリシリコン中最も深い位置（約１３０ｎｍ）にて、ヒ素濃度は、１×１０１８個ｃｍ−３程度ある。このように、図５の比抵抗が得られた試料では、ポリシリコンの膜の全範囲に渡って、水素原子濃度が、ヒ素濃度を上回っている。
【００３４】
＜製造工程＞
図７から図９の図面により、本実施形態に係る半導体装置の製造工程を示す。まず、シリコン基板１に、加速エネルギー１０ｋｅＶ、ドーズ量1e12〜1e13ｃｍ−２にてボロンをドープする。これは、トランジスタの閾値調整のためのチャンネルドープである。
【００３５】
次に、シリコン基板１の全面に、熱酸化法により、膜厚約１〜３ｎｍのシリコン酸化膜で絶縁膜４を形成する。
【００３６】
次に、絶縁膜４上に、ＣＶＤ（Chemical Vapor Deposition、化学気相堆積）法により
、浮遊ゲート５となる膜厚１５０ｎｍのポリシリコン膜を成膜する（（３−１）Ｐｏｌｙ−Ｓｉ堆積）。
【００３７】
次に、イオン注入法により、ポリシリコン膜にリン、ヒ素等のｎ型不純物を導入する。例えば、リンを注入する場合、加速エネルギー２０ｋｅＶ、ドーズ量5e13×４(方向)ｃｍ−２でイオン打ち込みを行なう（（３−２）ゲート注入）。そして、熱処理により、ｎ型不純物を活性化する。熱処理により、ｎ型不純物が拡散し、ポリシリコン中のｎ型不純物の濃度は、５×１０１９個ｃｍ−３程度となる。
【００３８】
次に、熱酸化法により、ポリシリコン膜表面に酸化膜キャップ７となる膜厚１００ｎｍのシリコン酸化膜を形成する（（３−３）酸化膜キャップ）。
【００３９】
次に、フォトリソグラフィーによりフォトレジストにてシリコン酸化膜上にゲートパターンを形成する。そして、フォトレジストをマスクにしてゲートパターンを残して、酸化膜キャップ７からシリコン基板１表面までをエッチングする（（３−４）ゲートエッチ）。これにより、酸化膜４，浮遊ゲート５および酸化膜キャップ７のパターンが形成される。
【００４０】
次に、熱酸化法にて、シリコン基板１の全面に膜厚５ｎｍの酸化膜を形成する（図８の（４）ゲート酸化）。
【００４１】
次に、シリコン基板１の全面にＣＶＤ法により、制御ゲート８となるべき、不純物がドープされたポリシリコン膜を膜厚１００ｎｍにて成膜する。さらに、摂氏１０００度、１０秒の熱処理条件にて、活性化アニールを実施する。次に、ポリシリコン膜を異方性エッチングして、制御ゲート８を形成する（（５）制御ゲート（ＣＧ）形成）。
【００４２】
次に、ヒ素等のｎ型不純物を加速エネルギー５ｋｅＶ、ドーズ量1e14×４（方向）ｃｍ−２でイオン打ち込みにて導入する（（６）ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）注入）。これによって、エクステンションソース／ドレイン構造がシリコン基板１の表面付近に形成される。
【００４３】
次に、シリコン基板１の全面に、ＣＶＤ法によりサイドウォール９となる膜厚１００ｎｍのシリコン酸化膜を形成する。次に、シリコン酸化膜を異方性エッチングする。これにより、制御ゲート８の側面にサイドウォール９が形成される（（７）サイドウォール形成）。
【００４４】
次に、ヒ素等のｎ型不純物を加速エネルギー２０ｋｅＶ、ドーズ量5e14×４（方向）ｃｍ−２でイオン打ち込みにて注入する。さらに、摂氏１０００度にて１０秒、活性化アニールする。これによって、ソース２／ドレイン３が形成される（（８）ＳＤ注入）。
【００４５】
次に、カバー構造として、ＣＶＤ法により、シリコン酸化膜１００ｎｍを成膜する（図９の（９）酸化膜（ＬＴＯ（low temperature oxide）堆積）。さらに、プラズマＣＶＤ
により、シリコン窒化膜９を１００ｎｍ堆積する（（１０）シリコン窒化膜堆積）。
【００４６】
次に、摂氏４００度から摂氏４５０度程度の温度にて１０分〜３０分間アニールする。このアニールにより、シリコン窒化膜９から原子状の水素が浮遊ゲート５に供給される。
【００４７】
このような工程により、不純物濃度が５×１０１９ｃｍ−３以下に空乏化されたポリシリコンの浮遊ゲート５に、高濃度、例えば、５×１０１９ｃｍ−３を上回る原子状の水素を供給することができる。原子状の水素は、グレインバウンダリにトラップされので、キャリアである電子がトラップされる可能性を低減できる。その結果、空乏化された浮遊ゲート５の比抵抗の増加を抑制でき、情報の長時間保持を達成するとともに、消去時間の増加を抑制できる。
【００４８】
すなわち、物理現象の観点からは、ポリシリコンのグレインバウンダリに電子がトラップされると、その電子によって、グレインとグレインバウンダリ間のポテンシャルバリア（電子が通り抜ける際の障壁）が大きくなる。その結果比抵抗は増加する。これは、ポリシリコンの不純物濃度が低濃度になると、グレインに存在する活性な電子数が減少するのでその影響が顕著に見えてくるためである。
【００４９】
本実施形態に示した半導体装置は、電子の代わりに原子状の水素を多くグレインバウンダリにトラップさせることによって、ポテンシャルバリアを下げ、グレイン内の活性電子数の減少を抑える。その結果、比抵抗は原子状の水素を注入しない場合に比べて低下する。また、原子状の水素を多くトラップさせるためには、シリコン窒化膜成膜後のアニールのが有効である。
【００５０】
《第２実施形態》
上記第１実施形態では、シリコン窒化膜成膜後のアニールにより、浮遊ゲート５を構成するポリシリコンのグレインバウンダリに原子状の水素をトラップさせ、空乏化された浮遊ゲート５の比抵抗を減少させた、半導体装置の構造およびその製造方法を説明した。
【００５１】
本実施形態では、浮遊ゲート５を構成するポリシリコンの粒径制御（異なる粒径を有する２層のポリシリコン層の形成）により、浮遊ゲート５の比抵抗を減少させた半導体装置の構成およびその製造方法を説明する。他の構成および製造方法の概要は、第１実施形態の場合と同様である。そこで、同一の構成要素については、第１実施形態の場合と同様の符号を付してその説明を省略する。また、必要に応じて、図１から図９の図面を参照する。
【００５２】
図１０に、本実施形態に係る半導体装置の浮遊ゲート５に含まれるグレインの構造を示す。図１０のように、本実施形態では、ポリシリコンを２層で構成する。絶縁膜４の上に形成される第１のポリシリコン層は、ＣＶＤで形成して粒径を通常サイズとする。
【００５３】
第１のポリシリコン層の上に形成される第２のポリシリコン層は、まず、非晶質（アモルファス）化して形成した後、アニールにより粒径を第１のポリシリコン層の粒径より大きくする。粒径の制御は、ＣＶＤの温度条件（本実施形態ではは、摂氏６００度数時間）で行なうため、第１のポリシリコンと第２のポリシリコンの間には酸化膜を挟む。なお、さらに、第１実施形態と同様の原子状の水素を注入することによって、さらに比抵抗減少効果を大きくしてもよい。
【００５４】
図１１は、グレインサイズが増大したときの比抵抗の変化を実験で求めた結果である。図７で横軸は、ポリシリコン（単層）のドーズ量を示している。また、縦軸は、ポリシリコンの比抵抗を示している。
【００５５】
図１１で、Ｐｏｌｙ−Ｓｉで示されているグラフは、５９０度３９分の条件でＣＶＤ法によって形成したポリシリコンの比抵抗を示している。また、Ａ−Ｓｉで示されているグラフは、５００度５５分の条件にて形成した非晶質シリコンをアニール（摂氏６００度、１８時間および、１０００度２０秒）した場合の比抵抗を示している。非晶質シリコンをアニールによって粒径の大きな多結晶シリコンにすることによって、不純物がＰ，Ａｓどちらの場合も、比抵抗は大きく減少する。
【００５６】
図１２に、本実施形態の半導体装置の製造方法を示す。第１実施形態（図８）と同様、シリコン基板１に対して（１）チャンネルドープおよび（２）ゲート酸化膜形成（絶縁膜４となる）がなされる。
【００５７】
次に、浮遊ゲート５の第１層となる、不純物を低濃度（５×１０１９ｃｍ−３以下）にドープしたポリシリコン５１をＣＶＤ法により２０〜３０nm形成する（（３−１）Ｄｏｐｅｄ Ｐｏｌｙ−Ｓｉ堆積）。
【００５８】
次に、熱酸化法によりポリシリコン５１の上に極めて薄い酸化膜５２（厚さ1ｎｍ程度
）を形成する（（３−２）酸化膜（極薄））。
【００５９】
次に、酸化膜５２に上に、不純物を低濃度（５×１０１９ｃｍ−３以下）にドープした非晶質シリコン５３を膜厚１５０ｎｍ堆積する。（（３−３）Ｄｏｐｅｄ ａ−Ｓｉ堆積）。
【００６０】
次に、酸化膜キャップ７となる酸化膜を膜厚１００ｎｍ熱酸化法にて形成する（（３−４）酸化膜キャップ）。次に、非晶質シリコン５３を結晶化するため、摂氏６００度１８時間および１０００度２０秒のアニールを実施する（（３−５）結晶化アニール）。さらに、第１実施形態（図８）と同様ゲートエッチを実施する。以降の手順は、第１実施形態の図８、図９と同様であるのでその手順を省略する。このようにして、おおよそ２０〜３
０ｎｍの粒径を有する１層目のポリシリコンを形成し、その上に、おおよそ１００〜１５０ｎｍの粒径を有する２層目のポリシリコンを形成する。
【００６１】
以上述べたように、ポリシリコン中でグレインの粒径を大きくすることで、グレインバウンダリの数、ひいては表面積を減少させ、グレインバウンダリへトラップされる電子数を減少させることができる。その結果、グレイン中の活性電子数を多くすることで、浮遊ゲート５の比抵抗が減少する。
【００６２】
ただし、粒径のサイズ大きいと、トランジスタの閾値のばらつきの原因になるために、図１１に示したようにポリシリコンを２層とし、絶縁膜４の界面近傍での粒径は通常の浮遊ゲートと同様に維持し、その上層での粒径のみを大きくする。 なお、粒径が大きいと、絶縁膜４を挟んでソース２／ドレイン３の間のチャンネル領域に対向する浮遊ゲートの位置関係にばらつきが生じる。例えば、ある場合には、チャンネル領域境界（ソース２の端部およびドレイン３の端部）上にポリシリコンのグレインバウンダリが位置し、ある場合には、その境界上にグレインの中央付近が位置する。このようなチャンネル領域境界に対するポリシリコンの位置関係が異なると、浮遊ゲート５のキャリアによってチャンネル領域に形成される電界強度が変化する。その結果、その位置関係に応じて閾値がばらつく結果となるのである。
【００６３】
本実施形態で説明したように、ポリシリコンを２層とすることでこのようなポリシリコンのグレインサイズに起因する閾値ばらつきを抑制できる。
【００６４】
《その他》
本実施形態は、以下の発明の態様（付記と呼ぶ）を含む。
（付記１）
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。（１）
（付記２）
前記保護膜は、シリコン窒化膜である付記１に記載の半導体記憶装置。（２）
（付記３）
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶シリコンで形成された半導体記憶装置。（３）（付記４）
前記浮遊ゲートは、水素原子が導入されている付記３に記載の半導体記憶装置。
（付記５）
前記浮遊ゲートは、第１の粒径の多結晶シリコンからなる第１の層と、当該第１の粒径より大きい第２の粒径の多結晶シリコンからなる第２の層とからなる付記３または４記載の半導体記憶装置。
（付記６）
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。（４）
（付記７）
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。（５）
（付記８）
前記浮遊ゲート形成工程は、第１の粒径の多結晶ポリシリコンからなる第１の層を形成し、
前記第１の層上に、前記第１の粒径より大きい第２の粒径の多結晶ポリシリコンかならなる第２の層を形成する付記７記載の半導体記憶装置の製造方法。
（付記９）
前記保護膜は、シリコン窒化膜であり、前記保護膜形成工程後、所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する付記７または８に記載の半導体記憶装置の製造方法。
【図面の簡単な説明】
【００６５】
【図１】ダイレクトトンネル構造の浮遊ゲートを有する半導体装置の断面構造を示す図である。
【図２】ダイレクトトンネル構造の半導体装置の製造方法の概要を示す図である。
【図３】ポリシリコンの不純物濃度と、抵抗値との関係を示す図である。
【図４】グレインバウンダリの物理モデルを示す図である。
【図５】シリコン窒化膜を使用したときの、比抵抗の変化を示す図である。
【図６】原子状の水素を注入した半導体装置の二次イオン質量分析計による分析結果を示す図である。
【図７】第１実施形態に係る半導体装置の製造工程を示す図（その１）である。
【図８】第１実施形態に係る半導体装置の製造工程を示す図（その２）である。
【図９】第１実施形態に係る半導体装置の製造工程を示す図（その３）である。
【図１０】第２実施形態に係る半導体装置の浮遊ゲート５のグレインの構造を示す図である。
【図１１】グレインサイズが増大したときの比抵抗の変化を実験で求めた結果
【図１２】第２実施形態に係る半導体装置の製造工程を示す図である。
【符号の説明】
【００６６】
１ シリコン基板
２ ソース
３ ドレイン
４ 絶縁膜（トンネル絶縁膜）
５ 浮遊ゲート
６ 絶縁膜
７ 酸化膜キャップ
８ 制御ゲート
９ サイドウォール
１０ 保護膜（シリコン窒化膜）
【特許請求の範囲】
【請求項１】
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。
【請求項２】
前記保護膜は、シリコン窒化膜である請求項１に記載の半導体記憶装置。
【請求項３】
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶で形成された半導体記憶装置。
【請求項４】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。
【請求項５】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。
【請求項１】
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成され、水素原子が導入された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備える半導体記憶装置。
【請求項２】
前記保護膜は、シリコン窒化膜である請求項１に記載の半導体記憶装置。
【請求項３】
基板上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された浮遊ゲートと、
前記浮遊ゲートの両側の前記基板内に形成されたソース領域及びドレイン領域と、
前記浮遊ゲートを被覆する第２絶縁膜と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して形成された制御ゲートと、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜と、を備え、
前記浮遊ゲートは、複数の粒径の多結晶で形成された半導体記憶装置。
【請求項４】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１絶縁膜上に、浮遊ゲートを形成する工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆するシリコン窒化膜を形成する工程と、
所定の温度で所定時間熱処理することにより前記シリコン窒化膜から前記浮遊ゲートに水素原子を供給する工程とを有する半導体記憶装置の製造方法。
【請求項５】
半導体基板上に、第１絶縁膜を形成する工程と、
前記第１酸化膜上に、多結晶シリコンからなる浮遊ゲートを形成する浮遊ゲート形成工程と、
前記浮遊ゲートを被覆する第２絶縁膜を形成する工程と、
前記第２絶縁膜を介して前記浮遊ゲートから分離して制御ゲートを形成する工程と、
前記浮遊ゲートの両側の前記基板内にソース領域及びドレイン領域を形成する工程と、
少なくとも前記浮遊ゲートおよび制御ゲートの上層を被覆する保護膜を形成する工程と、を備え、
前記浮遊ゲート形成工程は、前記多結晶シリコンの粒径を制御して前記浮遊ゲートを形成する半導体記憶装置の製造方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２００７−２５８３８２（Ｐ２００７−２５８３８２Ａ）
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願番号】特願２００６−７９６８３（Ｐ２００６−７９６８３）
【出願日】平成１８年３月２２日（２００６．３．２２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１７年度、独立行政法人情報通信研究機構、「携帯通信機器用低電力メモリ：ダイレクトトンネルメモリの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成１９年１０月４日（２００７．１０．４）
【国際特許分類】
【出願日】平成１８年３月２２日（２００６．３．２２）
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成１７年度、独立行政法人情報通信研究機構、「携帯通信機器用低電力メモリ：ダイレクトトンネルメモリの研究開発」委託研究、産業再生法第３０条の適用を受ける特許出願
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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