【課題】メモリセルの高集積化を図ることができる半導体記憶装置及びその製造方法を提供する。
【解決手段】実施形態に係る半導体記憶装置は、半導体基板上に設けられた複数本の第１積層体と、前記複数本の第１積層体が配置された領域の外側に配置された第２積層体と、前記第１積層体及び前記第２積層体を覆う層間絶縁膜と、を備える。前記第１積層体と前記第２積層体との距離は、隣り合う前記第１積層体間の距離よりも長く、前記層間絶縁膜における前記第１積層体の相互間には第１の空隙が形成されており、前記層間絶縁膜における前記第１積層体と前記第２積層体との間には第２の空隙が形成されている。そして、前記第２の空隙の下端は、前記第１の空隙の下端よりも上方に位置している。 （もっと読む）

【課題】半導体装置の製造工程を増加させることなく絶縁破壊耐性に優れた信頼性に懸念のない、小さな占有面積で所期の容量を確保する容量密度の高いパスコンを備えた半導体装置を実現する。
【解決手段】パスコンについて、第１の容量絶縁膜が、記憶素子のトンネル絶縁膜と共に第１の絶縁膜２３で形成され、下部電極である第１の電極２６が、記憶素子の浮遊ゲート電極２５と共にドープト・アモルファスシリコン膜２４（結晶化されたもの）で形成され、第２の容量絶縁膜が、周辺回路の５Ｖのトランジスタのゲート絶縁膜と共に第２の絶縁膜３３で形成され、上部電極である第２の電極３７が、記憶素子の制御ゲート電極３６及び周辺回路のトランジスタのゲート電極４１と共に多結晶シリコン膜３４で形成される。 （もっと読む）

【課題】微細化した場合でもメモリセルの絶縁耐圧を確保し精密なしきい値分布を制御可能なセル構造を実現する。
【解決手段】半導体基板Ｓの表面層に形成された複数の素子分離絶縁膜ＤＩと、素子分離絶縁膜ＤＩに画定された複数の素子領域ＡＡと、トンネル酸化膜１０を介して半導体基板Ｓ上に形成された電荷蓄積層ＦＧとゲート絶縁膜２０を介して電荷蓄積層ＦＧ上に形成された制御ゲートＣＧとをそれぞれ含む複数のゲート構造と、前記ゲート構造直下の半導体基板Ｓの表面層を間に挟むように素子領域ＡＡに形成された複数の不純物拡散層ＩＤＬと、前記ゲート構造の間を埋め込むように酸化シリコンで形成された絶縁膜６０と、前記ゲート構造の側壁に接するように窒化シリコンで形成された絶縁膜４０と、を備える不揮発性半導体記憶装置において、ゲート絶縁膜４０の底面を、電荷蓄積層ＦＧの高さの少なくとも半分以上半導体基板Ｓの表面から離隔させる。 （もっと読む）

【課題】不揮発性半導体記憶装置の周辺回路領域において用いられる高耐圧トランジスタの特性及び信頼性を向上させることのできる半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、シリコン基板３に周辺回路の高耐圧トランジスタＨＶＴｒ用のゲート絶縁膜２９を形成する工程と、ゲート絶縁膜２９上にゲート電極ＨＶＧを形成する工程と、ゲート電極ＨＶＧの両側部のシリコン基板３上に位置するゲート絶縁膜２９を剥離する工程と、不純物拡散領域３０を形成する工程と、ゲート電極ＨＶＧ及び不純物拡散領域３０の表面に亘りシリコン酸化膜を堆積する工程と、シリコン酸化膜をエッチングしてゲート電極ＨＶＧの側壁部に形成されるとともに、シリコン基板３表面に延長するようにスペーサ２２を形成する工程と、スペーサ２２の表面にシリコン窒化膜２３を形成する工程とを備える。 （もっと読む）

【課題】動作信頼性を向上させる不揮発性半導体記憶装置及びその製造方法を提供する。
【解決手段】基板１００上に形成された蓄積層１０５と蓄積層上に形成された制御ゲート電極１０７を備えた第１電極ＭＴと、基板１００上に形成された第２電極ＳＴ２及び第３電極ＳＴ２と、ゲート長方向に沿って対向する第２電極と第３電極ＳＴ２との側壁及び基板１００上に形成された第２絶縁膜１１２と、第２、第３ゲート電極ＳＴ２間に埋設された第１絶縁膜１１３と、第２電極ＳＴ２及び第１電極ＭＴ間に埋設された第２絶縁膜１０９、１１０と、第１ゲート電極ＭＴ、第２ゲート電極ＳＴ２、第３ゲート電極ＳＴ２、及び第１、第２絶縁膜上１１３、１１２にそれぞれ形成され、且つ第１絶縁膜１１３における水素原子の拡散を防止する第３絶縁膜１１４とを具備する。 （もっと読む）

【課題】 潜在的な不良を抱えたメモリセルトランジスタを含み、半導体基板とゲート電極の間またはゲート電極内に異物が存在する異常構造のメモリセルトランジスタを除去可能なフラッシュメモリ、およびその製造方法を提供する。
【解決手段】 本発明は、半導体基板としてのシリコン基板１上に、上面が平坦な正常構造の正常ゲート電極Ｇ１と、上面の少なくとも一部に突起部８ａを有する異常構造の異常ゲート電極Ｇ２とが配置されたフラッシュメモリにおいて、正常ゲート電極Ｇ１は、第一の拡散層３に接続される第一のコンタクト電極３０とビット線１６とを接続するビア１５と電気的に分離され、異常ゲート電極Ｇ２は、ビア１５と、異常ゲート電極Ｇ２上面の突起部８ａにおいて電気的に接続されている。 （もっと読む）

【課題】ゲート絶縁膜の劣化が抑制され、また、書き込み効率の向上化が図られる半導体記憶装置を提供する。
【解決手段】素子分離領域６１によって挟まれた半導体基板１の領域に素子形成領域が形成されている。素子分離領域６１では、所定の深さのトレンチ１０にシリコン酸化膜１１が充填されている。消去ゲート電極５４は、シリコン酸化膜１１の内部に埋め込まれる態様で、素子分離領域６１内に形成されている。素子形成領域の上には、ゲート酸化膜６を介在させてフローティングゲート電極５１が形成され、さらに、その上にＯＮＯ膜１７を介在させてコントロールゲート電極５２が形成されている。隣接するフローティングゲート電極５１とフローティングゲート電極５１との間には、消去ゲート電極５４を覆うように、絶縁膜１６が形成されている。 （もっと読む）

【課題】一度の酸化処理でＯＮＯ膜の上側酸化膜を下側酸化膜よりも厚く形成することができるミラービットの半導体装置の製造方法を提供する。
【解決手段】基板１０上に第１酸化膜１１、この第１酸化膜１１よりも膜厚が薄い窒化膜１２、第１酸化膜１１よりも膜厚が薄い第２酸化膜１３、及びゲート電極１４を積層する工程と、第１酸化膜１１の端部及び第２酸化膜１３の端部を除去して窒化膜１２を一部露出する工程と、第１酸化膜１１が除去された基板１０上に第３酸化膜１５を形成すると同時に、窒化膜１２の露出部分を酸化して第４酸化膜１６を形成し且つゲート電極１４の周囲に第５酸化膜１７を形成して、第４酸化膜１６と第５酸化膜１７とが一体化した、第３酸化膜１５よりも厚い酸化膜を形成する工程と、第３酸化膜１５と第４酸化膜１６との間に電荷蓄積層１８ａを形成する工程と、をこの順に行う。 （もっと読む）

【課題】信頼性が高く、コスト増加を抑制した半導体記憶装置の製造方法を提供する。
【解決手段】ワードラインＷＬ及び選択トランジスタＳＴを加工する工程と、ワードラインＷＬ間、選択トランジスタＳＴ間、及び選択トランジスタＳＴとこの選択トランジスタに隣接するワードラインＷＬ１との間に、上面が制御ゲート電極５の上面より低くなるようにレジスト膜１０を形成する工程と、ワードラインＷＬ間を埋め込むように絶縁膜１１を形成する工程と、レジスト膜１０を除去して空洞１２を形成する工程と、選択トランジスタＳＴ間を埋め込む絶縁膜１４を形成する工程と、絶縁膜６を除去し、電極５の上面を露出する工程と、電極５のシリサイド化を行う工程と、を備える。 （もっと読む）

【課題】積層ゲート電極間に自己整合的なコンタクト構造を適用した場合に、側壁絶縁膜によるゲート絶縁膜の保護性能を保持して信頼性を向上できるようにする。
【解決手段】ＲＴＯ膜１１が、制御ゲート電極ＣＧ、ゲート間絶縁膜７、浮遊ゲート電極ＦＧの側壁に沿って形成されている。シリコン窒化膜１３がゲート電極ＭＧ１、ＭＧ２の上面および側面、ＲＴＯ膜１１の上端１１ａおよび側面を覆うように形成されている。コンタクトホールＤＨが、シリコン窒化膜１３の外面に沿ってシリコン基板２の上面上に至るまで形成されている。 （もっと読む）

【課題】高速な書込み及び消去動作を比較的低電圧で行い、かつ書換え劣化を抑えることで、メモリウインドウが大きく信頼性の高いメモリ素子を、低コストで提供する。
【解決手段】メモリ素子は、絶縁基板上に設けられた半導体層と、Ｐ型の導電型を有する第１の拡散層領域及び第２の拡散層領域と、第１の拡散層領域と第２の拡散層領域との間のチャネル領域を覆い、チャネル領域より電荷を注入され得る電荷蓄積膜と、電荷蓄積膜をはさんでチャネル領域とは反対側に位置するゲート電極とを有する。 （もっと読む）

【課題】ゲート電極膜とコンタクトプラグとの接触を避け且つ距離の短縮が可能な半導体装置及び半導体装置の製造方法を提供する。
【解決手段】半導体基板５と、半導体基板５の表面上に、ゲート絶縁膜１１、浮遊ゲート膜１３、ゲート間絶縁膜１５、及び、上側部に切欠き部１８が形成された制御ゲート膜１６が順次積層されたゲート電極膜と、制御ゲート膜１６の切欠き部１８に形成されたスペーサ２３と、ゲート電極膜、スペーサ２３及び半導体基板５の表面を覆うよう形成され、スペーサ２３と被エッチング性の異なる層間絶縁膜２７と、ゲート電極膜に隣接して、層間絶縁膜２７を貫通して形成されたコンタクトプラグ２９とを備える。 （もっと読む）

【課題】電極間絶縁膜に生じるシームなどの埋込み欠陥の露出を抑制できるようにしてゲート電極間ショートを防止できるようにする。
【解決手段】多結晶シリコン層６ｂを種として選択成長された選択成長部６ｃがシリコン酸化膜８、９上に突出して張り出して形成される。その後、多結晶シリコン層６ｂ、６ｃをシリサイド化することで、金属反応領域を拡大することができ、制御ゲート電極ＣＧ（ワード線ＷＬ）を低抵抗化することができる。 （もっと読む）

【課題】素子分離膜の形成時または層間絶縁膜の形成時にボイドの発生を防止することができるフラッシュメモリー素子の製造方法を提供する。
【解決手段】本発明による方法は、半導体基板上に絶縁膜パターンを形成する段階と、絶縁膜パターンをマスクで半導体基板を蝕刻してトレンチを形成する段階と、トレンチを含んだ半導体基板上に第１絶縁膜を形成する段階と、第１絶縁膜が形成された半導体基板上に湿式蝕刻工程を進行する段階と、半導体基板上に第２絶縁膜を形成する段階と、第１及び第２絶縁膜に平坦化工程を進行する段階及び絶縁膜パターンを除去する段階と、を含むことを特徴とする。 （もっと読む）

【課題】
高信頼性で高歩留まりの半導体装置及びその製造方法を提供する。
【解決手段】
半導体基板１０上に形成された第１ゲート電極１９と、この第１ゲート電極の一方の側
面下の半導体基板中に形成された第１拡散層２０と、第１ゲート電極の他方の側面下の半
導体基板中に形成された第２拡散層１８と、この第２拡散層の上に側面が形成された第２
ゲート電極１３と、第１ゲート電極と第２ゲート電極間を埋め込み、第１拡散層上では、
第１ゲート電極と第２ゲート電極間を埋め込む厚さよりも薄く形成され、窒素を主成分と
しない第１絶縁膜２５と、この第１絶縁膜上に形成された第２絶縁膜２６と、この第２絶
縁膜上に形成され、この第２絶縁膜とは主成分が異なる層間絶縁膜２７と、第１拡散層に
接続され、第１絶縁膜、第２絶縁膜及び層間絶縁膜中に形成されたコンタクト電極２３と
を有する半導体装置である。 （もっと読む）

【課題】外部から局所的に圧力がかかっても破損しにくい半導体装置を提供する。また、外部からの局所的押圧による非破壊の信頼性が高い半導体装置を歩留まり高く作製する方法を提供する。
【解決手段】単結晶半導体領域を用いて形成された半導体素子を有する素子基板上に、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体を設け、加熱圧着することにより、有機化合物または無機化合物の高強度繊維に有機樹脂が含浸された構造体及び素子基板が固着された半導体装置を作製する。 （もっと読む）

【課題】高集積化が容易で、且つ高い信頼性を有する不揮発性メモリ素子及びその製造方法を提供する。
【解決手段】本発明の不揮発性メモリ素子は、複数の第１半導体層、複数の第２半導体層、複数の第１ストレージノード、及び複数の第１制御ゲート電極を備える。複数の第１半導体層は、基板上に積層され、複数の第２半導体層は、複数の第１半導体層の間にそれぞれ介在して複数の第１半導体層の間に複数の第１トレンチを限定するように複数の第１半導体層の一端からリセスされ、複数の第１ストレージノードは、複数の第１トレンチの内部の第２半導体層の表面上に提供され、複数の第１制御ゲート電極は、複数の第１トレンチを満たすように複数の第１ストレージノード上に形成される。 （もっと読む）

【課題】ＳＯＮＯＳフラッシュメモリ素子及びその製造方法を提供する。
【解決手段】本発明は、素子分離領域によって限定された活性領域を有する基板と、前記活性領域及び前記素子分離領域上に提供されたゲートラインと、前記ゲートラインと交差する活性領域上にのみ提供されたメモリ膜を含み、前記活性領域上のゲートラインの上部面は前記素子分離領域上のゲートラインの上部面より低く、前記活性領域上のゲートラインの下部面は前記素子分離領域上のゲートラインの下部面より低い非揮発性メモリ素子である。 （もっと読む）

【課題】コンタクトプラグと半導体基板との間の接触面積を十分に確保できるようにする。
【解決手段】一対の選択ゲートトランジスタのゲート電極ＳＧ間に、シリコン窒化膜１１を介してＢＰＳＧ膜１４が形成される。ＢＰＳＧ膜１４の上面部１４ａの高さ位置は各ゲート電極ＳＧの上面部ＳＧａの高さ位置より高さＨだけ高く形成される。ＢＰＳＧ膜１４上、ゲート電極ＳＧ上、シリコン窒化膜１１上にシリコン窒化膜１２が形成される。シリコン窒化膜１２がシリコン窒化膜１１の内側下方に延出することが無いので、一対のシリコン窒化膜１１で挟まれる領域において、コンタクトホール径がシリコン窒化膜１２に当接して小さくなることが無くなる。 （もっと読む）

【課題】バーズ・ビークの形成が抑制されて素子特性のばらつきが抑制された信頼性の高い不揮発性半導体記憶装置を提供する。
【解決手段】半導体基板２０１と、半導体基板２０１表面部のチャネル領域２０２上に形成された第１の絶縁膜２０４と、第１の絶縁膜２０４上に形成された電荷蓄積層２０５と、電荷蓄積層２０５上に形成された第２の絶縁膜２０６と、第２の絶縁膜２０６上に形成された制御ゲート電極２０７と、電荷蓄積層２０５の底面、表面及び側面に形成されたＳｉ−Ｎ結合を含む第３の絶縁膜２０８と、を備える （もっと読む）